WO2022196303A1 - 遅延回路および半導体装置 - Google Patents

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H03K5/134—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices with field-effect transistors

Definitions

  • the present disclosure relates to delay circuits.
  • Delay circuits that delay digital signals, pulse signals, timing signals, etc. are used in various electronic circuits. Generally, inverters connected in multiple stages can be used as the delay circuit.
  • the variation in delay amount is large when considering process variation, power supply voltage variation, and temperature variation (so-called PVT), so it is adopted when severe timing control is required. hard to do.
  • a countermeasure may be taken to insert a series resistor between the output node of the preceding inverter and the input node of the succeeding inverter.
  • the series resistor forms a low-pass filter together with the parasitic capacitance, which dulls the waveform of the propagating signal. If the signal becomes dull, a penetrating current flows through the inverter at the stage subsequent to the series resistor, resulting in an increase in power consumption.
  • the present disclosure has been made in view of such problems, and one exemplary purpose of certain aspects thereof is to provide a delay circuit that suppresses variation in delay time.
  • a delay circuit includes a plurality of delay stages connected in multiple stages.
  • a first delay unit which is at least one of the plurality of delay stages, includes a first input node, a first output node, a first power supply node, a first ground node, and a sub-delay circuit that delays a signal at the first input node.
  • a first P-type transistor whose source is connected to the first power supply node and whose gate is connected to the first input node; and whose source is connected to the drain of the first P-type transistor and whose gate is connected to the output of the sub-delay circuit.
  • a second P-type transistor a first resistor provided between the drain of the second P-type transistor and the first output node, and a first N having a source connected to the first ground node and a gate connected to the first input node a second N-type transistor whose source is connected to the drain of the first N-type transistor and whose gate is connected to the output of the sub-delay circuit; and the drain of the second N-type transistor and the first output node. and a second resistor.
  • a delay circuit comprises a plurality of delay stages connected in multiple stages.
  • a first delay unit which is at least one of the plurality of delay stages, includes a first input node, a first output node, a first power supply node, a first ground node, and a sub-delay circuit that delays a signal at the first input node.
  • a first P-type transistor whose source is connected to the first power supply node and whose gate is connected to the first input node; and a second P-type transistor whose gate is connected to the output of the sub-delay circuit and whose drain is connected to the first output node; a first resistor provided between the drain of the first P-type transistor and the source of the second P-type transistor; a first N-type transistor having a source connected to a first ground node and a gate connected to a first input node; a second N-type transistor whose gate is connected to the output of the sub-delay circuit and whose drain is connected to the first output node; and which is provided between the drain of the first N-type transistor and the source of the second N-type transistor. and a second resistor.
  • variations in delay time in delay circuits can be improved.
  • FIG. 1 is a circuit diagram of a delay circuit according to Embodiment 1.
  • FIG. FIG. 2 is a diagram showing DC characteristics of the first delay unit of FIG.
  • FIG. 3 is an operation waveform diagram of the delay circuit of FIG.
  • FIG. 6 is an operation waveform diagram of the delay circuit of FIG.
  • FIG. 7 is a diagram showing waveforms at internal nodes of the first delay unit of FIG.
  • FIG. 8 is a circuit diagram of a delay circuit according to the second embodiment.
  • FIG. 11 is an operation waveform diagram of the delay circuit of FIG.
  • FIG. 12 is a block diagram of a semiconductor device including delay circuits.
  • a delay circuit includes a plurality of delay stages connected in multiple stages.
  • a first delay unit which is at least one of the plurality of delay stages, includes a first input node, a first output node, a first power supply node, a first ground node, and a sub-delay circuit that delays a signal at the first input node.
  • a first P-type transistor whose source is connected to the first power supply node and whose gate is connected to the first input node; and whose source is connected to the drain of the first P-type transistor and whose gate is connected to the output of the sub-delay circuit.
  • a second P-type transistor a first resistor provided between the drain of the second P-type transistor and the first output node, and a first N having a source connected to the first ground node and a gate connected to the first input node a second N-type transistor whose source is connected to the drain of the first N-type transistor and whose gate is connected to the output of the sub-delay circuit; and the drain of the second N-type transistor and the first output node. and a second resistor.
  • the first delay unit has the first resistor and the second resistor, variations in delay amount can be suppressed.
  • the pair of the first P-type transistor and the first N-type transistor undergoes the state transition first in response to the input signal, while the pair of the second P-type transistor and the second N-type transistor is delayed by the sub-delay circuit. state transition with a delay in response to the input signal. Therefore, the through current can be prevented from flowing, and the increase in power consumption can be suppressed.
  • a delay circuit includes a plurality of delay stages connected in multiple stages.
  • a first delay unit which is at least one of the plurality of delay stages, includes a first input node, a first output node, a first power supply node, a first ground node, and a sub-delay circuit that delays a signal at the first input node.
  • a first P-type transistor whose source is connected to the first power supply node and whose gate is connected to the first input node; and a second P-type transistor whose gate is connected to the output of the sub-delay circuit and whose drain is connected to the first output node; a first resistor provided between the drain of the first P-type transistor and the source of the second P-type transistor; a first N-type transistor having a source connected to a first ground node and a gate connected to a first input node; a second N-type transistor whose gate is connected to the output of the sub-delay circuit and whose drain is connected to the first output node; and which is provided between the drain of the first N-type transistor and the source of the second N-type transistor. and a second resistor.
  • the first delay unit has the first resistor and the second resistor, variations in the delay amount can be suppressed.
  • the pair of the first P-type transistor and the first N-type transistor undergoes the state transition first in response to the input signal, while the pair of the second P-type transistor and the second N-type transistor is delayed by the sub-delay circuit. state transition with a delay in response to the input signal. Therefore, the through current can be prevented from flowing, and the increase in power consumption can be suppressed.
  • the sub-delay circuit may include two stages of inverters.
  • the second delay unit arranged before the first delay unit among the plurality of delay stages includes a second input node, a second output node, a second power supply node, a second ground node, and a source is connected to the second power supply node and the gate is connected to the second input node; a third resistor provided between the drain of the third P-type transistor and the second output node; It may include a third N-type transistor connected to the ground node and having a gate connected to the second input node, and a fourth resistor provided between the drain of the third N-type transistor and the second output node.
  • the delay circuit may be integrated on one semiconductor substrate. "Integrated integration” includes the case where all circuit components are formed on a semiconductor substrate, and the case where the main components of a circuit are integrated. A resistor, capacitor, or the like may be provided outside the semiconductor substrate. By integrating the circuits on one chip, the circuit area can be reduced and the characteristics of the circuit elements can be kept uniform.
  • a semiconductor device includes a first circuit block, a second circuit block, and a delay block.
  • the delay block includes any of the delay circuits described above and delays the first signal transmitted from the first circuit block to the second circuit block.
  • the delay block may delay the second signal sent from the second circuit block to the first circuit block.
  • the first circuit block may be analog circuitry and the second circuit block may be digital circuitry. Delay circuits allow fine adjustment of the timing of signals sent and received between two circuit blocks.
  • a state in which member A is connected to member B refers to a case in which member A and member B are physically directly connected, as well as a case in which member A and member B are electrically connected to each other. It also includes the case of being indirectly connected through other members that do not substantially affect the physical connection state or impair the functions and effects achieved by their combination.
  • the state in which member C is provided between member A and member B refers to the case where member A and member C or member B and member C are directly connected, as well as the case where they are electrically connected. It also includes the case of being indirectly connected through other members that do not substantially affect the physical connection state or impair the functions and effects achieved by their combination.
  • FIG. 1 is a circuit diagram of a delay circuit 100A according to the first embodiment.
  • the delay circuit 100A includes a plurality of (here, n ⁇ 2) delay stages STG1 to STGn connected in multiple stages.
  • the delay circuit 100A is integrated on a semiconductor substrate.
  • all delay stages STG1 to STGn have the same configuration (referred to as first delay unit 110A).
  • the first delay unit 110A includes a first input node IN1, a first output node OUT1, a first power node VDD1, and a first ground node GND1.
  • a signal from the preceding stage is input to the first input node IN1, and a delayed signal is output from the first output node OUT1.
  • a power supply voltage VDD is supplied to the first power supply node VDD1, and the first ground node GND1 is grounded.
  • the first delay unit 110A includes a first P-type transistor MP1, a second P-type transistor MP2, a first resistor R1, a first N-type transistor MN1, a second N-type transistor MN2, a second resistor R2, and a sub-delay circuit 112.
  • the first P-type transistor MP1 and the second P-type transistor MP2 are P-channel MOSFETs (Metal Oxide Semiconductor Field Effect Transistors), and the first N-type transistor MN1 and the second N-type transistor MN2 are N-channel MOSFETs.
  • the sub-delay circuit 112 delays the signal S1 of the first input node IN1.
  • the configuration of sub-delay circuit 112 is not particularly limited, it may include, for example, two stages of inverters INV1 and INV2.
  • the first P-type transistor MP1 has a source connected to the first power supply node VDD1 and a gate connected to the first input node IN1.
  • the second P-type transistor MP2 has a source connected to the drain of the first P-type transistor MP1 and a gate connected to the output of the sub-delay circuit 112 .
  • a first resistor R1 is provided between the drain of the second P-type transistor MP2 and the first output node OUT1.
  • the first N-type transistor MN1 has a source connected to the first ground node GND1 and a gate connected to the first input node IN1.
  • the second N-type transistor MN2 has a source connected to the drain of the first N-type transistor MN1 and a gate connected to the output of the sub-delay circuit 112 .
  • a second resistor R2 is provided between the drain of the second N-type transistor MN2 and the first output node OUT1.
  • FIG. 2 is a diagram showing DC characteristics of the first delay unit 110A of FIG.
  • the horizontal axis indicates the input voltage, and the vertical axis indicates the output voltage.
  • the first delay unit 110A has the same characteristics as a general inverter.
  • FIG. 3 is an operation waveform diagram of the delay circuit 100A of FIG.
  • the input of the first delay stage STG1, that is, the input signal S IN the input of the second delay stage STG2, that is, the output of the first delay stage STG1
  • the third delay stage The input of STG2, that is, the output of the second delay stage STG2, and the output of the third delay stage STG3 , that is, the output SOUT of the delay circuit 100A are shown.
  • the output signal SOUT is a signal obtained by delaying the input signal SIN by a time corresponding to the number of stages n.
  • the delay circuit 100A since the first delay unit 110A has the first resistor R1 and the second resistor R2, variations in delay amount can be suppressed.
  • the pair of the first P-type transistor MP1 and the first N-type transistor MN1 makes the state transition first in response to the input signal S1, whereas the second P-type transistor MP2 and the second N-type transistor MN2 , make a delayed state transition in response to the input signal S 2 delayed by the sub-delay circuit 112 . Therefore, it is possible to prevent the four transistors MP1, MP2, MN2, and MN1 from being turned on at the same time, thereby preventing a through current from flowing and suppressing an increase in power consumption.
  • the advantage of the delay circuit 100A becomes even clearer by comparing it with the comparative technology.
  • FIG. 4 is a circuit diagram of the delay circuit 100R according to the comparison technique.
  • the delay circuit 100R comprises a plurality of delay stages STG1-STGn. Each of the plurality of stages STG1-STGn has the configuration of the second delay unit 120.
  • FIG. 4 is a circuit diagram of the delay circuit 100R according to the comparison technique.
  • the delay circuit 100R comprises a plurality of delay stages STG1-STGn. Each of the plurality of stages STG1-STGn has the configuration of the second delay unit 120.
  • the second delay unit 120 includes a second input node IN2, a second output node OUT2, a second power node VDD2, and a second ground node GND2.
  • a signal from the previous stage is input to the second input node IN2, and a delayed signal is output from the second output node OUT2.
  • the power supply voltage VDD is supplied to the second power supply node VDD2, and the second ground node GND2 is grounded.
  • the second delay unit 120 includes a third P-type transistor MP3, a third N-type transistor MN3, a third resistor R3, and a fourth resistor R4.
  • the third P-type transistor MP3 is a P-channel MOSFET
  • the third N-type transistor MN3 is an N-channel MOSFET.
  • a third resistor R3 is provided between the drain of the third P-type transistor MP3 and the second output node OUT2.
  • a fourth resistor R4 is provided between the drain of the third N-type transistor MN3 and the second output node OUT2.
  • the delay circuit 100R according to the comparison technique. According to this delay circuit 100R, the delay amount is predominantly determined by the third resistor R3 and the fourth resistor R4. can be suppressed.
  • the delay circuit 100R configured by the second delay unit 120 has the following problems.
  • FIG. 5 is a diagram showing DC characteristics of the second delay unit 120 of FIG.
  • the horizontal axis indicates the input voltage, and the vertical axis indicates the output voltage.
  • the second delay unit 120 maintains the output voltage V OUT around 2.4V over a wide range of the input voltage V IN from 1.1V to 3.9V. This indicates that the third P-type transistor MP3 and the third N-type transistor MN3 are turned on at the same time, and the output voltage VOUT is determined by the voltage division of the resistors R3 and R4.
  • FIG. 6 is an operation waveform diagram of the delay circuit 100R of FIG.
  • the input of the first delay stage STG1, that is, the input signal S IN the input of the second delay stage STG2, that is, the output of the first delay stage STG1
  • the third delay stage The input of STG2, that is, the output of the second delay stage STG2, and the output of the third delay stage STG3 , that is, the output SOUT of the delay circuit 100A are shown.
  • the output signal SOUT is a signal obtained by delaying the input signal SIN by a time corresponding to the number of stages n.
  • the comparative technique has the problem that the waveform is distorted each time it passes through the delay stage STG.
  • the waveform changes in two steps at each of rising (positive edge, leading edge) and falling (negative edge, trailing edge), clearly showing the influence of the DC characteristics shown in FIG.
  • Embodiment 1 As shown in FIG. 4, almost no waveform distortion is observed, and delay can be given while maintaining the waveform.
  • FIG. 7 is a diagram showing waveforms at internal nodes of the first delay unit 110A of FIG. IN1 indicates the voltage waveform of the first input node IN1, OUT1 indicates the voltage waveform of the first output node OUT1, and VN1 indicates the voltage waveform of the connection node between the second P-type transistor MP2 and the first resistor R1.
  • the overshoot of the voltage VN1 causes variation in the delay amount of the first delay unit 110A. Therefore, in the delay circuit 100A of FIG. 1, countermeasures are required when the input signal SIN changes abruptly. Embodiment 2 will explain this countermeasure.
  • FIG. 8 is a circuit diagram of a delay circuit 100B according to the second embodiment.
  • the second stage STG2 to n-th stage STGn are composed of the first delay unit 110A
  • the first stage STG1 is composed of the second delay unit 120 of FIG.
  • the delay stage STG1 composed of the second delay unit 120 rounds the waveform of the input signal SIN. As shown in FIG. 6, when the second delay units 120 are connected in two or more stages, waveform distortion occurs. However, when one stage is used, the waveform distortion can be ignored and the slope of the edge becomes gentle. Since a signal with a gentle slope is input to the first delay unit 110A in the second and subsequent stages, it is possible to suppress the overshoot of the internal node as shown in FIG. As a result, variations in delay time caused by overshoot can be reduced.
  • FIG. 9 is a circuit diagram of a delay circuit 100C according to the third embodiment.
  • a plurality of delay stages STG1-STGn are configured by a first delay unit 110C.
  • the configuration of the first delay unit 110C is such that the first resistor R1 and the second P-type transistor MP2 of the first delay unit 110A are interchanged, and the second resistor R2 and the second N-type transistor MN2 are interchanged.
  • FIG. 10 is a diagram showing DC characteristics of the first delay unit 110C of FIG. It can be seen that the first delay unit 110C in FIG. 9 also has the same characteristics as the first delay unit 110A in FIG.
  • FIG. 11 is an operation waveform diagram of the delay circuit 100C of FIG.
  • FIG. 11 shows, from top to bottom, the input of the first delay stage STG1, that is, the input signal S IN , the input of the second delay stage STG2, that is, the output of the first delay stage STG1, and the third delay stage.
  • the input of STG2, that is, the output of the second delay stage STG2, and the output of the third delay stage STG3 that is, the output SOUT of the delay circuit 100A are shown.
  • the output signal SOUT is a signal obtained by delaying the input signal SIN by a time corresponding to the number of stages n.
  • the first delay stage STG1 may be configured with the second delay unit 120.
  • FIG. 12 is a block diagram of a semiconductor device 200 including a delay circuit 100 (100A to 100C are collectively referred to as 100).
  • a semiconductor device 200 includes a first circuit block 210 , a second circuit block 220 , and delay blocks 230 and 240 .
  • One of the first circuit block 210 and the second circuit block 220 may be an analog circuit and the other may be a digital circuit.
  • the first circuit block 210 and the second circuit block 220 may be digital circuits operating with different clocks.
  • a first delay block 230 and a second delay block 240 are provided at the boundary between the first circuit block 210 and the second circuit block 220 .
  • the first delay block 230 delays the signal transmitted from the first circuit block 210 to the second circuit block 220 .
  • Second delay block 240 delays the signal transmitted from second circuit block 220 to first circuit block 210 .
  • First delay block 230 and second delay block 240 are configured by any of delay circuits 100A to 100C described above.
  • the delay times of the first delay block 230 and the second delay block 240 it is possible to satisfy the setup time and hold time on the signal receiving side.
  • one of the first delay block 230 and the second delay block 240 generates a clock signal based on the signal from the other, according to the delay times of the first delay block 230 and the second delay block 240, It becomes possible to adjust the frequency.
  • the present disclosure relates to delay circuits.

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Abstract

遅延回路１００Ａは、多段接続される複数の遅延ステージＳＴＧを備え、少なくともひとつは第１遅延ユニット１１０Ａである。第１Ｐ型トランジスタＭＰ１および第１Ｎ型トランジスタＭＮ１のゲートは第１入力ノードＩＮ１と接続される。第２Ｐ型トランジスタＭＰ２のソースは、第１Ｐ型トランジスタＭＰ１のドレインと接続され、ゲートがサブ遅延回路１１２の出力と接続される。第１抵抗Ｒ１は、第２Ｐ型トランジスタＭＰ２と第１出力ノードＯＵＴ１の間に設けられる。第２Ｎ型トランジスタＭＮ２のソースは、第１Ｎ型トランジスタＭＮ１のドレインと接続され、ゲートはサブ遅延回路１１２の出力と接続される。第２抵抗Ｒ２は、第２Ｎ型トランジスタＭＮ２のドレインと第１出力ノードＯＵＴ１の間に設けられる。

Description

遅延回路および半導体装置
　本開示は、遅延回路に関する。
　さまざまな電子回路に、デジタル信号あるいはパルス信号、タイミング信号などを遅延させる遅延回路が用いられる。遅延回路としては、一般に、多段接続されたインバータを用いることができる。
　インバータの多段接続を使用した遅延回路では、プロセスばらつき、電源電圧変動、温度変動（いわゆるＰＶＴ）を考慮したときの、遅延量のばらつきが大きいため、シビアなタイミング制御が要求される場合には採用しにくい。
特開平８－１１１６３９号公報
　遅延量のばらつきを抑制するために、前段のインバータの出力ノードと後段のインバータの入力ノードの間に、直列抵抗を挿入する対策が採られる場合がある。
　ところが、直列抵抗を挿入すると、直列抵抗が寄生容量とともにローパスフィルタを形成し、これにより伝搬する信号の波形が鈍ることとなる。信号がなまると、直列抵抗より後段のインバータに貫通電流が流れ、消費電力が増大するという問題がある。
　本開示は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、遅延時間のばらつきを抑制した遅延回路の提供にある。
　本開示のある態様の遅延回路は、多段接続される複数の遅延ステージを備える。複数の遅延ステージの少なくともひとつである第１遅延ユニットは、第１入力ノード、第１出力ノード、第１電源ノード、第１接地ノード、と、第１入力ノードの信号を遅延させるサブ遅延回路と、ソースが第１電源ノードと接続され、ゲートが第１入力ノードと接続される第１Ｐ型トランジスタと、ソースが第１Ｐ型トランジスタのドレインと接続され、ゲートがサブ遅延回路の出力と接続される第２Ｐ型トランジスタと、第２Ｐ型トランジスタのドレインと第１出力ノードの間に設けられた第１抵抗と、ソースが第１接地ノードと接続され、ゲートが第１入力ノードと接続される第１Ｎ型トランジスタと、ソースが第１Ｎ型トランジスタのドレインと接続され、ゲートがサブ遅延回路の出力と接続される第２Ｎ型トランジスタと、第２Ｎ型トランジスタのドレインと第１出力ノードの間に設けられた第２抵抗と、を備える。
　本開示の別の態様もまた、遅延回路である。この遅延回路は、多段接続される複数の遅延ステージを備える。複数の遅延ステージの少なくともひとつである第１遅延ユニットは、第１入力ノード、第１出力ノード、第１電源ノード、第１接地ノード、と、第１入力ノードの信号を遅延させるサブ遅延回路と、ソースが第１電源ノードと接続され、ゲートが第１入力ノードと接続される第１Ｐ型トランジスタと、ゲートがサブ遅延回路の出力と接続され、ドレインが第１出力ノードと接続される第２Ｐ型トランジスタと、第１Ｐ型トランジスタのドレインと第２Ｐ型トランジスタのソースの間に設けられた第１抵抗と、ソースが第１接地ノードと接続され、ゲートが第１入力ノードと接続される第１Ｎ型トランジスタと、ゲートがサブ遅延回路の出力と接続され、ドレインが第１出力ノードと接続された第２Ｎ型トランジスタと、第１Ｎ型トランジスタのドレインと第２Ｎ型トランジスタのソースの間に設けられた第２抵抗と、を備える。
　なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
　本開示のある態様によれば、遅延回路における遅延時間のばらつきを改善できる。
図１は、実施形態１に係る遅延回路の回路図である。 図２は、図１の第１遅延ユニットのＤＣ特性を示す図である。 図３は、図１の遅延回路の動作波形図である。 図４は、比較技術に係る遅延回路の回路図である。 図５は、図４の第２遅延ユニットのＤＣ特性を示す図である。 図６は、図４の遅延回路の動作波形図である。 図７は、図１の第１遅延ユニットの内部ノードの波形を示す図である。 図８は、実施形態２に係る遅延回路の回路図である。 図９は、実施形態３に係る遅延回路の回路図である。 図１０は、図９の第１遅延ユニットのＤＣ特性を示す図である。 図１１は、図９の遅延回路の動作波形図である。 図１２は、遅延回路を備える半導体装置のブロック図である。
（実施形態の概要）
　本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。またこの概要は、考えられるすべての実施形態の包括的な概要ではなく、実施形態の欠くべからざる構成要素を限定するものではない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
　一実施形態に係る遅延回路は、多段接続される複数の遅延ステージを備える。複数の遅延ステージの少なくともひとつである第１遅延ユニットは、第１入力ノード、第１出力ノード、第１電源ノード、第１接地ノード、と、第１入力ノードの信号を遅延させるサブ遅延回路と、ソースが第１電源ノードと接続され、ゲートが第１入力ノードと接続される第１Ｐ型トランジスタと、ソースが第１Ｐ型トランジスタのドレインと接続され、ゲートがサブ遅延回路の出力と接続される第２Ｐ型トランジスタと、第２Ｐ型トランジスタのドレインと第１出力ノードの間に設けられた第１抵抗と、ソースが第１接地ノードと接続され、ゲートが第１入力ノードと接続される第１Ｎ型トランジスタと、ソースが第１Ｎ型トランジスタのドレインと接続され、ゲートがサブ遅延回路の出力と接続される第２Ｎ型トランジスタと、第２Ｎ型トランジスタのドレインと第１出力ノードの間に設けられた第２抵抗と、を備える。
　この構成によると、第１遅延ユニットが、第１抵抗と第２抵抗を有することにより、遅延量のばらつきを抑制できる。また、第１Ｐ型トランジスタと第１Ｎ型トランジスタのペアは、入力信号に応答して先に状態遷移するのに対して、第２Ｐ型トランジスタと第２Ｎ型トランジスタのペアは、サブ遅延回路によって遅延された入力信号に応答して遅れて状態遷移する。そのため、貫通電流が流れるのを防止でき、消費電力の増加も抑制できる。
　一実施形態に係る遅延回路は、多段接続される複数の遅延ステージを備える。複数の遅延ステージの少なくともひとつである第１遅延ユニットは、第１入力ノード、第１出力ノード、第１電源ノード、第１接地ノード、と、第１入力ノードの信号を遅延させるサブ遅延回路と、ソースが第１電源ノードと接続され、ゲートが第１入力ノードと接続される第１Ｐ型トランジスタと、ゲートがサブ遅延回路の出力と接続され、ドレインが第１出力ノードと接続される第２Ｐ型トランジスタと、第１Ｐ型トランジスタのドレインと第２Ｐ型トランジスタのソースの間に設けられた第１抵抗と、ソースが第１接地ノードと接続され、ゲートが第１入力ノードと接続される第１Ｎ型トランジスタと、ゲートがサブ遅延回路の出力と接続され、ドレインが第１出力ノードと接続された第２Ｎ型トランジスタと、第１Ｎ型トランジスタのドレインと第２Ｎ型トランジスタのソースの間に設けられた第２抵抗と、を備える。
　この構成においても、第１遅延ユニットが、第１抵抗と第２抵抗を有することにより、遅延量のばらつきを抑制できる。また、第１Ｐ型トランジスタと第１Ｎ型トランジスタのペアは、入力信号に応答して先に状態遷移するのに対して、第２Ｐ型トランジスタと第２Ｎ型トランジスタのペアは、サブ遅延回路によって遅延された入力信号に応答して遅れて状態遷移する。そのため、貫通電流が流れるのを防止でき、消費電力の増加も抑制できる。
　一実施形態において、サブ遅延回路は、２段のインバータを含んでもよい。
　一実施形態において、複数の遅延ステージのうち第１遅延ユニットより前段に配置される第２遅延ユニットは、第２入力ノード、第２出力ノード、第２電源ノード、第２接地ノード、と、ソースが第２電源ノードと接続され、ゲートが第２入力ノードと接続される第３Ｐ型トランジスタと、第３Ｐ型トランジスタのドレインと第２出力ノードの間に設けられる第３抵抗と、ソースが第２接地ノードと接続され、ゲートが第２入力ノードと接続される第３Ｎ型トランジスタと、第３Ｎ型トランジスタのドレインと第２出力ノードの間に設けられる第４抵抗と、を含んでもよい。
　第１遅延ユニットに、急峻に変化する信号を入力すると、オーバーシュートが発生する場合がある。この場合には、第１遅延ユニットの前段に第２遅延ユニットを設けて、意図的に波形をなまらせることにより、後段の第２遅延ユニットにおけるオーバーシュートを抑制できる。
　遅延回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
　一実施形態に係る半導体装置は、第１回路ブロックと、第２回路ブロックと、遅延ブロックと、を備える。遅延ブロックは上述のいずれかの遅延回路を含み、第１回路ブロックから第２回路ブロックに送信される第１信号を遅延させる。遅延ブロックは、第２回路ブロックから第１回路ブロックに送信される第２信号を遅延させてもよい。第１回路ブロックはアナログ回路であり、第２回路ブロックはデジタル回路であってもよい。遅延回路によって、２つの回路ブロック間において送受信される信号のタイミングを微調整できる。
（実施の形態）
　以下、好適な実施の形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
　本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
　同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
（実施形態１）
　図１は、実施形態１に係る遅延回路１００Ａの回路図である。遅延回路１００Ａは、多段接続される複数（ここではｎ個≧２）の遅延ステージＳＴＧ１～ＳＴＧｎを備える。遅延回路１００Ａは、半導体基板に集積化される。
　本実施形態では、すべての遅延ステージＳＴＧ１～ＳＴＧｎが同じ構成（第１遅延ユニット１１０Ａと称する）を有している。
　第１遅延ユニット１１０Ａは、第１入力ノードＩＮ１、第１出力ノードＯＵＴ１、第１電源ノードＶＤＤ１、第１接地ノードＧＮＤ１、を備える。第１入力ノードＩＮ１には、前段からの信号が入力され、第１出力ノードＯＵＴ１から遅延後の信号を出力する。第１電源ノードＶＤＤ１には電源電圧ＶＤＤが供給され、第１接地ノードＧＮＤ１は接地される。
　第１遅延ユニット１１０Ａは、第１Ｐ型トランジスタＭＰ１、第２Ｐ型トランジスタＭＰ２、第１抵抗Ｒ１、第１Ｎ型トランジスタＭＮ１、第２Ｎ型トランジスタＭＮ２、第２抵抗Ｒ２、サブ遅延回路１１２を備える。第１Ｐ型トランジスタＭＰ１および第２Ｐ型トランジスタＭＰ２はＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、第１Ｎ型トランジスタＭＮ１および第２Ｎ型トランジスタＭＮ２はＮチャンネルＭＯＳＦＥＴである。
　サブ遅延回路１１２は、第１入力ノードＩＮ１の信号Ｓ１を遅延させる。サブ遅延回路１１２の構成は特に限定されないが、たとえば２段のインバータＩＮＶ１，ＩＮＶ２を含んでもよい。
　第１Ｐ型トランジスタＭＰ１はソースが第１電源ノードＶＤＤ１と接続され、ゲートが第１入力ノードＩＮ１と接続される。第２Ｐ型トランジスタＭＰ２は、ソースが第１Ｐ型トランジスタＭＰ１のドレインと接続され、ゲートがサブ遅延回路１１２の出力と接続される。第１抵抗Ｒ１は、第２Ｐ型トランジスタＭＰ２のドレインと第１出力ノードＯＵＴ１の間に設けられる。
　第１Ｎ型トランジスタＭＮ１は、ソースが第１接地ノードＧＮＤ１と接続され、ゲートが第１入力ノードＩＮ１と接続される。第２Ｎ型トランジスタＭＮ２は、ソースが第１Ｎ型トランジスタＭＮ１のドレインと接続され、ゲートがサブ遅延回路１１２の出力と接続される。第２抵抗Ｒ２は、第２Ｎ型トランジスタＭＮ２のドレインと第１出力ノードＯＵＴ１の間に設けられる。
　以上が遅延回路１００Ａの構成である。続いてその動作を説明する。図２は、図１の第１遅延ユニット１１０ＡのＤＣ特性を示す図である。横軸は入力電圧を、縦軸は出力電圧を示す。このＤＣ特性からわかるように、第１遅延ユニット１１０Ａは、一般的なインバータと同じ特性を有している。
　図３は、図１の遅延回路１００Ａの動作波形図である。ここでは遅延ステージＳＴＧの段数はｎ＝３とした。図３には上から順に、１段目の遅延ステージＳＴＧ１の入力、つまり入力信号ＳＩＮ、２段目の遅延ステージＳＴＧ２の入力つまり１段目の遅延ステージＳＴＧ１の出力、３段目の遅延ステージＳＴＧ２の入力つまり２段目の遅延ステージＳＴＧ２の出力、３段目の遅延ステージＳＴＧ３の出力つまり遅延回路１００Ａの出力ＳＯＵＴが示される。出力信号ＳＯＵＴは入力信号ＳＩＮを、段数ｎに応じた時間、遅延した信号となっている。
　以上が遅延回路１００Ａの動作である。
　遅延回路１００Ａによれば、第１遅延ユニット１１０Ａが、第１抵抗Ｒ１と第２抵抗Ｒ２を有することにより、遅延量のばらつきを抑制できる。
　第１遅延ユニット１１０Ａにおいて、第１Ｐ型トランジスタＭＰ１と第１Ｎ型トランジスタＭＮ１のペアは、入力信号Ｓ１に応答して先に状態遷移するのに対して、第２Ｐ型トランジスタＭＰ２と第２Ｎ型トランジスタＭＮ２のペアは、サブ遅延回路１１２によって遅延された入力信号Ｓ２に応答して遅れて状態遷移する。そのため、４個のトランジスタＭＰ１，ＭＰ２，ＭＮ２，ＭＮ１が同時にオンとなって貫通電流が流れるのを防止でき、消費電力の増加も抑制できる。
　遅延回路１００Ａの利点は、比較技術との対比によって一層明確となる。
　図４は、比較技術に係る遅延回路１００Ｒの回路図である。遅延回路１００Ｒは、複数の遅延ステージＳＴＧ１～ＳＴＧｎを備える。複数のステージＳＴＧ１～ＳＴＧｎはそれぞれ、第２遅延ユニット１２０の構成を有する。
　第２遅延ユニット１２０は、第２入力ノードＩＮ２、第２出力ノードＯＵＴ２、第２電源ノードＶＤＤ２、第２接地ノードＧＮＤ２、を備える。第２入力ノードＩＮ２には、前段からの信号が入力され、第２出力ノードＯＵＴ２から遅延後の信号を出力する。第２電源ノードＶＤＤ２には電源電圧ＶＤＤが供給され、第２接地ノードＧＮＤ２は接地される。
　第２遅延ユニット１２０は、第３Ｐ型トランジスタＭＰ３、第３Ｎ型トランジスタＭＮ３、第３抵抗Ｒ３、第４抵抗Ｒ４、を備える。第３Ｐ型トランジスタＭＰ３はＰチャンネルＭＯＳＦＥＴであり、第３Ｎ型トランジスタＭＮ３はＮチャンネルＭＯＳＦＥＴである。
　第３抵抗Ｒ３は、第３Ｐ型トランジスタＭＰ３のドレインと第２出力ノードＯＵＴ２の間に設けられる。第４抵抗Ｒ４は、第３Ｎ型トランジスタＭＮ３のドレインと第２出力ノードＯＵＴ２の間に設けられる。
　以上が比較技術に係る遅延回路１００Ｒの構成である。この遅延回路１００Ｒによれば、第３抵抗Ｒ３と第４抵抗Ｒ４によって遅延量が支配的に決まるため、実施形態１と同様に遅延量の、プロセスばらつき、電源電圧変動によるばらつき、温度変動によるばらつきを抑制することができる。
　ところが、第２遅延ユニット１２０によって構成された遅延回路１００Ｒは以下の問題を有する。
　図５は、図４の第２遅延ユニット１２０のＤＣ特性を示す図である。横軸は入力電圧を、縦軸は出力電圧を示す。このＤＣ特性からわかるように、第２遅延ユニット１２０は、入力電圧ＶＩＮが１．１Ｖ～３．９Ｖの広い範囲にわたって、出力電圧ＶＯＵＴが２．４Ｖ付近に維持される。これは、第３Ｐ型トランジスタＭＰ３と第３Ｎ型トランジスタＭＮ３が同時にオンとなり、出力電圧ＶＯＵＴが抵抗Ｒ３，Ｒ４の分圧によって決定されてることを示している。
　図６は、図４の遅延回路１００Ｒの動作波形図である。ここでは遅延ステージＳＴＧの段数はｎ＝３とした。図６には上から順に、１段目の遅延ステージＳＴＧ１の入力、つまり入力信号ＳＩＮ、２段目の遅延ステージＳＴＧ２の入力つまり１段目の遅延ステージＳＴＧ１の出力、３段目の遅延ステージＳＴＧ２の入力つまり２段目の遅延ステージＳＴＧ２の出力、３段目の遅延ステージＳＴＧ３の出力、つまり遅延回路１００Ａの出力ＳＯＵＴが示される。出力信号ＳＯＵＴは入力信号ＳＩＮを、段数ｎに応じた時間、遅延した信号となっている。
　図６から分かるように、比較技術では、遅延ステージＳＴＧを１段通過する毎に、波形が歪んでいくという問題がある。特に、波形は、立ち上がり（ポジティブエッジ、リーディングエッジ）、立ち下がり（ネガティブエッジ、トレーリングエッジ）それぞれにおいて、２段階で変化しており、図５に示すＤＣ特性の影響が明確に現れている。
　これに対して、実施形態１によれば、図４に示すように波形歪みはほとんど見られず、波形を維持したまま遅延を与えることができる。
　図７は、図１の第１遅延ユニット１１０Ａの内部ノードの波形を示す図である。ＩＮ１は第１入力ノードＩＮ１の電圧波形、ＯＵＴ１は第１出力ノードＯＵＴ１の電圧波形、ＶＮ１は、第２Ｐ型トランジスタＭＰ２と第１抵抗Ｒ１の接続ノードの電圧波形を示す。
　第１遅延ユニット１１０Ａの入力信号ＩＮ１が急峻に変化する場合、第２Ｐ型トランジスタＭＰ２と第１抵抗Ｒ１の接続ノードの電圧ＶＮ１がオーバーシュートする。これは入力信号ＩＮ１が急峻に変化すると、第１Ｐ型トランジスタＭＰ１が第２Ｐ型トランジスタＭＰ２よりも速くターンオンすることに起因している。
　電圧ＶＮ１のオーバーシュートは、第１遅延ユニット１１０Ａの遅延量のばらつきの要因となる。したがって、図１の遅延回路１００Ａにおいて、入力信号ＳＩＮが急峻に変化する場合には、対策が必要となる。実施形態２ではこの対策について説明する。
（実施形態２）
　図８は、実施形態２に係る遅延回路１００Ｂの回路図である。遅延回路１００Ｂでは、２段目ＳＴＧ２～ｎ段目ＳＴＧｎが、第１遅延ユニット１１０Ａで構成され、初段ＳＴＧ１が、図４の第２遅延ユニット１２０で構成される。
　以上が遅延回路１００Ｂの構成である。
　第２遅延ユニット１２０で構成される遅延ステージＳＴＧ１は、入力信号ＳＩＮの波形をなまらせる。図６に示したように、第２遅延ユニット１２０を２段以上、接続すると、波形歪みが生ずるが、１段で使用する場合、波形歪みは無視でき、エッジのスロープが緩やかになる。２段目以降の第１遅延ユニット１１０Ａには、緩やかな傾きの信号が入力されるため、図７に示したような内部ノードのオーバーシュートを抑制できる。その結果、オーバーシュートに起因する遅延時間のばらつきを低減できる。
（実施形態３）
　図９は、実施形態３に係る遅延回路１００Ｃの回路図である。複数の遅延ステージＳＴＧ１～ＳＴＧｎは、第１遅延ユニット１１０Ｃで構成される。
　第１遅延ユニット１１０Ｃの構成は、第１遅延ユニット１１０Ａの第１抵抗Ｒ１と第２Ｐ型トランジスタＭＰ２を入れ替え、第２抵抗Ｒ２と第２Ｎ型トランジスタＭＮ２を入れ替えたものである。
　図１０は、図９の第１遅延ユニット１１０ＣのＤＣ特性を示す図である。図９の第１遅延ユニット１１０Ｃも、図１の第１遅延ユニット１１０Ａと同様の特性が得られることが分かる。
　図１１は、図９の遅延回路１００Ｃの動作波形図である。ここでは遅延ステージＳＴＧの段数はｎ＝３とした。図１１には上から順に、１段目の遅延ステージＳＴＧ１の入力、つまり入力信号ＳＩＮ、２段目の遅延ステージＳＴＧ２の入力つまり１段目の遅延ステージＳＴＧ１の出力、３段目の遅延ステージＳＴＧ２の入力つまり２段目の遅延ステージＳＴＧ２の出力、３段目の遅延ステージＳＴＧ３の出力、つまり遅延回路１００Ａの出力ＳＯＵＴが示される。出力信号ＳＯＵＴは入力信号ＳＩＮを、段数ｎに応じた時間、遅延した信号となっている。
　なお、図１１と図３を比較すると、図３（実施形態１）では、出力信号ＳＯＵＴにオーバーシュートがみられないのに対して、図１１（実施形態３）では出力信号ＳＯＵＴにオーバーシュートがみられる。実施形態１に係る遅延回路１００Ａの方が、実施形態３に係る遅延回路１００Ｃよりも、波形歪みは小さいといえる。ただし、このオーバーシュートは、比較技術において説明した内部ノードのオーバーシュートに比べて遅延量に与える影響は小さいため、実施形態３は実用的である。
　なお、図９の遅延回路１００Ｃにおいて、初段の遅延ステージＳＴＧ１を、第２遅延ユニット１２０で構成してもよい。
（用途）
　図１２は、遅延回路１００（１００Ａ～１００Ｃを１００で総称する）を備える半導体装置２００のブロック図である。半導体装置２００は、第１回路ブロック２１０、第２回路ブロック２２０、遅延ブロック２３０，２４０を備える。
　第１回路ブロック２１０および第２回路ブロック２２０は、一方がアナログ回路であり、他方がデジタル回路であってもよい。あるいは第１回路ブロック２１０および第２回路ブロック２２０は、異なるクロックで動作するデジタル回路であってもよい。
　第１遅延ブロック２３０および第２遅延ブロック２４０は、第１回路ブロック２１０と第２回路ブロック２２０の境界に設けられる。第１遅延ブロック２３０は、第１回路ブロック２１０から第２回路ブロック２２０に送信される信号を遅延させる。第２遅延ブロック２４０は、第２回路ブロック２２０から第１回路ブロック２１０に送信される信号を遅延させる。第１遅延ブロック２３０および第２遅延ブロック２４０は、上述の遅延回路１００Ａ～１００Ｃのいずれかで構成される。
　第１遅延ブロック２３０および第２遅延ブロック２４０の遅延時間を最適化することで、信号の受信側におけるセットアップ時間やホールド時間を満足させることができる。あるいは、第１遅延ブロック２３０や第２遅延ブロック２４０の一方が、他方からの信号にもとづくクロック信号を生成するような場合、第１遅延ブロック２３０および第２遅延ブロック２４０の遅延時間に応じて、周波数を調節することが可能となる。
　具体的な用語を用いて説明される実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
　本開示は、遅延回路に関する。
　ＭＰ１　第１Ｐ型トランジスタ
　ＳＴＧ　遅延ステージ
　ＭＮ１　第１Ｎ型トランジスタ
　Ｒ１　第１抵抗
　ＩＮＶ１　インバータ
　ＭＰ２　第２Ｐ型トランジスタ
　ＭＮ２　第２Ｎ型トランジスタ
　Ｒ２　第２抵抗
　ＩＮＶ２　インバータ
　ＭＰ３　第３Ｐ型トランジスタ
　ＭＮ３　第３Ｎ型トランジスタ
　Ｒ３　第３抵抗
　Ｒ４　第４抵抗
　１００　遅延回路
　１１０　第１遅延ユニット
　１１２　サブ遅延回路
　１２０　第２遅延ユニット
　２００　半導体装置
　２１０　第１回路ブロック
　２２０　第２回路ブロック
　２３０　第１遅延ブロック
　２４０　第２遅延ブロック

Claims (8)

  1. 　多段接続される複数の遅延ステージを備え、
    　前記複数の遅延ステージの少なくともひとつである第１遅延ユニットは、
    　第１入力ノード、第１出力ノード、第１電源ノード、第１接地ノード、と、
    　前記第１入力ノードの信号を遅延させるサブ遅延回路と、
    　ソースが前記第１電源ノードと接続され、ゲートが前記第１入力ノードと接続される第１Ｐ型トランジスタと、
    　ソースが前記第１Ｐ型トランジスタのドレインと接続され、ゲートが前記サブ遅延回路の出力と接続される第２Ｐ型トランジスタと、
    　前記第２Ｐ型トランジスタのドレインと前記第１出力ノードの間に設けられた第１抵抗と、
    　ソースが前記第１接地ノードと接続され、ゲートが前記第１入力ノードと接続される第１Ｎ型トランジスタと、
    　ソースが前記第１Ｎ型トランジスタのドレインと接続され、ゲートが前記サブ遅延回路の出力と接続される第２Ｎ型トランジスタと、
    　前記第２Ｎ型トランジスタのドレインと前記第１出力ノードの間に設けられた第２抵抗と、
    　を備える、遅延回路。
  2. 　多段接続される複数の遅延ステージを備え、
    　前記複数の遅延ステージの少なくともひとつである第１遅延ユニットは、
    　第１入力ノード、第１出力ノード、第１電源ノード、第１接地ノード、と、
    　前記第１入力ノードの信号を遅延させるサブ遅延回路と、
    　ソースが前記第１電源ノードと接続され、ゲートが前記第１入力ノードと接続される第１Ｐ型トランジスタと、
    　ゲートが前記サブ遅延回路の出力と接続され、ドレインが前記第１出力ノードと接続される第２Ｐ型トランジスタと、
    　前記第１Ｐ型トランジスタのドレインと前記第２Ｐ型トランジスタのソースの間に設けられた第１抵抗と、
    　ソースが前記第１接地ノードと接続され、ゲートが前記第１入力ノードと接続される第１Ｎ型トランジスタと、
    　ゲートが前記サブ遅延回路の出力と接続され、ドレインが前記第１出力ノードと接続された第２Ｎ型トランジスタと、
    　前記第１Ｎ型トランジスタのドレインと前記第２Ｎ型トランジスタのソースの間に設けられた第２抵抗と、
    　を備える、遅延回路。
  3. 　前記サブ遅延回路は、２段のインバータを含む、請求項１または２に記載の遅延回路。
  4. 　前記複数の遅延ステージのうち前記第１遅延ユニットより前段に配置される第２遅延ユニットは、
    　第２入力ノード、第２出力ノード、第２電源ノード、第２接地ノード、と、
    　ソースが前記第２電源ノードと接続され、ゲートが前記第２入力ノードと接続される第３Ｐ型トランジスタと、
    　前記第３Ｐ型トランジスタのドレインと前記第２出力ノードの間に設けられる第３抵抗と、
    　ソースが前記第２接地ノードと接続され、ゲートが前記第２入力ノードと接続される第３Ｎ型トランジスタと、
    　前記第３Ｎ型トランジスタのドレインと前記第２出力ノードの間に設けられる第４抵抗と、
    　を含む、請求項１から３のいずれかに記載の遅延回路。
  5. 　ひとつの半導体基板に一体集積化される、請求項１から４のいずれかに記載の遅延回路。
  6. 　第１回路ブロックと、
    　第２回路ブロックと、
    　請求項１から５いずれかに記載の遅延回路を含み、前記第１回路ブロックから前記第２回路ブロックに送信される第１信号を遅延させる遅延ブロックを備える、半導体装置。
  7. 　前記遅延ブロックは、前記第２回路ブロックから前記第１回路ブロックに送信される第２信号を遅延させる、請求項６に記載の半導体装置。
  8. 　前記第１回路ブロックはアナログ回路であり、前記第２回路ブロックはデジタル回路である、請求項６または７に記載の半導体装置。
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