WO2022196303A1 - 遅延回路および半導体装置 - Google Patents
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
- H03K5/134—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices with field-effect transistors
Definitions
- the present disclosure relates to delay circuits.
- Delay circuits that delay digital signals, pulse signals, timing signals, etc. are used in various electronic circuits. Generally, inverters connected in multiple stages can be used as the delay circuit.
- the variation in delay amount is large when considering process variation, power supply voltage variation, and temperature variation (so-called PVT), so it is adopted when severe timing control is required. hard to do.
- a countermeasure may be taken to insert a series resistor between the output node of the preceding inverter and the input node of the succeeding inverter.
- the series resistor forms a low-pass filter together with the parasitic capacitance, which dulls the waveform of the propagating signal. If the signal becomes dull, a penetrating current flows through the inverter at the stage subsequent to the series resistor, resulting in an increase in power consumption.
- the present disclosure has been made in view of such problems, and one exemplary purpose of certain aspects thereof is to provide a delay circuit that suppresses variation in delay time.
- a delay circuit includes a plurality of delay stages connected in multiple stages.
- a first delay unit which is at least one of the plurality of delay stages, includes a first input node, a first output node, a first power supply node, a first ground node, and a sub-delay circuit that delays a signal at the first input node.
- a first P-type transistor whose source is connected to the first power supply node and whose gate is connected to the first input node; and whose source is connected to the drain of the first P-type transistor and whose gate is connected to the output of the sub-delay circuit.
- a second P-type transistor a first resistor provided between the drain of the second P-type transistor and the first output node, and a first N having a source connected to the first ground node and a gate connected to the first input node a second N-type transistor whose source is connected to the drain of the first N-type transistor and whose gate is connected to the output of the sub-delay circuit; and the drain of the second N-type transistor and the first output node. and a second resistor.
- a delay circuit comprises a plurality of delay stages connected in multiple stages.
- a first delay unit which is at least one of the plurality of delay stages, includes a first input node, a first output node, a first power supply node, a first ground node, and a sub-delay circuit that delays a signal at the first input node.
- a first P-type transistor whose source is connected to the first power supply node and whose gate is connected to the first input node; and a second P-type transistor whose gate is connected to the output of the sub-delay circuit and whose drain is connected to the first output node; a first resistor provided between the drain of the first P-type transistor and the source of the second P-type transistor; a first N-type transistor having a source connected to a first ground node and a gate connected to a first input node; a second N-type transistor whose gate is connected to the output of the sub-delay circuit and whose drain is connected to the first output node; and which is provided between the drain of the first N-type transistor and the source of the second N-type transistor. and a second resistor.
- variations in delay time in delay circuits can be improved.
- FIG. 1 is a circuit diagram of a delay circuit according to Embodiment 1.
- FIG. FIG. 2 is a diagram showing DC characteristics of the first delay unit of FIG.
- FIG. 3 is an operation waveform diagram of the delay circuit of FIG.
- FIG. 6 is an operation waveform diagram of the delay circuit of FIG.
- FIG. 7 is a diagram showing waveforms at internal nodes of the first delay unit of FIG.
- FIG. 8 is a circuit diagram of a delay circuit according to the second embodiment.
- FIG. 11 is an operation waveform diagram of the delay circuit of FIG.
- FIG. 12 is a block diagram of a semiconductor device including delay circuits.
- a delay circuit includes a plurality of delay stages connected in multiple stages.
- a first delay unit which is at least one of the plurality of delay stages, includes a first input node, a first output node, a first power supply node, a first ground node, and a sub-delay circuit that delays a signal at the first input node.
- a first P-type transistor whose source is connected to the first power supply node and whose gate is connected to the first input node; and whose source is connected to the drain of the first P-type transistor and whose gate is connected to the output of the sub-delay circuit.
- a second P-type transistor a first resistor provided between the drain of the second P-type transistor and the first output node, and a first N having a source connected to the first ground node and a gate connected to the first input node a second N-type transistor whose source is connected to the drain of the first N-type transistor and whose gate is connected to the output of the sub-delay circuit; and the drain of the second N-type transistor and the first output node. and a second resistor.
- the first delay unit has the first resistor and the second resistor, variations in delay amount can be suppressed.
- the pair of the first P-type transistor and the first N-type transistor undergoes the state transition first in response to the input signal, while the pair of the second P-type transistor and the second N-type transistor is delayed by the sub-delay circuit. state transition with a delay in response to the input signal. Therefore, the through current can be prevented from flowing, and the increase in power consumption can be suppressed.
- a delay circuit includes a plurality of delay stages connected in multiple stages.
- a first delay unit which is at least one of the plurality of delay stages, includes a first input node, a first output node, a first power supply node, a first ground node, and a sub-delay circuit that delays a signal at the first input node.
- a first P-type transistor whose source is connected to the first power supply node and whose gate is connected to the first input node; and a second P-type transistor whose gate is connected to the output of the sub-delay circuit and whose drain is connected to the first output node; a first resistor provided between the drain of the first P-type transistor and the source of the second P-type transistor; a first N-type transistor having a source connected to a first ground node and a gate connected to a first input node; a second N-type transistor whose gate is connected to the output of the sub-delay circuit and whose drain is connected to the first output node; and which is provided between the drain of the first N-type transistor and the source of the second N-type transistor. and a second resistor.
- the first delay unit has the first resistor and the second resistor, variations in the delay amount can be suppressed.
- the pair of the first P-type transistor and the first N-type transistor undergoes the state transition first in response to the input signal, while the pair of the second P-type transistor and the second N-type transistor is delayed by the sub-delay circuit. state transition with a delay in response to the input signal. Therefore, the through current can be prevented from flowing, and the increase in power consumption can be suppressed.
- the sub-delay circuit may include two stages of inverters.
- the second delay unit arranged before the first delay unit among the plurality of delay stages includes a second input node, a second output node, a second power supply node, a second ground node, and a source is connected to the second power supply node and the gate is connected to the second input node; a third resistor provided between the drain of the third P-type transistor and the second output node; It may include a third N-type transistor connected to the ground node and having a gate connected to the second input node, and a fourth resistor provided between the drain of the third N-type transistor and the second output node.
- the delay circuit may be integrated on one semiconductor substrate. "Integrated integration” includes the case where all circuit components are formed on a semiconductor substrate, and the case where the main components of a circuit are integrated. A resistor, capacitor, or the like may be provided outside the semiconductor substrate. By integrating the circuits on one chip, the circuit area can be reduced and the characteristics of the circuit elements can be kept uniform.
- a semiconductor device includes a first circuit block, a second circuit block, and a delay block.
- the delay block includes any of the delay circuits described above and delays the first signal transmitted from the first circuit block to the second circuit block.
- the delay block may delay the second signal sent from the second circuit block to the first circuit block.
- the first circuit block may be analog circuitry and the second circuit block may be digital circuitry. Delay circuits allow fine adjustment of the timing of signals sent and received between two circuit blocks.
- a state in which member A is connected to member B refers to a case in which member A and member B are physically directly connected, as well as a case in which member A and member B are electrically connected to each other. It also includes the case of being indirectly connected through other members that do not substantially affect the physical connection state or impair the functions and effects achieved by their combination.
- the state in which member C is provided between member A and member B refers to the case where member A and member C or member B and member C are directly connected, as well as the case where they are electrically connected. It also includes the case of being indirectly connected through other members that do not substantially affect the physical connection state or impair the functions and effects achieved by their combination.
- FIG. 1 is a circuit diagram of a delay circuit 100A according to the first embodiment.
- the delay circuit 100A includes a plurality of (here, n ⁇ 2) delay stages STG1 to STGn connected in multiple stages.
- the delay circuit 100A is integrated on a semiconductor substrate.
- all delay stages STG1 to STGn have the same configuration (referred to as first delay unit 110A).
- the first delay unit 110A includes a first input node IN1, a first output node OUT1, a first power node VDD1, and a first ground node GND1.
- a signal from the preceding stage is input to the first input node IN1, and a delayed signal is output from the first output node OUT1.
- a power supply voltage VDD is supplied to the first power supply node VDD1, and the first ground node GND1 is grounded.
- the first delay unit 110A includes a first P-type transistor MP1, a second P-type transistor MP2, a first resistor R1, a first N-type transistor MN1, a second N-type transistor MN2, a second resistor R2, and a sub-delay circuit 112.
- the first P-type transistor MP1 and the second P-type transistor MP2 are P-channel MOSFETs (Metal Oxide Semiconductor Field Effect Transistors), and the first N-type transistor MN1 and the second N-type transistor MN2 are N-channel MOSFETs.
- the sub-delay circuit 112 delays the signal S1 of the first input node IN1.
- the configuration of sub-delay circuit 112 is not particularly limited, it may include, for example, two stages of inverters INV1 and INV2.
- the first P-type transistor MP1 has a source connected to the first power supply node VDD1 and a gate connected to the first input node IN1.
- the second P-type transistor MP2 has a source connected to the drain of the first P-type transistor MP1 and a gate connected to the output of the sub-delay circuit 112 .
- a first resistor R1 is provided between the drain of the second P-type transistor MP2 and the first output node OUT1.
- the first N-type transistor MN1 has a source connected to the first ground node GND1 and a gate connected to the first input node IN1.
- the second N-type transistor MN2 has a source connected to the drain of the first N-type transistor MN1 and a gate connected to the output of the sub-delay circuit 112 .
- a second resistor R2 is provided between the drain of the second N-type transistor MN2 and the first output node OUT1.
- FIG. 2 is a diagram showing DC characteristics of the first delay unit 110A of FIG.
- the horizontal axis indicates the input voltage, and the vertical axis indicates the output voltage.
- the first delay unit 110A has the same characteristics as a general inverter.
- FIG. 3 is an operation waveform diagram of the delay circuit 100A of FIG.
- the input of the first delay stage STG1, that is, the input signal S IN the input of the second delay stage STG2, that is, the output of the first delay stage STG1
- the third delay stage The input of STG2, that is, the output of the second delay stage STG2, and the output of the third delay stage STG3 , that is, the output SOUT of the delay circuit 100A are shown.
- the output signal SOUT is a signal obtained by delaying the input signal SIN by a time corresponding to the number of stages n.
- the delay circuit 100A since the first delay unit 110A has the first resistor R1 and the second resistor R2, variations in delay amount can be suppressed.
- the pair of the first P-type transistor MP1 and the first N-type transistor MN1 makes the state transition first in response to the input signal S1, whereas the second P-type transistor MP2 and the second N-type transistor MN2 , make a delayed state transition in response to the input signal S 2 delayed by the sub-delay circuit 112 . Therefore, it is possible to prevent the four transistors MP1, MP2, MN2, and MN1 from being turned on at the same time, thereby preventing a through current from flowing and suppressing an increase in power consumption.
- the advantage of the delay circuit 100A becomes even clearer by comparing it with the comparative technology.
- FIG. 4 is a circuit diagram of the delay circuit 100R according to the comparison technique.
- the delay circuit 100R comprises a plurality of delay stages STG1-STGn. Each of the plurality of stages STG1-STGn has the configuration of the second delay unit 120.
- FIG. 4 is a circuit diagram of the delay circuit 100R according to the comparison technique.
- the delay circuit 100R comprises a plurality of delay stages STG1-STGn. Each of the plurality of stages STG1-STGn has the configuration of the second delay unit 120.
- the second delay unit 120 includes a second input node IN2, a second output node OUT2, a second power node VDD2, and a second ground node GND2.
- a signal from the previous stage is input to the second input node IN2, and a delayed signal is output from the second output node OUT2.
- the power supply voltage VDD is supplied to the second power supply node VDD2, and the second ground node GND2 is grounded.
- the second delay unit 120 includes a third P-type transistor MP3, a third N-type transistor MN3, a third resistor R3, and a fourth resistor R4.
- the third P-type transistor MP3 is a P-channel MOSFET
- the third N-type transistor MN3 is an N-channel MOSFET.
- a third resistor R3 is provided between the drain of the third P-type transistor MP3 and the second output node OUT2.
- a fourth resistor R4 is provided between the drain of the third N-type transistor MN3 and the second output node OUT2.
- the delay circuit 100R according to the comparison technique. According to this delay circuit 100R, the delay amount is predominantly determined by the third resistor R3 and the fourth resistor R4. can be suppressed.
- the delay circuit 100R configured by the second delay unit 120 has the following problems.
- FIG. 5 is a diagram showing DC characteristics of the second delay unit 120 of FIG.
- the horizontal axis indicates the input voltage, and the vertical axis indicates the output voltage.
- the second delay unit 120 maintains the output voltage V OUT around 2.4V over a wide range of the input voltage V IN from 1.1V to 3.9V. This indicates that the third P-type transistor MP3 and the third N-type transistor MN3 are turned on at the same time, and the output voltage VOUT is determined by the voltage division of the resistors R3 and R4.
- FIG. 6 is an operation waveform diagram of the delay circuit 100R of FIG.
- the input of the first delay stage STG1, that is, the input signal S IN the input of the second delay stage STG2, that is, the output of the first delay stage STG1
- the third delay stage The input of STG2, that is, the output of the second delay stage STG2, and the output of the third delay stage STG3 , that is, the output SOUT of the delay circuit 100A are shown.
- the output signal SOUT is a signal obtained by delaying the input signal SIN by a time corresponding to the number of stages n.
- the comparative technique has the problem that the waveform is distorted each time it passes through the delay stage STG.
- the waveform changes in two steps at each of rising (positive edge, leading edge) and falling (negative edge, trailing edge), clearly showing the influence of the DC characteristics shown in FIG.
- Embodiment 1 As shown in FIG. 4, almost no waveform distortion is observed, and delay can be given while maintaining the waveform.
- FIG. 7 is a diagram showing waveforms at internal nodes of the first delay unit 110A of FIG. IN1 indicates the voltage waveform of the first input node IN1, OUT1 indicates the voltage waveform of the first output node OUT1, and VN1 indicates the voltage waveform of the connection node between the second P-type transistor MP2 and the first resistor R1.
- the overshoot of the voltage VN1 causes variation in the delay amount of the first delay unit 110A. Therefore, in the delay circuit 100A of FIG. 1, countermeasures are required when the input signal SIN changes abruptly. Embodiment 2 will explain this countermeasure.
- FIG. 8 is a circuit diagram of a delay circuit 100B according to the second embodiment.
- the second stage STG2 to n-th stage STGn are composed of the first delay unit 110A
- the first stage STG1 is composed of the second delay unit 120 of FIG.
- the delay stage STG1 composed of the second delay unit 120 rounds the waveform of the input signal SIN. As shown in FIG. 6, when the second delay units 120 are connected in two or more stages, waveform distortion occurs. However, when one stage is used, the waveform distortion can be ignored and the slope of the edge becomes gentle. Since a signal with a gentle slope is input to the first delay unit 110A in the second and subsequent stages, it is possible to suppress the overshoot of the internal node as shown in FIG. As a result, variations in delay time caused by overshoot can be reduced.
- FIG. 9 is a circuit diagram of a delay circuit 100C according to the third embodiment.
- a plurality of delay stages STG1-STGn are configured by a first delay unit 110C.
- the configuration of the first delay unit 110C is such that the first resistor R1 and the second P-type transistor MP2 of the first delay unit 110A are interchanged, and the second resistor R2 and the second N-type transistor MN2 are interchanged.
- FIG. 10 is a diagram showing DC characteristics of the first delay unit 110C of FIG. It can be seen that the first delay unit 110C in FIG. 9 also has the same characteristics as the first delay unit 110A in FIG.
- FIG. 11 is an operation waveform diagram of the delay circuit 100C of FIG.
- FIG. 11 shows, from top to bottom, the input of the first delay stage STG1, that is, the input signal S IN , the input of the second delay stage STG2, that is, the output of the first delay stage STG1, and the third delay stage.
- the input of STG2, that is, the output of the second delay stage STG2, and the output of the third delay stage STG3 that is, the output SOUT of the delay circuit 100A are shown.
- the output signal SOUT is a signal obtained by delaying the input signal SIN by a time corresponding to the number of stages n.
- the first delay stage STG1 may be configured with the second delay unit 120.
- FIG. 12 is a block diagram of a semiconductor device 200 including a delay circuit 100 (100A to 100C are collectively referred to as 100).
- a semiconductor device 200 includes a first circuit block 210 , a second circuit block 220 , and delay blocks 230 and 240 .
- One of the first circuit block 210 and the second circuit block 220 may be an analog circuit and the other may be a digital circuit.
- the first circuit block 210 and the second circuit block 220 may be digital circuits operating with different clocks.
- a first delay block 230 and a second delay block 240 are provided at the boundary between the first circuit block 210 and the second circuit block 220 .
- the first delay block 230 delays the signal transmitted from the first circuit block 210 to the second circuit block 220 .
- Second delay block 240 delays the signal transmitted from second circuit block 220 to first circuit block 210 .
- First delay block 230 and second delay block 240 are configured by any of delay circuits 100A to 100C described above.
- the delay times of the first delay block 230 and the second delay block 240 it is possible to satisfy the setup time and hold time on the signal receiving side.
- one of the first delay block 230 and the second delay block 240 generates a clock signal based on the signal from the other, according to the delay times of the first delay block 230 and the second delay block 240, It becomes possible to adjust the frequency.
- the present disclosure relates to delay circuits.
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Abstract
遅延回路100Aは、多段接続される複数の遅延ステージSTGを備え、少なくともひとつは第1遅延ユニット110Aである。第1P型トランジスタMP1および第1N型トランジスタMN1のゲートは第1入力ノードIN1と接続される。第2P型トランジスタMP2のソースは、第1P型トランジスタMP1のドレインと接続され、ゲートがサブ遅延回路112の出力と接続される。第1抵抗R1は、第2P型トランジスタMP2と第1出力ノードOUT1の間に設けられる。第2N型トランジスタMN2のソースは、第1N型トランジスタMN1のドレインと接続され、ゲートはサブ遅延回路112の出力と接続される。第2抵抗R2は、第2N型トランジスタMN2のドレインと第1出力ノードOUT1の間に設けられる。
Description
本開示は、遅延回路に関する。
さまざまな電子回路に、デジタル信号あるいはパルス信号、タイミング信号などを遅延させる遅延回路が用いられる。遅延回路としては、一般に、多段接続されたインバータを用いることができる。
インバータの多段接続を使用した遅延回路では、プロセスばらつき、電源電圧変動、温度変動(いわゆるPVT)を考慮したときの、遅延量のばらつきが大きいため、シビアなタイミング制御が要求される場合には採用しにくい。
遅延量のばらつきを抑制するために、前段のインバータの出力ノードと後段のインバータの入力ノードの間に、直列抵抗を挿入する対策が採られる場合がある。
ところが、直列抵抗を挿入すると、直列抵抗が寄生容量とともにローパスフィルタを形成し、これにより伝搬する信号の波形が鈍ることとなる。信号がなまると、直列抵抗より後段のインバータに貫通電流が流れ、消費電力が増大するという問題がある。
本開示は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、遅延時間のばらつきを抑制した遅延回路の提供にある。
本開示のある態様の遅延回路は、多段接続される複数の遅延ステージを備える。複数の遅延ステージの少なくともひとつである第1遅延ユニットは、第1入力ノード、第1出力ノード、第1電源ノード、第1接地ノード、と、第1入力ノードの信号を遅延させるサブ遅延回路と、ソースが第1電源ノードと接続され、ゲートが第1入力ノードと接続される第1P型トランジスタと、ソースが第1P型トランジスタのドレインと接続され、ゲートがサブ遅延回路の出力と接続される第2P型トランジスタと、第2P型トランジスタのドレインと第1出力ノードの間に設けられた第1抵抗と、ソースが第1接地ノードと接続され、ゲートが第1入力ノードと接続される第1N型トランジスタと、ソースが第1N型トランジスタのドレインと接続され、ゲートがサブ遅延回路の出力と接続される第2N型トランジスタと、第2N型トランジスタのドレインと第1出力ノードの間に設けられた第2抵抗と、を備える。
本開示の別の態様もまた、遅延回路である。この遅延回路は、多段接続される複数の遅延ステージを備える。複数の遅延ステージの少なくともひとつである第1遅延ユニットは、第1入力ノード、第1出力ノード、第1電源ノード、第1接地ノード、と、第1入力ノードの信号を遅延させるサブ遅延回路と、ソースが第1電源ノードと接続され、ゲートが第1入力ノードと接続される第1P型トランジスタと、ゲートがサブ遅延回路の出力と接続され、ドレインが第1出力ノードと接続される第2P型トランジスタと、第1P型トランジスタのドレインと第2P型トランジスタのソースの間に設けられた第1抵抗と、ソースが第1接地ノードと接続され、ゲートが第1入力ノードと接続される第1N型トランジスタと、ゲートがサブ遅延回路の出力と接続され、ドレインが第1出力ノードと接続された第2N型トランジスタと、第1N型トランジスタのドレインと第2N型トランジスタのソースの間に設けられた第2抵抗と、を備える。
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
本開示のある態様によれば、遅延回路における遅延時間のばらつきを改善できる。
(実施形態の概要)
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、1つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。またこの概要は、考えられるすべての実施形態の包括的な概要ではなく、実施形態の欠くべからざる構成要素を限定するものではない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態(実施例や変形例)または複数の実施形態(実施例や変形例)を指すものとして用いる場合がある。
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、1つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。またこの概要は、考えられるすべての実施形態の包括的な概要ではなく、実施形態の欠くべからざる構成要素を限定するものではない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態(実施例や変形例)または複数の実施形態(実施例や変形例)を指すものとして用いる場合がある。
一実施形態に係る遅延回路は、多段接続される複数の遅延ステージを備える。複数の遅延ステージの少なくともひとつである第1遅延ユニットは、第1入力ノード、第1出力ノード、第1電源ノード、第1接地ノード、と、第1入力ノードの信号を遅延させるサブ遅延回路と、ソースが第1電源ノードと接続され、ゲートが第1入力ノードと接続される第1P型トランジスタと、ソースが第1P型トランジスタのドレインと接続され、ゲートがサブ遅延回路の出力と接続される第2P型トランジスタと、第2P型トランジスタのドレインと第1出力ノードの間に設けられた第1抵抗と、ソースが第1接地ノードと接続され、ゲートが第1入力ノードと接続される第1N型トランジスタと、ソースが第1N型トランジスタのドレインと接続され、ゲートがサブ遅延回路の出力と接続される第2N型トランジスタと、第2N型トランジスタのドレインと第1出力ノードの間に設けられた第2抵抗と、を備える。
この構成によると、第1遅延ユニットが、第1抵抗と第2抵抗を有することにより、遅延量のばらつきを抑制できる。また、第1P型トランジスタと第1N型トランジスタのペアは、入力信号に応答して先に状態遷移するのに対して、第2P型トランジスタと第2N型トランジスタのペアは、サブ遅延回路によって遅延された入力信号に応答して遅れて状態遷移する。そのため、貫通電流が流れるのを防止でき、消費電力の増加も抑制できる。
一実施形態に係る遅延回路は、多段接続される複数の遅延ステージを備える。複数の遅延ステージの少なくともひとつである第1遅延ユニットは、第1入力ノード、第1出力ノード、第1電源ノード、第1接地ノード、と、第1入力ノードの信号を遅延させるサブ遅延回路と、ソースが第1電源ノードと接続され、ゲートが第1入力ノードと接続される第1P型トランジスタと、ゲートがサブ遅延回路の出力と接続され、ドレインが第1出力ノードと接続される第2P型トランジスタと、第1P型トランジスタのドレインと第2P型トランジスタのソースの間に設けられた第1抵抗と、ソースが第1接地ノードと接続され、ゲートが第1入力ノードと接続される第1N型トランジスタと、ゲートがサブ遅延回路の出力と接続され、ドレインが第1出力ノードと接続された第2N型トランジスタと、第1N型トランジスタのドレインと第2N型トランジスタのソースの間に設けられた第2抵抗と、を備える。
この構成においても、第1遅延ユニットが、第1抵抗と第2抵抗を有することにより、遅延量のばらつきを抑制できる。また、第1P型トランジスタと第1N型トランジスタのペアは、入力信号に応答して先に状態遷移するのに対して、第2P型トランジスタと第2N型トランジスタのペアは、サブ遅延回路によって遅延された入力信号に応答して遅れて状態遷移する。そのため、貫通電流が流れるのを防止でき、消費電力の増加も抑制できる。
一実施形態において、サブ遅延回路は、2段のインバータを含んでもよい。
一実施形態において、複数の遅延ステージのうち第1遅延ユニットより前段に配置される第2遅延ユニットは、第2入力ノード、第2出力ノード、第2電源ノード、第2接地ノード、と、ソースが第2電源ノードと接続され、ゲートが第2入力ノードと接続される第3P型トランジスタと、第3P型トランジスタのドレインと第2出力ノードの間に設けられる第3抵抗と、ソースが第2接地ノードと接続され、ゲートが第2入力ノードと接続される第3N型トランジスタと、第3N型トランジスタのドレインと第2出力ノードの間に設けられる第4抵抗と、を含んでもよい。
第1遅延ユニットに、急峻に変化する信号を入力すると、オーバーシュートが発生する場合がある。この場合には、第1遅延ユニットの前段に第2遅延ユニットを設けて、意図的に波形をなまらせることにより、後段の第2遅延ユニットにおけるオーバーシュートを抑制できる。
遅延回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を1つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
一実施形態に係る半導体装置は、第1回路ブロックと、第2回路ブロックと、遅延ブロックと、を備える。遅延ブロックは上述のいずれかの遅延回路を含み、第1回路ブロックから第2回路ブロックに送信される第1信号を遅延させる。遅延ブロックは、第2回路ブロックから第1回路ブロックに送信される第2信号を遅延させてもよい。第1回路ブロックはアナログ回路であり、第2回路ブロックはデジタル回路であってもよい。遅延回路によって、2つの回路ブロック間において送受信される信号のタイミングを微調整できる。
(実施の形態)
以下、好適な実施の形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
以下、好適な実施の形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Aが、部材Bと接続された状態」とは、部材Aと部材Bが物理的に直接的に接続される場合のほか、部材Aと部材Bが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
(実施形態1)
図1は、実施形態1に係る遅延回路100Aの回路図である。遅延回路100Aは、多段接続される複数(ここではn個≧2)の遅延ステージSTG1~STGnを備える。遅延回路100Aは、半導体基板に集積化される。
図1は、実施形態1に係る遅延回路100Aの回路図である。遅延回路100Aは、多段接続される複数(ここではn個≧2)の遅延ステージSTG1~STGnを備える。遅延回路100Aは、半導体基板に集積化される。
本実施形態では、すべての遅延ステージSTG1~STGnが同じ構成(第1遅延ユニット110Aと称する)を有している。
第1遅延ユニット110Aは、第1入力ノードIN1、第1出力ノードOUT1、第1電源ノードVDD1、第1接地ノードGND1、を備える。第1入力ノードIN1には、前段からの信号が入力され、第1出力ノードOUT1から遅延後の信号を出力する。第1電源ノードVDD1には電源電圧VDDが供給され、第1接地ノードGND1は接地される。
第1遅延ユニット110Aは、第1P型トランジスタMP1、第2P型トランジスタMP2、第1抵抗R1、第1N型トランジスタMN1、第2N型トランジスタMN2、第2抵抗R2、サブ遅延回路112を備える。第1P型トランジスタMP1および第2P型トランジスタMP2はPチャンネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor)であり、第1N型トランジスタMN1および第2N型トランジスタMN2はNチャンネルMOSFETである。
サブ遅延回路112は、第1入力ノードIN1の信号S1を遅延させる。サブ遅延回路112の構成は特に限定されないが、たとえば2段のインバータINV1,INV2を含んでもよい。
第1P型トランジスタMP1はソースが第1電源ノードVDD1と接続され、ゲートが第1入力ノードIN1と接続される。第2P型トランジスタMP2は、ソースが第1P型トランジスタMP1のドレインと接続され、ゲートがサブ遅延回路112の出力と接続される。第1抵抗R1は、第2P型トランジスタMP2のドレインと第1出力ノードOUT1の間に設けられる。
第1N型トランジスタMN1は、ソースが第1接地ノードGND1と接続され、ゲートが第1入力ノードIN1と接続される。第2N型トランジスタMN2は、ソースが第1N型トランジスタMN1のドレインと接続され、ゲートがサブ遅延回路112の出力と接続される。第2抵抗R2は、第2N型トランジスタMN2のドレインと第1出力ノードOUT1の間に設けられる。
以上が遅延回路100Aの構成である。続いてその動作を説明する。図2は、図1の第1遅延ユニット110AのDC特性を示す図である。横軸は入力電圧を、縦軸は出力電圧を示す。このDC特性からわかるように、第1遅延ユニット110Aは、一般的なインバータと同じ特性を有している。
図3は、図1の遅延回路100Aの動作波形図である。ここでは遅延ステージSTGの段数はn=3とした。図3には上から順に、1段目の遅延ステージSTG1の入力、つまり入力信号SIN、2段目の遅延ステージSTG2の入力つまり1段目の遅延ステージSTG1の出力、3段目の遅延ステージSTG2の入力つまり2段目の遅延ステージSTG2の出力、3段目の遅延ステージSTG3の出力つまり遅延回路100Aの出力SOUTが示される。出力信号SOUTは入力信号SINを、段数nに応じた時間、遅延した信号となっている。
以上が遅延回路100Aの動作である。
遅延回路100Aによれば、第1遅延ユニット110Aが、第1抵抗R1と第2抵抗R2を有することにより、遅延量のばらつきを抑制できる。
第1遅延ユニット110Aにおいて、第1P型トランジスタMP1と第1N型トランジスタMN1のペアは、入力信号S1に応答して先に状態遷移するのに対して、第2P型トランジスタMP2と第2N型トランジスタMN2のペアは、サブ遅延回路112によって遅延された入力信号S2に応答して遅れて状態遷移する。そのため、4個のトランジスタMP1,MP2,MN2,MN1が同時にオンとなって貫通電流が流れるのを防止でき、消費電力の増加も抑制できる。
遅延回路100Aの利点は、比較技術との対比によって一層明確となる。
図4は、比較技術に係る遅延回路100Rの回路図である。遅延回路100Rは、複数の遅延ステージSTG1~STGnを備える。複数のステージSTG1~STGnはそれぞれ、第2遅延ユニット120の構成を有する。
第2遅延ユニット120は、第2入力ノードIN2、第2出力ノードOUT2、第2電源ノードVDD2、第2接地ノードGND2、を備える。第2入力ノードIN2には、前段からの信号が入力され、第2出力ノードOUT2から遅延後の信号を出力する。第2電源ノードVDD2には電源電圧VDDが供給され、第2接地ノードGND2は接地される。
第2遅延ユニット120は、第3P型トランジスタMP3、第3N型トランジスタMN3、第3抵抗R3、第4抵抗R4、を備える。第3P型トランジスタMP3はPチャンネルMOSFETであり、第3N型トランジスタMN3はNチャンネルMOSFETである。
第3抵抗R3は、第3P型トランジスタMP3のドレインと第2出力ノードOUT2の間に設けられる。第4抵抗R4は、第3N型トランジスタMN3のドレインと第2出力ノードOUT2の間に設けられる。
以上が比較技術に係る遅延回路100Rの構成である。この遅延回路100Rによれば、第3抵抗R3と第4抵抗R4によって遅延量が支配的に決まるため、実施形態1と同様に遅延量の、プロセスばらつき、電源電圧変動によるばらつき、温度変動によるばらつきを抑制することができる。
ところが、第2遅延ユニット120によって構成された遅延回路100Rは以下の問題を有する。
図5は、図4の第2遅延ユニット120のDC特性を示す図である。横軸は入力電圧を、縦軸は出力電圧を示す。このDC特性からわかるように、第2遅延ユニット120は、入力電圧VINが1.1V~3.9Vの広い範囲にわたって、出力電圧VOUTが2.4V付近に維持される。これは、第3P型トランジスタMP3と第3N型トランジスタMN3が同時にオンとなり、出力電圧VOUTが抵抗R3,R4の分圧によって決定されてることを示している。
図6は、図4の遅延回路100Rの動作波形図である。ここでは遅延ステージSTGの段数はn=3とした。図6には上から順に、1段目の遅延ステージSTG1の入力、つまり入力信号SIN、2段目の遅延ステージSTG2の入力つまり1段目の遅延ステージSTG1の出力、3段目の遅延ステージSTG2の入力つまり2段目の遅延ステージSTG2の出力、3段目の遅延ステージSTG3の出力、つまり遅延回路100Aの出力SOUTが示される。出力信号SOUTは入力信号SINを、段数nに応じた時間、遅延した信号となっている。
図6から分かるように、比較技術では、遅延ステージSTGを1段通過する毎に、波形が歪んでいくという問題がある。特に、波形は、立ち上がり(ポジティブエッジ、リーディングエッジ)、立ち下がり(ネガティブエッジ、トレーリングエッジ)それぞれにおいて、2段階で変化しており、図5に示すDC特性の影響が明確に現れている。
これに対して、実施形態1によれば、図4に示すように波形歪みはほとんど見られず、波形を維持したまま遅延を与えることができる。
図7は、図1の第1遅延ユニット110Aの内部ノードの波形を示す図である。IN1は第1入力ノードIN1の電圧波形、OUT1は第1出力ノードOUT1の電圧波形、VN1は、第2P型トランジスタMP2と第1抵抗R1の接続ノードの電圧波形を示す。
第1遅延ユニット110Aの入力信号IN1が急峻に変化する場合、第2P型トランジスタMP2と第1抵抗R1の接続ノードの電圧VN1がオーバーシュートする。これは入力信号IN1が急峻に変化すると、第1P型トランジスタMP1が第2P型トランジスタMP2よりも速くターンオンすることに起因している。
電圧VN1のオーバーシュートは、第1遅延ユニット110Aの遅延量のばらつきの要因となる。したがって、図1の遅延回路100Aにおいて、入力信号SINが急峻に変化する場合には、対策が必要となる。実施形態2ではこの対策について説明する。
(実施形態2)
図8は、実施形態2に係る遅延回路100Bの回路図である。遅延回路100Bでは、2段目STG2~n段目STGnが、第1遅延ユニット110Aで構成され、初段STG1が、図4の第2遅延ユニット120で構成される。
図8は、実施形態2に係る遅延回路100Bの回路図である。遅延回路100Bでは、2段目STG2~n段目STGnが、第1遅延ユニット110Aで構成され、初段STG1が、図4の第2遅延ユニット120で構成される。
以上が遅延回路100Bの構成である。
第2遅延ユニット120で構成される遅延ステージSTG1は、入力信号SINの波形をなまらせる。図6に示したように、第2遅延ユニット120を2段以上、接続すると、波形歪みが生ずるが、1段で使用する場合、波形歪みは無視でき、エッジのスロープが緩やかになる。2段目以降の第1遅延ユニット110Aには、緩やかな傾きの信号が入力されるため、図7に示したような内部ノードのオーバーシュートを抑制できる。その結果、オーバーシュートに起因する遅延時間のばらつきを低減できる。
(実施形態3)
図9は、実施形態3に係る遅延回路100Cの回路図である。複数の遅延ステージSTG1~STGnは、第1遅延ユニット110Cで構成される。
図9は、実施形態3に係る遅延回路100Cの回路図である。複数の遅延ステージSTG1~STGnは、第1遅延ユニット110Cで構成される。
第1遅延ユニット110Cの構成は、第1遅延ユニット110Aの第1抵抗R1と第2P型トランジスタMP2を入れ替え、第2抵抗R2と第2N型トランジスタMN2を入れ替えたものである。
図10は、図9の第1遅延ユニット110CのDC特性を示す図である。図9の第1遅延ユニット110Cも、図1の第1遅延ユニット110Aと同様の特性が得られることが分かる。
図11は、図9の遅延回路100Cの動作波形図である。ここでは遅延ステージSTGの段数はn=3とした。図11には上から順に、1段目の遅延ステージSTG1の入力、つまり入力信号SIN、2段目の遅延ステージSTG2の入力つまり1段目の遅延ステージSTG1の出力、3段目の遅延ステージSTG2の入力つまり2段目の遅延ステージSTG2の出力、3段目の遅延ステージSTG3の出力、つまり遅延回路100Aの出力SOUTが示される。出力信号SOUTは入力信号SINを、段数nに応じた時間、遅延した信号となっている。
なお、図11と図3を比較すると、図3(実施形態1)では、出力信号SOUTにオーバーシュートがみられないのに対して、図11(実施形態3)では出力信号SOUTにオーバーシュートがみられる。実施形態1に係る遅延回路100Aの方が、実施形態3に係る遅延回路100Cよりも、波形歪みは小さいといえる。ただし、このオーバーシュートは、比較技術において説明した内部ノードのオーバーシュートに比べて遅延量に与える影響は小さいため、実施形態3は実用的である。
なお、図9の遅延回路100Cにおいて、初段の遅延ステージSTG1を、第2遅延ユニット120で構成してもよい。
(用途)
図12は、遅延回路100(100A~100Cを100で総称する)を備える半導体装置200のブロック図である。半導体装置200は、第1回路ブロック210、第2回路ブロック220、遅延ブロック230,240を備える。
図12は、遅延回路100(100A~100Cを100で総称する)を備える半導体装置200のブロック図である。半導体装置200は、第1回路ブロック210、第2回路ブロック220、遅延ブロック230,240を備える。
第1回路ブロック210および第2回路ブロック220は、一方がアナログ回路であり、他方がデジタル回路であってもよい。あるいは第1回路ブロック210および第2回路ブロック220は、異なるクロックで動作するデジタル回路であってもよい。
第1遅延ブロック230および第2遅延ブロック240は、第1回路ブロック210と第2回路ブロック220の境界に設けられる。第1遅延ブロック230は、第1回路ブロック210から第2回路ブロック220に送信される信号を遅延させる。第2遅延ブロック240は、第2回路ブロック220から第1回路ブロック210に送信される信号を遅延させる。第1遅延ブロック230および第2遅延ブロック240は、上述の遅延回路100A~100Cのいずれかで構成される。
第1遅延ブロック230および第2遅延ブロック240の遅延時間を最適化することで、信号の受信側におけるセットアップ時間やホールド時間を満足させることができる。あるいは、第1遅延ブロック230や第2遅延ブロック240の一方が、他方からの信号にもとづくクロック信号を生成するような場合、第1遅延ブロック230および第2遅延ブロック240の遅延時間に応じて、周波数を調節することが可能となる。
具体的な用語を用いて説明される実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
本開示は、遅延回路に関する。
MP1 第1P型トランジスタ
STG 遅延ステージ
MN1 第1N型トランジスタ
R1 第1抵抗
INV1 インバータ
MP2 第2P型トランジスタ
MN2 第2N型トランジスタ
R2 第2抵抗
INV2 インバータ
MP3 第3P型トランジスタ
MN3 第3N型トランジスタ
R3 第3抵抗
R4 第4抵抗
100 遅延回路
110 第1遅延ユニット
112 サブ遅延回路
120 第2遅延ユニット
200 半導体装置
210 第1回路ブロック
220 第2回路ブロック
230 第1遅延ブロック
240 第2遅延ブロック
STG 遅延ステージ
MN1 第1N型トランジスタ
R1 第1抵抗
INV1 インバータ
MP2 第2P型トランジスタ
MN2 第2N型トランジスタ
R2 第2抵抗
INV2 インバータ
MP3 第3P型トランジスタ
MN3 第3N型トランジスタ
R3 第3抵抗
R4 第4抵抗
100 遅延回路
110 第1遅延ユニット
112 サブ遅延回路
120 第2遅延ユニット
200 半導体装置
210 第1回路ブロック
220 第2回路ブロック
230 第1遅延ブロック
240 第2遅延ブロック
Claims (8)
- 多段接続される複数の遅延ステージを備え、
前記複数の遅延ステージの少なくともひとつである第1遅延ユニットは、
第1入力ノード、第1出力ノード、第1電源ノード、第1接地ノード、と、
前記第1入力ノードの信号を遅延させるサブ遅延回路と、
ソースが前記第1電源ノードと接続され、ゲートが前記第1入力ノードと接続される第1P型トランジスタと、
ソースが前記第1P型トランジスタのドレインと接続され、ゲートが前記サブ遅延回路の出力と接続される第2P型トランジスタと、
前記第2P型トランジスタのドレインと前記第1出力ノードの間に設けられた第1抵抗と、
ソースが前記第1接地ノードと接続され、ゲートが前記第1入力ノードと接続される第1N型トランジスタと、
ソースが前記第1N型トランジスタのドレインと接続され、ゲートが前記サブ遅延回路の出力と接続される第2N型トランジスタと、
前記第2N型トランジスタのドレインと前記第1出力ノードの間に設けられた第2抵抗と、
を備える、遅延回路。 - 多段接続される複数の遅延ステージを備え、
前記複数の遅延ステージの少なくともひとつである第1遅延ユニットは、
第1入力ノード、第1出力ノード、第1電源ノード、第1接地ノード、と、
前記第1入力ノードの信号を遅延させるサブ遅延回路と、
ソースが前記第1電源ノードと接続され、ゲートが前記第1入力ノードと接続される第1P型トランジスタと、
ゲートが前記サブ遅延回路の出力と接続され、ドレインが前記第1出力ノードと接続される第2P型トランジスタと、
前記第1P型トランジスタのドレインと前記第2P型トランジスタのソースの間に設けられた第1抵抗と、
ソースが前記第1接地ノードと接続され、ゲートが前記第1入力ノードと接続される第1N型トランジスタと、
ゲートが前記サブ遅延回路の出力と接続され、ドレインが前記第1出力ノードと接続された第2N型トランジスタと、
前記第1N型トランジスタのドレインと前記第2N型トランジスタのソースの間に設けられた第2抵抗と、
を備える、遅延回路。 - 前記サブ遅延回路は、2段のインバータを含む、請求項1または2に記載の遅延回路。
- 前記複数の遅延ステージのうち前記第1遅延ユニットより前段に配置される第2遅延ユニットは、
第2入力ノード、第2出力ノード、第2電源ノード、第2接地ノード、と、
ソースが前記第2電源ノードと接続され、ゲートが前記第2入力ノードと接続される第3P型トランジスタと、
前記第3P型トランジスタのドレインと前記第2出力ノードの間に設けられる第3抵抗と、
ソースが前記第2接地ノードと接続され、ゲートが前記第2入力ノードと接続される第3N型トランジスタと、
前記第3N型トランジスタのドレインと前記第2出力ノードの間に設けられる第4抵抗と、
を含む、請求項1から3のいずれかに記載の遅延回路。 - ひとつの半導体基板に一体集積化される、請求項1から4のいずれかに記載の遅延回路。
- 第1回路ブロックと、
第2回路ブロックと、
請求項1から5いずれかに記載の遅延回路を含み、前記第1回路ブロックから前記第2回路ブロックに送信される第1信号を遅延させる遅延ブロックを備える、半導体装置。 - 前記遅延ブロックは、前記第2回路ブロックから前記第1回路ブロックに送信される第2信号を遅延させる、請求項6に記載の半導体装置。
- 前記第1回路ブロックはアナログ回路であり、前記第2回路ブロックはデジタル回路である、請求項6または7に記載の半導体装置。
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2022
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