JP2000059185A

JP2000059185A - 同期遅延回路

Info

Publication number: JP2000059185A
Application number: JP10229212A
Authority: JP
Inventors: Koichiro Minami; 公一郎南; Takanori Saeki; 貴範佐伯; Yoriji Nakagawa; 順志中川
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-08-14
Filing date: 1998-08-14
Publication date: 2000-02-25
Also published as: TW445719B; US20010054926A1; CN1130019C; EP0981200A1; US6404256B2; KR100342896B1; KR20000017309A; CN1248822A

Abstract

(57)【要約】【課題】ジッターの増加を抑制して、遅延回路列の段数
を低減する遅延回路の提供。【解決手段】単位遅延回路を複数段直列に接続されてな
る第１の遅延回路列と、単位遅延回路を複数段直列に接
続され記第１の遅延回路列と逆向きに信号が伝播する第
２の遅延回路列を構成する単位遅延回路が、信号を入力
するＣＭＯＳインバータと、ＣＭＯＳインバータと電
源、グランド間に直列に挿入され、制御信号によりそれ
ぞれオン・オフ制御される第１、第２スイッチトランジ
スタと、第１、第２のスイッチトランジスタと電源、グ
ランド間にそれぞれ接続された第１、第２の抵抗と、を
備えて構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同期遅延回路に関
し、特にジッターの増加を抑制して、遅延回路列の段数
を低減する同期遅延回路に関する。

【０００２】

【従来の技術】本発明が対象とする同期遅延回路の背景
技術として、一定の時間差を測定するのに用いる遅延回
路列と、測定された遅延時間を再現する遅延回路列とを
用いて外部クロックに同期した内部クロックを生成する
回路について、本発明の実施例の説明として参照される
図１を用いて説明しておく。図１を参照すると、一定の
時間差を測定するのに用いる遅延回路列１０１と、測定
された遅延時間を再現する遅延回路列１０２と、外部ク
ロック１０６を入力する入力バッファ１０３と、内部ク
ロック１０７を駆動出力するクロックドライバ１０４
と、入力バッファ１０３の遅延時間ｔｄ１と、クロック
ドライバー１０４の遅延時間ｔｄ２を加算した遅延時間
を有するダミー回路１０５と、を備えている。ダミー遅
延回路１０５は、入力バッファ１０３と全く同じ回路
（遅延時間ｔｄ１）よりなる入力バッファーダミー１０
５Ａと、クロックドライバ１０４と同じ回路（遅延時間
ｔｄ２）よりなるクロックドライバダミー１０５Ｂで構
成される。外部クロック（周期＝ｔＣＫ）は入力バッフ
ァ１０３（遅延時間＝ｔｄ１）、ダミー遅延回路１０５
（遅延時間＝ｔｄ１＋ｔｄ２）、同期遅延回路マクロ１
０６（遅延時間＝２×（ｔＣＫ−（ｔｄ１＋ｔｄ
２）））、クロックドライバ１０４（遅延時間＝ｔｄ
２）を通過して内部クロック１０７として出力される
が、その遅延時間は、２ｔＣＫとなる。

【０００３】同期遅延回路は、信号が遅延回路列をどこ
まで進行したかで、ｔＶ＝ｔＣＫ―（ｔｄ１＋ｔｄ２）
の遅延量の測定するため、動作可能な周期ｔＣＫの最小
値は、遅延回路列１０１の全体の遅延時間をｔＤＬとす
ると、ｔｄ１＋ｔｄ２＋ｔＤＬである。

【０００４】遅延時間ｔｄ１とｔｄ２は、入力バッファ
１０３とクロックドライバ１０４によって決まるため、
クロック周期ｔＣＫの最小値はｔＤＬで決まる。

【０００５】また、同期遅延回路において、遅延回路列
は大きな面積を占める。そのため、最小遅延時間ｔＤＬ
を確保しつつ、遅延回路列の段数を減らして面積を縮小
することが要請される。

【０００６】例えば、文献（１ＥＥＥＴＲＡＮＣＥ．
ＥＬＥＣＴＲＯＮ．ＶＯＬ．Ｅ７９−Ｃ、ＮＯ．６Ｊ
ＵＮＥ１９９６ｐ７９８−８０７）に記載されてい
る従来の遅延回路において、単位回路の遅延時間を増加
しようとした場合、図１４に示すように、遅延回路に、
容量１３０９の付加する方法が考えられる。図１４に
は、図１に示した遅延回路列１０１、１０２の単位遅延
回路の構成が示されており、遅延回路列１０１、１０２
の単位遅延回路１、２を構成するクロックドインバータ
のの出力端と入力端との接続点ノードに容量１３０９が
接続されており、このように容量を付加することで、単
位遅延回路の遅延時間を増加し、遅延回路列の段数が低
減できる。

【０００７】

【発明が解決しようとする課題】しかしながら、このよ
うに、遅延回路間に容量を付加して単位回路の遅延時間
を増加させると、図７に示すようにジッターが増加す
る、という問題点を有している。

【０００８】その理由は、ジッターは遅延回路を構成す
るＰチャネルＭＯＳトランジスタによる充電時間とＮチ
ャネルＭＯＳトランジスタによる放電時間の差に比例す
るためである。図１４に示すように、遅延回路間に容量
を付加した場合、ＰチャネルＭＯＳトランジスタによる
充電時間と、ＮチャネルＭＯＳトランジスタによる放電
時間は一様に増加するため、これらの差も増加し、ジッ
ターは大きくなる。

【０００９】しがたって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、ジッターの増加
を抑制して、遅延回路列の段数を低減する遅延回路を提
供することにある。

【００１０】

【課題を解決するための手段】前記目的を達成する本願
第１発明は、遅延回路を構成するクロックドインバータ
の電源パスに抵抗を直列に挿入して構成される。

【００１１】本願第２発明においては、遅延回路を構成
するクロックドインバータの電源パスにＣＭＯＳトラン
スファスイッチを直列に挿入して構成される。

【００１２】本願第３発明は、ＰチャネルＭＯＳトラン
ジスタよりなるクロックドインバータと、ＮチャネルＭ
ＯＳトランジスタよりなるクロックドインバータとが交
互に接続され、各クロックドインバータの電源パスに抵
抗が接続して構成される。

【００１３】

【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の同期遅延回路は、その好ましい一
実施の形態においては、複数段直列に接続され遅延回路
列を構成する単位遅延回路が、信号を入力するＣＭＯＳ
インバータと、ＣＭＯＳインバータと電源、グランド間
に直列に挿入され、制御信号によりそれぞれオン・オフ
制御される第１、第２スイッチトランジスタよりなるク
ロックドインバータと、第１、第２のスイッチトランジ
スタと電源、グランド間にそれぞれ接続された第１、第
２の抵抗と、を備えて構成されている。

【００１４】そして、本発明の同期遅延回路は、その好
ましい実施の形態においては、単位遅延回路を複数段直
列に接続されてなる第１の遅延回路列（図１の１０１）
と、単位遅延回路を複数段直列に接続されてなり前記第
１の遅延回路列と逆向きに信号が伝播する第２の遅延回
路列（図１の１０２）と、を備え、これら第１、第２の
遅延回路列を構成する単位遅延回路が、上記した単位遅
延回路よりなる。

【００１５】本発明の一実施の形態について図２を参照
して説明すると、同期遅延回路の互いに向きの異なる単
位遅延回路１、２を構成するクロックドインバータの電
源パス中に直列に挿入された抵抗２０１、抵抗２０６、
抵抗２０７、抵抗２１２を備え、単位遅延回路の電流駆
動能力を低下させ、これにより、所望の遅延時間を確保
するとともに、遅延回路列の段数を低減し、遅延回路列
の面積を縮小するようにしたものである。

【００１６】本発明の実施の形態においては、クロック
ド抵抗の付加によって電流駆動能力を低下しているた
め、ＰチャネルＭＯＳトランジスタによる充電時間と、
ＮチャネルＭＯＳトランジスタによる放電時間の差は、
比較的大きくならず、図７に示すようにジッターの増加
は抑制される。以下、いくつかの実施例に即して詳細に
説明する。

【００１７】

【実施例】図１は、本発明の同期遅延回路の一実施例の
構成例を示す図である。図１を参照すると、一定の時間
差を測定するのに用いる遅延回路列１０１と、測定され
た遅延時間を再現する遅延回路列１０２と、外部クロッ
クを入力する入力バッファ１０３と、クロックドライバ
１０４と、入力バッファ１０３の遅延時間ｔｄ１、クロ
ックドライバ１０４の遅延時間ｔｄ２を加算した遅延時
間を有するダミー回路１０５と、を備えて構成されてい
る。

【００１８】ダミー遅延回路１０５は、入力バッファ１
０３と全く同じ回路（遅延時間ｔｄ１）よりなる入力バ
ッファーダミー回路１０５Ａと、クロックドライバ１０
４と同じ回路（遅延時間ｔｄ２）よりなるクロックドラ
イバダミー回路１０５Ｂから構成されている。

【００１９】遅延回路列１０１と遅延回路列１０２は、
図２に示すような遅延回路を複数段直列接続して構成さ
れ、各遅延回路の接点は、遅延回路列１０１と遅延回路
列１０２とで共通とされる。

【００２０】信号の時間差を測定したい期間中、信号を
遅延回路列１０１内で進行させ、遅延回路列１０１内を
信号が通過した遅延素子数と等しい遅延素子数を遅延回
路列１０２内で信号を通過できるように構成されてい
る。

【００２１】図２は、本発明の一実施例の同期遅延回路
における単位遅延回路の構成を示す図である。図２を参
照すると、信号伝播方向が逆向きの単位遅延回路１、及
び単位遅延回路２は、クロックドインバータと電源、グ
ランド間に、抵抗２０１、２０８、及び抵抗２０７、２
１２を挿入したものであり、単位遅延回路１は、ゲート
が共通接続され信号を入力とし、ドレイン同士が接続さ
れＣＭＯＳインバータを構成するＰチャネルＭＯＳトラ
ンジスタ２０３、及びＮチャネルＭＯＳトランジスタ２
０４と、ＰチャネルＭＯＳトランジスタ２０３のソース
にドレインを接続しゲートにクロックＣＬＫを入力とす
るＰチャネルＭＯＳトランジスタ２０２と、Ｐチャネル
ＭＯＳトランジスタ２０２のソースと電源ＶＤＤ間に接
続された抵抗２０１と、ＮチャネルＭＯＳトランジスタ
２０４のソースにドレインを接続しゲートにクロックＣ
ＬＫの相補型のクロックＣＬＫＢを入力とするＮチャネ
ルＭＯＳトランジスタ２０５と、ＮチャネルＭＯＳトラ
ンジスタ２０５のソースとグランド間に接続された抵抗
２０６と、を備え、また単位遅延回路２は、ゲートが共
通接続され逆方向の信号を入力とし、ドレイン同士が接
続されＣＭＯＳインバータを構成するＰチャネルＭＯＳ
トランジスタ２０９、及びＮチャネルＭＯＳトランジス
タ２１０と、ＰチャネルＭＯＳトランジスタ２０９のソ
ースにドレインを接続しゲートにクロックＣＬＫＢを入
力とするＰチャネルＭＯＳトランジスタ２０８と、Ｐチ
ャネルＭＯＳトランジスタ２０８のソースと電源ＶＤＤ
間に接続された抵抗２０７と、ＮチャネルＭＯＳトラン
ジスタ２１０のソースにドレインを接続しゲートにクロ
ックＣＬＫを入力とするＮチャネルＭＯＳトランジスタ
２１１と、ＮチャネルＭＯＳトランジスタ２１１のソー
スとグランド間に接続された抵抗２１２と、を備えて構
成されており、遅延回路１を構成するクロックドインバ
ータの出力は次段に供給されるとともに、逆方向の対応
する遅延回路２のクロックドインバータとも接続されて
いる。

【００２２】ＰチャネルＭＯＳトランジスタ２０２、Ｎ
チャネルＭＯＳトランジスタ２１１には制御信号ＣＬＫ
が、ＮチャネルＭＯＳトランジスタ２０５、Ｐチャネル
ＭＯＳトランジスタ２０８には制御信号ＣＬＫＢがそれ
ぞれ接続され、遅延回路列中の信号の伝搬を制御する。

【００２３】次に本発明の一実施例の動作について説明
する。

【００２４】同期遅延回路は、クロックスキューを除去
するために、クロックパルスが周期ｔＣＫ毎に入力する
性質を利用する。すなわち、ｔＣＫ−（ｔｄ１＋ｔｄ
２）の遅延時間を用意して、入力バッファ１０３（遅延
時間ｔｄ１）とクロックドライバ１０４（遅延時間ｔｄ
２）の間に配置し（この場合、図１のダミー遅延回路１
０５を取り除いた構成とする）、遅延時間の和が、クロ
ック周期ｔＣＫ（＝ｔｄ１＋ｔＣＫ−（ｔｄ１＋ｔｄ
２）＋ｔｄ２）と等しくなるようにする。結果として、
クロックドライバ１０４から出力される内部クロック１
０７のタイミングが外部クロック１０６のタイミングと
等しくなるようにするものである。

【００２５】図３は、本発明の一実施例のタイミング動
作を示すタイミングチャートである。同期遅延回路の動
作は、２周期すなわち２ｔＣＫ必要とする。最初の１周
期は、クロックの周期に依存する遅延時間ｔＣＫ―（ｔ
ｄ１＋ｔｄ２）の測定、およびｔＣＫ―（ｔｄ１＋ｔｄ
２）の遅延量を再現する遅延回路列の遅延長の決定に用
いられる。次の周期は、ｔＣＫ―（ｔｄ１＋ｔｄ２）の
遅延量の使用に用いられる。

【００２６】まず、最初の１周期について、クロック周
期に依存する遅延時間ｔＣＫ―（ｔｄ１＋ｔｄ２）の測
定のためには、クロックドライバ１０４のダミー遅延回
路１０５と遅延回路列１０１を用いる。

【００２７】外部クロック１０６の連続する２つのクロ
ックパルスのうち第１のパルスの入力バッファ１０３の
出力が、第２のパルスが入力バッファ１０３から出力さ
れるまでの１クロック周期ｔＣＫの間、ダミー遅延回路
１０５と遅延回路１０１を進行させる。

【００２８】ダミー遅延回路１０５の遅延時間は、ｔｄ
１＋ｔｄ２であるため、遅延回路１０１中に入力された
第１のクロックパルスが進行した時間は、ｔＣＫ―（ｔ
ｄ１＋ｔｄ２）になり、遅延回路列１０２の遅延時間
は、遅延回路列１０１中をエッジが進行した時間ｔＣＫ
―（ｔｄ１＋ｔｄ２）に等しくなるように設定される。
すなわち次の周期では、クロックは、ｔＣＫ―（ｔｄ１
＋ｔｄ２）の遅延量の遅延回路列１０２を通過し、クロ
ックドライバ１０４から出力し、ちょうどクロックサイ
クルｔＣＫの遅延量のクロックを生成する。

【００２９】すなわち入力バッファ１０３から第１のク
ロックパルスが出力され、これに続く第２のクロックパ
ルスが入力バッファ１０３から出力されるまでの間に、
遅延回路列１０１に入力された第１のクロックパルス
は、遅延回路１０１中を、ｔＣＫ―（ｔｄ１＋ｔｄ２）
分に相当する位置まで進行しており、この位置から、遅
延回路列１０２中にクロックを転送するなどして、該位
置からクロックパルスが遅延回路列１０２中を逆向き
に、遅延回路列１０１中をパルスエッジが進行した時間
ｔＣＫ―（ｔｄ１＋ｔｄ２）分、進行した時点で出力さ
れるように構成される。

【００３０】上記過程により、２クロック周期２ｔＣＫ
で、クロックスキューの無い内部クロック１０７を得る
ことができる（図３参照）。

【００３１】再び図２を参照すると、ＰチャネルＭＯＳ
トランジスタ２０２、ＮチャネルＭＯＳトランジスタ２
１１には制御信号ＣＬＫが、ＮチャネルＭＯＳトランジ
スタ２０５、ＰチャネルＭＯＳトランジスタ２０８には
制御信号ＣＬＫＢがそれぞれ接続され、クロックＣＬＫ
が“Ｌ”であり、且つＣＬＫＢが“Ｈ”のとき、遅延回
路列１０１中をエッジが進行し、クロックＣＬＫが
“Ｈ”であり、かつＣＬＫＢが“Ｌ”のときは、遅延回
路列１０２中をエッジが逆行する。

【００３２】同期遅延回路を構成する遅延回路列１０１
における測定時間と、遅延回路列１０２の再生時間はエ
ッジの進行した時間とエッジの逆行した時間に対応す
る。これについて図４の模式図及び図５の信号波形図を
参照して説明する。図４は、信号進行方向が逆向きの遅
延回路列１０１、１０２を模式的に示したものであり、
各遅延回路列１０１、１０２内の回路ブロック（箱）が
単位遅延回路に対応している。

【００３３】図４に示すように、パルスエッジがノード
Ｎ５まで進行して、逆行した場合、各ノードの波形は、
図５に示すようなものとなる。

【００３４】図５において、ｔＶ０＋ｔＶ１が測定時
間、ｔＶ０＋ｔＶ２が再生時間となるが、ｔＶ１とｔＶ
２が異なると、ｔＶ１とｔＶ２の差が誤差として生じ、
図６に示すように、ある振幅（以下「ジッター」とい
う）を持ち、周期的に変化する。

【００３５】また、遅延回路は、各ノードの充電にＰチ
ャネルＭＯＳトランジスタ、放電にＮチャネルＭＯＳト
ランジスタを用いているため、ジッターはＰチャネルＭ
ＯＳトランジスタによる充電時間とＮチャネルＭＯＳト
ランジスタによる放電時間の差に依存する。

【００３６】そして、面積縮小のために、遅延回路列の
段数を低減するには、遅延回路列を構成する単位回路の
遅延時間を増加する必要がある。

【００３７】すでに図１３を参照して説明したように、
遅延回路に容量を付加して遅延時間を増加させるという
従来の構成では、ＰチャネルＭＯＳトランジスタのオン
抵抗をＲｐ、ＮチャネルＭＯＳトランジスタのオン抵抗
をＲｎ、駆動する容量の合計をＣ、ａを定数とすると、
ＰチャネルＭＯＳトランジスタによる充電時間は、ａ×
２Ｒｐ×Ｃ、ＮチャネルＭＯＳトランジスタによる放電
時間は、ａ×２Ｒｎ×Ｃでそれぞれ近似できる。

【００３８】このため、ＰチャネルＭＯＳトランジスタ
による充電時間とＮチャネルＭＯＳトランジスタによる
放電時間の差は、２ａ×（Ｒｐ−Ｒｎ）×Ｃとなり、付加する容量Ｃが増加するに従ってジッターは
増加し、図７に示すように単位回路の遅延時間の増加に
伴いジッターは増加する。

【００３９】しかしながら、図２に示した本発明の一実
施例の遅延回路においては、単位遅延回路をなすクロッ
クドインバータは、抵抗２０１、抵抗２０６、抵抗２０
７、抵抗２１２を有しており、これらの抵抗値をＲとす
ると同様に、ＰチャネルＭＯＳトランジスタによる充電
時間は、ａ×（２Ｒｐ＋Ｒ）×Ｃ、ＮチャネルＭＯＳト
ランジスタによる放電時間は、ａ×（２Ｒｎ＋Ｒ）×Ｃ
でそれぞれ近似できる。

【００４０】このため、ＰチャネルＭＯＳトランジスタ
による充電時間と、ＮチャネルＭＯＳトランジスタによ
る放電時間の差は、２ａ×（Ｒｐ−Ｒｎ）×Ｃとなる。

【００４１】本発明の一実施例においては、抵抗値Ｒを
大きくすることで、単位遅延回路の遅延時間は増加する
が、ＰチャネルＭＯＳトランジスタによる充電時間とＮ
チャネルＭＯＳトランジスタによる放電時間の差は大き
くはならず、図７に示すように、ジッターの増加は抑制
される。

【００４２】次に本発明の他の実施例について説明す
る。

【００４３】図８は、本発明の第２の実施例の同期遅延
回路の遅延回路列の一部を示す図である。図８を参照す
ると、この遅延回路は、ＰチャネルＭＯＳトランジスタ
８０１、抵抗８０２、ＰチャネルＭＯＳトランジスタ８
０３、ＮチャネルＭＯＳトランジスタ８０４、抵抗８０
５、ＮチャネルＭＯＳトランジスタ８０６、およびＰチ
ャネルＭＯＳトランジスタ８０７、抵抗８０８、Ｐチャ
ネルＭＯＳトランジスタ８０９、ＮチャネルＭＯＳトラ
ンジスタ８１０、抵抗８１１、ＮチャネルＭＯＳトラン
ジスタ８１２を備えて構成されている。

【００４４】図８を参照すると、本実施例は、図２に示
した前記実施例に対して、抵抗の挿入位置を変えたもの
である。すなわち、単位遅延回路１において、信号を入
力とするＣＭＯＳインバータを構成するトランジスタ８
０２、８０４と、クロック信号を入力とするスイッチト
ランジスタ８０１、８０８との間にそれぞれ抵抗８０
２、８０５を接続し、単位遅延回路２において、信号を
入力とするＣＭＯＳインバータを構成するトランジスタ
８０９、８１０と、クロック信号を入力とするスイッチ
トランジスタ８０７、８１２との間にそれぞれ抵抗８０
８、８１１を接続して構成されている。

【００４５】本実施例においても、抵抗の挿入より充電
時間と放電時間の差の増大を抑制しつつ、遅延時間を増
加することができる。実施例と同等の効果が得られる。

【００４６】図９は、本発明の第３の実施例における同
期遅延回路の遅延回路列の一部を示す図である。図９を
参照すると、この実施例において、遅延回路は、Ｐチャ
ネルＭＯＳトランジスタ９０１、ＰチャネルＭＯＳトラ
ンジスタ９０２、抵抗９０３、抵抗９０４、Ｎチャネル
ＭＯＳトランジスタ９０５、ＮチャネルＭＯＳトランジ
スタ９０６、およびＰチャネルＭＯＳトランジスタ９０
７、ＰチャネルＭＯＳトランジスタ９０８、抵抗９０
９、抵抗９１０、ＮチャネルＭＯＳトランジスタ９１
１、ＮチャネルＭＯＳトランジスタ９１２を備えた構成
されている。本実施例も、図２に示した前記実施例に対
して、抵抗の接続を変えたものであり、単位遅延回路１
においては、信号を入力するＣＭＯＳインバータを構成
するトランジスタ９０２、９０５の各ドレインと出力の
間に抵抗９０３、９０４が接続され、単位遅延回路２に
おいては、信号を入力するＣＭＯＳインバータを構成す
るトランジスタ９０８、９１１の各ドレインと出力の間
に抵抗９０９、９１０が接続されている。

【００４７】本実施例においても、抵抗の挿入より充電
時間と放電時間の差の増大を抑制しつつ、遅延時間を増
加することが可能であるため、図２に示した前記実施例
と同等の効果が得られる。

【００４８】図１０は、本発明の第４の実施例における
同期遅延回路の遅延回路列の一部を示す図である。図１
０を参照すると、本実施例の遅延回路は、ＰチャネルＭ
ＯＳトランジスタ１００１、抵抗１００２、Ｐチャネル
ＭＯＳトランジスタ１００３、ＮチャネルＭＯＳトラン
ジスタ１０８０４、抵抗１００５、ＮチャネルＭＯＳト
ランジスタ１００６、およびＰチャネルＭＯＳトランジ
スタ１００７、抵抗１００８、ＰチャネルＭＯＳトラン
ジスタ１００９、ＮチャネルＭＯＳトランジスタ１０１
０、抵抗１０１１、ＮチャネルＭＯＳトランジスタ１０
１２で構成される。

【００４９】本実施例は、図２に示した前記実施例に対
して、クロックＣＬＫ、ＣＬＫＢの入力端子の接続を変
えたものである。

【００５０】すなわち、単位遅延回路１において、Ｐチ
ャネルＭＯＳトランジスタ１００２、ＮチャネルＭＯＳ
トランジスタ１００５が信号を入力するＣＭＯＳインバ
ータを構成しており、ＰチャネルＭＯＳトランジスタ１
００２、ＮチャネルＭＯＳトランジスタ１００５のソー
スは抵抗１００１、１００６を介してそれぞれ電源、グ
ランドに接続され、クロックＣＬＫ、ＣＬＫＢを入力と
するスイッチトランジスタであるトランジスタ１００
３、１００４が、ＰチャネルＭＯＳトランジスタ１００
２のドレインと、ＮチャネルＭＯＳトランジスタ１００
５のドレイン間に直列接続され、トランジスタ１００
３、１００４のドレインの接続点を出力端としている。
単位遅延回路２においても、ＰチャネルＭＯＳトランジ
スタ１００８、ＮチャネルＭＯＳトランジスタ１０１１
が信号を入力するＣＭＯＳインバータを構成しており、
ＰチャネルＭＯＳトランジスタ１００８、ＮチャネルＭ
ＯＳトランジスタ１０１１のソースは抵抗１００７、１
０１２を介してそれぞれ電源、グランドに接続され、ク
ロックＣＬＫ、ＣＬＫＢを入力とするスイッチトランジ
スタであるトランジスタ１００９、１０１０が、Ｐチャ
ネルＭＯＳトランジスタ１００８のドレインと、Ｎチャ
ネルＭＯＳトランジスタ１０１１のドレイン間に直列接
続され、トランジスタ１００９、１０１０のドレインの
接続点を出力端としている。

【００５１】本実施例においても、抵抗の挿入より充電
時間と放電時間の差の増大を抑制しつつ、遅延時間を増
加することが可能なため図２の実施例と同等の効果が得
られる。

【００５２】図１１及び図１２は、本発明の第５の実施
例における同期遅延回路の遅延回路列の一部でを示す図
ある。図１１、図１２を参照すると、本発明の第５の実
施例において、遅延回路は、ＰチャネルＭＯＳトランジ
スタ１１０１、抵抗１１０２、ＰチャネルＭＯＳトラン
ジスタ１１０３、ＮチャネルＭＯＳトランジスタ１１０
４、抵抗１１０５、ＮチャネルＭＯＳトランジスタ１１
０６、およびＰチャネルＭＯＳトランジスタ１１０７、
抵抗１１０８、ＰチャネルＭＯＳトランジスタ１１０
９、ＮチャネルＭＯＳトランジスタ１１１０、抵抗１１
１１、ＮチャネルＭＯＳトランジスタ１１１２を備えて
構成されている。

【００５３】本実施例は、図２に示した前記実施例の、
遅延回路２段分に相当している。遅延回路列の信号の伝
搬にライズエッジのみ、もしくはフォールエッジのみを
用いる場合、図１１に示すように、単位遅延回路をＮチ
ャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジ
スタよりなる回路を交互に接続して構成することによ
り、素子数を半減することができる。なお、単位遅延回
路１−１は、ゲートに信号を入力するＮチャネルＭＯＳ
トランジスタ１１０４と、ＮチャネルＭＯＳトランジス
タ１１０４のソースにドレインを接続し、クロックＣＬ
ＫＢをゲート入力とするスイッチトランジスタ１１０５
と、を備え、スイッチトランジスタ１１０５のソースと
グランド間には抵抗１１０６が接続されている。単位遅
延回路１−２は、ゲートを、ＮチャネルＭＯＳトランジ
スタ１１０４のドレインに接続したＰチャネルＭＯＳト
ランジスタ１１０３と、ＰチャネルＭＯＳトランジスタ
１１０３のソースにドレインを接続し、クロックＣＬＫ
をゲート入力とするスイッチトランジスタ１１０２と、
を備え、スイッチトランジスタ１１０２のソースと電源
間に抵抗１１０１が接続されている。逆方向に信号を伝
搬する単位遅延回路２−１、２−２も同様な構成とされ
る。また、図１２に示す構成は、図１に示す構成におい
て、信号を入力するトランジスタとクロックを入力する
トランジスタの配置を入れ替えたものである。

【００５４】本実施例においても、抵抗の挿入より充電
時間と放電時間の差の増大を抑制しつつ、遅延時間を増
加することが可能であり、図２に示した前記実施例と同
等の効果が得られる。また、本実施例は、図８、図９の
ように抵抗の接続を変えた場合やクロックの入力端子の
接続を変えた場合（図１１（Ｂ）参照）にも適用可能で
ある。

【００５５】図１３は、本発明の第６の実施例における
同期遅延回路の遅延回路列の一部を示す図である。図１
３を参照すると、本発明の第６の実施例の遅延回路は、
ＰチャネルＭＯＳトランジスタ１２０１、ＮチャネルＭ
ＯＳトランジスタ１２０２、ＰチャネルＭＯＳトランジ
スタ１２０３、ＰチャネルＭＯＳトランジスタ１２０
４、ＮチャネルＭＯＳトランジスタ１２０５、Ｎチャネ
ルＭＯＳトランジスタ１２０６、ＰチャネルＭＯＳトラ
ンジスタ１２０７、ＮチャネルＭＯＳトランジスタ１２
０８、およびＰチャネルＭＯＳトランジスタ１２０９、
ＮチャネルＭＯＳトランジスタ１２１０、ＰチャネルＭ
ＯＳトランジスタ１２１１、ＰチャネルＭＯＳトランジ
スタ１２１２、ＮチャネルＭＯＳトランジスタ１２１
３、ＮチャネルＭＯＳトランジスタ１２１４、Ｐチャネ
ルＭＯＳトランジスタ１２１５、ＮチャネルＭＯＳトラ
ンジスタ１２０６と、を備えて構成されている。

【００５６】本実施例は、図２に示した前記実施例に対
して、抵抗の代わりに、ＣＭＯＳスイッチを用いたもの
である。

【００５７】ＣＭＯＳゲートは構成するＰチャネルＭＯ
Ｓトランジスタ１２０１、ＮチャネルＭＯＳトランジス
タ１２０２およびＰチャネルＭＯＳトランジスタ１２１
５、ＮチャネルＭＯＳトランジスタ１２１６のゲート電
圧を制御することで抵抗を挿入する方法に近い効果が得
られる。ＣＭＯＳゲートの挿入より充電時間と放電時間
の差の増大を抑制しつつ、遅延時間を増加することが可
能なため図２の実施例と同等の効果が得られる。また、
本実施例は、図８、図９のようにＣＭＯＳゲートの接続
を変えた場合やクロックの入力端子の接続を変えた場合
においても適用可能である。

【００５８】

【発明の効果】以上説明したように、本発明によれば、
ジッターの増加を抑制し、所望の遅延時間を得る遅延回
路列の面積を縮小することができる、という効果を奏す
る。

【００５９】その理由は、本発明においては、同期遅延
回路の単位遅延回路を構成するクロックドインバータに
直列に抵抗を挿入し、電流駆動能力を縮減したためであ
る。

【図面の簡単な説明】

【図１】本発明の実施例の全体の回路構成を説明するた
めの図である。

【図２】本発明の一実施例における遅延回路列の構成の
一部を示す図である。

【図３】図１の回路動作を説明するためのタイミング図
である。

【図４】同期遅延回路の動作を説明するための図であ
る。

【図５】同期遅延回路の動作を説明するための信号波形
図である。

【図６】同期遅延回路におけるジッタを説明するための
図である。

【図７】本発明の一実施例と、比較例として従来の回路
構成のジッタを示す図である。

【図８】本発明の第２の実施例における遅延回路列の構
成の一部を示す図である。

【図９】本発明の第３の実施例における遅延回路列の構
成の一部を示す図である。

【図１０】本発明の第４の実施例における遅延回路列の
構成の一部を示す図である。

【図１１】本発明の第５の実施例における遅延回路列の
構成の一例を示す図である。

【図１２】本発明の第５の実施例における遅延回路列の
構成の別の例の一部を示す図である。

【図１３】本発明の第６の実施例における遅延回路列の
構成の一部を示す図である。

【図１４】従来の遅延回路列の構成の一部を示す図であ
る。

【符号の説明】１０１、１０２遅延回路列１０３入力バッファ１０４クロックドライバ１０５ダミー遅延回路１０５Ａ入力バッファダミー１０５Ｂクロックドライバダミー１０６外部クロック１０７内部クロック２０１、２０６、２０８、２１２抵抗２０２、２０３、２０８、２０９ＰチャネルＭＯＳト
ランジスタ２０４、２０５、２１０、２１１ＮチャネルＭＯＳト
ランジスタ８０２、８０５、８０８、８１１抵抗８０１、８０３、８０７、８０９ＰチャネルＭＯＳト
ランジスタ８０４、８０６、８１０、８１２ＮチャネルＭＯＳト
ランジスタ９０３、９０４、９０９、９１０抵抗９０１、９０２、９０７、９０８ＰチャネルＭＯＳト
ランジスタ９０５、９０６、９１１、９１２ＮチャネルＭＯＳト
ランジスタ１００１、１００６、１００８、１０１２抵抗１００２、１００３、１００８、１００９Ｐチャネル
ＭＯＳトランジスタ１００４、１００５、１０１０、１０１１Ｎチャネル
ＭＯＳトランジスタ１１０１、１１０６、１１０７、１０１２抵抗１１０２、１１０３、１１０８、１１０９Ｐチャネル
ＭＯＳトランジスタ１１０４、１１０５、１１１０、１１１１Ｎチャネル
ＭＯＳトランジスタ１２０１、１２０３、１２０４、１２０７、１２０９、
１２１１、１２１２、１２１５ＰチャネルＭＯＳトラ
ンジスタ１２０２、１２０５、１２０６、１２０８、１２１０、
１２１３、１２１４、１２１６ＮチャネルＭＯＳトラ
ンジスタ

Claims

【特許請求の範囲】

【請求項１】遅延回路を構成するクロックドインバータ
の電源パスに抵抗を直列に挿入してなることを特徴とす
る同期遅延回路。
【請求項２】遅延回路を構成するクロックドインバータ
の電源パスにＣＭＯＳトランスファスイッチを直列に挿
入してなる、ことを特徴とする同期遅延回路。
【請求項３】複数段直列に接続され遅延回路列を構成す
る単位遅延回路が、信号を入力するインバータと、制御
信号によりオン・オフ制御されるスイッチトランジスタ
と、前記スイッチトランジスタと電源間に接続された抵
抗と、を備えたことを特徴とする同期遅延回路。
【請求項４】単位遅延回路が複数段直列に接続されてな
る第１の遅延回路列と、単位遅延回路が複数段直列に接続されてなり前記第１の
遅延回路列と逆向きに信号を伝播する第２の遅延回路列
と、を備え、前記第１、第２の遅延回路列を構成する単位遅延回路
が、それぞれ、信号を入力するインバータと、制御信号
によりオン・オフ制御されるスイッチトランジスタと、
前記スイッチトランジスタと電源間に接続された抵抗
と、を備え、前記第１の遅延回路列を構成する単位遅延回路の出力
が、前記第２の遅延回路列の前記第１の遅延回路列の前
期単位遅延回路に対応する段の単位遅延回路の入力に接
続されている、ことを特徴とする同期遅延回路。
【請求項５】複数段直列に接続され遅延回路列を構成す
る単位遅延回路が、信号を入力するＣＭＯＳインバータ
と、前記ＣＭＯＳインバータと第１、第２の電源間にそ
れぞれ直列に挿入され、制御信号によりそれぞれオン・
オフ制御される第１、及び第２のスイッチトランジスタ
と、前記第１、及び第２のスイッチトランジスタと前記
第１、及び第２の電源間にそれぞれ接続された第１、及
び第２の抵抗と、を備えたことを特徴とする同期遅延回
路。
【請求項６】複数段直列に接続され遅延回路列を構成す
る単位遅延回路が、信号を入力するＣＭＯＳインバータ
と、前記ＣＭＯＳインバータと第１、第２の電源間にそ
れぞれ直列に挿入され、制御信号によりオン・オフ制御
される第１、及び第２スイッチトランジスタと、前記Ｃ
ＭＯＳインバータと前記第１、及び第２のスイッチトラ
ンジスタ間にそれぞれ接続された第１、及び第２の抵抗
と、を備えたことを特徴とする同期遅延回路。
【請求項７】単位遅延回路が複数段直列に接続されてな
る第１の遅延回路列と、単位遅延回路が複数段直列に接続されてなり前記第１の
遅延回路列と逆向きに信号を伝播する第２の遅延回路列
と、を備え、前記第１、第２の遅延回路列を構成する単位遅延回路
が、それぞれ請求項５又は６記載の単位遅延回路よりな
る、ことを特徴とする同期遅延回路。
【請求項８】複数段直列に接続され遅延回路列を構成す
る単位遅延回路が、信号を入力するＣＭＯＳインバータ
と、前記ＣＭＯＳインバータと第１、第２の電源間にそ
れぞれ直列に挿入され、制御信号によりオン・オフ制御
される第１、第２のスイッチトランジスタと、前記ＣＭ
ＯＳインバータを構成するＰチャネルＭＯＳトランジス
タ及びＮチャネルＭＯＳトランジスタとの各ドレインと
出力端との間にそれぞれ接続された第１、及び第２の抵
抗と、を備えたことを特徴とする同期遅延回路。
【請求項９】単位遅延回路が複数段直列に接続されてな
る第１の遅延回路列と、単位遅延回路が複数段直列に接続されてなり前記第１の
遅延回路列と逆向きに信号を伝播する第２の遅延回路列
と、を備え、前記第１、第２の遅延回路列を構成する単位遅延回路
が、それぞれ請求項８記載の単位遅延回路よりなる、こ
とを特徴とする同期遅延回路。
【請求項１０】複数段直列に接続され遅延回路列を構成
する単位遅延回路が、信号を入力するＣＭＯＳインバー
タを構成するＰチャネルＭＯＳトランジスタ及びＮチャ
ネルＭＯＳトランジスタと、前記ＣＭＯＳインバータを
構成するＰチャネルＭＯＳトランジスタと第１電源間に
接続される第１の抵抗と、前記ＣＭＯＳインバータを構
成するＮチャネルＭＯＳトランジスタと第２電源間に接
続される第２の抵抗と、を備え、前記ＣＭＯＳインバー
タを構成するＰチャネルＭＯＳトランジスタ及びＮチャ
ネルＭＯＳトランジスタのドレイン間に、制御信号によ
りオン・オフ制御される第１、及び第２スイッチトラン
ジスタが直列接続され、前記第１、及び第２スイッチト
ランジスタの接続点が出力端に接続されてなる、ことを
特徴とする同期遅延回路。
【請求項１１】単位遅延回路が複数段直列に接続されて
なる第１の遅延回路列と、単位遅延回路が複数段直列に接続されてなり前記第１の
遅延回路列と逆向きに信号を伝播する第２の遅延回路列
と、を備え、前記第１、第２の遅延回路列を構成する単位遅延回路
が、それぞれ請求項１０記載の単位遅延回路よりなるこ
とを特徴とする同期遅延回路。
【請求項１２】ＰチャネルＭＯＳトランジスタよりなる
クロックドインバータと、ＮチャネルＭＯＳトランジス
タよりなるクロックドインバータとが交互に接続され、
各クロックドインバータの電源パスに抵抗が接続されて
なる、ことを特徴とする同期遅延回路。
【請求項１３】信号をゲート入力とする第１のＰチャネ
ルＭＯＳトランジスタと前記第１のＰチャネルＭＯＳト
ランジスタと第１電源間に接続され制御信号でオン・オ
フ制御される第２のＰチャネルＭＯＳトランジスタより
なる第１の単位遅延回路と、信号をゲート入力とする第１のＮチャネルＭＯＳトラン
ジスタと前記第１のＮチャネルＭＯＳトランジスタと第
２電源間に接続され制御信号でオン・オフ制御される第
２のＮチャネルＭＯＳトランジスタよりなるよりなる第
２の単位遅延回路とが交互に接続され、前記各単位遅延
回路の電源パスに、抵抗が接続されてなる、ことを特徴
とする同期遅延回路。
【請求項１４】単位遅延回路が複数段直列に接続されて
なる第１の遅延回路列と、単位遅延回路が複数段直列に接続されてなり前記第１の
遅延回路列と逆向きに信号を伝播する第２の遅延回路列
と、を備え、前記第１、第２の遅延回路列を構成する単位遅延回路と
して、それぞれ請求項１３記載の第１、第２の単位遅延
回路を備えることを特徴とする同期遅延回路。
【請求項１５】信号をゲート入力とする第１のＰチャネ
ルＭＯＳトランジスタと前記第１のＰチャネルＭＯＳト
ランジスタと第１電源間に接続され制御信号でオン・オ
フ制御される第２のＰチャネルＭＯＳトランジスタより
なる第１の単位遅延回路と、信号をゲート入力とする第１のＮチャネルＭＯＳトラン
ジスタと前記第１のＮチャネルＭＯＳトランジスタと第
２電源間に接続され制御信号でオン・オフ制御される第
２のＮチャネルＭＯＳトランジスタよりなる第２の単位
遅延回路とが交互に接続され、前記各単位遅延回路の電
源パスにＣＭＯＳトランスファスイッチが接続されてな
る、ことを特徴とする同期遅延回路。
【請求項１６】単位遅延回路が複数段直列に接続されて
なる第１の遅延回路列と、単位遅延回路が複数段直列に接続されてなり前記第１の
遅延回路列と逆向きに信号を伝播する第２の遅延回路列
と、を備え、前記第１、第２の遅延回路列を構成する単位遅延回路と
して、それぞれ、請求項１５記載の第１、第２の単位遅
延回路を備えることを特徴とする同期遅延回路。