CN1248822A

CN1248822A - 同步延迟电路

Info

Publication number: CN1248822A
Application number: CN99111468A
Authority: CN
Inventors: 南公一郎; 佐伯贵范; 中川顺志
Original assignee: NEC Corp
Current assignee: Renesas Electronics Corp
Priority date: 1998-08-14
Filing date: 1999-08-16
Publication date: 2000-03-29
Anticipated expiration: 2019-08-16
Also published as: KR100342896B1; US6404256B2; JP2000059185A; US20010054926A1; TW445719B; CN1130019C; KR20000017309A; EP0981200A1

Abstract

一种同步延迟电路包括由多个级联的单元延迟电路组成的第一延迟电路阵列和由多个级联的单元延迟电路组成的第二延迟电路阵列,其中第二和第一延迟电路阵列中信号传播方向相反。第一和第二延迟电路阵列的每一级包括接收输入信号的CMOS反相器。CMOS反相器的P沟道MOS晶体管,P沟道MOS开关晶体管和附加电阻器被串接在电源线与延迟电路级的输出节点之间。延迟电路的电流驱动能力减小,延迟时间增加,抖动的增加减至最小。

Description

同步延迟电路

本发明涉及一种同步延迟电路，特别是涉及通过抑制抖动的增加，而减少延迟电路阵列中的延迟电路级数的同步延迟电路。

作为本发明所针对的同步延迟电路的背景，将参考图1叙述一种电路，但这只是说明根据本发明的同步延迟电路的一个实施例，这个电路用于产生与外部时钟同步的内部时钟，其方法是使用一个延迟电路阵列测量时间差，使用另一个延迟电路阵列再现与所测时间差相应的延迟时间。

参考图1，所示电路包括用于测量时间差的延迟电路阵列101，用于再现与所测时间差相应的延迟时间的另一个延迟电路阵列102，用于接收外部时钟106的输入缓冲器103，用于输出内部时钟107的时钟驱动器104，以及仿真延迟电路105，它具有相应于输入缓冲器103延迟时间“td1”和时钟驱动器104延迟电路“td2”的总和延迟时间。

延迟电路阵列101和延迟电路阵列102的位置彼此平行，但在同步延迟电路宏观结构108中具有彼此相反的信号传播方向。仿真延迟电路105包括输入缓冲仿真105A，它的电路结构完全与输入缓冲器103的电路相同(所以具有延迟时间“td1”)，和用与时钟驱动器104相同的电路构成的时钟驱动仿真105B(所以具有延迟时间“td2”)。引入的外部时钟(具有周期tCK)经过输入缓冲器103(延迟时间＝td1)，仿真延迟电路(延迟时间＝td1+td2)，同步延迟电路宏观结构108(延迟时间＝2×{tCK-(td1+td2)})，和时钟驱动器104(延迟时间＝td2)，从而使外部时钟作为内部时钟107输出。因此，内部时钟107具有2tCK的延迟时间。

在同步延迟电路中，由于延迟量tv＝tCK-(td1+td2)是在已知输入信号从哪个位置进入延迟电路阵列101的情况下测量的，假定整个延迟电路阵列101的延迟时间是tDL，则可操作周期tCK的最大值变成td1+td2+tDL。

这里，因为延迟时间td1和td2由输入缓冲器103和时钟驱动器104决定，所以时钟周期tCK的最大值由tDL决定。

另一方面，延迟电路阵列在同步延迟电路占据的面积大。所以，需要通过减少延迟电路阵列中的延迟电路阵列中的延迟电路的级数以减少延迟电路阵列面积，同时确保最大的延迟时间tDL。

例如，在现有技术中，在Y.OKAJIMA等“Digital Delay Locked Loopand Design Technigue for High-Speed Srnchronous Interface”(“高速同步接口用的数字延迟锁定环路及设计技术”)，IEICETRANS.ELECTRON.，E79-C卷，No.6，1996年6月，798-807页(它的内容作为一个整体被参考并入本申请)所披露的延迟电路，如果想要增加每个单元延迟电路级的延迟时间，就要考虑在单元延迟电路中加上电容器1309，如图14所示。图14举例说明图1所示的每个延迟电路阵列101和102的一个单元延迟电路。

简单地说，延迟电路阵列101的单元延迟电路标以参考号码1，并由包括两个P-沟道MOS晶体管1301和1302的时钟控制的反相器，以及以指定的次序串接在高压电源线VDD和地GND之间的两个N-沟道MOS晶体管1303和1304组成。延迟电路阵列102的单元延迟电路标以参考号码2，并由包括两个P-沟道MOS晶体管1305和1306的时钟控制的反相器，以及以指定的次序串接在高压电源线VDD和地GND之间的两个N-沟道MOS晶体管1307和1308组成。电容器1309被连接至单元延迟电路1的输出和单元延迟电路2之间的连接节点。利用这个添加的电容器，有可能增加单元延迟电路的延迟时间，所以，有可能减少延迟电路阵列中的延迟电路级的数目。

但是，如果通过在每个级联连接的单元延迟电路的输出端加上电容器而使单元延迟电路的延迟电路增加，却又碰到另一个问题，即抖动增加，如图7所示。

这个原因说明如下：抖动正比于经过包括在延迟电路中的P-沟道MOS晶体管的充电时间，和经过包括在延迟电路中的N-沟道MOS晶体管的放电时间之间的差。所以，如果电容器如图14所示那样加在单元延迟电路之间，经过P-沟道MOS晶体管的充电时间和经过N-沟道MOS晶体管的放电时间各自都会以相同方式增加，其结果是充电时间和放电时间之间的差相应地增加，所以抖动变大。

因此，本发明的一个目的是提供一种同步延迟电路，它解决了现有技术的上述问题。

本发明的另一个目的是提供一种同步延迟电路，这种电路通过抑制抖动的增加，使得延迟电路阵列中的延迟电路的级数减少。

利用根据本发明的同步延迟电路，可以达到本发明的上述的和其他的目的，其中，延迟电路阵列的单元延迟电路由时钟控制的反相器组成，这种时钟控制的反相器具有串接插入在输出节点充电/放电电流通路中的电流限定装置。

在根据本发明的同步延迟电路的一个优选实施例中，被包括在一个延迟电路阵列中的多个单元延迟电路中的每一个，都包括接收输入信号的CMOS反相器。CMOS反相器的一个P-沟道MOS晶体管、一个由控制信号进行开关控制的P-沟道MOS开关晶体管、以及一个限流装置串接在高压电源线和单元延迟电路级的输出节点之间。CMOS反相器的一个N-沟道MOS晶体管、一个由控制信号的反相信号进行开关控制的N-沟道MOS开关晶体管、以及另一个限流装置串接在地和单元延迟电路极的输出节点之间。

特别是，同步延迟电路包括：第一延迟电路阵列，其由多个级联连接的延迟电路级组成；和第二延迟电路阵列，其由多个级联连接的延迟电路组成，它被设置为使信号传播方向与第一延迟电路阵列的信号传播方向相反。第一和第二延迟电路阵列的每个延迟电路级由上述单元延迟电路组成。

通过上面说明的设置，由于在每个单元延迟电路增加了限流装置而使每个单元延迟电路的电流驱动能力减少，每个单元延迟电路的延迟时间可以增加，所以，为得到所要求的延迟时间，在延迟电路阵列中的单元延迟电路的级数可以减少，从而延迟电路阵列的面积也能够减少。

在另一方面，由于在每个单元延迟电路增加了限流装置而使每个单元延迟电路的电流驱动能力减少，经过P-沟道MOS晶体管的充电时间和经过N-沟道MOS晶体管的放电时间之间的差不会相对地变大。所以，可防止抖动的增加。

例如，限流装置可以由串接插入每个单元延迟电路的充电/放电电流通路上的电阻或CMOS传输门组成。

在根据本发明的同步延迟电路的一个实施例中，延迟电路阵列可以用各由P-沟道MOS晶体管构成的多个第一时钟控制的反相器，和各由N-沟道MOS晶体管构成的多个第二时钟控制的反相器交替级联连接而组成，每个时钟控制的反相器都有串接插入时钟控制的反相器的充电/放电电流通路上的限流装置。

在同步延迟电路的这个实施例中，由于在每个单元延迟电路加了限流装置，而使每个时钟控制的反相器(单元延迟电路)的电流驱动能力减小，可以获得类似的优点。

本发明的上面的和其他的目的、特点和优点，根据下面参考附图对本发明的优选实施例的描述，将会变得清楚。

图1说明根据本发明的同步延迟电路的总体结构；

图2是说明根据本发明的同步延迟电路的第一实施例中的延迟电路阵列的一部分电路图；

图3是说明图1所示的同步延迟电路的操作定时图；

图4说明同步延迟电路中的一对延迟电路阵列的操作；

图5是用以说明同步延迟电路中的一对延迟电路阵列的操作的信号波形图；

图6说明同步延迟电路中的抖动；

图7图示说明根据本发明同步延迟电路的一个实施例中的抖动和现有技术中的同步延迟电路中的抖动，作为一个比较的例子；

图8是电路图，说明根据本发明同步延迟电路的第二实施例中的延迟电路阵列的一个部分；

图9是电路图，说明根据本发明同步延迟电路的第三实施例中的延迟电路阵列的一个部分；

图10是电路图，说明根据本发明同步延迟电路的第四实施例中的延迟电路阵列的一部分；

图11是电路图，说明根据本发明同步延迟电路的第五实施例中的延迟电路阵列的一部分；

图12是电路图，说明根据本发明同步延迟电路的第五实施例修改的延迟电路阵列的一部分；

图13是电路图，说明根据本发明同步延迟电路的第六实施例中的延迟电路阵列的一部分；

图14是电路图，说明现有技术的同步延迟电路中的延迟电路阵列的一部分。

参考图1，它表示的是根据本发明的同步延迟电路一个实施例的整体结构。参考图1，所示同步延迟电路包括：输入缓冲器103，用于接收外部时钟106；仿真延迟电路105，接收输入缓冲器103的输出；延迟电路阵列101，用于接收仿真延迟电路105的输出，并测量时间差；另一个延迟电路阵列102，它与延迟电路阵列101相连，并用于再现与所测时间差相应的延迟时间；以及时钟驱动器104，它接收延迟电路阵列102的输出，并用于输出内部时钟107。

所示同步延迟电路还包括：控制电路109，它接收输入缓冲器103的输出，并用于输出控制时钟CLK和反相的控制时钟CLKB至延迟电路阵列101和102。例如，从输入缓冲器103输出的外部时钟106的一对连续脉冲的第一个脉冲前沿的瞬时至输入缓冲器103输出的外部时钟106的同一对连续脉冲的第二个脉冲前沿的时刻，控制时钟CLK呈现低电平，从输入缓冲器103输出的外部时钟106的同一对连续脉冲第二个脉冲前沿的瞬时至输入缓冲器103输出外部时钟106的下一对连续脉冲的第一个脉冲前沿的时刻，控制时钟CLK呈现高电平。反相的控制时钟CLKB具有与控制时钟CLK相反的相位。

仿真延迟电路105具有一个对应于输入缓冲器103的延迟时间“td1”与时钟驱动器104的延迟时间“td2”之和的延迟时间。为了这个目的，仿真延迟电路105包括：输入缓冲器仿真105A，它的组成与输入缓冲器103的电路完全相同，因此，具有延迟时间“td1”；和时钟驱动器仿真105B，它的组成与时钟驱动器104的电路完全相同，因此，具有延迟时间“td2”。

延迟电路阵列101和延迟电路阵列102的位置彼此平行，但在同步延迟电路宏观结构108中具有彼此相反的信号传播方向。延迟电路阵列101由多个级联连接的单元延迟电路1所组成，其中每个电路1的形成如图2所示，延迟电路阵列102由多个级联连接的单元延迟电路2所组成，其中每个电路2的形成如图2所示。另外，如图2所示，延迟电路阵列101中的每个单元延迟电路的输出被连接到延迟电路阵列102中的一个相应的单元延迟电路的输入，所以在测量信号时间差的时间周期内，信号被送进延迟电路阵列101，同样的信号也被送进延迟电路阵列102以相反的方向传播，所经过的单元延迟电路的数量与信号在延迟电路阵列101中所经过的单元延迟电路的数量相同。

如在图2所看到的，延迟电路阵列102的单元延迟电路2被级联连接，具有的信号传播方向与延迟电路阵列101的相反。简短地说，每个单元延迟电路1和2由时钟控制的反相器组成，该反相器具有一个串连插接在从高压电源线到输出节点的充电电流通路上的电阻，和另一个串连插接在输出节点到地的放电电流通路上的电阻。

具体地说，在所示的第一实施例中，每个单元延迟电路1包括：P-沟道MOS晶体管203，具有与输入节点Nin1相连的栅极和与输出节点Nout1相连的漏极；N-沟道MOS晶体管204，具有与输入节点Nin1相连的栅极和与输出节点Nout1相连的漏极；开关P-沟道MOS晶体管202，具有接收控制时钟CLK的栅极和与P-沟道MOS晶体管203的源极相连的漏极；电阻器201，被连接在P-沟道MOS晶体管202的源极与高压电源线VDD之间；开关N-沟道MOS晶体管205，具有接收反相控制的时钟CLKB的栅极，反相时钟的相位与控制时钟CLK的相位相反，和与N-沟道MOS晶体管204的源极相连的漏极；以及电阻器206，被连接在N-沟道MOS晶体管205的源极和地之间。

在另一方面，每个单元延迟电路2包括：P-沟道MOS晶体管209，具有与输入节点Nin2相连的栅极和与输出节点Nout2相连的漏极；N-沟道MOS晶体管210，具有与输入节点Nin2相连的栅极和与输出节点Nout2相连的漏极；开关P-沟道MOS晶体管208，具有接收反相控制时钟CLKB的栅极和与P-沟道MOS晶体管209的源极相连的漏极；电阻器207，被连接在P-沟道MOS晶体管208的源极与高压电源线VDD之间；开关N-沟道MOS晶体管211，具有接收控制时钟CLK的栅极和与N-沟道MOS晶体管210的源极相连的漏极；以及电阻器212，被连接在N-沟道MOS晶体管极211和地之间。

从以上的叙述看到，在每个单元延迟电路1中，CMOS反相器由P-沟道MOS晶体管203和N-沟道MOS晶体管204组成，包括CMOS反相器的时钟控制的反相器由P-沟道MOS晶体管202和203和N-沟道MOS晶体管204和205组成，而在每个单元延迟电路2中，CMOS反相器由P-沟道MOS晶体管209和N-沟道MOS晶体管210组成，包括CMOS反相器的时钟控制的反相器由P-沟道MOS晶体管208和209，N-沟道MOS晶体管210和211组成。

每个单元延迟电路1的输入节点Nin1被连接至信号在延迟电路阵列101中传播方向上的前一个单元延迟电路(图2中未示)的输出，每个单元延迟电路的输出节点Naut1，被连接至在延迟电路阵列101中在信号传播方向上的下一个单元延迟电路(图2中未示)的输入，也被连接至相应的延迟电路阵列102中相应的单元延迟电路2的输入节点Nin2，它的位置从延迟电路阵列101的输入端和延迟电路102的输出端算起，与延迟电路阵列101的单元延迟电路的位置相同。每个单元延迟电路2的输入节点Nin2，被连接至在延迟电路阵列102中在信号传播方向上的下一个单元延迟电路(图2中未表示)的输出，而单元延迟电路2的输出节点Nout2，被连接至在延迟电路阵列102中在信号传播方向上的下一个单元延迟电路的输入。

在上述电路中，为了控制信号在延迟电路阵列101和102中的传播，控制时钟CLK被提供给P-沟道MOS晶体管202和N-沟道MOS晶体管211作为控制信号，而反相控制时钟CLKB被提供给N-沟道MOS晶体管205和P-沟道MOS晶体管208作为控制信号。因此，当控制时钟CLK在低电平，而反相控制时钟CLKB在高电平时，信号按图1和2中从左至右的方向送进延迟电路阵列101，而不送进延迟电路阵列102。另一方面，当控制时钟CLK在高电平，反相控制时钟CLKB在低电平时，信号不送进延迟电路阵列101，而按图1和2中从右至左的方向送进延迟电路阵列102。

现在，对根据本发明同步延迟电路的第一实施的操作进行叙述。

为了消除时钟的失真，这个同步延迟电路利用时钟是在每个周期tCK被输入的这个特点。也就是说，可以这样来设计，产生延迟时间{tCK-(td1+td2)}，即将它插在具有延迟时间“td1”的输入缓冲器103与具有延迟时间“td2”的时钟驱动器104之间(假定图1所示仿真延迟电路105在这种情况下被省略)，这样，总的延迟时间等于时钟周期tCK[＝td1+{tCK-(td1+td2)}+td2]。结果，从时钟驱动器104输出的内部时钟107具有与外部时钟106相同的定时。

参考图3，它表示的是说明同步延迟电路第一实施例实际操作时序图。同步延迟电路的操作需要两个周期，即2tCK。在第一周期中，对依赖于时钟周期的延迟时间{tCK-(td1+td2)}进行测量，并且对能重新产生所测量的延迟时间{tCK-(td1+td2)}的延迟电路阵列的延迟长度进行确定。在第二周期中，进一步将信号进行所确定的延迟时间{tCK-(td1+td2)}的延迟。

首先，为了测量在第一周期中依赖于时钟周期的延迟时间{tCK-(td1+td2)}，使用仿真延迟电路105和延迟电路阵列101。

为了这个目的，控制电路109在一个时钟周期tCK内输出低电平的控制时钟CLK和高电平的反相时钟CLKB，该周期是从输入缓冲器103输出的外部时钟106的第一对连续时钟脉冲的第一个脉冲前沿的瞬时到输入缓冲器103输出的外部时钟106的第一对连续时钟脉冲的第二个脉冲前沿的瞬时。在这个第一周期中，外部时钟106经过仿真延迟电路105和延迟电路阵列101被送进来。

因为仿真延迟电路105具有延迟时间(td1+td2)，所以被输入到延迟电路阵列101的第一个时钟脉冲的送进时间变为{tCK-(td1+td2)}，而延迟电路阵列102的延迟时间被设置为等于{tCK-(td1+td2)}，其中信号前沿已送进延迟电路101。这时，已送进延迟电路101的信号前沿被传送到延迟电路阵列102中相应的单元延迟电路的输入。

因此，在第二周期中，控制电路109在一个时钟周期tCK内，输出高电平的控制时钟CLK和低电平的反相控制时钟CLKB，该周期是从输入缓冲器103输出的外部时钟106第一对连续时钟脉冲第二时钟脉冲前沿的瞬时到输入缓冲器103输出的外部时钟106第二连续时钟脉冲的第一个时钟脉冲前沿的瞬时。结果，加到延迟电路阵列101的外部时钟不能再送进延迟电路阵列101，而另一方面，传送到延迟电路102的外部时钟经过具有{tCK-(td1+td2)}延迟量的延迟电路阵列102以相反的方向传播，并且进一步通过时钟驱动器104，这样，内部时钟107从时钟驱动器104输出。

也就是，在从输入缓冲器103输出第一个时钟脉冲的瞬时到输入缓冲器103输出第二个时钟脉冲的瞬时，在这个周期内，被加到延迟电路阵列101的第一个时钟脉冲在延迟电路阵列101中已经进到对应于时间{tCK-(td1+td2)}的位置。在这个位置，第一个时钟脉冲从延迟电路阵列101被转送到延迟电路阵列102。因此，当第一个时钟脉冲已进入延迟电路阵列102在与延迟电路阵列101中传播方向相反的方向上传播，经过时间{tCK-(td1+td2)}后，即第一个时钟脉冲已进入延迟电路阵列101的时间后，第一个时钟脉冲从延迟电路阵列102输出。

在上述过程中，能在两个时钟周期2tCK内，得到没有时钟失真的内部时钟107。但是，如图3所示，所输出的每个外部时钟脉冲106与内部时钟107不同。即外部时钟106的每两个连续时钟脉冲中的一个被变窄。因此，为了产生与外部时钟106具有相同重复频率的内部时钟。在与外部时钟同步时，有必要提供两对延迟电路阵列101和102。在这种情况下，例如，一对延迟电路阵列101和102由控制时钟CLK驱动，该控制时钟具有与加在另一对延迟电路阵列101和102的控制时钟CLK相反的相位，而两个延迟电路阵列102的各自的输出用一个OR门装置进行合并。

如图2所示，由于控制时钟CLK被提供至P-沟道晶体管202和N-沟道晶体管211，控制时钟CLKB被提供到N-沟道晶体管205和P-沟道晶体管208，当控制时钟CLK处于低电平“L”，且控制时钟CLKB处于高电平“H”时，外部时钟的前沿进入延迟电路阵列101，当控制时钟CLK处于高电平“H”，且控制时钟CLKB处于低电平“L”时，外部时钟的前沿在相反方向进入延迟电路阵列102。

在被包括在同步延迟电路中的延迟电路阵列101中的测量时间对应于前沿的进入时间，而在延迟电路阵列中的再现时间对应于前沿在相应方向的进入时间。对此将参考图4和图5来叙述，图4说明在同步延迟电路中信号传播方向相反的一对延迟电路阵列的操作，图5是用以说明信号传播方向相反的一对延迟电路阵列的波形图。

图4以图形说明具有彼此相反的信号传播方向的延迟电路阵列101和102。每个小方块指示用在每个延迟电路阵列101和102中的一个单元延迟电路。这里，假定每个延迟电路阵列101和102包括“n”个单元延迟电路，加以括号的数(1)至(n)按照在每个延迟电路阵列101和102中的信号传播方向的顺序给于“n”个单元延迟电路。在延迟电路阵列101中，第一单元延迟电路1(1)的输入，被连接至延迟电路阵列101的输入1N。每单元延迟电路1(1)的输出在节点N1被连接至第二单元延迟电路1(2)的输入和延迟电路阵列102的最后一个单元延迟电路2(n)的输入。第二单元延迟电路1(2)的输出，在节点N2被连接至第三单元延迟电路1(3)的输入和延迟电路阵列102的倒数第二个单元延迟电路2(n-1)。同样地，第三单元延迟电路1(3)的输出，在节点N3被连接至第四单元延迟电路1(4)的输入和延迟电路阵列102的第(n-2)个单元延迟电路2(n-2)的输入，第四单元延迟电路1(4)的输出，在节点N4被连接至第五单元延迟电路1(5)的输入和延迟电路阵列102的第(n-3)个单元延迟电路2(n-3)的输入。第五单元延迟电路1(5)的输出，在节点N5被连接至第六单元延迟电路1(6)的输入和延迟电路阵列102的第(n-4)个单元延迟电路2(n-4)的输入，第六单元延迟电路1(6)的输出，在节点N6被连接至第七单元延迟电路1(7)的输入和延迟电路阵列102的第(n-5)个单元延迟电路2(n-5)的输入，等等。

在另一方面，单元延迟阵列102的最后一个单元延迟电路2(n)被连接至单元延迟阵列102的输出OUT。最后一个单元延迟电路2(n)的输入，被连接至倒数第二个单元延迟电路2(n-1)的输出，倒数第二个单元延迟电路2(n-1)的输入，被连接至第(n-2)个单元延迟电路2(n-2)的输出。第(n-2)个单元延迟电路2(n-2)的输入，被连接至第(n-3)个单元延迟电路2(n-3)的输出。第(n-3)个单元延迟电路2(n-3)的输入，被连接至第(n-4)个单元延迟电路2(n-4)的输出。第(n-4)个单元延迟电路2(n-4)的输入，被连接至第(n-5)个单元延迟电路2(n-5)的输出.第(n-5)个单元延迟电路2(n-5)的输入，被连接至第(n-6)个单元延迟电路2(n-6)的输出，等等。

图5说明当时钟脉冲前沿已进入图4中的延迟电路阵列101中的节点N5，然后在节点5以相反方向进入延迟电路阵列102时各节点的波形图。为简明起见，节点N5的波形被省略。图4中所示的延迟时间tD相应于图5中的tV0。图4中所示的延迟时间tF相应于图5中的tV1，图4中所示的延迟时间tB相应于图5中的tV2。

在图5中，{tV0+tV1}相应于测量时间，{tV0+tV2}相应于再现时间。如果tV1和tV2不同，则tV1和tV2之间的差变成误差，其结果如图6的示，某种幅度出现周期性的变化(在本说明书中叫做“抖动”)。

在延迟电路阵列中，每个节点经过P-沟道MOS晶体管充电，并经过N-沟道晶体管放电。因此，这种抖动依赖于经过P-沟道MOS晶体管充电的时间和经过N-沟道晶体管放电的时间之间的差。在另一方面，如以上所述，为了减少延迟时间阵列中的单元延迟电路的数目以达到减小延迟电路阵列的面积，有必要增加延迟电路阵列中的每个单元延迟电路的延迟时间。

这里，将参考图14对已经说明过的现有技术的结构进行考查，图中在单元延迟电路的节点上加了电容1309，为的是增加每一个单元延迟电路的延迟时间。此外，假定在图14中，P-沟道MOS晶体管的导通电阻为Rp，N-沟道MOS晶体管的导通电阻为Rn，被驱动的总电容为C，和一个常数为“a”。在这种情况下，经过P-沟道MOS晶体管的充电时间可近似为{a×2Rp×C}，经过N-沟道晶体管的放电时间可近似这{a×2Rn×C}。

因此，经过P-沟道MOS晶体管的充电时间和经过N-沟道晶体管的放电时间之间的差，被表示为{2a×(Rp-Rn)×C}。所以，抖动随着所加电容的增加而增加。因而如图7所示，抖动随着每个单元延迟电路的延迟时间的增加而增加。

在另一方面，在图2所示的延迟电路中，假定电阻器201，206，207和212(它们每个都起单独的限流装置的作用)的电阻为“R”，则经过一P-沟道MOS晶体管的充电时间可近似为{a×(2Rp+R)×C}，经过N-沟道晶体管的放电时间可近似为{a×(2Rp+R)×C}。因此，经过P-沟道MOS晶体管充电时间与经过N-沟道晶体管之间的差，被表示为{2a×(Rp-Rn)×C}。

所以，通过增加电阻“R”，有可能增加每个单元延迟电路的延迟时间。但是，因为被驱动的总电容没有显著的增加，所以经过P-沟道MOS晶体管的充电时间，与经过N-沟道晶体管的放电时间之间的差，不会变大，结果抖动被抑制，如图7所示。

在这种连接中，可以考虑增加组成时钟控制的反相器的MOS晶体管本身的导通电阻，为的是增加充电时间和放电时间。通过例如增加MOS晶体管的选通脉冲宽度可以实现这种方法。但是，这种方法将会引起抖动增大，这与在时钟控制的反相器的输出节点上加电容器的情形类似。其原因是：熟悉技术的人都知道，晶体管的门限，从一个器件和芯片到另一个器件和芯片，差异是不可避免的，这是半导体器件制造过程的变化因素所引起的。因此，基本上不可能使N-沟道MOS晶体管的导通电阻与P-沟道MOS晶体管的导通电阻之间的差(Rp-Rn)完全为0。结果是，当晶体管的导通电阻被增加时，P-沟道MOS晶体管的导通电阻与N-沟道MOS晶体管的导通电阻之间的差(Rp-Rn)将会相应地增加，所以，抖动变大。这里，如果导通电阻的增加率以电流驱动能力放大系数“α”表示，那么，在图14所示的时钟控制的反相器中，经过P-沟道MOS晶体管的充电时间，与经过N-沟道MOS晶体管的放电时间之间的差Δt可表示为：

Δt＝{a×2αRp×C}-{a×2αRn×C}

＝2a×α(Rp-Rn)×C

因此，如果导通电阻被增加，经过P-沟道MOS晶体管的充电时间，与经过N-沟道MOS晶体管的放电时间之间的差Δt将会相应地增加。

参考图8，所表示的是类似于图2的电路图，但说明的是根据本发明的同步延迟电路第二实施例中的延迟电路阵列的一部分。

在第二实施例中，延迟电路阵列101中的每个单元延迟电路1包括：开关P-沟道MOS晶体管801，其栅极接收控制时钟CLK，源极与高压电源线VDD相连；电阻器802，其一端与P-沟道MOS晶体管801的漏极相连；P-沟道MOS晶体管803，其源极与电阻器802的另一端相连，栅极与输入节点Nin1相连，漏极与输出节点Nout1相连；电阻器805，其一端与N-沟道MOS晶体管804的源极相连；和开关N-沟道MOS晶体管806，其栅极接收相位与控制时钟CLK相反的反向控制时钟CLKB，漏极与电阻器805的另一端相接，源极与地相连。

在另一方面，延迟电路阵列102中的每个单元延迟电路2包括：开关P-沟道MOS晶体管807，其栅极接收控制时钟CLKB，源极与高压电源线VDD相连；电阻器808，其一端与P-沟道MOS晶体管807的漏极相连；P-沟道MOS晶体管809，其栅极与输入节点Nin2相连，源极与电阻器808的另一端相连，漏极与输出节点Nout2相连；N-沟道MOS晶体管810，其栅极与输入节点Nin2相连，漏极与输出节点Rout2相连；电阻器811，其一端与N-沟道MOS晶体管810的源极相连；和开关N-沟道MOS晶体管812，其栅极接收控制时钟CLK，漏极与电阻器811的另一端相连，源极与地相连。

比较图2与图8，可以看出，第二实施例与第一实施例不同只在于电阻器插入的位置。所以，在每个单元延迟电路1中，CMOS反相器由P-沟道MOS晶体管803和N-沟道MOS晶体管804组成，包括CMOS反相器的时钟控制的反相器由P-沟道MOS晶体管801和803，以及N-沟道MOS晶体管804和806组成，在每个单元延迟电路2中，CMOS反相器由P-沟道MOS晶体管809和N-沟道MOS晶体管810组成，包括CMOS反相器的时钟控制的反相器由P-沟道MOS晶体管807和809，以及N-沟道MOS晶体管810和812组成。

作为单独的电流限制装置，电路器802被插接在CMOS反相器的P-沟道MOS晶体管803与开关P-沟道MOS晶体管801之间，电阻器805被插接在CMOS反相器的N-沟道MOS晶体管804与开关N-沟道MOS晶体管806之间。类似地，电阻器808被插接在CMOS反相器的P-沟道MOS晶体管809与开关P-沟道MOS晶体管807之间，电阻器811被插接在CMOS反相器的N-沟道MOS晶体管810与开关N-沟道MOS晶体管812之间。

因此，在第二实施例中，通过加进电阻器，有可能增加每个单元延迟电路的延迟时间，而抑制充电时间之间的差量增大。因而，在第二实施例中能获得与第一实施例所得类似的优点。

参考图9，所示的电路图类似于图2，但说明的是根据本发明的同步延迟电路第三实施例中的延迟电路阵列的一部分.

在这个第三实施例中，延迟电路阵列101中的每个单元延迟电路1包括：开关P-沟道MOS晶体管901，其栅极接收控制时钟CLK，源极与高压电源线VDD相连；P-沟道MOS晶体管902，其栅极与输入节点Nin1相连，源极与P-沟道MOS晶体管901的漏极相连；电阻器903，被连接在P-沟道MOS晶体管902的源极与输出节点Nout1之间；电阻器904，其一端与输出节点Nout1相连；N-沟道MOS晶体管905，其栅极与输入节点Nin1相连，漏极与电阻器904的另一端相连；开关N-沟道MOS晶体管906，其栅极接收与控制时钟CLK的相位相反的反相控制时钟CLKB，漏极与N-沟道MOS晶体管905相连，源极与地相连。

在另一方面，延迟电路阵列102中的每个单元延迟电路2包括：开关P-沟道MOS晶体管907，其栅极接收反相控制时钟CLKB，源极与高压电源线VDD；P-沟道MOS晶体管908，其栅极与输入节点Nin2相连，源极与P-沟道MOS晶体管907的漏极相连；电阻器909，被连接在P-沟道MOS晶体管908的源极和输出节点Nout2之间；电阻器910，其一端与输出节点Nout2相连；N-沟道MOS晶体管911，其栅极与输入节点Nin2，漏极与电阻器910的另一端相连；和开关N-沟道MOS晶体管912，其栅极接收控制时钟CLK，漏极与N-沟道MOS晶体管911的源极相连，源极与地相连。

比较图2与图9，可以看出，第三实施例与第一实施例的不同只在于电阻器插入的位置。所以在每个单元延迟电路1中，CMOS反相器由P-沟道MOS晶体管902和N-沟道MOS晶体管905组成。包括CMOS反相器的时钟控制的反相器由P-沟道MOS晶体管901和902，以及N-沟道MOS晶体管905和906组成；在每个单元延迟电路2中，CMOS反相器由P-沟道MOS晶体管908和N-沟道MOS晶体管911组成，包括CMOS反相器的时钟控制的反相器由P-沟道MOS晶体管901和902，以及N-沟道MOS晶体管911和912组成。

作为单独的电流限制装置，电阻器903被插接在CMOS反相器的P-沟道MOS晶体管902和输出节点Nout1之间，电阻器904被插接在CMOS反相器的N-沟道MOS晶体管905和输出节点Nout1之间。类似地，电阻器909被插接在CMOS反相器的P-沟道MOS晶体管908和输出节点Nout2之间，电阻器910被插接在CMOS反相器的N-沟道MOS晶体管911和输出节点Nout2之间。

因此，在第三实施例中，通过加进电阻器，有可能增加每个单元延迟电路的延迟时间，而抑制充电时间与放电时间之间的差量增大。因而，在第三实施例中能获得与第一实施例所得类似的优点。

参考图10，所示的电路图类似于图2，但只是说明根据本发明的同步延迟电路第四实施例中的延迟电路阵列的一部分。

在这个第四实施例中，延迟电路阵列101中的每个单元延迟电路1包括：电阻器1001，其一端与高压电源线VDD相连；P-沟道MOS晶体管1002，其源极与电阻器1001的另一端相连，栅极与输入节点Nin1相连；开关P-沟道MOS晶体管1003，其栅极接收控制时钟CLK，源极与P-沟道MOS晶体管1002的漏极相连，漏极与输出节点Nout1相连；开关N-沟道MOS晶体管1004，其栅极接收与控制时钟CLK相位相反的反相控制时钟CLKB，漏极与输出节点Nout1连接；N-沟道MOS晶体管1005，其栅极与输入节点Nin1相连，漏极与N-沟道MOS晶体管1004的源极相连；和电阻器1006，被连接在N-沟道MOS晶体管1005的源极与地之间。

在另一方面，延迟电路阵列2中的每个单元延迟电路包括：电阻器1007，其一端与高压电源线VDD相连；P-沟道MOS晶体管1008，其源极与电阻器1007的另一端相连，栅极与输入节点Nin2相连；开关P-沟道MOS晶体管1009，其栅极接收反相控制时钟CLKB，源极与P-沟道MOS晶体管1008的漏极相连，漏极与输出节点Nout2相连；开关N-沟道MOS晶体管1010，其栅极接收控制时钟CLK，漏极与输出节点Nout2相连；N-沟道MOS晶体管1011，其栅极与输入节点Nin2相连，漏极与N-沟道MOS晶体管1010的源极相连；和电阻器1012，被连接在N-沟道MOS晶体管1011的源极与地之间。

从图2与图10之间的比较看出，第四实施例仅是开关晶体管插入位置与第一实施例不同。因此，在每个单元延迟电路1中，CMOS反相器是由P-沟道MOS晶体管1002和N-沟道MOS晶体管1005组成，包括CMOS反相器的时钟控制的反相器由P-沟道MOS晶体管1002和1003以及N-沟道MOS晶体管1004和1005组成，在每个单元延迟电路2中，CMOS反相器由P-沟道MOS晶体管1008和N-沟道MOS晶体管1011组成，包括CMOS反相器的时钟控制的反相器由P-沟道MOS晶体管1008和1009以及N-沟道MOS晶体管1010和1011组成。

作为独立的电流限制装置，电阻器1001被插接在CMOS反相器的P-沟道MOS晶体管1002与高压电源线VDD之间，电阻器1006被插接在CMOS反相器的N-沟道MOS晶体管1005与地之间。类似地，电阻器1007被插接在CMOS反相器的P-沟道MOS晶体管1008与高压电源线VDD之间，电阻器1012被插接在CMOS反相器的N-沟道MOS晶体管1011和地之间。

因此，在第四实施例中，由于加上电阻器，有可能增加每个单元延迟电路的延迟时间，而抑制充电时间与放电时间之间的差量的增加。因此，在第四实施例中也能够得到类似于第一实施例所获得的优点。

参考图11，这里所表示的是说明根据本发明的同步延迟电路第五实施例延迟电路阵列的一部分的电路图。图11表示延迟电路阵列101的两个单元延迟电路1-1和1-2，以及延迟电路阵列102的两个单元延迟电路2-1和2-2。

在第五实施例中，每个单元延迟电路1-1和2-1由N-沟道MOS晶体管(不包括P-沟道MOS晶体管)所构成的时钟控制的反相器组成，而每个单元延迟电路1-2和2-2是由P-沟道MOS晶体管(不包括N-沟道MOS晶体管)所构成的时钟控制的反相器组成。

具体地说，单元延迟电路1-1包括：N-沟道MOS晶体管反相器1104，该晶体管具有与输入节点Nin11相连的栅极和与输出节点Nout11相连的漏极；开关N-沟道MOS晶体管1105，具有接收反相控制时钟CLKB的栅极，和与N-沟道MOS晶体管1104的源极相连的漏极；以及电阻器1106，被连接在N-沟道MOS晶体管1105的源极与地之间。单元延迟电路1-2包括：电阻器1101，其一端与高压电源线VDD相连；开关P-沟道MOS晶体管1102，具有接收控制时钟CLK的栅极，和与电阻器1101另一端相连的源极；以及反相器P-沟道MOS晶体管1103反相器，具有与输入节点Nin12相连的栅极，与输出节点Nout12相连的漏极，和与开关P-沟道MOS晶体管1102的漏极相连的源极。

单元延迟电路2-1包括：反相器N-沟道MOS晶体管1110，具有与输入节点Nin21相连的栅极和与输出节点Nout21相连的漏极；开关N-沟道MOS晶体管1111，具有接收控制时钟CLK的栅极，和与N-沟道MOS晶体管1110的源极相连的漏极；以及电阻器1112，被连接在N-沟道MOS晶体管1111的源极与地之间。单元延迟电路2-2包括：电阻器1107，其一端与高压电源线VDD相连接；开关P-沟道MOS晶体管1108，具有接收反相控制时钟CLKB的栅极，和与电阻器1107的另一端相连的源极；以及反相器P-沟道MOS晶体管1109，具有与输入节点Nin22相连的栅极，与输出节点Nout22相连的漏极，和与开关P-沟道MOS晶体管1108漏极相连的源极。

此外，由N-沟道MOS晶体管组成的单元延迟电路1-1的输出节点Nout11被连接至同一延迟电路阵列101中由P-沟道MOS晶体管组成的单元延迟电路1-2的输入节点Nin12，也被连接至延迟电路阵列102中单元延迟电路2-1的输入节点Nin21。由P-沟道MOS晶体管组成的单元延迟电路1-2的输出节点Nout12被连接至下一个单元延迟电路(图11未示)的输入节点，该单元延迟电路位置在同一延迟电路阵列101中，并且由N-沟道MOS晶体管所组成，也被连接至延迟电路阵列102中单元延迟电路2-2的输入节点Nin22。也就是说，每个延迟电路阵列101和102由交替地级联连接的多个N-沟道MOS晶体管形成的单元延迟电路(如单元延迟电路1-1和2-1和多个P-沟道MOS晶体管形成的单元延迟电路(如单元延迟电路1-2和2-2)所组成。在这种结构中，从延迟电路阵列的一个单元延迟电路向下一个单元延迟电路传播信号时，在上升沿或下降沿中，只能使用其中的一个。例如，在图11中，在从单元延迟电路1-1向单元延迟电路1-2传播信号中仅使用其下降沿，另一方面，在从单元延迟电路2-2向单元延迟电路2-1传播信号中仅使用其上升沿。利用这样的安排，延迟电路阵列所需要的电路元件数目可以被减少一半。

在第五实施例中，由于加上电阻器，有可能增加每个单元延迟电路的延迟时间，而抑制充电时间和放电时间之间差量的增加，在第五实施例中也能获得类似于第一实施例所得到的优点。

参考图12，所表示的是说明图11所示同步延迟电路第五实施例修改过的延迟电路阵列的一部分的电路图。在图12中，与图11中相应的组成部分被给予相同的参考标号，并为简单起见省略对它们的解释。

从图11和图12的比较可以看出，图12中所示的修改与图11中所示的同步延迟电路和第五实施例的不同之处仅在于：在每个单元延迟电路的NMOS或PMOS时钟控制的反相器中，倒相晶体管和与其相连的开关晶体管交换了位置。所以，能获得类似于第五实施例所得到的优点。

另外，类似于图8或9所示的实施例，这个第五实施例也能更换每个电阻器的位置。

参考图13，这里所示的电路图类似于图2，但仅说明根据本发明同步延迟电路的第六实施例中延迟电路阵列的一部分。

具体地说，在所示第六实施例中，延迟电路阵列101中的每个单元延迟电路1包括：由P-沟道MOS晶体管1201和N-沟道MOS晶体管1202组成的CMOS传输门，晶体管1201具有与高压电源线VDD相连的源极，和接收控制电压VP的栅极，晶体管1202具有与高压电源线VDD相连的漏极，接收控制电压VN的栅极，和与P-沟道MOS晶体管1201的漏极相连的源极；P-沟道MOS晶体管1203，它具有接收控制时钟CLK的栅极，和与P-沟道MOS晶体管1201的漏极相连的源极；P-沟道MOS晶体管1204，它具有与输入节点Nin1相连的栅极，与输出节点Nout1相连的漏极，和与P-沟道MOS晶体管1203的漏极相连的源极；N-沟道MOS晶体管1205，它具有与输入节点Nin1相连的栅极，与输出节点Nout1相连的漏极；P-沟道MOS晶体管1206，它具有接收反相控制时钟CLKB的栅极，和与P-沟道MOS晶体管1205源极相连的漏极；以及另一个由P-沟道MOS晶体管1207和N-沟道MOS晶体管1208组成的CMOS传输门，晶体管1207具有与N-沟道MOS晶体管1206的源极相连的源极，与地相连的漏极，和接收控制电压VP的栅极；晶体管1208具有与P-沟道MOS晶体管1207的源极相连的漏极，与地相连的源极，和接收控制电压VN的栅极。

在另一方面，延迟电路阵列102中的每个单元延迟电路2包括：由P-沟道MOS晶体管1209和N-沟道MOS晶体管1210组成的CMOS传输门，晶体管1209具有与高压电源线VDD相连的源极，和接收控制电压VP的栅极；晶体管1210具有与高压电源线VDD相连的漏极，接收控制电压VN的栅极，和与P-沟道MOS晶体管1209的漏极相连的源极；P-沟道MOS晶体管1211，它具有接收反相控制时钟CLKB的栅极，和与P-沟道MOS晶体管1209的漏极相连的源极；P-沟道MOS晶体管1212，它具有与输入节点Nin2相连的栅极，与输出节点Rout2相连的漏极，和与P-沟道MOS晶体管1211的漏极相连的源极；N-沟道MOS晶体管1213，它具有与输入节点Nin2相连的栅极，与输出节点Nout2相连的漏极；P-沟道MOS晶体管1214，它具有接收控制时钟CLK的栅极，和与P-沟道MOS晶体管1213的源极相连的漏极；以及另一个由P-沟道MOS晶体管1215和N-沟道MOS晶体管1216组成的CMOS传输门，晶体管1215具有与N-沟道MOS晶体管1214的源极相连的源极，与地相连的漏极，和接收控制电压VP的栅极，晶体管1216具有与P-沟道MOS晶体管1215的源极相连的漏极，与地相连的源极，和接收控制电压VN的栅极。

从图2和图13的比较可以看出，第六实施例与第一实施例的不同仅在于：在第一实施例的每个单元延迟电路中的每个电阻器被CMOS传输门所代替。在这个第六实施例中，通过对提供给CMOS传输门的P-沟道MOS晶体管1201、1207、1209和1215的控制电压VP，和提供给CMOS传输门的P-沟道MOS晶体管1202、1208、1210和1216的控制电压VN进行控制，每个CMOS传输门能具有可控的导通电阻，与半导体器件制造过程中的不可避免的变化因素无关。因此，CMOS传输门起单独的电流限制装置的作用，能得到与第一至第五实施例中的插入电阻器类似的效果。所以，有可能增加每一个单元延迟电路的延迟时间，而抑制充电时间和放电时间之间差量的增加。于是，能获得类似于第一实施例所得到的优点。

另外，在图8、9和10所示的每个实施例中，每个电阻器都能用CMOS传输门代替，如在这个第六实施例中那样。在这种情况下，可获得类似的优点。再有，在第五实施例中的每个电阻器可以用CMOS传输门代替，如在这个第六实施例中那样。

从上面可以看出，根据本发明，为获得所要求的延迟时间而需要的延迟电路阵列的面积能被减少，而使抖动的增加变至最小。这是由于在同步延迟电路中组成每个单元延迟电路的时钟控制的反相器的输出节点充电/放电电流通路中，串接加入例如电阻器这样的单独的电流限制装置，使每个单元延迟电路中的电流驱动能力被减少。

至此，本发明已被展露并参考具体实施例被描述。但是，应当指出，本发明决不局限于所说明的结构细节，而在所附权利要求的范围内是能够作出变形和改动的。

Claims

1.一种同步延迟电路，其特征在于，其中延迟电路阵列中的单元延迟电路由时钟控制的反相器组成，所述时钟控制的反相器具有串连插入在节点的充电/放电电流通路中的电流限制装置。

2.根据权利要求1所述的同步延迟电路，其特征在于，其中所述电流限制装置由电阻器构成。

3.根据权利要求1所述的同步延迟电路，其特征在于，其中所述电流限制装置由具有接收控制电压的栅极的CMOS传输门构成。

4.一种同步延迟电路，其特征在于，包括由多个级联连接的单元延迟电路组成的延迟电路阵列，所述多个中的每个单元延迟电路包括：接收输入信号的倒相晶体管、由控制信号控制开/关的开关晶体管和电流限制装置，它们被串接在用于所述单元延迟电路的输出节点充电和放电的电流通路中。

5.根据权利要求4所述的同步延迟电路，其特征在于，其中所述电流限制装置由电阻器构成。

6.根据权利要求4所述的同步延迟电路，其特征在于，其中所述电流限制装置由具有接收控制电压的栅极的CMOS传输门构成。

7.根据权利要求4所述的同步延迟电路，其特征在于，其中所述倒相晶体管由具有接收所述输入信号的栅极的P-沟道MOS晶体管形成，所述开关晶体管由具有接收所述输入信号的栅极的P-沟道MOS开关晶体管形成，其中所述电流限制装置，所述倒相晶体管的所述P-沟道MOS晶体管和所述P-沟道MOS开关晶体管被串接在高压电源线与所述单元延迟电路的所述输出节点之间。

8.根据权利要求7所述的同步延迟电路，其特征在于，其中所述电流限制装置由电阻器构成。

9.根据权利要求7所述的同步延迟电路，其特征在于，其中所述电流限制装置由具有接收控制电压的栅极的CMOS传输门形成。

10.根据权利要求4所述的同步延迟电路，其特征在于，其中所述倒相晶体管由具有接收所述输入信号的栅极的N-沟道MOS晶体管构成，所述开关晶体管由具有接收所述控制信号的栅极的N-沟道MOS开关晶体管构成，其中所述电流限制装置，所述倒相晶体管的所述N-沟道MOS晶体管和所述N-沟道MOS开关晶体管被串接在所述地与所述单元延迟电路的所述输出节点之间。

11.根据权利要求10所述的同步延迟电路，其特征在于，其中所述电流限制装置由电阻器构成。

12.根据权利要求10所述的同步延迟电路，其特征在于，其中所述电流限制装置由具有接收控制电压的栅极的CMOS传输门形成。

13.根据权利要求4中所述的同步延迟电路，其特征在于，其中所述多个级联连接的单元延迟电路是通过将多个每个都由P-沟道MOS晶体管而不包括N-沟道MOS晶体管所组成的第一时钟控制的反相器，和多个每个都由N-沟道MOS晶体管而不包括P-沟道MOS晶体管所组成的第二时钟控制的反相器，交替地级联连接起来组成的，其中，在每个所述第一时钟控制的反相器中组成反相器的P-沟道MOS晶体管、开关P-沟道MOS晶体管和第一电流限制装置被串接在高压电源线与所述第一时钟控制的反相器的输出节点之间，在每个所述第二时钟控制的反相器中组成反相器的N-沟道MOS晶体管、开关N-沟道MOS晶体管和第二电流限制装置被串接在地与所述第二时钟控制的反相器的输出节点之间。

14.根据权利要求13所述的同步延迟电路，其特征在于，其中所述电流限制装置由电阻器构成。

15.根据权利要求14所述的同步延迟电路，其特征在于，其中所述电流限制装置由具有接收控制电压的栅极的CMOS传输门构成。

16.一种同步延迟电路，包括由多个级联连接的单元延迟电路组成的第一延迟电路阵列，和由多个级联连接的单元延迟电路组成的第二延迟电路阵列，第二延迟电路阵列的构成使信号在其中的传播方向与在第一延迟电路阵列中的传播方向相反，所述第一延迟电路阵列中的所述多个级联的每个单元延迟电路的输出节点被连接至包括在所述第二延迟电路阵列中的、其位置与所述第一延迟电路阵列中的单元延迟电路的位置相同的相应单元延迟电路的输入节点，从所述第一延迟电路阵列的输入端和所述第二延迟电路阵列的输出端看来，每个所述单元延迟电路包括：输入被连接至所述单元延迟电路的所述输入节点的一反相器、由控制信号进行开/关控制的开关晶体管和电流限制装置，它们被串接在用于所述单元延迟电路的输出节点的充电和放电的电流通路中。

17.根据权利要求16所述的同步延迟电路，其特征在于，其中每个所述单元延迟电路包括一CMOS反相器，该反相器的输入被连接至所述单元延迟电路的所述输入节点，其中所述CMOS反相器的P-沟道MOS晶体管、由所述控制信号进行开/关控制的第一开关晶体管、以及第一电流限制装置，被串接在高压电压源线与所述单元延迟电路的所述输出节点之间，所述CMOS反相器的N-沟道MOS晶体管、由所述控制信号进行开/关控制的第二开关晶体管、以及第二电流限制装置，被串接在地线与所述单元延迟电路的所述输出节点之间。

18.根据权利要求17所述的同步延迟电路，其特征在于，其中所述第一开关晶体管是具有接收所述控制信号的栅极的一P-沟道MOS开关晶体管，所述第二开关晶体管是具有接收控制信号的反相信号的栅极的一N-沟道MOS开关晶体管。

19.根据权利要求18所述的同步延迟电路，其特征在于，其中每个所述第一和第二电流限制装置由电阻器构成。

20.根据权利要求18所述的同步延迟电路，其特征在于，其中每个所述第一和第二电流限制装置由具有接收控制电压的栅极的一CMOS传输门构成。