JP3568115B2 - 半導体集積回路装置および半導体集積回路装置内のレシーバ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の内部でのデータ等ディジタル情報の伝送に適用できるドライバ回路、レシーバ回路、およびディジタル信号の伝送技術に関する。
【０００２】
【従来の技術】
半導体集積回路装置で取り扱われる信号は、パルス波形のディジタル信号であり、その伝送は同一基板内に形成される金属配線等を介して行われる。金属配線は一般に微細に形成されるため、配線抵抗が大きく配線間のカップリング容量が大きくなる。配線抵抗および配線容量の増加はパルス応答の時定数を増加させ、配線に伝送されるパルス波形の鈍りを生ずる。パルスの鈍りは信号伝送のクロックを低下させ、あるいは信号伝送の信頼性を低下させる要因になる。このため、送信側からの信号を受信側に確実に伝送するためのドライバ回路およびレシーバ回路が用いられる。レシーバ回路で受信された信号は鈍ったパルス形状であり、また信号伝送の途中で隣接する金属配線等からのノイズが重畳されるため、レシーバ回路でパルス波形が整形される。ディジタル信号の伝送には、以下のような方式が用いられる。
【０００３】
図１４は、従来のディジタル信号伝送回路の一例を示した回路図である。送信側のドライバ回路１００は２段のインバータ１０１、１０２で構成され、入力信号を１段目のインバータ１０１の入力端１０３に印加する。２段目のインバータ１０２の出力はドライバ回路の出力端１０４であり、電源電圧（たとえば２．５Ｖ）と基準電圧（たとえば接地電位：０Ｖ）との間でフルスイングされた信号が出力される。出力された信号は、信号線１０５を伝搬しレシーバ回路１０６の入力端１０７に印加される。レシーバ回路１０６はＮＯＴ回路（インバータ）１０８とＮＡＮＤ回路１０９とで構成される。入力信号はＮＯＴ回路１０８で波形整形された後、ＮＡＮＤ回路１０９に入力される。ＮＡＮＤ回路１０９の他方入力にはクロック信号である動作信号（ＡＣＴ）が入力される。ＮＡＮＤ回路１０９の出力がレシーバ回路１０６の出力として出力端１１０に出力される。
【０００４】
図１５は図１４の回路の主要部の電圧波形をシミュレートして示した図である。（ａ）は入力端１０３に入力される信号波形である。（ｂ）は信号線１０５を伝送した後のＮＯＴ回路１０８に入力前の波形である。この波形には鈍りが見られる。（ｃ）はＮＯＴ回路１０８の出力波形であり、鈍った入力波形（ｂ）に波形整形が施されている。（ｄ）はＡＣＴ信号であり、（ｅ）は出力端１１０の電圧波形である。ＡＣＴ信号はクロックとして作用する。なお、シミュレートの条件は、信号線１０５のライン長を９ｍｍ、配線負荷容量を２．１ｐＦ（このうち信号線に接続される負荷の容量を５００ｆＦと仮定している）、配線抵抗を３６０Ωと仮定した。
【０００５】
図１６はディジタル信号伝送回路の他の従来例を示した回路図である。ドライバ回路１２０は、信号線１２１にプリチャージされた電荷を放電するｎ型ＭＩＳＦＥＴ（ｎ−ｔｙｐｅ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：以下ｎ型ＭＩＳＦＥＴをＮＦＥＴという）１２２であり、入力信号はＮＦＥＴ１２２のゲートである入力端１２３に印加される。レシーバ回路１２４には、ゲートにリファレンス電圧Ｖｒｅｆが印加されるＮＦＥＴ１２５が設けられ、ＮＦＥＴ１２５のドレイン側にはプリチャージ用のｐ型ＭＩＳＦＥＴ（以下ｐ型ＭＩＳＦＥＴをＰＦＥＴという）１２６が接続される。ＰＦＥＴ１２６のゲートには動作信号ＡＣＴが印加され、ＡＣＴがＬｏｗレベルのときにＰＦＥＴ１２６がＯＮしてセンスライン１２８（ＮＦＥＴ１２５のドレイン側）が電源電位Ｖｄｄ（たとえば２．５Ｖ）に接続される。このとき、ＮＦＥＴ１２５のソース側（信号線１２１）はＶｒｅｆ−閾値電圧の値になるまでチャージされる。ＰＦＥＴ１２７はＡＣＴがＬｏｗレベルにある間にセンスライン１２８がＨｉｇｈの時のノイズ耐性を上げるためのプルアップ作用を持つＦＥＴである。 ＰＦＥＴ１２７のサイズはＰＦＥＴ１２６に比べて非常に小さい。
【０００６】
図１７は図１６の回路の動作波形をシミュレートして示した図ある。（ａ）は入力端１２３の入力信号電圧を、（ｂ）はＡＣＴ信号を、（ｃ）は出力端１３０の出力信号を示し、ライン（ｄ）はセンスライン１２８の電位変化を、ライン（ｅ）は信号線１２１の電位変化を示す。ＡＣＴがＬｏｗレベルにあり、信号線１２１がプリチャージされている状態（図中ｔ＜ｔ１）で、レシーバ回路１２４を読み出し可能状態にするためＡＣＴをＨｉｇｈレベルに変える（ｔ＝ｔ１）。このとき入力端１２３に入力信号を入力する。入力としてＨｉｇｈレベルが印加されると（同図（ａ））、ＮＦＥＴ１２２がＯＮし、信号線１２１の電位が低下する（同図（ｅ））。この電位低下はＮＦＥＴ１２５のソースに伝わり、ソース電位がＶｒｅｆと閾値電圧で決まる電位以下になったときＮＦＥＴ１２５がＯＮして、センスライン１２８のチャージが急激にソース側にトランスファされる。そしてセンスライン１２８がＬｏｗレベルになってインバータ１２９を介して接続される出力端１３０にはＨｉｇｈレベルが出力されることになる。なおこのとき、ＰＦＥＴ１２７は常時ＯＮであるためＰＦＥＴ１２７にＯＮ電流が流れるが、ＰＦＥＴ１２７のサイズは小さく、ＮＦＥＴ１２２がＯＮしている間はこのＯＮ電流はＮＦＥＴ１２２によって引き抜かれるため、センスライン１２８はＬｏｗレベルにキープされる。
【０００７】
以上のような方法でディジタル信号の伝送が信号線を介してドライバ回路からレシーバ回路に行われることになる。
【０００８】
【発明が解決しようとする課題】
しかしながら、近年の半導体集積回路装置の高集積化と高機能化に伴い、単一の半導体基板（チップ）内に集積化される素子数が増大し、チップ内に形成される配線（信号線）の長さも長大になる傾向にある。たとえばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の場合には、そのアドレス信号線等の配線長は数ｍｍ〜十数ｍｍに及ぶ。よって、信号線に付随する寄生容量（浮遊容量）が増加し、また、配線抵抗が増加する。配線に付随する寄生容量および配線抵抗は、配線を伝送するパルス形状の鈍りを生じ、このため信号の伝送遅延を生じる。また、寄生容量あるいは配線抵抗に起因する配線の電力消費を増大する。
【０００９】
図１４に示す従来の伝送回路を用いた場合、ドライバ回路１００の出力１０４は、電源電圧の２．５Ｖと基準電圧の０Ｖで駆動され、その振幅値は約２．５Ｖと大きい。このため配線長が長いアドレス信号線等では配線容量による充放電電流が大きくなる。たとえば入力信号を１２５ＭＨｚ、レシーバ回路１０６の動作周波数を２５０ＭＨｚと仮定し、前記シミュレーションの条件で求めた平均消費電流波形のシミュレーション結果は、図１８に示すように約１ｍＡとなる。アドレス、バンク、コマンドの各ラインの総計を２０本と仮定すると、これだけで２０ｍＡを消費することになる。放熱装置の付加設計等を考慮すれば消費電流の改善を要し、モバイル環境等での使用等を考慮すれば、さらに改善を図る要求が強い。
【００１０】
なお、低電圧振幅でのドライブを差動アンプで実現することも考え得るが、信号線とともに共通線（コモン線）が必要になり、バス幅が２倍になる不利益がある。ＤＲＡＭ等特に高集積化が要求される製品への適用は配線配置面積の増加の観点から容認できない。
【００１１】
また、図１６の従来の伝送回路を用いた場合には、信号線１２１をプリチャージするＰＦＥＴ１２６がレシーバ側にあるため、ＰＦＥＴ１２６のサイズを大きくできないという問題がある。たとえばＤＲＡＭの場合には内部アドレス線のレシーバ回路はメモリアレイの近傍に設けられる。メモリアレイ近傍は最も高集積化が要求される領域であり、プリチャージ用のＰＦＥＴ１２６をむやみに大きくすることは素子配置設計上許容できない。このため、ＰＦＥＴ１２６のＯＮ電流を大きくできず、プリチャージに時間を要するという問題が派生する。プリチャージ時間の増加は動作周波数の向上抑制として作用し、あるいは動作周波数に対するマージンの低下に関わる。
【００１２】
また、図１６の伝送回路の場合には、入力信号を検出した後、次の入力信号の値に関わらず、入力１２３を一旦Ｌｏｗレベルにリセットして信号線１２１をプリチャージしなければ次の信号を正確に読み取れない。仮にＨｉｇｈレベルの入力信号の後にＬｏｗレベルの入力信号が入力されたときにプリチャージが行われていなければ、ＬｏｗレベルをＨｉｇｈレベルと誤認識することになる。このため、たとえばＤＲＡＭのリフレッシュ動作のように連続してＨｉｇｈレベルが入力されるような場合でも、毎サイクルごとにプリチャージ動作が行われ、無駄なプリチャー動作が繰り返されることになる。この結果、プリチャージにより消費される電力が無駄になる。また、この方式の伝送回路では、サイクル毎のリセットが必要であるから入力信号やプリチャージのパルスを生成するタイミング制御回路も必要になり、このような制御回路の消費電力も増加することになる。
【００１３】
さらに、図１６の伝送回路の場合には、読み取り可能な動作状態では、プリチャージ用のＰＦＥＴ１２６がＯＦＦ状態であり、このとき信号線１２１はＨｉ−Ｚ状態（高インピーダンス状態）に近くなる。つまり、ＰＦＥＴ１２７はＯＮ状態であるが電流供給能力が小さい為、信号線１２１をドライブするに十分なものではない。このような状態のとき、たとえば隣接する信号ライン等の電位変化によるノイズを受けやすく、このようなノイズによって誤動作する可能性がある。
【００１４】
本発明の目的は、ディジタル信号伝送回路の消費電力を低減することにある。
【００１５】
本発明の他の目的は、ディジタル信号伝送回路の動作速度を向上することにある。
【００１６】
本発明のさらに他の目的は、ディジタル信号伝送回路のノイズ耐性を向上することにある。
【００１７】
また、本発明のさらに他の目的は、ディジタル信号伝送回路の性能を向上し、半導体集積回路装置の信頼性および性能向上を図ることにある。
【００１８】
【課題を解決するための手段】
本願の発明の概略を説明すれば、以下の通りである。
【００１９】
本発明のドライバ回路（２０，５０）は、第１型の第１トランジスタ（２１）および第２型の第２トランジスタ（２３）を含むインバータと、前記第１トランジスタ（２１）および第２トランジスタ（２３）の間に設けられ、回路を駆動する第１電位（Ｖｄｄ）より低い第２電位（Ｖｒｅｆ）がその制御入力端子に印加される第２型の第３トランジスタ（２２）とを含む。
【００２０】
このようなドライバ回路によれば、入力信号をインバータで駆動しつつも、第３トランジスタ（２２）のゲートに印加される第２電位（Ｖｒｅｆ）によって、出力電圧を制限することができる。信号線に印加される信号波形の振幅が小さくなるため、信号線で消費される充放電電流を小さくし、消費電力の低減を図ることができる。
【００２１】
また、このようなドライバ回路によれば、第１トランジスタ（２１）および第３トランジスタ（２２）を介して信号線（３０）をチャージする電流を送れる。このため、チャージトランスファ方式を採用した場合にレシーバ回路にプリチャージ用のＦＥＴを設ける必要がない。この結果、従来プリチャージに要していた電流を削減できる。なお、信号線（３０）に印加する電圧は、第３トランジスタ（２２）のゲートに印加される第２電位（Ｖｒｅｆ）によって第１電圧（Ｖｄｄ）より低く調整できる。この結果、信号線（３０）のチャージアップ電圧を低下する事による消費電流（消費電力）の削減も図れる。
【００２２】
ここで、前記第３トランジスタ（２２）の閾値電圧は、前記第１または第２トランジスタ（２１，２３）の閾値電圧より低くすることができる。
【００２３】
また、前記第３トランジスタ（２２）に並列接続される第４トランジスタ（２４）をさらに設けることができる。第４トランジスタのゲートには、第１トランジスタ（２１）をＯＮ状態にする信号がインバータの入力（ＤＩＮ）に印加されたときに、入力信号またはドライバ回路のクロック周期より短い期間だけＯＮする信号が印加できる。これによりドライバ回路からの出力信号の立ち上がりを早くすることができる。
【００２４】
本発明のレシーバ回路（４０）は、一方の端子に回路を駆動する第１電位（Ｖｄｄ）が印加され、制御入力端子にクロック信号（ＡＣＴ）が印加される相補的に構成された第１型の第５トランジスタ（４１）および第２型の第６トランジスタ（４２）と、前記第５および第６トランジスタ（４１，４２）の他方の端子にその一方の端子が接続され、他方の端子が基準電位（ＧＮＤ：接地電位）に接続され、その制御入力端子に前記第１電位（Ｖｄｄ）より低い電圧の入力信号（ＲＩＮ）が印加される第２型の第７トランジスタ（４３）と、前記第５、第６および第７トランジスタ（４１，４２，４３）により構成されるダイナミックＮＡＮＤ回路の出力を反転出力するインバータ（４５）と、を含む。
【００２５】
このようなレシーバ回路によれば、レベルコンバータとして機能するダイナミックＮＡＮＤ回路で小信号パルスを受信し、コンバートされたレベル（ＮＡＮＤ回路の出力）を後段のインバータ回路でドライブできる。このため、駆動電圧レベルで小振幅の信号を感度よく検出できる。
【００２６】
ここで、前記第７トランジスタ（４３）の閾値電圧は、前記第５トランジスタ（４１）の閾値電圧より低くすることができる。このように低閾値電圧の第７トランジスタ（４３）を用い、これのゲートに信号を入力することにより低振幅の小信号に対応できる。また、第７トランジスタ（４３）のソースを基準電位（接地電位）に接続することによりエバリュエート（ＡＣＴ＝Ｈｉｇｈ）時の第７トランジスタ（４３）の基板バイアス効果の発生を抑制できる。基板バイアス効果が生じたときＦＥＴの閾値電圧が上昇してＯＮするタイミングが遅れる不具合が生じるが、本発明では基板バイアス効果を抑制しているのでＯＮタイミングの遅れは生じず、レシーバ回路（４０）の応答を早くできる。
【００２７】
また、第６トランジスタ（４２）を低閾値電圧のトランジスタとすることができる。これによりダイナミックＮＡＮＤの出力がＬｏｗレベル時の電圧を基準電位に近づけ、レシーバ感度の低下を防止できる。
【００２８】
すなわち、本レシーバ回路（４０）により、波形整形の手間を省き、信号（ＲＩＮ）の受信と同時に低振幅入力信号のレベルシフトを１段で行うことができる。さらに、信号線（３０）がアドレス線のように多数本存在する時には、各レシーバの動作を揃えることにより各アドレス信号のスキューの差をレシーブと同時に揃えることができる。これにより、同期式回路やパイプライン動作に適した低消費電力の信号伝送回路を実現できる。
【００２９】
本発明の他のレシーバ回路（６０）は、一方の端子が信号線（３０）に接続され、制御入力端子が第２電圧（Ｖｒｅｆ）に接続され、他方の端子が出力段に接続され、信号線（３０）の電位変化を一方の端子および他方の端子間のチャージトランスファにより検出するための第８トランジスタ（６２）と、信号線（３０）と第８トランジスタ（６２）との間に設けられ、信号線（３０）の電位変化を検出しない間、信号線（３０）と第８トランジスタ（６２）とを分離する第９トランジスタ（６１）と、を含む。
【００３０】
このようなレシーバ回路（６０）によれば、第９トランジスタ（６１）をセレクタとして作用させ、信号線（３０）とレシーバ回路とを分離することができる。これにより、ドライバ回路側からの信号線（３０）のチャージ動作が許容できるようになる。これにより、レシーバ回路（６０）側にプリチャージ用のＦＥＴを配置する必要がなく、レシーバ回路の素子配置面積を少なくすることができる。素子配置面積の減少は、設計自由度の向上に寄与する。また、今までのプリチャージ回路のサイズを小さくすることができ、この分のセンスラインにかかる負荷容量を低減して検出感度を向上できる。
【００３１】
なお、第９トランジスタ（６１）の閾値電圧は、第８トランジスタ（６２）の閾値電圧より低くできる。これにより、センス時の応答性を上げることができる。また、レシーバ回路の出力段には、ラッチ回路を設けることができる。これによりレシーバの出力を受け取る後段回路のタイミング設計が容易になる。
【００３２】
また、前記したドライバ回路（２０、５０）およびレシーバ回路（４０，６０）を用いて半導体集積回路装置を構成できる。レシーバ回路（６０）を適用した半導体集積回路装置によれば、毎サイクルの入力信号（ＤＩＮ）のリセットの必要がない。これによりＤＲＡＭのリフレッシュ時のように入力信号に変化のないときに信号線電圧を変化させる必要がなく、従来のプリチャージ操作に係る電力を節減できる。また、入力信号のパルス発生回路が必要なく、この分の消費電力を節約できる。また、動作信号（ＡＣＴ）と入力（ＤＩＮ）とのタイミング制御マージンが増加する。さらに、信号線が何れの電位からも切り離されるＨｉ−Ｚ状態の期間をなくすことができ、ノイズ耐性を向上でき、安定な回路動作を実現できる。
【００３３】
なお、ドライバ回路（２０，５０）、レシーバ回路（４０，６０）および信号線（３０）は、同一の半導体または絶縁体基板内に形成され、複数の信号線（３０）が互いに離間して並行に形成されていてもよい。本発明の半導体集積回路装置では、ノイズ耐性に優れるので、このような配線が複数並行に形成されるような高集積化された半導体集積回路装置の適用して特に効果が大きい。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本実施の形態の記載内容に限定して解釈すべきではない。なお、実施の形態の全体を通して同じ要素には同じ番号を付するものとする。
【００３５】
（実施の形態１）
図１は、本発明の一実施の形態であるＤＲＡＭの概要を示すブロック図である。なお、本実施の形態ではＤＲＡＭについて説明するが、本発明はこれに限られず、信号線で接続されたドライバ回路およびレシーバ回路が含まれる任意の半導体集積回路装置に適用できる。
【００３６】
図１に示すＤＲＡＭには、多数のメモリセルがマトリックス状に配置されたメモリアレイ１を有し、メモリアレイ１の周辺（直接周辺回路部）には、ワード線ドライバ／ロウデコーダ回路２、ビット線ドライバ／センスアンプ回路３、カラムデコーダ回路４が配置されている。また、メモリアレイ１とその周辺に配置される各回路から離間した制御部（間接周辺回路部）には、アドレスコントローラ５、コマンドコントローラ６が配置される。アドレスコントローラ５、コマンドコントローラ６へのアドレスおよびコマンドの入力は、入力レシーバ（端子）７を介して外部から行われる。
【００３７】
アドレスコントローラ５、コマンドコントローラ６からのアドレスデータおよびコマンドデータは、バスドライバ８に入力され、バスライン９を介してバスレシーバ１０に伝送される。バスドライバ８は間接周辺回路領域（制御部）に配置される。バスレシーバ１０は直接周辺回路に配置される。
【００３８】
回路２のロウデコーダ、回路３のカラムデコーダにはバスレシーバ１０からのアドレス情報が入力される。このアドレス情報によりメモリアレイ内の所定のアドレスに位置するメモリセルが特定される。また、バスレシーバ１０からの制御情報により各デコーダが制御される。
【００３９】
なお、読み出し、書き込みのデータは図示しないデータ線を介して外部に入出力される。あるいは、データ線をタイムシェアリングによりアドレス線と共用してもよい。この場合、データは前記バスラインを介して書き込み、読み出しされる。また、本ＤＲＡＭはクロック回路１１および参照電位（Ｖｒｅｆ）発生回路１２を有する。クロック回路１１の出力は後に説明するＡＣＴ信号として用いられる。また、参照電位Ｖｒｅｆの機能は後に説明する。
【００４０】
図２は、バスドライバ８、バスライン９およびバスレシーバ１０の１チャネル分を構成するドライバ回路２０、信号線３０およびレシーバ回路４０の一例を示した回路図である。ドライバ回路２０とレシーバ回路４０は信号線３０を介して接続される。信号線３０は、たとえば半導体基板内に形成された金属配線を例示できる。
【００４１】
ドライバ回路２０は、ＰＦＥＴ２１、低閾値電圧のＮＦＥＴ２２、ＮＦＥＴ２３、ＮＦＥＴ２４、複数段のＮＯＴゲート２５、ＮＯＲゲート２６、クランプ回路２７を有する。ＰＦＥＴ２１のドレインは電源電位Ｖｄｄ（たとえば２．５Ｖ）に接続され、ソースはＮＦＥＴ２２のドレインに接続される。ＮＦＥＴ２２のソースはＮＦＥＴ２３のドレインに接続され、ＮＦＥＴ２３のソースは基準電位（たとえば接地＝０Ｖ）に接続される。ドライバ回路２０の入力ＤＩＮバーは、ＰＦＥＴ２１およびＮＦＥＴ２３のゲートに印加される。ＮＦＥＴ２２とＮＦＥＴ２３との接続部がドライバ回路２０の出力ＤＯＵＴとなる。つまり、ドライバ回路２０は、低閾値電圧のＮＦＥＴ２２がＰＦＥＴ２１側に配置されたインバータ構成を有する。
【００４２】
ドライバ回路２０の動作は以下の通りである。入力ＤＩＮバーにＨｉｇｈレベルが入力されると、ＰＦＥＴ２１がＯＦＦ状態になり、ＮＦＥＴ２３はＯＮ状態になって、出力ＤＯＵＴにはＬｏｗレベルの電圧が出力される。一方、入力ＤＩＮバーにＬｏｗレベルが入力されると、ＰＦＥＴ２１がＯＮ状態になり、ＮＦＥＴ２３はＯＦＦ状態になる。このとき、出力ＤＯＵＴの電圧は、ＮＦＥＴ２２の状態により相違する。図示するように、ＮＦＥＴ２２のゲートには参照電位Ｖｒｅｆが入力される。ＮＦＥＴ２２のゲート−ソース間の電圧Ｖｇｓが閾値電圧Ｖｔを超えるようにＶｒｅｆがに印加されているとき、ＮＦＥＴ２２はＯＮ状態になる。今、ＤＯＵＴの電圧がＶｒｅｆより十分に低ければＮＦＥＴ２２はＯＮ状態であり、ＤＯＵＴの電圧はＯＮ状態にあるＰＦＥＴ２１からのＶｄｄでドライブされて上昇する。しかし、ＤＯＵＴの電圧が上昇してＶｒｅｆ−Ｖｔまで上昇するとＮＦＥＴ２２はＯＦＦ状態になり、それ以上の電圧上昇はしなくなる。つまり、このようなインバータ構成の回路では、Ｖｒｅｆによって出力ＤＯＵＴの振幅を制御できる。Ｖｒｅｆとして電源電位よりも低い電位を設定することにより、従来電源電位と接地電位との電位差でフルスイングしていたドライバ回路に比較して小さな振幅値で制限されたパルス信号を生成できる。これにより、信号線での電力消費を低減し、半導体集積回路装置の消費電力を低減できる。
【００４３】
なお、ＮＦＥＴ２２には、ＮＦＥＴ２４を並列に接続できる。ＮＦＥＴ２４のゲートには、ＤＩＮバーと複数段のＮＯＴゲート（インバータ）２５により遅延されたＤＩＮバーとを入力とするＮＯＲゲート２６の出力を入力する。ＮＯＲゲート２６の出力は、複数段のＮＯＴゲート２５により遅延された時間に相当するＤＩＮバーの立下り（ＤＩＮの立ち上がり）時の短期間だけＨｉｇｈレベルが出力され、このＨｉｇｈレベルがゲートに印加されている短期間だけＮＦＥＴ２４がＯＮ状態になる。これにより、ＤＩＮにＨｉｇｈレベルが入力されたときのＤＯＵＴの立ち上がりを早めることができる。
【００４４】
また、出力ＤＯＵＴには、接地電位との間に、ゲート−ドレイン間がショートされた低閾値電圧のＮＦＥＴを複数段接続できる。複数段のＭＩＳＦＥＴによりその閾値電圧の和を超える電圧を出力しないようにＤＯＵＴをクランプできる。ここのクランプ回路２７により、たとえば信号線３０にノイズが重畳されて予期せぬ高電圧がＤＯＵＴに印加されることを防止することができる。
【００４５】
次にレシーバ回路４０について説明する。レシーバ回路４０は、ＰＦＥＴ４１、低閾値電圧のＮＦＥＴ４２，４３、ＰＦＥＴ４４およびインバータ４５を有する。ＰＦＥＴ４１のドレインは電源電位Ｖｄｄに接続され、ソースはＮＦＥＴ４２のドレインに接続される。ＮＦＥＴ４２のソースはＮＦＥＴ４３のドレインに接続され、ＮＦＥＴ４３のソースは基準電位（たとえば接地電位）に接続される。レシーバ回路４０の入力ＲＩＮは、低閾値電圧のＮＦＥＴ４３のゲートに印加され、動作信号ＡＣＴがＰＦＥＴ４１およびＮＦＥＴ４２のゲートに印加される。すなわち、ＰＦＥＴ４１〜４３により、ＰＦＥＴ４１のソースとＮＦＥＴ４２のドレインとに接続される配線４６の電位が出力となるダイナミックＮＡＮＤ回路を構成する。特に、本実施の形態のレシーバ回路４０では、入力に小振幅のパルス信号が入力されても十分な感度を持つようにＮＦＥＴ４２，４３に閾値電圧が低いＦＥＴを適用している。また、配線４６の電位（ダイナミックＮＡＮＤ回路の出力）を入力とするインバータ４５を配置し、インバータ４５の出力がゲートに入力されるＰＦＥＴ４４をダイナミックＮＡＮＤ回路の出力と電源電圧との間に配置している。インバータ４５とＰＦＥＴ４４は、ハーフラッチとしてインバータ４５の入力信号がＨｉｇｈレベル時のラッチ動作を行わせ、出力ＲＯＵＴのノイズ耐性を高める。また、次段のドライブ能力の向上に用いる。
【００４６】
図３はレシーバ回路４０の各部の電圧波形をシミュレートして示した図である。縦軸は電圧であり横軸は時間である。ラインＡはＲＩＮに入力される信号波形であり、破線で示すラインＢはＡＣＴ信号の入力波形である。なお、比較のため従来技術のフルスイングインバータによる入力波形をラインＣに示す。前記の通りラインＡのピーク値はラインＣのピーク値より低く制限されている。図示するタイミングでＲＩＮとＡＣＴが入力されたときのダイナミックＮＡＮＤの出力（配線４６の電圧）波形をラインＤに示し、ＲＯＵＴの信号波形をラインＥに示す。入力ＲＩＮ（ラインＡ）がＨｉｇｈレベル（約０．９Ｖ）にあるとき、ＨｉｇｈレベルのＡＣＴが入力されると、ダイナミックＮＡＮＤの出力がＨｉｇｈからＬｏｗに変化し、出力ＲＯＵＴがＬｏｗからＨｉｇｈに変化する。この過程を図４を用いてさらに詳細に説明する。
【００４７】
図４はＨｉｇｈレベルのＡＣＴ信号が入力されている状態で、ラインＦに示すようなガウス関数状のＲＩＮ信号が入力された時の各部の電圧をシミュレートして示した図である。縦軸は電圧であり、横軸は時間である。ラインＧはＮＦＥＴ４３とＮＦＥＴ４２との接続部（配線４７）の電圧変化を示し、ラインＨはダイナミックＮＡＮＤの出力（配線４６の電圧）を示す。ラインＩはＲＯＵＴの電圧変化を示す。また、ラインＪはＮＦＥＴ４３の閾値電圧Ｖｔの変動を示し、ラインＫはＮＦＥＴ４２の閾値電圧Ｖｔの変動を示す。
【００４８】
ＨｉｇｈレベルのＡＣＴ信号が入力されている状態で図示するようにＲＩＮ（ラインＦ）が時間に従って増加すると、ＮＦＥＴ４３のゲート電圧が上昇し、時刻ｔ１の頃からＮＦＥＴ４３がＯＮしはじめる。これに伴って、ＮＦＥＴ４３とＮＦＥＴ４２の接続部（配線４７）の電位（ラインＧ）が下がり始め、これに引きずられるように配線４６の電位（ラインＨ）も下降し始める。この時点では十分なゲート−ソース間電圧がとれていないためＮＦＥＴ４２はＯＮ状態にはなっていない。そして、時刻ｔ２に至って配線４７の電位がＬｏｗレベルに至り、ＮＦＥＴ４２のゲート−ソース間には十分な電圧が印加されてＮＦＥＴ４２が完全にＯＮする。よって、配線４６は接地電位にドライブされ、同時にインバータ４５の出力（ラインＩ）がＨｉｇｈレベルに反転してＰＦＥＴ４４がＯＦＦされる。配線４６の電位がＬｏｗレベルで安定化されると共にＲＯＵＴがＨｉｇｈレベルで安定化する。
【００４９】
この間のＮＦＥＴ４３の閾値電圧の変化はラインＪに示す通り約４７ｍＶであり、一方ＮＦＥＴ４２の閾値電圧の変化はラインＫに示す通り約２８７ｍＶである。これは、ＮＦＥＴ４２のゲートに低振幅信号を入力するよりも、ＮＦＥＴ４３のゲートに入力する方が高い感度で信号を検知できることを意味する。一般的なダイナミックロジック回路では、低閾値のＦＥＴを用いず通常の閾値電圧を有するＦＥＴを用いて、ＮＦＥＴ４３とＮＦＥＴ４２に相当するＦＥＴのゲートへの接続を逆にし、ＡＣＴをＮＦＥＴ４３に相当するＦＥＴに、ＲＩＮ（ただし０−Ｖｄｄの振幅を持つ）をダイナミックロジックの出力側に相当する部分に入力する。一般的なダイナミックロジック回路におけるＮＦＥＴ４２に相当するＦＥＴのゲートに信号入力を印加することも考えられるが、本願発明は、そのような構成のダイナミックロジック回路よりも高い感度が得られることがわかる。
【００５０】
図５は、本実施の形態のレシーバ回路の感度を図１４に示す従来のレシーバ回路と比較して示したグラフである。（ａ）は従来のレシーバ回路の入力信号（ラインＬ）に対する出力応答（ラインＭ）を示し、入力電圧が１．２６Ｖになって出力がＨｉｇｈレベルに変化することがわかる。一方（ｂ）は本実施の形態のレシーバ回路の応答を示し、入力（ラインＦ）の電圧が０．５４Ｖに達して出力（ラインＩ）がＨｉｇｈレベルに変化する。すなわち、本実施の形態のレシーバ回路では、従来のＣＭＯＳロジック回路のレシーバに比較して約０．７Ｖ低い電圧で応答することがわかる。
【００５１】
上記したドライバ回路とレシーバ回路の総合的な動作を図６を用いて説明する。図６は、前記したドライバ回路、レシーバ回路の主要部の電圧波形を示した図である。（ａ）はドライバ回路の入力ＤＩＮバーに加えられる反転入力（ＤＩＮ）の信号波形を、（ｂ）はレシーバ回路の入力ＲＩＮに加えられる信号波形を、（ｃ）はレシーバ回路のＡＣＴ端子に加えられる動作信号を、（ｄ）はレシーバ回路の出力ＲＯＵＴに出力される信号波形を示す。（ｂ）に示す波形はドライバ回路の出力波形に相当し、ＤＩＮへの入力信号（振幅値が約２．５Ｖ）に対して約０．９Ｖの振幅値に制限されている。この振幅値は、前記の通りＶｒｅｆで調整できるものである。そして、レシーバ回路の出力ＲＯＵＴは、ＲＩＮとＡＣＴ信号のＮＡＮＤ・ＮＯＴつまりＡＮＤ論理で出力されている。ＡＣＴ信号がＨｉｇｈレベルにあるときのＲＯＵＴのレベルを読み取ることにより、入力ＤＩＮの信号が伝送される。また、ＲＯＵＴはＣＭＯＳロジックのレベル（電源電圧：約２．５Ｖ）で出力されている。
【００５２】
本実施の形態のドライバおよびレシーバ回路を用いれば、前記の通り十分な感度と安定性を従来どおり維持しつつ、消費電力を節約できる。図７は、前記本実施の形態の回路による平均消費電流波形のシミュレーション結果を示す図である。ラインＮにその結果を示す。比較例として従来技術（図１４の回路）の場合をラインＰに示す。図示するように、従来技術においては約１ｍＡの電流が消費されていたが、本実施の形態では、振幅電圧を約０．９Ｖに制限したので、消費電流が約０．５７ｍＡに低減されている。すなわち、平均消費電流を１ラインあたり約４０％低減できる。２０本の信号線が存在すると仮定すると、従来技術においては約２０ｍＡ必要であったのが、本実施の形態によれば約１１．４ｍＡに低減できる。
【００５３】
また、ＮＦＥＴ２４、複数段のＮＯＴゲート２５およびＮＯＲゲート２６からなるヘルプ回路を設けたので、ＤＩＮ（ＤＩＮバーの反転信号）が入力されたときに素早くＤＯＵＴを立ち上げることができる。なお、信号線３０が低振幅化されたため、スルーレートを低下することが可能になる。従来技術の３．７６Ｖ／ｎｓのスルーレートを１．４１Ｖ／ｎｓまで低下（−６２％）させることができる。スルーレートの低減は電源の過渡電流（電流ノイズ）を小さくすることができ、次に説明するピーク電流値を抑制する効果がある。
【００５４】
また、信号の振幅を従来技術に比較して小さくしており、前記したスルーレートを低下しているので、ピーク電流値が１５．５ｍＡ（従来）から８．５ｍＡ（本実施の形態）に約４５％低減している。このため、電流ノイズが低減され、半導体集積回路装置の動作信頼性を向上できる。
【００５５】
また、低信号振幅で動作させるため、レシーバのＡＣＴ信号を最大０．２５ｎｓ前倒しすることが可能になる。この前倒し期間は２５０ＭＨｚ動作周期の６％に相当し、半導体集積回路装置の動作マージンの向上に寄与できる。
【００５６】
また、一旦ダイナミックロジック構成のレシーバーで入力信号ＲＩＮのＨｉｇｈレベルを検出すると、入力に重畳されるノイズに反応し難いという効果もある。
【００５７】
（実施の形態２）
本実施の形態の半導体集積回路装置（たとえばＤＲＡＭ）は、実施の形態１と同様であるから、その説明は省略する。
【００５８】
図８は、本実施の形態のドライバ回路５０、信号線３０、レシーバ回路６０を示した回路図である。ドライバ回路５０は、実施の形態１のドライバ回路２０と基本的には同じ構成を持つ。つまり、実施の形態１のＰＦＥＴ２１〜２３と同様のＦＥＴからなるインバータ構成を有し、実施の形態１（図２の中のドライバ回路２０）と同様にＶｒｅｆで制限された電圧でＤＯＵＴを出力する。ドライバ回路５０の入力には入力信号ＤＩＮが入力される。
【００５９】
ドライバ回路５０の動作を説明する。ＤＩＮがＬｏｗレベルにあるとき、ＰＦＥＴ２１はＯＮ状態にあり、ＮＦＥＴ２３はＯＦＦ状態にある。実施の形態１で説明した通り、この状態においては、ＤＯＵＴはＶｒｅｆで制限される電圧が出力され、信号線３０の電位はＤＯＵＴの出力電圧でドライブされる。一方、ＤＩＮがＨｉｇｈレベルにあるとき、ＰＦＥＴ２１はＯＦＦ状態にあり、ＮＦＥＴ２３はＯＮ状態にある。従って、ＤＯＵＴは電源電位Ｖｄｄから遮断され、接地電位でドライブされる。このように信号線３０は、常に何れかの電位でドライブされており、高インピーダンスのＨｉ−Ｚ状態になることがない。このため、信号線はたとえば隣接する信号線の電位変動に起因する電位変動に強く、ノイズ耐性に優れた回路を構成できる。また、ドライバ回路５０は間接周辺回路領域に配置されるため素子配置面積にある程度の余裕が許容され、信号線３０の素早いチャージングに必要な十分大きなＯＮ電流を確保できる程度の大きさのＭＩＳＦＥＴ（ＰＦＥＴ２１，ＮＦＥＴ２２）でドライバ回路を構成できる。このため、信号線のチャージング時間を短縮して、動作速度の向上あるいは動作マージンの確保に寄与できる。
【００６０】
次にレシーバ回路６０について説明する。レシーバ回路６０は、低閾値電圧のＮＦＥＴ６１、ＮＦＥＴ６２およびＰＦＥＴ６３と、複数の論理ゲートからなるラッチ回路６４を有する。ラッチ回路６４を有することにより、次段のタイミング設計を容易にできる。
【００６１】
ＮＦＥＴ６１のソースは信号線３０に接続されるレシーバ回路６０の入力ＲＩＮに接続され、ドレインはＮＦＥＴ６２のソースに接続される。ＮＦＥＴ６２のドレインはラッチ回路６４に入力され、ＰＦＥＴ６３のドレインに接続される。ＰＦＥＴ６３のソースは電源電位Ｖｄｄに接続される。ＮＦＥＴ６１のゲートにはＡＣＴ信号が入力され、ＮＦＥＴ６２のゲートはＶｒｅｆに接続される。ＰＦＥＴ６３のゲートは接地される。
【００６２】
レシーバ回路６０の動作は従来技術（図１６を参照）で説明したチャージトランスファ方式の動作と基本的には同じである。しかし、本実施の形態のレシーバ回路６０では、信号線３０とチャージシェアリングを行うＮＦＥＴ６２との間にセレクタとして機能するＮＦＥＴ６１を設けている点が異なる。ＮＦＥＴ６１のゲートにはＡＣＴ信号が入力されるので、動作状態（ＡＣＴ＝Ｈｉｇｈレベル）のときにチャージシェアリングするＮＦＥＴ６２と信号線３０とが接続され、ＡＣＴ＝Ｌｏｗレベルのとき信号線３０とＮＦＥＴ６２とは遮断される。このようにレシーバが非動作状況にあるとき（ＡＣＴ＝Ｌｏｗレベル）に信号線３０がレシーバ回路６０から遮断さるため、ドライバ回路側５０からの信号線３０のチャージングが可能になる。一方、信号線３０はドライバ回路５０により入力信号（ＤＩＮ）に応じてチャージ状態あるいはディスチャージ状態の何れかの状態にあり、ドライバの入力をリセットする必要がない。このため、毎サイクルの入力リセットを行うことに伴う消費電力を節約でき、また、入力パルスを発生させる回路が不要になる。入力パルス用の制御回路も必要ないので、これら回路を駆動する電力をもさらに節減することが可能になる。
【００６３】
レシーバ回路６０のセンスライン６５はＰＦＥＴ６３によりプリチャージされる。ただし、本実施の形態では、信号線３０をＮＦＥＴ６２により遮断し、従来技術のように信号線３０をプリチャージしないので、センスライン６５の負荷容量は非常に小さくなる。このためＰＦＥＴ６３にはＯＮ電流の小さな小面積のＦＥＴを適用できる。このため従来プリチャージ用に配置していたＦＥＴ（図１６のＰＦＥＴ１２６）の素子面積分だけ占有面積を削減できる。たとえばＤＲＡＭの場合には面積的な余裕の少ないメモリアレイの近傍（直接周辺回路）でマージンを生むことができるので、集積化への寄与が大きい。なお、ＰＦＥＴ６３にはプリチャージ信号（ＡＣＴ）を配線せず、ＰＦＥＴ６３を常にＯＮ状態で作動させてセンスライン６５をＶｄｄにプルアップし、プリチャージを実現する。しかし、ＰＦＥＴ６３のサイズは非常に小さく、常にＯＮさせた状態でプルアップしても貫通電流が少なく、チャージシェアリング動作も損なわれることはない。
【００６４】
図９は図８の回路の動作波形をシミュレートして示した図である。（ａ）は入力（ＤＩＮ）の信号波形を、（ｂ）はＡＣＴ信号波形を、（ｃ）は出力ＲＯＵＴの信号波形を示し、ライン（ｄ）はセンスライン６５の電位変化を、ライン（ｅ）はＮＦＥＴ６１とＮＦＥＴ６２の間の配線６６の電位変化を示す。入力信号としてＤＩＮに常時Ｈｉｇｈレベルが印加される場合を例示している。ＤＩＮがＨｉｇｈレベルであるからＮＦＥＴ２３はＯＮ状態であり、信号線３０はＬｏｗレベルにドライブされている。
【００６５】
ＡＣＴがＬｏｗレベルにあるとき、ＮＦＥＴ６１がＯＦＦ状態であるから、センスライン６５の電位はＰＦＥＴ６３を介して供給されるＶｄｄによりＨｉｇｈレベルにドライブされる。レシーバを読み出し可能状態とするためＡＣＴをＨｉｇｈレベルに変えると、ＮＦＥＴ６１がＯＮする。信号線３０がＬｏｗレベルにあるからＮＦＥＴ６２のソース電位（配線６６の電位）がＶｒｅｆと閾値電圧で決まる電位以下になったときＮＦＥＴ６２がＯＮし、センスライン６５のチャージが急激にソース側にトランスファされる。そしてセンスライン６５がＬｏｗレベルになり、ラッチ回路６４を介して接続される出力ＲＯＵＴにはＨｉｇｈレベルが出力される。なお、センスライン６５がＬｏｗレベルになってもＰＦＥＴ６３は常にＯＮ状態であるからＰＦＥＴ６３のＯＮ電流が流れるが、この電流は非常に微小であり、センシングに影響はない。
【００６６】
図１０〜１２は、本実施の形態の伝送回路の効果を説明する図である。図１０〜１２の各図において（ａ）は従来技術におけるドライバ入力ＤＩＮ、ＡＣＴ信号、レシーバ出力ＲＯＵＴを示すタイミングチャートであり、（ｂ）は本実施の形態２におけるドライバ入力ＤＩＮ、ＡＣＴ信号、レシーバ出力ＲＯＵＴを示すタイミングチャートである。（ｃ）は（ａ）（ｂ）における平均消費電流をシミュレートした図であり、破線は従来技術を、実線は本実施の形態の場合を示す。
【００６７】
図１０は入力ＤＩＮに常時Ｈｉｇｈレベルが入力された場合を示している。（ｃ）に示す通り、本実施の形態の回路では、従来技術に比較して平均消費電流が大幅に削減されている。動作電流を従来技術と比較して最大９０％低減できる。前記の通り、本実施の形態では毎サイクルごとの入力リセットが必要でなく、本条件のように常時Ｈｉｇｈレベルが入力されるときには結果的に無駄になるリフレッシュ動作の電流を削減できる。
【００６８】
図１１は入力ＤＩＮに常時Ｌｏｗレベルが入力された場合を示している。（ｃ）に示すように、本実施の形態の回路ではむしろ平均消費電流が上昇している。しかし、図１０に示す場合の効果（約０．３５ｍＡ以上の電流削減効果）に比較して無視できるほどの差（約０．０１ｍＡ）でしかない。
【００６９】
図１２は入力ＤＩＮにＬｏｗレベルとＨｉｇｈレベルが交互に入力された場合を示している。（ｃ）に示すように、本実施の形態と従来技術では大きな相違はない。
【００７０】
図１０〜１２の結果を総合すると、常時Ｈｉｇｈレベルが入力された場合の本実施の形態の効果が顕著であり、常時Ｌｏｗレベルの場合のデメリットを差し引いても本実施の形態の回路は従来技術の回路より消費電力が改善されているといえる。むしろＤＲＡＭに適用した場合であって入力にＨｉｇｈレベルが連続するパターンが通常のランダムアクセス時よりも多く含まれるような場合には、本実施の形態の効果が顕著に期待できる場合が多いと考える。
【００７１】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【００７２】
たとえば、図１３に示すように、実施の形態２において、レシーバ回路の後段に設けたラッチ回路は特になくてもよい。この場合、ラッチ回路に占有される素子面積が削減され、プリチャージ用のＦＥＴの削減と併せて、従来技術に比較した７５％の素子面積削減率を達成できる。レシーバ回路が素子配置面積に余裕の乏しいメモリアレイの近傍（直接周辺回路）に配置されるようなＤＲＡＭに適用した場合にはこの効果は特に大きい。
【００７３】
【発明の効果】
本願で開示される発明のうち、代表的なものによって得られる効果は、以下の通りである。
【００７４】
すなわち、ディジタル信号伝送回路の消費電力を低減できる。ディジタル信号伝送回路の動作速度を向上できる。ディジタル信号伝送回路のノイズ耐性を向上できる。ディジタル信号伝送回路の性能を向上し、半導体集積回路装置の信頼性および性能向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＤＲＡＭの概要を示すブロック図である。
【図２】実施の形態１のドライバ回路、信号線およびレシーバ回路の一例を示した回路図である。
【図３】レシーバ回路の各部の電圧波形をシミュレートして示した図である。
【図４】ガウス関数状のＲＩＮ信号が入力された時の各部の電圧波形をシミュレートして示した図である。
【図５】本発明の一実施の形態であるレシーバ回路の感度を従来のレシーバ回路と比較して示した図である。
【図６】ドライバ回路およびレシーバ回路の主要部の電圧波形を示した図である。
【図７】実施の形態１の回路による平均消費電流波形のシミュレーション結果を示す図である。
【図８】本発明の他の実施の形態であるドライバ回路、信号線およびレシーバ回路を示した回路図である。
【図９】図８の回路の動作波形をシミュレートして示した図である。
【図１０】実施の形態の伝送回路の効果を説明する図であり、入力ＤＩＮに常時Ｈｉｇｈレベルが入力された場合を示す。
【図１１】実施の形態の伝送回路の効果を説明する図であり、入力ＤＩＮに常時Ｌｏｗレベルが入力された場合を示す。
【図１２】実施の形態の伝送回路の効果を説明する図であり、入力ＤＩＮにＬｏｗレベルとＨｉｇｈレベルが交互に入力された場合を示す。
【図１３】実施の形態２の他の例を示す回路図である。
【図１４】従来のディジタル信号伝送回路の一例を示した回路図である。
【図１５】図１４の回路の主要部の電圧波形をシミュレートして示した図である。
【図１６】従来のディジタル信号伝送回路の他の例を示した回路図である。
【図１７】図１６の回路の動作波形をシミュレートして示した図である。
【図１８】図１４の回路の平均消費電流波形をシミュレートして示した図である。
【符号の説明】
１…メモリアレイ、２…ワード線ドライバ／ロウデコーダ回路、３…ビット線ドライバ／センスアンプ回路、４…カラムデコーダ回路、５…アドレスコントローラ、６…コマンドコントローラ、７…入力レシーバ（端子）、８…バスドライバ、９…バスライン、１０…バスレシーバ、１１…クロック回路、１２…参照電位発生回路、２０，５０…ドライバ回路、２１，４１，４４，６１，６３…ＰＦＥＴ、２２，２３，２４，４２，４３，６２…ＮＦＥＴ、２５，４５…ＮＯＴゲート（インバータ）、２６…ＮＯＲゲート、２７…クランプ回路、３０…信号線、４０，６０…レシーバ回路、４６，４７，６６…配線、６４…ラッチ回路、６５…センスライン、１００，１２０…ドライバ回路、１０１，１０２…インバータ、１０３，１０７，１２３…入力端、１０４，１１０，１３０…出力端、１０５，１２１…信号線、１０６，１２４…レシーバ回路、１０８…ＮＯＴ回路、１０９…ＮＡＮＤ回路、１２２，１２５…ＮＦＥＴ、１２６，１２７…ＰＦＥＴ、１２８…センスライン、１２９…インバータ、ＡＣＴ…動作信号、ＤＩＮ…ドライバ入力、ＤＯＵＴ…ドライバ出力、ＲＩＮ…レシーバ入力、ＲＯＵＴ…レシーバ出力、Ｖｄｄ…電源電圧、Ｖｒｅｆ…リファレンス電圧（参照電圧）、Ｖｔ…閾値電圧。
【発明の属する技術分野】
本発明は、半導体集積回路装置の内部でのデータ等ディジタル情報の伝送に適用できるドライバ回路、レシーバ回路、およびディジタル信号の伝送技術に関する。
【０００２】
【従来の技術】
半導体集積回路装置で取り扱われる信号は、パルス波形のディジタル信号であり、その伝送は同一基板内に形成される金属配線等を介して行われる。金属配線は一般に微細に形成されるため、配線抵抗が大きく配線間のカップリング容量が大きくなる。配線抵抗および配線容量の増加はパルス応答の時定数を増加させ、配線に伝送されるパルス波形の鈍りを生ずる。パルスの鈍りは信号伝送のクロックを低下させ、あるいは信号伝送の信頼性を低下させる要因になる。このため、送信側からの信号を受信側に確実に伝送するためのドライバ回路およびレシーバ回路が用いられる。レシーバ回路で受信された信号は鈍ったパルス形状であり、また信号伝送の途中で隣接する金属配線等からのノイズが重畳されるため、レシーバ回路でパルス波形が整形される。ディジタル信号の伝送には、以下のような方式が用いられる。
【０００３】
図１４は、従来のディジタル信号伝送回路の一例を示した回路図である。送信側のドライバ回路１００は２段のインバータ１０１、１０２で構成され、入力信号を１段目のインバータ１０１の入力端１０３に印加する。２段目のインバータ１０２の出力はドライバ回路の出力端１０４であり、電源電圧（たとえば２．５Ｖ）と基準電圧（たとえば接地電位：０Ｖ）との間でフルスイングされた信号が出力される。出力された信号は、信号線１０５を伝搬しレシーバ回路１０６の入力端１０７に印加される。レシーバ回路１０６はＮＯＴ回路（インバータ）１０８とＮＡＮＤ回路１０９とで構成される。入力信号はＮＯＴ回路１０８で波形整形された後、ＮＡＮＤ回路１０９に入力される。ＮＡＮＤ回路１０９の他方入力にはクロック信号である動作信号（ＡＣＴ）が入力される。ＮＡＮＤ回路１０９の出力がレシーバ回路１０６の出力として出力端１１０に出力される。
【０００４】
図１５は図１４の回路の主要部の電圧波形をシミュレートして示した図である。（ａ）は入力端１０３に入力される信号波形である。（ｂ）は信号線１０５を伝送した後のＮＯＴ回路１０８に入力前の波形である。この波形には鈍りが見られる。（ｃ）はＮＯＴ回路１０８の出力波形であり、鈍った入力波形（ｂ）に波形整形が施されている。（ｄ）はＡＣＴ信号であり、（ｅ）は出力端１１０の電圧波形である。ＡＣＴ信号はクロックとして作用する。なお、シミュレートの条件は、信号線１０５のライン長を９ｍｍ、配線負荷容量を２．１ｐＦ（このうち信号線に接続される負荷の容量を５００ｆＦと仮定している）、配線抵抗を３６０Ωと仮定した。
【０００５】
図１６はディジタル信号伝送回路の他の従来例を示した回路図である。ドライバ回路１２０は、信号線１２１にプリチャージされた電荷を放電するｎ型ＭＩＳＦＥＴ（ｎ−ｔｙｐｅ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：以下ｎ型ＭＩＳＦＥＴをＮＦＥＴという）１２２であり、入力信号はＮＦＥＴ１２２のゲートである入力端１２３に印加される。レシーバ回路１２４には、ゲートにリファレンス電圧Ｖｒｅｆが印加されるＮＦＥＴ１２５が設けられ、ＮＦＥＴ１２５のドレイン側にはプリチャージ用のｐ型ＭＩＳＦＥＴ（以下ｐ型ＭＩＳＦＥＴをＰＦＥＴという）１２６が接続される。ＰＦＥＴ１２６のゲートには動作信号ＡＣＴが印加され、ＡＣＴがＬｏｗレベルのときにＰＦＥＴ１２６がＯＮしてセンスライン１２８（ＮＦＥＴ１２５のドレイン側）が電源電位Ｖｄｄ（たとえば２．５Ｖ）に接続される。このとき、ＮＦＥＴ１２５のソース側（信号線１２１）はＶｒｅｆ−閾値電圧の値になるまでチャージされる。ＰＦＥＴ１２７はＡＣＴがＬｏｗレベルにある間にセンスライン１２８がＨｉｇｈの時のノイズ耐性を上げるためのプルアップ作用を持つＦＥＴである。 ＰＦＥＴ１２７のサイズはＰＦＥＴ１２６に比べて非常に小さい。
【０００６】
図１７は図１６の回路の動作波形をシミュレートして示した図ある。（ａ）は入力端１２３の入力信号電圧を、（ｂ）はＡＣＴ信号を、（ｃ）は出力端１３０の出力信号を示し、ライン（ｄ）はセンスライン１２８の電位変化を、ライン（ｅ）は信号線１２１の電位変化を示す。ＡＣＴがＬｏｗレベルにあり、信号線１２１がプリチャージされている状態（図中ｔ＜ｔ１）で、レシーバ回路１２４を読み出し可能状態にするためＡＣＴをＨｉｇｈレベルに変える（ｔ＝ｔ１）。このとき入力端１２３に入力信号を入力する。入力としてＨｉｇｈレベルが印加されると（同図（ａ））、ＮＦＥＴ１２２がＯＮし、信号線１２１の電位が低下する（同図（ｅ））。この電位低下はＮＦＥＴ１２５のソースに伝わり、ソース電位がＶｒｅｆと閾値電圧で決まる電位以下になったときＮＦＥＴ１２５がＯＮして、センスライン１２８のチャージが急激にソース側にトランスファされる。そしてセンスライン１２８がＬｏｗレベルになってインバータ１２９を介して接続される出力端１３０にはＨｉｇｈレベルが出力されることになる。なおこのとき、ＰＦＥＴ１２７は常時ＯＮであるためＰＦＥＴ１２７にＯＮ電流が流れるが、ＰＦＥＴ１２７のサイズは小さく、ＮＦＥＴ１２２がＯＮしている間はこのＯＮ電流はＮＦＥＴ１２２によって引き抜かれるため、センスライン１２８はＬｏｗレベルにキープされる。
【０００７】
以上のような方法でディジタル信号の伝送が信号線を介してドライバ回路からレシーバ回路に行われることになる。
【０００８】
【発明が解決しようとする課題】
しかしながら、近年の半導体集積回路装置の高集積化と高機能化に伴い、単一の半導体基板（チップ）内に集積化される素子数が増大し、チップ内に形成される配線（信号線）の長さも長大になる傾向にある。たとえばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の場合には、そのアドレス信号線等の配線長は数ｍｍ〜十数ｍｍに及ぶ。よって、信号線に付随する寄生容量（浮遊容量）が増加し、また、配線抵抗が増加する。配線に付随する寄生容量および配線抵抗は、配線を伝送するパルス形状の鈍りを生じ、このため信号の伝送遅延を生じる。また、寄生容量あるいは配線抵抗に起因する配線の電力消費を増大する。
【０００９】
図１４に示す従来の伝送回路を用いた場合、ドライバ回路１００の出力１０４は、電源電圧の２．５Ｖと基準電圧の０Ｖで駆動され、その振幅値は約２．５Ｖと大きい。このため配線長が長いアドレス信号線等では配線容量による充放電電流が大きくなる。たとえば入力信号を１２５ＭＨｚ、レシーバ回路１０６の動作周波数を２５０ＭＨｚと仮定し、前記シミュレーションの条件で求めた平均消費電流波形のシミュレーション結果は、図１８に示すように約１ｍＡとなる。アドレス、バンク、コマンドの各ラインの総計を２０本と仮定すると、これだけで２０ｍＡを消費することになる。放熱装置の付加設計等を考慮すれば消費電流の改善を要し、モバイル環境等での使用等を考慮すれば、さらに改善を図る要求が強い。
【００１０】
なお、低電圧振幅でのドライブを差動アンプで実現することも考え得るが、信号線とともに共通線（コモン線）が必要になり、バス幅が２倍になる不利益がある。ＤＲＡＭ等特に高集積化が要求される製品への適用は配線配置面積の増加の観点から容認できない。
【００１１】
また、図１６の従来の伝送回路を用いた場合には、信号線１２１をプリチャージするＰＦＥＴ１２６がレシーバ側にあるため、ＰＦＥＴ１２６のサイズを大きくできないという問題がある。たとえばＤＲＡＭの場合には内部アドレス線のレシーバ回路はメモリアレイの近傍に設けられる。メモリアレイ近傍は最も高集積化が要求される領域であり、プリチャージ用のＰＦＥＴ１２６をむやみに大きくすることは素子配置設計上許容できない。このため、ＰＦＥＴ１２６のＯＮ電流を大きくできず、プリチャージに時間を要するという問題が派生する。プリチャージ時間の増加は動作周波数の向上抑制として作用し、あるいは動作周波数に対するマージンの低下に関わる。
【００１２】
また、図１６の伝送回路の場合には、入力信号を検出した後、次の入力信号の値に関わらず、入力１２３を一旦Ｌｏｗレベルにリセットして信号線１２１をプリチャージしなければ次の信号を正確に読み取れない。仮にＨｉｇｈレベルの入力信号の後にＬｏｗレベルの入力信号が入力されたときにプリチャージが行われていなければ、ＬｏｗレベルをＨｉｇｈレベルと誤認識することになる。このため、たとえばＤＲＡＭのリフレッシュ動作のように連続してＨｉｇｈレベルが入力されるような場合でも、毎サイクルごとにプリチャージ動作が行われ、無駄なプリチャー動作が繰り返されることになる。この結果、プリチャージにより消費される電力が無駄になる。また、この方式の伝送回路では、サイクル毎のリセットが必要であるから入力信号やプリチャージのパルスを生成するタイミング制御回路も必要になり、このような制御回路の消費電力も増加することになる。
【００１３】
さらに、図１６の伝送回路の場合には、読み取り可能な動作状態では、プリチャージ用のＰＦＥＴ１２６がＯＦＦ状態であり、このとき信号線１２１はＨｉ−Ｚ状態（高インピーダンス状態）に近くなる。つまり、ＰＦＥＴ１２７はＯＮ状態であるが電流供給能力が小さい為、信号線１２１をドライブするに十分なものではない。このような状態のとき、たとえば隣接する信号ライン等の電位変化によるノイズを受けやすく、このようなノイズによって誤動作する可能性がある。
【００１４】
本発明の目的は、ディジタル信号伝送回路の消費電力を低減することにある。
【００１５】
本発明の他の目的は、ディジタル信号伝送回路の動作速度を向上することにある。
【００１６】
本発明のさらに他の目的は、ディジタル信号伝送回路のノイズ耐性を向上することにある。
【００１７】
また、本発明のさらに他の目的は、ディジタル信号伝送回路の性能を向上し、半導体集積回路装置の信頼性および性能向上を図ることにある。
【００１８】
【課題を解決するための手段】
本願の発明の概略を説明すれば、以下の通りである。
【００１９】
本発明のドライバ回路（２０，５０）は、第１型の第１トランジスタ（２１）および第２型の第２トランジスタ（２３）を含むインバータと、前記第１トランジスタ（２１）および第２トランジスタ（２３）の間に設けられ、回路を駆動する第１電位（Ｖｄｄ）より低い第２電位（Ｖｒｅｆ）がその制御入力端子に印加される第２型の第３トランジスタ（２２）とを含む。
【００２０】
このようなドライバ回路によれば、入力信号をインバータで駆動しつつも、第３トランジスタ（２２）のゲートに印加される第２電位（Ｖｒｅｆ）によって、出力電圧を制限することができる。信号線に印加される信号波形の振幅が小さくなるため、信号線で消費される充放電電流を小さくし、消費電力の低減を図ることができる。
【００２１】
また、このようなドライバ回路によれば、第１トランジスタ（２１）および第３トランジスタ（２２）を介して信号線（３０）をチャージする電流を送れる。このため、チャージトランスファ方式を採用した場合にレシーバ回路にプリチャージ用のＦＥＴを設ける必要がない。この結果、従来プリチャージに要していた電流を削減できる。なお、信号線（３０）に印加する電圧は、第３トランジスタ（２２）のゲートに印加される第２電位（Ｖｒｅｆ）によって第１電圧（Ｖｄｄ）より低く調整できる。この結果、信号線（３０）のチャージアップ電圧を低下する事による消費電流（消費電力）の削減も図れる。
【００２２】
ここで、前記第３トランジスタ（２２）の閾値電圧は、前記第１または第２トランジスタ（２１，２３）の閾値電圧より低くすることができる。
【００２３】
また、前記第３トランジスタ（２２）に並列接続される第４トランジスタ（２４）をさらに設けることができる。第４トランジスタのゲートには、第１トランジスタ（２１）をＯＮ状態にする信号がインバータの入力（ＤＩＮ）に印加されたときに、入力信号またはドライバ回路のクロック周期より短い期間だけＯＮする信号が印加できる。これによりドライバ回路からの出力信号の立ち上がりを早くすることができる。
【００２４】
本発明のレシーバ回路（４０）は、一方の端子に回路を駆動する第１電位（Ｖｄｄ）が印加され、制御入力端子にクロック信号（ＡＣＴ）が印加される相補的に構成された第１型の第５トランジスタ（４１）および第２型の第６トランジスタ（４２）と、前記第５および第６トランジスタ（４１，４２）の他方の端子にその一方の端子が接続され、他方の端子が基準電位（ＧＮＤ：接地電位）に接続され、その制御入力端子に前記第１電位（Ｖｄｄ）より低い電圧の入力信号（ＲＩＮ）が印加される第２型の第７トランジスタ（４３）と、前記第５、第６および第７トランジスタ（４１，４２，４３）により構成されるダイナミックＮＡＮＤ回路の出力を反転出力するインバータ（４５）と、を含む。
【００２５】
このようなレシーバ回路によれば、レベルコンバータとして機能するダイナミックＮＡＮＤ回路で小信号パルスを受信し、コンバートされたレベル（ＮＡＮＤ回路の出力）を後段のインバータ回路でドライブできる。このため、駆動電圧レベルで小振幅の信号を感度よく検出できる。
【００２６】
ここで、前記第７トランジスタ（４３）の閾値電圧は、前記第５トランジスタ（４１）の閾値電圧より低くすることができる。このように低閾値電圧の第７トランジスタ（４３）を用い、これのゲートに信号を入力することにより低振幅の小信号に対応できる。また、第７トランジスタ（４３）のソースを基準電位（接地電位）に接続することによりエバリュエート（ＡＣＴ＝Ｈｉｇｈ）時の第７トランジスタ（４３）の基板バイアス効果の発生を抑制できる。基板バイアス効果が生じたときＦＥＴの閾値電圧が上昇してＯＮするタイミングが遅れる不具合が生じるが、本発明では基板バイアス効果を抑制しているのでＯＮタイミングの遅れは生じず、レシーバ回路（４０）の応答を早くできる。
【００２７】
また、第６トランジスタ（４２）を低閾値電圧のトランジスタとすることができる。これによりダイナミックＮＡＮＤの出力がＬｏｗレベル時の電圧を基準電位に近づけ、レシーバ感度の低下を防止できる。
【００２８】
すなわち、本レシーバ回路（４０）により、波形整形の手間を省き、信号（ＲＩＮ）の受信と同時に低振幅入力信号のレベルシフトを１段で行うことができる。さらに、信号線（３０）がアドレス線のように多数本存在する時には、各レシーバの動作を揃えることにより各アドレス信号のスキューの差をレシーブと同時に揃えることができる。これにより、同期式回路やパイプライン動作に適した低消費電力の信号伝送回路を実現できる。
【００２９】
本発明の他のレシーバ回路（６０）は、一方の端子が信号線（３０）に接続され、制御入力端子が第２電圧（Ｖｒｅｆ）に接続され、他方の端子が出力段に接続され、信号線（３０）の電位変化を一方の端子および他方の端子間のチャージトランスファにより検出するための第８トランジスタ（６２）と、信号線（３０）と第８トランジスタ（６２）との間に設けられ、信号線（３０）の電位変化を検出しない間、信号線（３０）と第８トランジスタ（６２）とを分離する第９トランジスタ（６１）と、を含む。
【００３０】
このようなレシーバ回路（６０）によれば、第９トランジスタ（６１）をセレクタとして作用させ、信号線（３０）とレシーバ回路とを分離することができる。これにより、ドライバ回路側からの信号線（３０）のチャージ動作が許容できるようになる。これにより、レシーバ回路（６０）側にプリチャージ用のＦＥＴを配置する必要がなく、レシーバ回路の素子配置面積を少なくすることができる。素子配置面積の減少は、設計自由度の向上に寄与する。また、今までのプリチャージ回路のサイズを小さくすることができ、この分のセンスラインにかかる負荷容量を低減して検出感度を向上できる。
【００３１】
なお、第９トランジスタ（６１）の閾値電圧は、第８トランジスタ（６２）の閾値電圧より低くできる。これにより、センス時の応答性を上げることができる。また、レシーバ回路の出力段には、ラッチ回路を設けることができる。これによりレシーバの出力を受け取る後段回路のタイミング設計が容易になる。
【００３２】
また、前記したドライバ回路（２０、５０）およびレシーバ回路（４０，６０）を用いて半導体集積回路装置を構成できる。レシーバ回路（６０）を適用した半導体集積回路装置によれば、毎サイクルの入力信号（ＤＩＮ）のリセットの必要がない。これによりＤＲＡＭのリフレッシュ時のように入力信号に変化のないときに信号線電圧を変化させる必要がなく、従来のプリチャージ操作に係る電力を節減できる。また、入力信号のパルス発生回路が必要なく、この分の消費電力を節約できる。また、動作信号（ＡＣＴ）と入力（ＤＩＮ）とのタイミング制御マージンが増加する。さらに、信号線が何れの電位からも切り離されるＨｉ−Ｚ状態の期間をなくすことができ、ノイズ耐性を向上でき、安定な回路動作を実現できる。
【００３３】
なお、ドライバ回路（２０，５０）、レシーバ回路（４０，６０）および信号線（３０）は、同一の半導体または絶縁体基板内に形成され、複数の信号線（３０）が互いに離間して並行に形成されていてもよい。本発明の半導体集積回路装置では、ノイズ耐性に優れるので、このような配線が複数並行に形成されるような高集積化された半導体集積回路装置の適用して特に効果が大きい。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本実施の形態の記載内容に限定して解釈すべきではない。なお、実施の形態の全体を通して同じ要素には同じ番号を付するものとする。
【００３５】
（実施の形態１）
図１は、本発明の一実施の形態であるＤＲＡＭの概要を示すブロック図である。なお、本実施の形態ではＤＲＡＭについて説明するが、本発明はこれに限られず、信号線で接続されたドライバ回路およびレシーバ回路が含まれる任意の半導体集積回路装置に適用できる。
【００３６】
図１に示すＤＲＡＭには、多数のメモリセルがマトリックス状に配置されたメモリアレイ１を有し、メモリアレイ１の周辺（直接周辺回路部）には、ワード線ドライバ／ロウデコーダ回路２、ビット線ドライバ／センスアンプ回路３、カラムデコーダ回路４が配置されている。また、メモリアレイ１とその周辺に配置される各回路から離間した制御部（間接周辺回路部）には、アドレスコントローラ５、コマンドコントローラ６が配置される。アドレスコントローラ５、コマンドコントローラ６へのアドレスおよびコマンドの入力は、入力レシーバ（端子）７を介して外部から行われる。
【００３７】
アドレスコントローラ５、コマンドコントローラ６からのアドレスデータおよびコマンドデータは、バスドライバ８に入力され、バスライン９を介してバスレシーバ１０に伝送される。バスドライバ８は間接周辺回路領域（制御部）に配置される。バスレシーバ１０は直接周辺回路に配置される。
【００３８】
回路２のロウデコーダ、回路３のカラムデコーダにはバスレシーバ１０からのアドレス情報が入力される。このアドレス情報によりメモリアレイ内の所定のアドレスに位置するメモリセルが特定される。また、バスレシーバ１０からの制御情報により各デコーダが制御される。
【００３９】
なお、読み出し、書き込みのデータは図示しないデータ線を介して外部に入出力される。あるいは、データ線をタイムシェアリングによりアドレス線と共用してもよい。この場合、データは前記バスラインを介して書き込み、読み出しされる。また、本ＤＲＡＭはクロック回路１１および参照電位（Ｖｒｅｆ）発生回路１２を有する。クロック回路１１の出力は後に説明するＡＣＴ信号として用いられる。また、参照電位Ｖｒｅｆの機能は後に説明する。
【００４０】
図２は、バスドライバ８、バスライン９およびバスレシーバ１０の１チャネル分を構成するドライバ回路２０、信号線３０およびレシーバ回路４０の一例を示した回路図である。ドライバ回路２０とレシーバ回路４０は信号線３０を介して接続される。信号線３０は、たとえば半導体基板内に形成された金属配線を例示できる。
【００４１】
ドライバ回路２０は、ＰＦＥＴ２１、低閾値電圧のＮＦＥＴ２２、ＮＦＥＴ２３、ＮＦＥＴ２４、複数段のＮＯＴゲート２５、ＮＯＲゲート２６、クランプ回路２７を有する。ＰＦＥＴ２１のドレインは電源電位Ｖｄｄ（たとえば２．５Ｖ）に接続され、ソースはＮＦＥＴ２２のドレインに接続される。ＮＦＥＴ２２のソースはＮＦＥＴ２３のドレインに接続され、ＮＦＥＴ２３のソースは基準電位（たとえば接地＝０Ｖ）に接続される。ドライバ回路２０の入力ＤＩＮバーは、ＰＦＥＴ２１およびＮＦＥＴ２３のゲートに印加される。ＮＦＥＴ２２とＮＦＥＴ２３との接続部がドライバ回路２０の出力ＤＯＵＴとなる。つまり、ドライバ回路２０は、低閾値電圧のＮＦＥＴ２２がＰＦＥＴ２１側に配置されたインバータ構成を有する。
【００４２】
ドライバ回路２０の動作は以下の通りである。入力ＤＩＮバーにＨｉｇｈレベルが入力されると、ＰＦＥＴ２１がＯＦＦ状態になり、ＮＦＥＴ２３はＯＮ状態になって、出力ＤＯＵＴにはＬｏｗレベルの電圧が出力される。一方、入力ＤＩＮバーにＬｏｗレベルが入力されると、ＰＦＥＴ２１がＯＮ状態になり、ＮＦＥＴ２３はＯＦＦ状態になる。このとき、出力ＤＯＵＴの電圧は、ＮＦＥＴ２２の状態により相違する。図示するように、ＮＦＥＴ２２のゲートには参照電位Ｖｒｅｆが入力される。ＮＦＥＴ２２のゲート−ソース間の電圧Ｖｇｓが閾値電圧Ｖｔを超えるようにＶｒｅｆがに印加されているとき、ＮＦＥＴ２２はＯＮ状態になる。今、ＤＯＵＴの電圧がＶｒｅｆより十分に低ければＮＦＥＴ２２はＯＮ状態であり、ＤＯＵＴの電圧はＯＮ状態にあるＰＦＥＴ２１からのＶｄｄでドライブされて上昇する。しかし、ＤＯＵＴの電圧が上昇してＶｒｅｆ−Ｖｔまで上昇するとＮＦＥＴ２２はＯＦＦ状態になり、それ以上の電圧上昇はしなくなる。つまり、このようなインバータ構成の回路では、Ｖｒｅｆによって出力ＤＯＵＴの振幅を制御できる。Ｖｒｅｆとして電源電位よりも低い電位を設定することにより、従来電源電位と接地電位との電位差でフルスイングしていたドライバ回路に比較して小さな振幅値で制限されたパルス信号を生成できる。これにより、信号線での電力消費を低減し、半導体集積回路装置の消費電力を低減できる。
【００４３】
なお、ＮＦＥＴ２２には、ＮＦＥＴ２４を並列に接続できる。ＮＦＥＴ２４のゲートには、ＤＩＮバーと複数段のＮＯＴゲート（インバータ）２５により遅延されたＤＩＮバーとを入力とするＮＯＲゲート２６の出力を入力する。ＮＯＲゲート２６の出力は、複数段のＮＯＴゲート２５により遅延された時間に相当するＤＩＮバーの立下り（ＤＩＮの立ち上がり）時の短期間だけＨｉｇｈレベルが出力され、このＨｉｇｈレベルがゲートに印加されている短期間だけＮＦＥＴ２４がＯＮ状態になる。これにより、ＤＩＮにＨｉｇｈレベルが入力されたときのＤＯＵＴの立ち上がりを早めることができる。
【００４４】
また、出力ＤＯＵＴには、接地電位との間に、ゲート−ドレイン間がショートされた低閾値電圧のＮＦＥＴを複数段接続できる。複数段のＭＩＳＦＥＴによりその閾値電圧の和を超える電圧を出力しないようにＤＯＵＴをクランプできる。ここのクランプ回路２７により、たとえば信号線３０にノイズが重畳されて予期せぬ高電圧がＤＯＵＴに印加されることを防止することができる。
【００４５】
次にレシーバ回路４０について説明する。レシーバ回路４０は、ＰＦＥＴ４１、低閾値電圧のＮＦＥＴ４２，４３、ＰＦＥＴ４４およびインバータ４５を有する。ＰＦＥＴ４１のドレインは電源電位Ｖｄｄに接続され、ソースはＮＦＥＴ４２のドレインに接続される。ＮＦＥＴ４２のソースはＮＦＥＴ４３のドレインに接続され、ＮＦＥＴ４３のソースは基準電位（たとえば接地電位）に接続される。レシーバ回路４０の入力ＲＩＮは、低閾値電圧のＮＦＥＴ４３のゲートに印加され、動作信号ＡＣＴがＰＦＥＴ４１およびＮＦＥＴ４２のゲートに印加される。すなわち、ＰＦＥＴ４１〜４３により、ＰＦＥＴ４１のソースとＮＦＥＴ４２のドレインとに接続される配線４６の電位が出力となるダイナミックＮＡＮＤ回路を構成する。特に、本実施の形態のレシーバ回路４０では、入力に小振幅のパルス信号が入力されても十分な感度を持つようにＮＦＥＴ４２，４３に閾値電圧が低いＦＥＴを適用している。また、配線４６の電位（ダイナミックＮＡＮＤ回路の出力）を入力とするインバータ４５を配置し、インバータ４５の出力がゲートに入力されるＰＦＥＴ４４をダイナミックＮＡＮＤ回路の出力と電源電圧との間に配置している。インバータ４５とＰＦＥＴ４４は、ハーフラッチとしてインバータ４５の入力信号がＨｉｇｈレベル時のラッチ動作を行わせ、出力ＲＯＵＴのノイズ耐性を高める。また、次段のドライブ能力の向上に用いる。
【００４６】
図３はレシーバ回路４０の各部の電圧波形をシミュレートして示した図である。縦軸は電圧であり横軸は時間である。ラインＡはＲＩＮに入力される信号波形であり、破線で示すラインＢはＡＣＴ信号の入力波形である。なお、比較のため従来技術のフルスイングインバータによる入力波形をラインＣに示す。前記の通りラインＡのピーク値はラインＣのピーク値より低く制限されている。図示するタイミングでＲＩＮとＡＣＴが入力されたときのダイナミックＮＡＮＤの出力（配線４６の電圧）波形をラインＤに示し、ＲＯＵＴの信号波形をラインＥに示す。入力ＲＩＮ（ラインＡ）がＨｉｇｈレベル（約０．９Ｖ）にあるとき、ＨｉｇｈレベルのＡＣＴが入力されると、ダイナミックＮＡＮＤの出力がＨｉｇｈからＬｏｗに変化し、出力ＲＯＵＴがＬｏｗからＨｉｇｈに変化する。この過程を図４を用いてさらに詳細に説明する。
【００４７】
図４はＨｉｇｈレベルのＡＣＴ信号が入力されている状態で、ラインＦに示すようなガウス関数状のＲＩＮ信号が入力された時の各部の電圧をシミュレートして示した図である。縦軸は電圧であり、横軸は時間である。ラインＧはＮＦＥＴ４３とＮＦＥＴ４２との接続部（配線４７）の電圧変化を示し、ラインＨはダイナミックＮＡＮＤの出力（配線４６の電圧）を示す。ラインＩはＲＯＵＴの電圧変化を示す。また、ラインＪはＮＦＥＴ４３の閾値電圧Ｖｔの変動を示し、ラインＫはＮＦＥＴ４２の閾値電圧Ｖｔの変動を示す。
【００４８】
ＨｉｇｈレベルのＡＣＴ信号が入力されている状態で図示するようにＲＩＮ（ラインＦ）が時間に従って増加すると、ＮＦＥＴ４３のゲート電圧が上昇し、時刻ｔ１の頃からＮＦＥＴ４３がＯＮしはじめる。これに伴って、ＮＦＥＴ４３とＮＦＥＴ４２の接続部（配線４７）の電位（ラインＧ）が下がり始め、これに引きずられるように配線４６の電位（ラインＨ）も下降し始める。この時点では十分なゲート−ソース間電圧がとれていないためＮＦＥＴ４２はＯＮ状態にはなっていない。そして、時刻ｔ２に至って配線４７の電位がＬｏｗレベルに至り、ＮＦＥＴ４２のゲート−ソース間には十分な電圧が印加されてＮＦＥＴ４２が完全にＯＮする。よって、配線４６は接地電位にドライブされ、同時にインバータ４５の出力（ラインＩ）がＨｉｇｈレベルに反転してＰＦＥＴ４４がＯＦＦされる。配線４６の電位がＬｏｗレベルで安定化されると共にＲＯＵＴがＨｉｇｈレベルで安定化する。
【００４９】
この間のＮＦＥＴ４３の閾値電圧の変化はラインＪに示す通り約４７ｍＶであり、一方ＮＦＥＴ４２の閾値電圧の変化はラインＫに示す通り約２８７ｍＶである。これは、ＮＦＥＴ４２のゲートに低振幅信号を入力するよりも、ＮＦＥＴ４３のゲートに入力する方が高い感度で信号を検知できることを意味する。一般的なダイナミックロジック回路では、低閾値のＦＥＴを用いず通常の閾値電圧を有するＦＥＴを用いて、ＮＦＥＴ４３とＮＦＥＴ４２に相当するＦＥＴのゲートへの接続を逆にし、ＡＣＴをＮＦＥＴ４３に相当するＦＥＴに、ＲＩＮ（ただし０−Ｖｄｄの振幅を持つ）をダイナミックロジックの出力側に相当する部分に入力する。一般的なダイナミックロジック回路におけるＮＦＥＴ４２に相当するＦＥＴのゲートに信号入力を印加することも考えられるが、本願発明は、そのような構成のダイナミックロジック回路よりも高い感度が得られることがわかる。
【００５０】
図５は、本実施の形態のレシーバ回路の感度を図１４に示す従来のレシーバ回路と比較して示したグラフである。（ａ）は従来のレシーバ回路の入力信号（ラインＬ）に対する出力応答（ラインＭ）を示し、入力電圧が１．２６Ｖになって出力がＨｉｇｈレベルに変化することがわかる。一方（ｂ）は本実施の形態のレシーバ回路の応答を示し、入力（ラインＦ）の電圧が０．５４Ｖに達して出力（ラインＩ）がＨｉｇｈレベルに変化する。すなわち、本実施の形態のレシーバ回路では、従来のＣＭＯＳロジック回路のレシーバに比較して約０．７Ｖ低い電圧で応答することがわかる。
【００５１】
上記したドライバ回路とレシーバ回路の総合的な動作を図６を用いて説明する。図６は、前記したドライバ回路、レシーバ回路の主要部の電圧波形を示した図である。（ａ）はドライバ回路の入力ＤＩＮバーに加えられる反転入力（ＤＩＮ）の信号波形を、（ｂ）はレシーバ回路の入力ＲＩＮに加えられる信号波形を、（ｃ）はレシーバ回路のＡＣＴ端子に加えられる動作信号を、（ｄ）はレシーバ回路の出力ＲＯＵＴに出力される信号波形を示す。（ｂ）に示す波形はドライバ回路の出力波形に相当し、ＤＩＮへの入力信号（振幅値が約２．５Ｖ）に対して約０．９Ｖの振幅値に制限されている。この振幅値は、前記の通りＶｒｅｆで調整できるものである。そして、レシーバ回路の出力ＲＯＵＴは、ＲＩＮとＡＣＴ信号のＮＡＮＤ・ＮＯＴつまりＡＮＤ論理で出力されている。ＡＣＴ信号がＨｉｇｈレベルにあるときのＲＯＵＴのレベルを読み取ることにより、入力ＤＩＮの信号が伝送される。また、ＲＯＵＴはＣＭＯＳロジックのレベル（電源電圧：約２．５Ｖ）で出力されている。
【００５２】
本実施の形態のドライバおよびレシーバ回路を用いれば、前記の通り十分な感度と安定性を従来どおり維持しつつ、消費電力を節約できる。図７は、前記本実施の形態の回路による平均消費電流波形のシミュレーション結果を示す図である。ラインＮにその結果を示す。比較例として従来技術（図１４の回路）の場合をラインＰに示す。図示するように、従来技術においては約１ｍＡの電流が消費されていたが、本実施の形態では、振幅電圧を約０．９Ｖに制限したので、消費電流が約０．５７ｍＡに低減されている。すなわち、平均消費電流を１ラインあたり約４０％低減できる。２０本の信号線が存在すると仮定すると、従来技術においては約２０ｍＡ必要であったのが、本実施の形態によれば約１１．４ｍＡに低減できる。
【００５３】
また、ＮＦＥＴ２４、複数段のＮＯＴゲート２５およびＮＯＲゲート２６からなるヘルプ回路を設けたので、ＤＩＮ（ＤＩＮバーの反転信号）が入力されたときに素早くＤＯＵＴを立ち上げることができる。なお、信号線３０が低振幅化されたため、スルーレートを低下することが可能になる。従来技術の３．７６Ｖ／ｎｓのスルーレートを１．４１Ｖ／ｎｓまで低下（−６２％）させることができる。スルーレートの低減は電源の過渡電流（電流ノイズ）を小さくすることができ、次に説明するピーク電流値を抑制する効果がある。
【００５４】
また、信号の振幅を従来技術に比較して小さくしており、前記したスルーレートを低下しているので、ピーク電流値が１５．５ｍＡ（従来）から８．５ｍＡ（本実施の形態）に約４５％低減している。このため、電流ノイズが低減され、半導体集積回路装置の動作信頼性を向上できる。
【００５５】
また、低信号振幅で動作させるため、レシーバのＡＣＴ信号を最大０．２５ｎｓ前倒しすることが可能になる。この前倒し期間は２５０ＭＨｚ動作周期の６％に相当し、半導体集積回路装置の動作マージンの向上に寄与できる。
【００５６】
また、一旦ダイナミックロジック構成のレシーバーで入力信号ＲＩＮのＨｉｇｈレベルを検出すると、入力に重畳されるノイズに反応し難いという効果もある。
【００５７】
（実施の形態２）
本実施の形態の半導体集積回路装置（たとえばＤＲＡＭ）は、実施の形態１と同様であるから、その説明は省略する。
【００５８】
図８は、本実施の形態のドライバ回路５０、信号線３０、レシーバ回路６０を示した回路図である。ドライバ回路５０は、実施の形態１のドライバ回路２０と基本的には同じ構成を持つ。つまり、実施の形態１のＰＦＥＴ２１〜２３と同様のＦＥＴからなるインバータ構成を有し、実施の形態１（図２の中のドライバ回路２０）と同様にＶｒｅｆで制限された電圧でＤＯＵＴを出力する。ドライバ回路５０の入力には入力信号ＤＩＮが入力される。
【００５９】
ドライバ回路５０の動作を説明する。ＤＩＮがＬｏｗレベルにあるとき、ＰＦＥＴ２１はＯＮ状態にあり、ＮＦＥＴ２３はＯＦＦ状態にある。実施の形態１で説明した通り、この状態においては、ＤＯＵＴはＶｒｅｆで制限される電圧が出力され、信号線３０の電位はＤＯＵＴの出力電圧でドライブされる。一方、ＤＩＮがＨｉｇｈレベルにあるとき、ＰＦＥＴ２１はＯＦＦ状態にあり、ＮＦＥＴ２３はＯＮ状態にある。従って、ＤＯＵＴは電源電位Ｖｄｄから遮断され、接地電位でドライブされる。このように信号線３０は、常に何れかの電位でドライブされており、高インピーダンスのＨｉ−Ｚ状態になることがない。このため、信号線はたとえば隣接する信号線の電位変動に起因する電位変動に強く、ノイズ耐性に優れた回路を構成できる。また、ドライバ回路５０は間接周辺回路領域に配置されるため素子配置面積にある程度の余裕が許容され、信号線３０の素早いチャージングに必要な十分大きなＯＮ電流を確保できる程度の大きさのＭＩＳＦＥＴ（ＰＦＥＴ２１，ＮＦＥＴ２２）でドライバ回路を構成できる。このため、信号線のチャージング時間を短縮して、動作速度の向上あるいは動作マージンの確保に寄与できる。
【００６０】
次にレシーバ回路６０について説明する。レシーバ回路６０は、低閾値電圧のＮＦＥＴ６１、ＮＦＥＴ６２およびＰＦＥＴ６３と、複数の論理ゲートからなるラッチ回路６４を有する。ラッチ回路６４を有することにより、次段のタイミング設計を容易にできる。
【００６１】
ＮＦＥＴ６１のソースは信号線３０に接続されるレシーバ回路６０の入力ＲＩＮに接続され、ドレインはＮＦＥＴ６２のソースに接続される。ＮＦＥＴ６２のドレインはラッチ回路６４に入力され、ＰＦＥＴ６３のドレインに接続される。ＰＦＥＴ６３のソースは電源電位Ｖｄｄに接続される。ＮＦＥＴ６１のゲートにはＡＣＴ信号が入力され、ＮＦＥＴ６２のゲートはＶｒｅｆに接続される。ＰＦＥＴ６３のゲートは接地される。
【００６２】
レシーバ回路６０の動作は従来技術（図１６を参照）で説明したチャージトランスファ方式の動作と基本的には同じである。しかし、本実施の形態のレシーバ回路６０では、信号線３０とチャージシェアリングを行うＮＦＥＴ６２との間にセレクタとして機能するＮＦＥＴ６１を設けている点が異なる。ＮＦＥＴ６１のゲートにはＡＣＴ信号が入力されるので、動作状態（ＡＣＴ＝Ｈｉｇｈレベル）のときにチャージシェアリングするＮＦＥＴ６２と信号線３０とが接続され、ＡＣＴ＝Ｌｏｗレベルのとき信号線３０とＮＦＥＴ６２とは遮断される。このようにレシーバが非動作状況にあるとき（ＡＣＴ＝Ｌｏｗレベル）に信号線３０がレシーバ回路６０から遮断さるため、ドライバ回路側５０からの信号線３０のチャージングが可能になる。一方、信号線３０はドライバ回路５０により入力信号（ＤＩＮ）に応じてチャージ状態あるいはディスチャージ状態の何れかの状態にあり、ドライバの入力をリセットする必要がない。このため、毎サイクルの入力リセットを行うことに伴う消費電力を節約でき、また、入力パルスを発生させる回路が不要になる。入力パルス用の制御回路も必要ないので、これら回路を駆動する電力をもさらに節減することが可能になる。
【００６３】
レシーバ回路６０のセンスライン６５はＰＦＥＴ６３によりプリチャージされる。ただし、本実施の形態では、信号線３０をＮＦＥＴ６２により遮断し、従来技術のように信号線３０をプリチャージしないので、センスライン６５の負荷容量は非常に小さくなる。このためＰＦＥＴ６３にはＯＮ電流の小さな小面積のＦＥＴを適用できる。このため従来プリチャージ用に配置していたＦＥＴ（図１６のＰＦＥＴ１２６）の素子面積分だけ占有面積を削減できる。たとえばＤＲＡＭの場合には面積的な余裕の少ないメモリアレイの近傍（直接周辺回路）でマージンを生むことができるので、集積化への寄与が大きい。なお、ＰＦＥＴ６３にはプリチャージ信号（ＡＣＴ）を配線せず、ＰＦＥＴ６３を常にＯＮ状態で作動させてセンスライン６５をＶｄｄにプルアップし、プリチャージを実現する。しかし、ＰＦＥＴ６３のサイズは非常に小さく、常にＯＮさせた状態でプルアップしても貫通電流が少なく、チャージシェアリング動作も損なわれることはない。
【００６４】
図９は図８の回路の動作波形をシミュレートして示した図である。（ａ）は入力（ＤＩＮ）の信号波形を、（ｂ）はＡＣＴ信号波形を、（ｃ）は出力ＲＯＵＴの信号波形を示し、ライン（ｄ）はセンスライン６５の電位変化を、ライン（ｅ）はＮＦＥＴ６１とＮＦＥＴ６２の間の配線６６の電位変化を示す。入力信号としてＤＩＮに常時Ｈｉｇｈレベルが印加される場合を例示している。ＤＩＮがＨｉｇｈレベルであるからＮＦＥＴ２３はＯＮ状態であり、信号線３０はＬｏｗレベルにドライブされている。
【００６５】
ＡＣＴがＬｏｗレベルにあるとき、ＮＦＥＴ６１がＯＦＦ状態であるから、センスライン６５の電位はＰＦＥＴ６３を介して供給されるＶｄｄによりＨｉｇｈレベルにドライブされる。レシーバを読み出し可能状態とするためＡＣＴをＨｉｇｈレベルに変えると、ＮＦＥＴ６１がＯＮする。信号線３０がＬｏｗレベルにあるからＮＦＥＴ６２のソース電位（配線６６の電位）がＶｒｅｆと閾値電圧で決まる電位以下になったときＮＦＥＴ６２がＯＮし、センスライン６５のチャージが急激にソース側にトランスファされる。そしてセンスライン６５がＬｏｗレベルになり、ラッチ回路６４を介して接続される出力ＲＯＵＴにはＨｉｇｈレベルが出力される。なお、センスライン６５がＬｏｗレベルになってもＰＦＥＴ６３は常にＯＮ状態であるからＰＦＥＴ６３のＯＮ電流が流れるが、この電流は非常に微小であり、センシングに影響はない。
【００６６】
図１０〜１２は、本実施の形態の伝送回路の効果を説明する図である。図１０〜１２の各図において（ａ）は従来技術におけるドライバ入力ＤＩＮ、ＡＣＴ信号、レシーバ出力ＲＯＵＴを示すタイミングチャートであり、（ｂ）は本実施の形態２におけるドライバ入力ＤＩＮ、ＡＣＴ信号、レシーバ出力ＲＯＵＴを示すタイミングチャートである。（ｃ）は（ａ）（ｂ）における平均消費電流をシミュレートした図であり、破線は従来技術を、実線は本実施の形態の場合を示す。
【００６７】
図１０は入力ＤＩＮに常時Ｈｉｇｈレベルが入力された場合を示している。（ｃ）に示す通り、本実施の形態の回路では、従来技術に比較して平均消費電流が大幅に削減されている。動作電流を従来技術と比較して最大９０％低減できる。前記の通り、本実施の形態では毎サイクルごとの入力リセットが必要でなく、本条件のように常時Ｈｉｇｈレベルが入力されるときには結果的に無駄になるリフレッシュ動作の電流を削減できる。
【００６８】
図１１は入力ＤＩＮに常時Ｌｏｗレベルが入力された場合を示している。（ｃ）に示すように、本実施の形態の回路ではむしろ平均消費電流が上昇している。しかし、図１０に示す場合の効果（約０．３５ｍＡ以上の電流削減効果）に比較して無視できるほどの差（約０．０１ｍＡ）でしかない。
【００６９】
図１２は入力ＤＩＮにＬｏｗレベルとＨｉｇｈレベルが交互に入力された場合を示している。（ｃ）に示すように、本実施の形態と従来技術では大きな相違はない。
【００７０】
図１０〜１２の結果を総合すると、常時Ｈｉｇｈレベルが入力された場合の本実施の形態の効果が顕著であり、常時Ｌｏｗレベルの場合のデメリットを差し引いても本実施の形態の回路は従来技術の回路より消費電力が改善されているといえる。むしろＤＲＡＭに適用した場合であって入力にＨｉｇｈレベルが連続するパターンが通常のランダムアクセス時よりも多く含まれるような場合には、本実施の形態の効果が顕著に期待できる場合が多いと考える。
【００７１】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【００７２】
たとえば、図１３に示すように、実施の形態２において、レシーバ回路の後段に設けたラッチ回路は特になくてもよい。この場合、ラッチ回路に占有される素子面積が削減され、プリチャージ用のＦＥＴの削減と併せて、従来技術に比較した７５％の素子面積削減率を達成できる。レシーバ回路が素子配置面積に余裕の乏しいメモリアレイの近傍（直接周辺回路）に配置されるようなＤＲＡＭに適用した場合にはこの効果は特に大きい。
【００７３】
【発明の効果】
本願で開示される発明のうち、代表的なものによって得られる効果は、以下の通りである。
【００７４】
すなわち、ディジタル信号伝送回路の消費電力を低減できる。ディジタル信号伝送回路の動作速度を向上できる。ディジタル信号伝送回路のノイズ耐性を向上できる。ディジタル信号伝送回路の性能を向上し、半導体集積回路装置の信頼性および性能向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＤＲＡＭの概要を示すブロック図である。
【図２】実施の形態１のドライバ回路、信号線およびレシーバ回路の一例を示した回路図である。
【図３】レシーバ回路の各部の電圧波形をシミュレートして示した図である。
【図４】ガウス関数状のＲＩＮ信号が入力された時の各部の電圧波形をシミュレートして示した図である。
【図５】本発明の一実施の形態であるレシーバ回路の感度を従来のレシーバ回路と比較して示した図である。
【図６】ドライバ回路およびレシーバ回路の主要部の電圧波形を示した図である。
【図７】実施の形態１の回路による平均消費電流波形のシミュレーション結果を示す図である。
【図８】本発明の他の実施の形態であるドライバ回路、信号線およびレシーバ回路を示した回路図である。
【図９】図８の回路の動作波形をシミュレートして示した図である。
【図１０】実施の形態の伝送回路の効果を説明する図であり、入力ＤＩＮに常時Ｈｉｇｈレベルが入力された場合を示す。
【図１１】実施の形態の伝送回路の効果を説明する図であり、入力ＤＩＮに常時Ｌｏｗレベルが入力された場合を示す。
【図１２】実施の形態の伝送回路の効果を説明する図であり、入力ＤＩＮにＬｏｗレベルとＨｉｇｈレベルが交互に入力された場合を示す。
【図１３】実施の形態２の他の例を示す回路図である。
【図１４】従来のディジタル信号伝送回路の一例を示した回路図である。
【図１５】図１４の回路の主要部の電圧波形をシミュレートして示した図である。
【図１６】従来のディジタル信号伝送回路の他の例を示した回路図である。
【図１７】図１６の回路の動作波形をシミュレートして示した図である。
【図１８】図１４の回路の平均消費電流波形をシミュレートして示した図である。
【符号の説明】
１…メモリアレイ、２…ワード線ドライバ／ロウデコーダ回路、３…ビット線ドライバ／センスアンプ回路、４…カラムデコーダ回路、５…アドレスコントローラ、６…コマンドコントローラ、７…入力レシーバ（端子）、８…バスドライバ、９…バスライン、１０…バスレシーバ、１１…クロック回路、１２…参照電位発生回路、２０，５０…ドライバ回路、２１，４１，４４，６１，６３…ＰＦＥＴ、２２，２３，２４，４２，４３，６２…ＮＦＥＴ、２５，４５…ＮＯＴゲート（インバータ）、２６…ＮＯＲゲート、２７…クランプ回路、３０…信号線、４０，６０…レシーバ回路、４６，４７，６６…配線、６４…ラッチ回路、６５…センスライン、１００，１２０…ドライバ回路、１０１，１０２…インバータ、１０３，１０７，１２３…入力端、１０４，１１０，１３０…出力端、１０５，１２１…信号線、１０６，１２４…レシーバ回路、１０８…ＮＯＴ回路、１０９…ＮＡＮＤ回路、１２２，１２５…ＮＦＥＴ、１２６，１２７…ＰＦＥＴ、１２８…センスライン、１２９…インバータ、ＡＣＴ…動作信号、ＤＩＮ…ドライバ入力、ＤＯＵＴ…ドライバ出力、ＲＩＮ…レシーバ入力、ＲＯＵＴ…レシーバ出力、Ｖｄｄ…電源電圧、Ｖｒｅｆ…リファレンス電圧（参照電圧）、Ｖｔ…閾値電圧。
Claims (10)
- 第１型の第１トランジスタおよび第２型の第２トランジスタを含むインバータ、および、前記第１トランジスタおよび第２トランジスタの間に設けられ、回路を駆動する第１電位より低い第２電位がその制御入力端子に印加される第２型の第３トランジスタ、を含むドライバ回路と、
一方の端子が入力端に接続され、制御入力端子が前記第１電圧より低い第２電圧に接続され、他方の端子が出力段に接続され、前記入力端の電位変化を前記一方の端子および他方の端子間のチャージトランスファにより検出するための第８トランジスタ、前記入力端と前記第８トランジスタとの間に設けられ、前記入力端の電位変化を検出しない間、前記入力端と前記第８トランジスタとを分離する第９トランジスタ、および、一方の端子が前記第１電圧に接続され、他方の端子が前記第８トランジスタの他方の端子と前記出力段との間のセンスラインに接続され、前記センスラインの電位に応じて常に前記センスラインをプリチャージするように動作する第１１トランジスタを含むレシーバ回路と、
前記第２トランジスタと前記第３トランジスタとの接続部である前記ドライバ回路の出力端と前記レシーバ回路の前記入力端とを接続する信号線と、
を含む半導体集積回路装置。 - 前記信号線の電圧を前記第２電圧で制御される電圧に維持するための電流が前記第１および第３トランジスタを介して供給される請求項１記載の半導体集積回路装置。
- 前記第３トランジスタの閾値電圧が、前記第１または第２トランジスタの閾値電圧より低く、前記第９トランジスタの閾値電圧は、前記第８トランジスタの閾値電圧より低いことを特徴とする請求項２記載の半導体集積回路装置。
- 前記ドライバ回路、レシーバ回路および信号線は、同一の半導体または絶縁体基板内に形成されていることを特徴とする請求項１〜３の何れか一項に記載の半導体集積回路装置。
- 前記ドライバ回路、レシーバ回路および信号線の組を複数有し、前記複数の信号線が互いに離間して並行に形成されている請求項４記載の半導体集積回路装置。
- 前記第２電位を調整することにより、前記ドライバ回路の出力電圧を前記第１電位より低く制限する請求項１記載の半導体集積回路装置。
- 前記第３トランジスタに並列接続される第４トランジスタをさらに含み、
前記第４トランジスタの制御入力端子には、前記第１トランジスタをＯＮ状態にする信号が前記インバータの入力に印加されたときに、前記入力信号のクロック周期または前記ドライバ回路のクロック周期より短い期間だけＯＮする信号が印加される請求項１記載の半導体集積回路装置。 - 一方の端子が信号線に接続され、制御入力端子が回路を駆動する第１電圧より低い第２電圧に接続され、他方の端子が出力段に接続され、前記信号線の電位変化を前記一方の端子および他方の端子間のチャージトランスファにより検出するための第８トランジスタと、
前記信号線と前記第８トランジスタとの間に設けられ、前記信号線の電位変化を検出しない間、前記信号線と前記第８トランジスタとを分離する第９トランジスタと、
一方の端子が前記第１電圧に接続され、他方の端子が前記第８トランジスタの他方の端子と前記出力段との間のセンスラインに接続され、前記センスラインの電位に応じて常に前記センスラインをプリチャージするように動作する第１１トランジスタと、
を含む半導体集積回路装置内のレシーバ回路。 - 前記第９トランジスタの閾値電圧は、前記第８トランジスタの閾値電圧より低い請求項８記載の半導体集積回路装置内のレシーバ回路。
- 前記第８トランジスタの他方の端子と前記出力段との間に設けられたラッチ回路を含む請求項９記載の半導体集積回路装置内のレシーバ回路。
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