JP2001332968A - ドライバ回路、レシーバ回路および半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 ディジタル信号伝送回路の消費電力を低減す
る。 【解決手段】 ドライバ回路２０には、ＰＦＥＴ２１、
ＮＦＥＴ２３および低閾値電圧のＮＦＥＴ２２を有し、
ＰＦＥＴ２１のゲートに入力信号ＤＩＮバーが印加さ
れ、ＮＦＥＴ２２のゲートには参照電位Ｖｒｅｆが印加
される。ドライバ出力ＤＯＵＴにはＶｒｅｆで制限され
た小振幅の信号が出力される。レシーバ回路４０には、
ＰＦＥＴ４１および低閾値電圧のＮＦＥＴ４２，４３か
らなるダイナミックＮＡＮＤ回路とＰＦＥＴ４４および
ＮＯＴゲート４５からなるインバータを有し、小振幅の
信号をダイナミックＮＡＮＤ回路でレベルシフトし、イ
ンバータでドライブしてＣＯＭＳレベルの信号ＲＯＵＴ
を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の内部でのデータ等ディジタル情報の伝送に適用でき
るドライバ回路、レシーバ回路、およびディジタル信号
の伝送技術に関する。

【０００２】

【従来の技術】半導体集積回路装置で取り扱われる信号
は、パルス波形のディジタル信号であり、その伝送は同
一基板内に形成される金属配線等を介して行われる。金
属配線は一般に微細に形成されるため、配線抵抗が大き
く配線間のカップリング容量が大きくなる。配線抵抗お
よび配線容量の増加はパルス応答の時定数を増加させ、
配線に伝送されるパルス波形の鈍りを生ずる。パルスの
鈍りは信号伝送のクロックを低下させ、あるいは信号伝
送の信頼性を低下させる要因になる。このため、送信側
からの信号を受信側に確実に伝送するためのドライバ回
路およびレシーバ回路が用いられる。レシーバ回路で受
信された信号は鈍ったパルス形状であり、また信号伝送
の途中で隣接する金属配線等からのノイズが重畳される
ため、レシーバ回路でパルス波形が整形される。ディジ
タル信号の伝送には、以下のような方式が用いられる。

【０００３】図１４は、従来のディジタル信号伝送回路
の一例を示した回路図である。送信側のドライバ回路１
００は２段のインバータ１０１、１０２で構成され、入
力信号を１段目のインバータ１０１の入力端１０３に印
加する。２段目のインバータ１０２の出力はドライバ回
路の出力端１０４であり、電源電圧（たとえば２.５
Ｖ）と基準電圧（たとえば接地電位：０Ｖ）との間でフ
ルスイングされた信号が出力される。出力された信号
は、信号線１０５を伝搬しレシーバ回路１０６の入力端
１０７に印加される。レシーバ回路１０６はＮＯＴ回路
（インバータ）１０８とＮＡＮＤ回路１０９とで構成さ
れる。入力信号はＮＯＴ回路１０８で波形整形された
後、ＮＡＮＤ回路１０９に入力される。ＮＡＮＤ回路１
０９の他方入力にはクロック信号である動作信号（ＡＣ
Ｔ）が入力される。ＮＡＮＤ回路１０９の出力がレシー
バ回路１０６の出力として出力端１１０に出力される。

【０００４】図１５は図１４の回路の主要部の電圧波形
をシミュレートして示した図である。(a)は入力端１０
３に入力される信号波形である。(b)は信号線１０５を
伝送した後のＮＯＴ回路１０８に入力前の波形である。
この波形には鈍りが見られる。(c)はＮＯＴ回路１０８
の出力波形であり、鈍った入力波形(b)に波形整形が施
されている。(d)はＡＣＴ信号であり、(e)は出力端１１
０の電圧波形である。ＡＣＴ信号はクロックとして作用
する。なお、シミュレートの条件は、信号線１０５のラ
イン長を９ｍｍ、配線負荷容量を２．１ｐＦ（このうち
信号線に接続される負荷の容量を５００ｆＦと仮定して
いる）、配線抵抗を３６０Ωと仮定した。

【０００５】図１６はディジタル信号伝送回路の他の従
来例を示した回路図である。ドライバ回路１２０は、信
号線１２１にプリチャージされた電荷を放電するｎ型Ｍ
ＩＳＦＥＴ（n-type Metal Insulator Semiconductor F
ield Effect Transistor：以下ｎ型ＭＩＳＦＥＴをＮＦ
ＥＴという）１２２であり、入力信号はＮＦＥＴ１２２
のゲートである入力端１２３に印加される。レシーバ回
路１２４には、ゲートにリファレンス電圧Ｖｒｅｆが印
加されるＮＦＥＴ１２５が設けられ、ＮＦＥＴ１２５の
ドレイン側にはプリチャージ用のｐ型ＭＩＳＦＥＴ（以
下ｐ型ＭＩＳＦＥＴをＰＦＥＴという）１２６が接続さ
れる。ＰＦＥＴ１２６のゲートには動作信号ＡＣＴが印
加され、ＡＣＴがLowレベルのときにＰＦＥＴ１２６が
ＯＮしてセンスライン１２８（ＮＦＥＴ１２５のドレイ
ン側）が電源電位Ｖｄｄ（たとえば２．５Ｖ）に接続さ
れる。このとき、ＮＦＥＴ１２５のソース側（信号線１
２１）はＶｒｅｆ−閾値電圧の値になるまでチャージさ
れる。ＰＦＥＴ１２７はＡＣＴがLowレベルにある間に
センスライン１２８がHighの時のノイズ耐性を上げるた
めのプルアップ作用を持つＦＥＴである。 ＰＦＥＴ１
２７のサイズはＰＦＥＴ１２６に比べて非常に小さい。

【０００６】図１７は図１６の回路の動作波形をシミュ
レートして示した図ある。(a)は入力端１２３の入力信
号電圧を、(b)はＡＣＴ信号を、(c)は出力端１３０の出
力信号を示し、ライン(d)はセンスライン１２８の電位
変化を、ライン(e)は信号線１２１の電位変化を示す。
ＡＣＴがLowレベルにあり、信号線１２１がプリチャー
ジされている状態（図中ｔ＜ｔ１）で、レシーバ回路１
２４を読み出し可能状態にするためＡＣＴをHighレベル
に変える（ｔ＝ｔ１）。このとき入力端１２３に入力信
号を入力する。入力としてHighレベルが印加されると
（同図(a)）、ＮＦＥＴ１２２がＯＮし、信号線１２１
の電位が低下する（同図(e)）。この電位低下はＮＦＥ
Ｔ１２５のソースに伝わり、ソース電位がＶｒｅｆと閾
値電圧で決まる電位以下になったときＮＦＥＴ１２５が
ＯＮして、センスライン１２８のチャージが急激にソー
ス側にトランスファされる。そしてセンスライン１２８
がLowレベルになってインバータ１２９を介して接続さ
れる出力端１３０にはHighレベルが出力されることにな
る。なおこのとき、ＰＦＥＴ１２７は常時ＯＮであるた
めＰＦＥＴ１２７にＯＮ電流が流れるが、ＰＦＥＴ１２
７のサイズは小さく、ＮＦＥＴ１２２がＯＮしている間
はこのＯＮ電流はＮＦＥＴ１２２によって引き抜かれる
ため、センスライン１２８はLowレベルにキープされ
る。

【０００７】以上のような方法でディジタル信号の伝送
が信号線を介してドライバ回路からレシーバ回路に行わ
れることになる。

【０００８】

【発明が解決しようとする課題】しかしながら、近年の
半導体集積回路装置の高集積化と高機能化に伴い、単一
の半導体基板（チップ）内に集積化される素子数が増大
し、チップ内に形成される配線（信号線）の長さも長大
になる傾向にある。たとえばＤＲＡＭ（DynamicRandom
Access Memory）の場合には、そのアドレス信号線等の
配線長は数ｍｍ〜十数ｍｍに及ぶ。よって、信号線に付
随する寄生容量（浮遊容量）が増加し、また、配線抵抗
が増加する。配線に付随する寄生容量および配線抵抗
は、配線を伝送するパルス形状の鈍りを生じ、このため
信号の伝送遅延を生じる。また、寄生容量あるいは配線
抵抗に起因する配線の電力消費を増大する。

【０００９】図１４に示す従来の伝送回路を用いた場
合、ドライバ回路１００の出力１０４は、電源電圧の
２.５Ｖと基準電圧の０Ｖで駆動され、その振幅値は約
２．５Ｖと大きい。このため配線長が長いアドレス信号
線等では配線容量による充放電電流が大きくなる。たと
えば入力信号を１２５ＭＨｚ、レシーバ回路１０６の動
作周波数を２５０ＭＨｚと仮定し、前記シミュレーショ
ンの条件で求めた平均消費電流波形のシミュレーション
結果は、図１８に示すように約１ｍＡとなる。アドレ
ス、バンク、コマンドの各ラインの総計を２０本と仮定
すると、これだけで２０ｍＡを消費することになる。放
熱装置の付加設計等を考慮すれば消費電流の改善を要
し、モバイル環境等での使用等を考慮すれば、さらに改
善を図る要求が強い。

【００１０】なお、低電圧振幅でのドライブを差動アン
プで実現することも考え得るが、信号線とともに共通線
（コモン線）が必要になり、バス幅が２倍になる不利益
がある。ＤＲＡＭ等特に高集積化が要求される製品への
適用は配線配置面積の増加の観点から容認できない。

【００１１】また、図１６の従来の伝送回路を用いた場
合には、信号線１２１をプリチャージするＰＦＥＴ１２
６がレシーバ側にあるため、ＰＦＥＴ１２６のサイズを
大きくできないという問題がある。たとえばＤＲＡＭの
場合には内部アドレス線のレシーバ回路はメモリアレイ
の近傍に設けられる。メモリアレイ近傍は最も高集積化
が要求される領域であり、プリチャージ用のＰＦＥＴ１
２６をむやみに大きくすることは素子配置設計上許容で
きない。このため、ＰＦＥＴ１２６のＯＮ電流を大きく
できず、プリチャージに時間を要するという問題が派生
する。プリチャージ時間の増加は動作周波数の向上抑制
として作用し、あるいは動作周波数に対するマージンの
低下に関わる。

【００１２】また、図１６の伝送回路の場合には、入力
信号を検出した後、次の入力信号の値に関わらず、入力
１２３を一旦Lowレベルにリセットして信号線１２１を
プリチャージしなければ次の信号を正確に読み取れな
い。仮にHighレベルの入力信号の後にLowレベルの入力
信号が入力されたときにプリチャージが行われていなけ
れば、LowレベルをHighレベルと誤認識することにな
る。このため、たとえばＤＲＡＭのリフレッシュ動作の
ように連続してHighレベルが入力されるような場合で
も、毎サイクルごとにプリチャージ動作が行われ、無駄
なプリチャー動作が繰り返されることになる。この結
果、プリチャージにより消費される電力が無駄になる。
また、この方式の伝送回路では、サイクル毎のリセット
が必要であるから入力信号やプリチャージのパルスを生
成するタイミング制御回路も必要になり、このような制
御回路の消費電力も増加することになる。

【００１３】さらに、図１６の伝送回路の場合には、読
み取り可能な動作状態では、プリチャージ用のＰＦＥＴ
１２６がＯＦＦ状態であり、このとき信号線１２１はＨ
ｉ−Ｚ状態（高インピーダンス状態）に近くなる。つま
り、ＰＦＥＴ１２７はＯＮ状態であるが電流供給能力が
小さい為、信号線１２１をドライブするに十分なもので
はない。このような状態のとき、たとえば隣接する信号
ライン等の電位変化によるノイズを受けやすく、このよ
うなノイズによって誤動作する可能性がある。

【００１４】本発明の目的は、ディジタル信号伝送回路
の消費電力を低減することにある。

【００１５】本発明の他の目的は、ディジタル信号伝送
回路の動作速度を向上することにある。

【００１６】本発明のさらに他の目的は、ディジタル信
号伝送回路のノイズ耐性を向上することにある。

【００１７】また、本発明のさらに他の目的は、ディジ
タル信号伝送回路の性能を向上し、半導体集積回路装置
の信頼性および性能向上を図ることにある。

【００１８】

【課題を解決するための手段】本願の発明の概略を説明
すれば、以下の通りである。

【００１９】本発明のドライバ回路（２０，５０）は、
第１型の第１トランジスタ（２１）および第２型の第２
トランジスタ（２３）を含むインバータと、前記第１ト
ランジスタ（２１）および第２トランジスタ（２３）の
間に設けられ、回路を駆動する第１電位（Ｖｄｄ）より
低い第２電位（Ｖｒｅｆ）がその制御入力端子に印加さ
れる第２型の第３トランジスタ（２２）とを含む。

【００２０】このようなドライバ回路によれば、入力信
号をインバータで駆動しつつも、第３トランジスタ（２
２）のゲートに印加される第２電位（Ｖｒｅｆ）によっ
て、出力電圧を制限することができる。信号線に印加さ
れる信号波形の振幅が小さくなるため、信号線で消費さ
れる充放電電流を小さくし、消費電力の低減を図ること
ができる。

【００２１】また、このようなドライバ回路によれば、
第１トランジスタ（２１）および第３トランジスタ（２
２）を介して信号線（３０）をチャージする電流を送れ
る。このため、チャージトランスファ方式を採用した場
合にレシーバ回路にプリチャージ用のＦＥＴを設ける必
要がない。この結果、従来プリチャージに要していた電
流を削減できる。なお、信号線（３０）に印加する電圧
は、第３トランジスタ（２２）のゲートに印加される第
２電位（Ｖｒｅｆ）によって第１電圧（Ｖｄｄ）より低
く調整できる。この結果、信号線（３０）のチャージア
ップ電圧を低下する事による消費電流（消費電力）の削
減も図れる。

【００２２】ここで、前記第３トランジスタ（２２）の
閾値電圧は、前記第１または第２トランジスタ（２１，
２３）の閾値電圧より低くすることができる。

【００２３】また、前記第３トランジスタ（２２）に並
列接続される第４トランジスタ（２４）をさらに設ける
ことができる。第４トランジスタのゲートには、第１ト
ランジスタ（２１）をＯＮ状態にする信号がインバータ
の入力（ＤＩＮ）に印加されたときに、入力信号または
ドライバ回路のクロック周期より短い期間だけＯＮする
信号が印加できる。これによりドライバ回路からの出力
信号の立ち上がりを早くすることができる。

【００２４】本発明のレシーバ回路（４０）は、一方の
端子に回路を駆動する第１電位（Ｖｄｄ）が印加され、
制御入力端子にクロック信号（ＡＣＴ）が印加される相
補的に構成された第１型の第５トランジスタ（４１）お
よび第２型の第６トランジスタ（４２）と、前記第５お
よび第６トランジスタ（４１，４２）の他方の端子にそ
の一方の端子が接続され、他方の端子が基準電位（ＧＮ
Ｄ：接地電位）に接続され、その制御入力端子に前記第
１電位（Ｖｄｄ）より低い電圧の入力信号（ＲＩＮ）が
印加される第２型の第７トランジスタ（４３）と、前記
第５、第６および第７トランジスタ（４１，４２，４
３）により構成されるダイナミックＮＡＮＤ回路の出力
を反転出力するインバータ（４５）と、を含む。

【００２５】このようなレシーバ回路によれば、レベル
コンバータとして機能するダイナミックＮＡＮＤ回路で
小信号パルスを受信し、コンバートされたレベル（ＮＡ
ＮＤ回路の出力）を後段のインバータ回路でドライブで
きる。このため、駆動電圧レベルで小振幅の信号を感度
よく検出できる。

【００２６】ここで、前記第７トランジスタ（４３）の
閾値電圧は、前記第５トランジスタ（４１）の閾値電圧
より低くすることができる。このように低閾値電圧の第
７トランジスタ（４３）を用い、これのゲートに信号を
入力することにより低振幅の小信号に対応できる。ま
た、第７トランジスタ（４３）のソースを基準電位（接
地電位）に接続することによりエバリュエート（ＡＣＴ
＝High）時の第７トランジスタ（４３）の基板バイアス
効果の発生を抑制できる。基板バイアス効果が生じたと
きＦＥＴの閾値電圧が上昇してＯＮするタイミングが遅
れる不具合が生じるが、本発明では基板バイアス効果を
抑制しているのでＯＮタイミングの遅れは生じず、レシ
ーバ回路（４０）の応答を早くできる。

【００２７】また、第６トランジスタ（４２）を低閾値
電圧のトランジスタとすることができる。これによりダ
イナミックＮＡＮＤの出力がLowレベル時の電圧を基準
電位に近づけ、レシーバ感度の低下を防止できる。

【００２８】すなわち、本レシーバ回路（４０）によ
り、波形整形の手間を省き、信号(ＲＩＮ）の受信と同
時に低振幅入力信号のレベルシフトを１段で行うことが
できる。さらに、信号線（３０）がアドレス線のように
多数本存在する時には、各レシーバの動作を揃えること
により各アドレス信号のスキューの差をレシーブと同時
に揃えることができる。これにより、同期式回路やパイ
プライン動作に適した低消費電力の信号伝送回路を実現
できる。

【００２９】本発明の他のレシーバ回路（６０）は、一
方の端子が信号線（３０）に接続され、制御入力端子が
第２電圧（Ｖｒｅｆ）に接続され、他方の端子が出力段
に接続され、信号線（３０）の電位変化を一方の端子お
よび他方の端子間のチャージトランスファにより検出す
るための第８トランジスタ（６２）と、信号線（３０）
と第８トランジスタ（６２）との間に設けられ、信号線
（３０）の電位変化を検出しない間、信号線（３０）と
第８トランジスタ（６２）とを分離する第９トランジス
タ（６１）と、を含む。

【００３０】このようなレシーバ回路（６０）によれ
ば、第９トランジスタ（６１）をセレクタとして作用さ
せ、信号線（３０）とレシーバ回路とを分離することが
できる。これにより、ドライバ回路側からの信号線（３
０）のチャージ動作が許容できるようになる。これによ
り、レシーバ回路（６０）側にプリチャージ用のＦＥＴ
を配置する必要がなく、レシーバ回路の素子配置面積を
少なくすることができる。素子配置面積の減少は、設計
自由度の向上に寄与する。また、今までのプリチャージ
回路のサイズを小さくすることができ、この分のセンス
ラインにかかる負荷容量を低減して検出感度を向上でき
る。

【００３１】なお、第９トランジスタ（６１）の閾値電
圧は、第８トランジスタ（６２）の閾値電圧より低くで
きる。これにより、センス時の応答性を上げることがで
きる。また、レシーバ回路の出力段には、ラッチ回路を
設けることができる。これによりレシーバの出力を受け
取る後段回路のタイミング設計が容易になる。

【００３２】また、前記したドライバ回路（２０、５
０）およびレシーバ回路（４０，６０）を用いて半導体
集積回路装置を構成できる。レシーバ回路（６０）を適
用した半導体集積回路装置によれば、毎サイクルの入力
信号（ＤＩＮ)のリセットの必要がない。これによりＤ
ＲＡＭのリフレッシュ時のように入力信号に変化のない
ときに信号線電圧を変化させる必要がなく、従来のプリ
チャージ操作に係る電力を節減できる。また、入力信号
のパルス発生回路が必要なく、この分の消費電力を節約
できる。また、動作信号（ＡＣＴ）と入力（ＤＩＮ）と
のタイミング制御マージンが増加する。さらに、信号線
が何れの電位からも切り離されるＨｉ−Ｚ状態の期間を
なくすことができ、ノイズ耐性を向上でき、安定な回路
動作を実現できる。

【００３３】なお、ドライバ回路（２０，５０）、レシ
ーバ回路（４０，６０）および信号線（３０）は、同一
の半導体または絶縁体基板内に形成され、複数の信号線
（３０）が互いに離間して並行に形成されていてもよ
い。本発明の半導体集積回路装置では、ノイズ耐性に優
れるので、このような配線が複数並行に形成されるよう
な高集積化された半導体集積回路装置の適用して特に効
果が大きい。

【００３４】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。ただし、本発明は多くの異
なる態様で実施することが可能であり、本実施の形態の
記載内容に限定して解釈すべきではない。なお、実施の
形態の全体を通して同じ要素には同じ番号を付するもの
とする。

【００３５】（実施の形態１）図１は、本発明の一実施
の形態であるＤＲＡＭの概要を示すブロック図である。
なお、本実施の形態ではＤＲＡＭについて説明するが、
本発明はこれに限られず、信号線で接続されたドライバ
回路およびレシーバ回路が含まれる任意の半導体集積回
路装置に適用できる。

【００３６】図１に示すＤＲＡＭには、多数のメモリセ
ルがマトリックス状に配置されたメモリアレイ１を有
し、メモリアレイ１の周辺（直接周辺回路部）には、ワ
ード線ドライバ／ロウデコーダ回路２、ビット線ドライ
バ／センスアンプ回路３、カラムデコーダ回路４が配置
されている。また、メモリアレイ１とその周辺に配置さ
れる各回路から離間した制御部（間接周辺回路部）に
は、アドレスコントローラ５、コマンドコントローラ６
が配置される。アドレスコントローラ５、コマンドコン
トローラ６へのアドレスおよびコマンドの入力は、入力
レシーバ（端子）７を介して外部から行われる。

【００３７】アドレスコントローラ５、コマンドコント
ローラ６からのアドレスデータおよびコマンドデータ
は、バスドライバ８に入力され、バスライン９を介して
バスレシーバ１０に伝送される。バスドライバ８は間接
周辺回路領域（制御部）に配置される。バスレシーバ１
０は直接周辺回路に配置される。

【００３８】回路２のロウデコーダ、回路３のカラムデ
コーダにはバスレシーバ１０からのアドレス情報が入力
される。このアドレス情報によりメモリアレイ内の所定
のアドレスに位置するメモリセルが特定される。また、
バスレシーバ１０からの制御情報により各デコーダが制
御される。

【００３９】なお、読み出し、書き込みのデータは図示
しないデータ線を介して外部に入出力される。あるい
は、データ線をタイムシェアリングによりアドレス線と
共用してもよい。この場合、データは前記バスラインを
介して書き込み、読み出しされる。また、本ＤＲＡＭは
クロック回路１１および参照電位（Ｖｒｅｆ）発生回路
１２を有する。クロック回路１１の出力は後に説明する
ＡＣＴ信号として用いられる。また、参照電位Ｖｒｅｆ
の機能は後に説明する。

【００４０】図２は、バスドライバ８、バスライン９お
よびバスレシーバ１０の１チャネル分を構成するドライ
バ回路２０、信号線３０およびレシーバ回路４０の一例
を示した回路図である。ドライバ回路２０とレシーバ回
路４０は信号線３０を介して接続される。信号線３０
は、たとえば半導体基板内に形成された金属配線を例示
できる。

【００４１】ドライバ回路２０は、ＰＦＥＴ２１、低閾
値電圧のＮＦＥＴ２２、ＮＦＥＴ２３、ＮＦＥＴ２４、
複数段のＮＯＴゲート２５、ＮＯＲゲート２６、クラン
プ回路２７を有する。ＰＦＥＴ２１のドレインは電源電
位Ｖｄｄ（たとえば２．５Ｖ）に接続され、ソースはＮ
ＦＥＴ２２のドレインに接続される。ＮＦＥＴ２２のソ
ースはＮＦＥＴ２３のドレインに接続され、ＮＦＥＴ２
３のソースは基準電位（たとえば接地＝０Ｖ）に接続さ
れる。ドライバ回路２０の入力ＤＩＮバーは、ＰＦＥＴ
２１およびＮＦＥＴ２３のゲートに印加される。ＮＦＥ
Ｔ２２とＮＦＥＴ２３との接続部がドライバ回路２０の
出力ＤＯＵＴとなる。つまり、ドライバ回路２０は、低
閾値電圧のＮＦＥＴ２２がＰＦＥＴ２１側に配置された
インバータ構成を有する。

【００４２】ドライバ回路２０の動作は以下の通りであ
る。入力ＤＩＮバーにHighレベルが入力されると、ＰＦ
ＥＴ２１がＯＦＦ状態になり、ＮＦＥＴ２３はＯＮ状態
になって、出力ＤＯＵＴにはLowレベルの電圧が出力さ
れる。一方、入力ＤＩＮバーにLowレベルが入力される
と、ＰＦＥＴ２１がＯＮ状態になり、ＮＦＥＴ２３はＯ
ＦＦ状態になる。このとき、出力ＤＯＵＴの電圧は、Ｎ
ＦＥＴ２２の状態により相違する。図示するように、Ｎ
ＦＥＴ２２のゲートには参照電位Ｖｒｅｆが入力され
る。ＮＦＥＴ２２のゲート−ソース間の電圧Ｖｇｓが閾
値電圧Ｖｔを超えるようにＶｒｅｆがに印加されている
とき、ＮＦＥＴ２２はＯＮ状態になる。今、ＤＯＵＴの
電圧がＶｒｅｆより十分に低ければＮＦＥＴ２２はＯＮ
状態であり、ＤＯＵＴの電圧はＯＮ状態にあるＰＦＥＴ
２１からのＶｄｄでドライブされて上昇する。しかし、
ＤＯＵＴの電圧が上昇してＶｒｅｆ−Ｖｔまで上昇する
とＮＦＥＴ２２はＯＦＦ状態になり、それ以上の電圧上
昇はしなくなる。つまり、このようなインバータ構成の
回路では、Ｖｒｅｆによって出力ＤＯＵＴの振幅を制御
できる。Ｖｒｅｆとして電源電位よりも低い電位を設定
することにより、従来電源電位と接地電位との電位差で
フルスイングしていたドライバ回路に比較して小さな振
幅値で制限されたパルス信号を生成できる。これによ
り、信号線での電力消費を低減し、半導体集積回路装置
の消費電力を低減できる。

【００４３】なお、ＮＦＥＴ２２には、ＮＦＥＴ２４を
並列に接続できる。ＮＦＥＴ２４のゲートには、ＤＩＮ
バーと複数段のＮＯＴゲート（インバータ）２５により
遅延されたＤＩＮバーとを入力とするＮＯＲゲート２６
の出力を入力する。ＮＯＲゲート２６の出力は、複数段
のＮＯＴゲート２５により遅延された時間に相当するＤ
ＩＮバーの立下り（ＤＩＮの立ち上がり）時の短期間だ
けHighレベルが出力され、このHighレベルがゲートに印
加されている短期間だけＮＦＥＴ２４がＯＮ状態にな
る。これにより、ＤＩＮにHighレベルが入力されたとき
のＤＯＵＴの立ち上がりを早めることができる。

【００４４】また、出力ＤＯＵＴには、接地電位との間
に、ゲート−ドレイン間がショートされた低閾値電圧の
ＮＦＥＴを複数段接続できる。複数段のＭＩＳＦＥＴに
よりその閾値電圧の和を超える電圧を出力しないように
ＤＯＵＴをクランプできる。ここのクランプ回路２７に
より、たとえば信号線３０にノイズが重畳されて予期せ
ぬ高電圧がＤＯＵＴに印加されることを防止することが
できる。

【００４５】次にレシーバ回路４０について説明する。
レシーバ回路４０は、ＰＦＥＴ４１、低閾値電圧のＮＦ
ＥＴ４２，４３、ＰＦＥＴ４４およびインバータ４５を
有する。ＰＦＥＴ４１のドレインは電源電位Ｖｄｄに接
続され、ソースはＮＦＥＴ４２のドレインに接続され
る。ＮＦＥＴ４２のソースはＮＦＥＴ４３のドレインに
接続され、ＮＦＥＴ４３のソースは基準電位（たとえば
接地電位）に接続される。レシーバ回路４０の入力ＲＩ
Ｎは、低閾値電圧のＮＦＥＴ４３のゲートに印加され、
動作信号ＡＣＴがＰＦＥＴ４１およびＮＦＥＴ４２のゲ
ートに印加される。すなわち、ＰＦＥＴ４１〜４３によ
り、ＰＦＥＴ４１のソースとＮＦＥＴ４２のドレインと
に接続される配線４６の電位が出力となるダイナミック
ＮＡＮＤ回路を構成する。特に、本実施の形態のレシー
バ回路４０では、入力に小振幅のパルス信号が入力され
ても十分な感度を持つようにＮＦＥＴ４２，４３に閾値
電圧が低いＦＥＴを適用している。また、配線４６の電
位（ダイナミックＮＡＮＤ回路の出力）を入力とするイ
ンバータ４５を配置し、インバータ４５の出力がゲート
に入力されるＰＦＥＴ４４をダイナミックＮＡＮＤ回路
の出力と電源電圧との間に配置している。インバータ４
５とＰＦＥＴ４４は、ハーフラッチとしてインバータ４
５の入力信号がHighレベル時のラッチ動作を行わせ、出
力ＲＯＵＴのノイズ耐性を高める。また、次段のドライ
ブ能力の向上に用いる。

【００４６】図３はレシーバ回路４０の各部の電圧波形
をシミュレートして示した図である。縦軸は電圧であり
横軸は時間である。ラインＡはＲＩＮに入力される信号
波形であり、破線で示すラインＢはＡＣＴ信号の入力波
形である。なお、比較のため従来技術のフルスイングイ
ンバータによる入力波形をラインＣに示す。前記の通り
ラインＡのピーク値はラインＣのピーク値より低く制限
されている。図示するタイミングでＲＩＮとＡＣＴが入
力されたときのダイナミックＮＡＮＤの出力（配線４６
の電圧）波形をラインＤに示し、ＲＯＵＴの信号波形を
ラインＥに示す。入力ＲＩＮ（ラインＡ）がHighレベル
（約０．９Ｖ)にあるとき、HighレベルのＡＣＴが入力
されると、ダイナミックＮＡＮＤの出力がHighからLow
に変化し、出力ＲＯＵＴがLowからHighに変化する。こ
の過程を図４を用いてさらに詳細に説明する。

【００４７】図４はHighレベルのＡＣＴ信号が入力され
ている状態で、ラインＦに示すようなガウス関数状のＲ
ＩＮ信号が入力された時の各部の電圧をシミュレートし
て示した図である。縦軸は電圧であり、横軸は時間であ
る。ラインＧはＮＦＥＴ４３とＮＦＥＴ４２との接続部
（配線４７）の電圧変化を示し、ラインＨはダイナミッ
クＮＡＮＤの出力（配線４６の電圧）を示す。ラインＩ
はＲＯＵＴの電圧変化を示す。また、ラインＪはＮＦＥ
Ｔ４３の閾値電圧Ｖｔの変動を示し、ラインＫはＮＦＥ
Ｔ４２の閾値電圧Ｖｔの変動を示す。

【００４８】HighレベルのＡＣＴ信号が入力されている
状態で図示するようにＲＩＮ（ラインＦ）が時間に従っ
て増加すると、ＮＦＥＴ４３のゲート電圧が上昇し、時
刻ｔ１の頃からＮＦＥＴ４３がＯＮしはじめる。これに
伴って、ＮＦＥＴ４３とＮＦＥＴ４２の接続部（配線４
７）の電位（ラインＧ）が下がり始め、これに引きずら
れるように配線４６の電位（ラインＨ）も下降し始め
る。この時点では十分なゲート−ソース間電圧がとれて
いないためＮＦＥＴ４２はＯＮ状態にはなっていない。
そして、時刻ｔ２に至って配線４７の電位がLowレベル
に至り、ＮＦＥＴ４２のゲート−ソース間には十分な電
圧が印加されてＮＦＥＴ４２が完全にＯＮする。よっ
て、配線４６は接地電位にドライブされ、同時にインバ
ータ４５の出力（ラインＩ）がHighレベルに反転してＰ
ＦＥＴ４４がＯＦＦされる。配線４６の電位がLowレベ
ルで安定化されると共にＲＯＵＴがHighレベルで安定化
する。

【００４９】この間のＮＦＥＴ４３の閾値電圧の変化は
ラインＪに示す通り約４７ｍＶであり、一方ＮＦＥＴ４
２の閾値電圧の変化はラインＫに示す通り約２８７ｍＶ
である。これは、ＮＦＥＴ４２のゲートに低振幅信号を
入力するよりも、ＮＦＥＴ４３のゲートに入力する方が
高い感度で信号を検知できることを意味する。一般的な
ダイナミックロジック回路では、低閾値のＦＥＴを用い
ず通常の閾値電圧を有するＦＥＴを用いて、ＮＦＥＴ４
３とＮＦＥＴ４２に相当するＦＥＴのゲートへの接続を
逆にし、ＡＣＴをＮＦＥＴ４３に相当するＦＥＴに、Ｒ
ＩＮ（ただし０−Ｖｄｄの振幅を持つ)をダイナミック
ロジックの出力側に相当する部分に入力する。一般的な
ダイナミックロジック回路におけるＮＦＥＴ４２に相当
するＦＥＴのゲートに信号入力を印加することも考えら
れるが、本願発明は、そのような構成のダイナミックロ
ジック回路よりも高い感度が得られることがわかる。

【００５０】図５は、本実施の形態のレシーバ回路の感
度を図１４に示す従来のレシーバ回路と比較して示した
グラフである。(a)は従来のレシーバ回路の入力信号
（ラインＬ）に対する出力応答（ラインＭ）を示し、入
力電圧が１．２６Ｖになって出力がHighレベルに変化す
ることがわかる。一方(b)は本実施の形態のレシーバ回
路の応答を示し、入力（ラインＦ）の電圧が０．５４Ｖ
に達して出力（ラインＩ）がHighレベルに変化する。す
なわち、本実施の形態のレシーバ回路では、従来のＣＭ
ＯＳロジック回路のレシーバに比較して約０．７Ｖ低い
電圧で応答することがわかる。

【００５１】上記したドライバ回路とレシーバ回路の総
合的な動作を図６を用いて説明する。図６は、前記した
ドライバ回路、レシーバ回路の主要部の電圧波形を示し
た図である。(a)はドライバ回路の入力ＤＩＮバーに加
えられる反転入力（ＤＩＮ）の信号波形を、(b)はレシ
ーバ回路の入力ＲＩＮに加えられる信号波形を、(c)は
レシーバ回路のＡＣＴ端子に加えられる動作信号を、
(d)はレシーバ回路の出力ＲＯＵＴに出力される信号波
形を示す。(b)に示す波形はドライバ回路の出力波形に
相当し、ＤＩＮへの入力信号（振幅値が約２．５Ｖ）に
対して約０．９Ｖの振幅値に制限されている。この振幅
値は、前記の通りＶｒｅｆで調整できるものである。そ
して、レシーバ回路の出力ＲＯＵＴは、ＲＩＮとＡＣＴ
信号のＮＡＮＤ・ＮＯＴつまりＡＮＤ論理で出力されて
いる。ＡＣＴ信号がHighレベルにあるときのＲＯＵＴの
レベルを読み取ることにより、入力ＤＩＮの信号が伝送
される。また、ＲＯＵＴはＣＭＯＳロジックのレベル
（電源電圧：約２．５Ｖ）で出力されている。

【００５２】本実施の形態のドライバおよびレシーバ回
路を用いれば、前記の通り十分な感度と安定性を従来ど
おり維持しつつ、消費電力を節約できる。図７は、前記
本実施の形態の回路による平均消費電流波形のシミュレ
ーション結果を示す図である。ラインＮにその結果を示
す。比較例として従来技術（図１４の回路）の場合をラ
インＰに示す。図示するように、従来技術においては約
１ｍＡの電流が消費されていたが、本実施の形態では、
振幅電圧を約０．９Ｖに制限したので、消費電流が約
０.５７ｍＡに低減されている。すなわち、平均消費電
流を１ラインあたり約４０％低減できる。２０本の信号
線が存在すると仮定すると、従来技術においては約２０
ｍＡ必要であったのが、本実施の形態によれば約１１．
４ｍＡに低減できる。

【００５３】また、ＮＦＥＴ２４、複数段のＮＯＴゲー
ト２５およびＮＯＲゲート２６からなるヘルプ回路を設
けたので、ＤＩＮ（ＤＩＮバーの反転信号）が入力され
たときに素早くＤＯＵＴを立ち上げることができる。な
お、信号線３０が低振幅化されたため、スルーレートを
低下することが可能になる。従来技術の３．７６Ｖ／ｎ
ｓのスルーレートを１．４１Ｖ／ｎｓまで低下（−６２
％）させることができる。スルーレートの低減は電源の
過渡電流（電流ノイズ）を小さくすることができ、次に
説明するピーク電流値を抑制する効果がある。

【００５４】また、信号の振幅を従来技術に比較して小
さくしており、前記したスルーレートを低下しているの
で、ピーク電流値が１５．５ｍＡ（従来）から８．５ｍ
Ａ（本実施の形態）に約４５％低減している。このた
め、電流ノイズが低減され、半導体集積回路装置の動作
信頼性を向上できる。

【００５５】また、低信号振幅で動作させるため、レシ
ーバのＡＣＴ信号を最大０．２５ｎｓ前倒しすることが
可能になる。この前倒し期間は２５０ＭＨｚ動作周期の
６％に相当し、半導体集積回路装置の動作マージンの向
上に寄与できる。

【００５６】また、一旦ダイナミックロジック構成のレ
シーバーで入力信号ＲＩＮのHighレベルを検出すると、
入力に重畳されるノイズに反応し難いという効果もあ
る。

【００５７】（実施の形態２）本実施の形態の半導体集
積回路装置（たとえばＤＲＡＭ）は、実施の形態１と同
様であるから、その説明は省略する。

【００５８】図８は、本実施の形態のドライバ回路５
０、信号線３０、レシーバ回路６０を示した回路図であ
る。ドライバ回路５０は、実施の形態１のドライバ回路
２０と基本的には同じ構成を持つ。つまり、実施の形態
１のＰＦＥＴ２１〜２３と同様のＦＥＴからなるインバ
ータ構成を有し、実施の形態１（図２の中のドライバ回
路２０）と同様にＶｒｅｆで制限された電圧でＤＯＵＴ
を出力する。ドライバ回路５０の入力には入力信号ＤＩ
Ｎが入力される。

【００５９】ドライバ回路５０の動作を説明する。ＤＩ
ＮがLowレベルにあるとき、ＰＦＥＴ２１はＯＮ状態に
あり、ＮＦＥＴ２３はＯＦＦ状態にある。実施の形態１
で説明した通り、この状態においては、ＤＯＵＴはＶｒ
ｅｆで制限される電圧が出力され、信号線３０の電位は
ＤＯＵＴの出力電圧でドライブされる。一方、ＤＩＮが
Highレベルにあるとき、ＰＦＥＴ２１はＯＦＦ状態にあ
り、ＮＦＥＴ２３はＯＮ状態にある。従って、ＤＯＵＴ
は電源電位Ｖｄｄから遮断され、接地電位でドライブさ
れる。このように信号線３０は、常に何れかの電位でド
ライブされており、高インピーダンスのＨｉ−Ｚ状態に
なることがない。このため、信号線はたとえば隣接する
信号線の電位変動に起因する電位変動に強く、ノイズ耐
性に優れた回路を構成できる。また、ドライバ回路５０
は間接周辺回路領域に配置されるため素子配置面積にあ
る程度の余裕が許容され、信号線３０の素早いチャージ
ングに必要な十分大きなＯＮ電流を確保できる程度の大
きさのＭＩＳＦＥＴ（ＰＦＥＴ２１，ＮＦＥＴ２２）で
ドライバ回路を構成できる。このため、信号線のチャー
ジング時間を短縮して、動作速度の向上あるいは動作マ
ージンの確保に寄与できる。

【００６０】次にレシーバ回路６０について説明する。
レシーバ回路６０は、低閾値電圧のＮＦＥＴ６１、ＮＦ
ＥＴ６２およびＰＦＥＴ６３と、複数の論理ゲートから
なるラッチ回路６４を有する。ラッチ回路６４を有する
ことにより、次段のタイミング設計を容易にできる。

【００６１】ＮＦＥＴ６１のソースは信号線３０に接続
されるレシーバ回路６０の入力ＲＩＮに接続され、ドレ
インはＮＦＥＴ６２のソースに接続される。ＮＦＥＴ６
２のドレインはラッチ回路６４に入力され、ＰＦＥＴ６
３のドレインに接続される。ＰＦＥＴ６３のソースは電
源電位Ｖｄｄに接続される。ＮＦＥＴ６１のゲートには
ＡＣＴ信号が入力され、ＮＦＥＴ６２のゲートはＶｒｅ
ｆに接続される。ＰＦＥＴ６３のゲートは接地される。

【００６２】レシーバ回路６０の動作は従来技術（図１
６を参照）で説明したチャージトランスファ方式の動作
と基本的には同じである。しかし、本実施の形態のレシ
ーバ回路６０では、信号線３０とチャージシェアリング
を行うＮＦＥＴ６２との間にセレクタとして機能するＮ
ＦＥＴ６１を設けている点が異なる。ＮＦＥＴ６１のゲ
ートにはＡＣＴ信号が入力されるので、動作状態（ＡＣ
Ｔ＝Highレベル）のときにチャージシェアリングするＮ
ＦＥＴ６２と信号線３０とが接続され、ＡＣＴ＝Lowレ
ベルのとき信号線３０とＮＦＥＴ６２とは遮断される。
このようにレシーバが非動作状況にあるとき（ＡＣＴ＝
Lowレベル）に信号線３０がレシーバ回路６０から遮断
さるため、ドライバ回路側５０からの信号線３０のチャ
ージングが可能になる。一方、信号線３０はドライバ回
路５０により入力信号（ＤＩＮ）に応じてチャージ状態
あるいはディスチャージ状態の何れかの状態にあり、ド
ライバの入力をリセットする必要がない。このため、毎
サイクルの入力リセットを行うことに伴う消費電力を節
約でき、また、入力パルスを発生させる回路が不要にな
る。入力パルス用の制御回路も必要ないので、これら回
路を駆動する電力をもさらに節減することが可能にな
る。

【００６３】レシーバ回路６０のセンスライン６５はＰ
ＦＥＴ６３によりプリチャージされる。ただし、本実施
の形態では、信号線３０をＮＦＥＴ６２により遮断し、
従来技術のように信号線３０をプリチャージしないの
で、センスライン６５の負荷容量は非常に小さくなる。
このためＰＦＥＴ６３にはＯＮ電流の小さな小面積のＦ
ＥＴを適用できる。このため従来プリチャージ用に配置
していたＦＥＴ（図１６のＰＦＥＴ１２６）の素子面積
分だけ占有面積を削減できる。たとえばＤＲＡＭの場合
には面積的な余裕の少ないメモリアレイの近傍（直接周
辺回路）でマージンを生むことができるので、集積化へ
の寄与が大きい。なお、ＰＦＥＴ６３にはプリチャージ
信号（ＡＣＴ）を配線せず、ＰＦＥＴ６３を常にＯＮ状
態で作動させてセンスライン６５をＶｄｄにプルアップ
し、プリチャージを実現する。しかし、ＰＦＥＴ６３の
サイズは非常に小さく、常にＯＮさせた状態でプルアッ
プしても貫通電流が少なく、チャージシェアリング動作
も損なわれることはない。

【００６４】図９は図８の回路の動作波形をシミュレー
トして示した図である。(a)は入力（ＤＩＮ）の信号波
形を、(b)はＡＣＴ信号波形を、(c)は出力ＲＯＵＴの信
号波形を示し、ライン(d)はセンスライン６５の電位変
化を、ライン(e)はＮＦＥＴ６１とＮＦＥＴ６２の間の
配線６６の電位変化を示す。入力信号としてＤＩＮに常
時Highレベルが印加される場合を例示している。ＤＩＮ
がHighレベルであるからＮＦＥＴ２３はＯＮ状態であ
り、信号線３０はLowレベルにドライブされている。

【００６５】ＡＣＴがLowレベルにあるとき、ＮＦＥＴ
６１がＯＦＦ状態であるから、センスライン６５の電位
はＰＦＥＴ６３を介して供給されるＶｄｄによりHighレ
ベルにドライブされる。レシーバを読み出し可能状態と
するためＡＣＴをHighレベルに変えると、ＮＦＥＴ６１
がＯＮする。信号線３０がLowレベルにあるからＮＦＥ
Ｔ６２のソース電位（配線６６の電位）がＶｒｅｆと閾
値電圧で決まる電位以下になったときＮＦＥＴ６２がＯ
Ｎし、センスライン６５のチャージが急激にソース側に
トランスファされる。そしてセンスライン６５がLowレ
ベルになり、ラッチ回路６４を介して接続される出力Ｒ
ＯＵＴにはHighレベルが出力される。なお、センスライ
ン６５がLowレベルになってもＰＦＥＴ６３は常にＯＮ
状態であるからＰＦＥＴ６３のＯＮ電流が流れるが、こ
の電流は非常に微小であり、センシングに影響はない。

【００６６】図１０〜１２は、本実施の形態の伝送回路
の効果を説明する図である。図１０〜１２の各図におい
て(a)は従来技術におけるドライバ入力ＤＩＮ、ＡＣＴ
信号、レシーバ出力ＲＯＵＴを示すタイミングチャート
であり、(b)は本実施の形態２におけるドライバ入力Ｄ
ＩＮ、ＡＣＴ信号、レシーバ出力ＲＯＵＴを示すタイミ
ングチャートである。(c)は(a)(b)における平均消費電
流をシミュレートした図であり、破線は従来技術を、実
線は本実施の形態の場合を示す。

【００６７】図１０は入力ＤＩＮに常時Highレベルが入
力された場合を示している。(c)に示す通り、本実施の
形態の回路では、従来技術に比較して平均消費電流が大
幅に削減されている。動作電流を従来技術と比較して最
大９０％低減できる。前記の通り、本実施の形態では毎
サイクルごとの入力リセットが必要でなく、本条件のよ
うに常時Highレベルが入力されるときには結果的に無駄
になるリフレッシュ動作の電流を削減できる。

【００６８】図１１は入力ＤＩＮに常時Lowレベルが入
力された場合を示している。(c)に示すように、本実施
の形態の回路ではむしろ平均消費電流が上昇している。
しかし、図１０に示す場合の効果（約０．３５ｍＡ以上
の電流削減効果）に比較して無視できるほどの差(約
０．０１ｍＡ）でしかない。

【００６９】図１２は入力ＤＩＮにLowレベルとHighレ
ベルが交互に入力された場合を示している。(c)に示す
ように、本実施の形態と従来技術では大きな相違はな
い。

【００７０】図１０〜１２の結果を総合すると、常時Hi
ghレベルが入力された場合の本実施の形態の効果が顕著
であり、常時Lowレベルの場合のデメリットを差し引い
ても本実施の形態の回路は従来技術の回路より消費電力
が改善されているといえる。むしろＤＲＡＭに適用した
場合であって入力にＨｉｇｈレベルが連続するパターン
が通常のランダムアクセス時よりも多く含まれるような
場合には、本実施の形態の効果が顕著に期待できる場合
が多いと考える。

【００７１】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能である。

【００７２】たとえば、図１３に示すように、実施の形
態２において、レシーバ回路の後段に設けたラッチ回路
は特になくてもよい。この場合、ラッチ回路に占有され
る素子面積が削減され、プリチャージ用のＦＥＴの削減
と併せて、従来技術に比較した７５％の素子面積削減率
を達成できる。レシーバ回路が素子配置面積に余裕の乏
しいメモリアレイの近傍（直接周辺回路）に配置される
ようなＤＲＡＭに適用した場合にはこの効果は特に大き
い。

【００７３】

【発明の効果】本願で開示される発明のうち、代表的な
ものによって得られる効果は、以下の通りである。

【００７４】すなわち、ディジタル信号伝送回路の消費
電力を低減できる。ディジタル信号伝送回路の動作速度
を向上できる。ディジタル信号伝送回路のノイズ耐性を
向上できる。ディジタル信号伝送回路の性能を向上し、
半導体集積回路装置の信頼性および性能向上を図ること
ができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態であるＤＲＡＭの概要を
示すブロック図である。

【図２】実施の形態１のドライバ回路、信号線およびレ
シーバ回路の一例を示した回路図である。

【図３】レシーバ回路の各部の電圧波形をシミュレート
して示した図である。

【図４】ガウス関数状のＲＩＮ信号が入力された時の各
部の電圧波形をシミュレートして示した図である。

【図５】本発明の一実施の形態であるレシーバ回路の感
度を従来のレシーバ回路と比較して示した図である。

【図６】ドライバ回路およびレシーバ回路の主要部の電
圧波形を示した図である。

【図７】実施の形態１の回路による平均消費電流波形の
シミュレーション結果を示す図である。

【図８】本発明の他の実施の形態であるドライバ回路、
信号線およびレシーバ回路を示した回路図である。

【図９】図８の回路の動作波形をシミュレートして示し
た図である。

【図１０】実施の形態の伝送回路の効果を説明する図で
あり、入力ＤＩＮに常時Highレベルが入力された場合を
示す。

【図１１】実施の形態の伝送回路の効果を説明する図で
あり、入力ＤＩＮに常時Lowレベルが入力された場合を
示す。

【図１２】実施の形態の伝送回路の効果を説明する図で
あり、入力ＤＩＮにLowレベルとHighレベルが交互に入
力された場合を示す。

【図１３】実施の形態２の他の例を示す回路図である。

【図１４】従来のディジタル信号伝送回路の一例を示し
た回路図である。

【図１５】図１４の回路の主要部の電圧波形をシミュレ
ートして示した図である。

【図１６】従来のディジタル信号伝送回路の他の例を示
した回路図である。

【図１７】図１６の回路の動作波形をシミュレートして
示した図である。

【図１８】図１４の回路の平均消費電流波形をシミュレ
ートして示した図である。

【符号の説明】

１…メモリアレイ、２…ワード線ドライバ／ロウデコー
ダ回路、３…ビット線ドライバ／センスアンプ回路、４
…カラムデコーダ回路、５…アドレスコントローラ、６
…コマンドコントローラ、７…入力レシーバ（端子）、
８…バスドライバ、９…バスライン、１０…バスレシー
バ、１１…クロック回路、１２…参照電位発生回路、２
０，５０…ドライバ回路、２１，４１，４４，６１，６
３…ＰＦＥＴ、２２，２３，２４，４２，４３，６２…
ＮＦＥＴ、２５，４５…ＮＯＴゲート（インバータ）、
２６…ＮＯＲゲート、２７…クランプ回路、３０…信号
線、４０，６０…レシーバ回路、４６，４７，６６…配
線、６４…ラッチ回路、６５…センスライン、１００，
１２０…ドライバ回路、１０１，１０２…インバータ、
１０３，１０７，１２３…入力端、１０４，１１０，１
３０…出力端、１０５，１２１…信号線、１０６，１２
４…レシーバ回路、１０８…ＮＯＴ回路、１０９…ＮＡ
ＮＤ回路、１２２，１２５…ＮＦＥＴ、１２６，１２７
…ＰＦＥＴ、１２８…センスライン、１２９…インバー
タ、ＡＣＴ…動作信号、ＤＩＮ…ドライバ入力、ＤＯＵ
Ｔ…ドライバ出力、ＲＩＮ…レシーバ入力、ＲＯＵＴ…
レシーバ出力、Ｖｄｄ…電源電圧、Ｖｒｅｆ…リファレ
ンス電圧（参照電圧）、Ｖｔ…閾値電圧。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 尾西 正司 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 Ｆターム(参考） 5B024 AA01 AA04 AA15 BA29 CA07 5J056 AA01 AA04 BB02 BB17 BB32 CC12 DD28 FF01 FF06 FF08 GG09 KK01 KK03

Claims (16)

【特許請求の範囲】
1. 【請求項１】 第１型の第１トランジスタおよび第２型
   の第２トランジスタを含むインバータと、 前記第１トランジスタおよび第２トランジスタの間に設
   けられ、回路を駆動する第１電位より低い第２電位がそ
   の制御入力端子に印加される第２型の第３トランジスタ
   と、 を含むドライバ回路。
2. 【請求項２】 前記第２電位を調整することにより、前
   記第２トランジスタと前記第３トランジスタとの接続部
   である前記インバータの出力の電圧を前記第１電位より
   低く制限する請求項１記載のドライバ回路。
3. 【請求項３】 前記第３トランジスタの閾値電圧が、前
   記第１または第２トランジスタの閾値電圧より低い請求
   項１記載のドライバ回路。
4. 【請求項４】 前記第３トランジスタに並列接続される
   第４トランジスタをさらに含み、 前記第４トランジスタの制御入力端子には、前記第１ト
   ランジスタをＯＮ状態にする信号が前記インバータの入
   力に印加されたときに、前記入力信号のクロック周期ま
   たは前記ドライバ回路のクロック周期より短い期間だけ
   ＯＮする信号が印加される請求項１記載のドライバ回
   路。
5. 【請求項５】 一方の端子に回路を駆動する第１電位が
   印加され、制御入力端子にクロック信号が印加される相
   補的に構成された第１型の第５トランジスタおよび第２
   型の第６トランジスタと、 前記第５および第６トランジスタの他方の端子にその一
   方の端子が接続され、他方の端子が基準電位に接続さ
   れ、その制御入力端子に前記第１電位より低い電圧の入
   力信号が印加される第２型の第７トランジスタと、 前記第５、第６および第７トランジスタにより構成され
   るダイナミックＮＡＮＤ回路の出力を反転出力するイン
   バータと、 を含むレシーバ回路。
6. 【請求項６】 前記第７トランジスタの閾値電圧は、前
   記第５トランジスタの閾値電圧より低い請求項５記載の
   レシーバ回路。
7. 【請求項７】 一方の端子が信号線に接続され、制御入
   力端子が第２電圧に接続され、他方の端子が出力段に接
   続され、前記信号線の電位変化を前記一方の端子および
   他方の端子間のチャージトランスファにより検出するた
   めの第８トランジスタと、 前記信号線と前記第８トランジスタとの間に設けられ、
   前記信号線の電位変化を検出しない間、前記信号線と前
   記第８トランジスタとを分離する第９トランジスタと、 を含むレシーバ回路。
8. 【請求項８】 前記第９トランジスタの閾値電圧は、前
   記第８トランジスタの閾値電圧より低い請求項７記載の
   レシーバ回路。
9. 【請求項９】 前記第８トランジスタの他方の端子と前
   記出力段との間に設けられたラッチ回路を含む請求項８
   記載のレシーバ回路。
10. 【請求項１０】 第１型の第１トランジスタおよび第２
    型の第２トランジスタを含むインバータ、および、前記
    第１トランジスタおよび第２トランジスタの間に設けら
    れ、回路を駆動する第１電位より低い第２電位がその制
    御入力端子に印加される第２型の第３トランジスタ、を
    含むドライバ回路と、 一方の端子に前記第１電位が印加され、制御入力端子に
    クロック信号が印加される相補的に構成された第１型の
    第５トランジスタおよび第２型の第６トランジスタ、前
    記第５および第６トランジスタの他方の端子にその一方
    の端子が接続され、他方の端子が基準電位に接続され、
    その制御入力端子に前記第１電位より低い電圧の入力信
    号が印加される第２型の第７トランジスタ、および、前
    記第５、第６および第７トランジスタにより構成される
    ダイナミックＮＡＮＤ回路の出力を反転出力するインバ
    ータ、を含むレシーバ回路と、 前記ドライバ回路の出力端と前記レシーバ回路の入力端
    とを接続する信号線と、 を含む半導体集積回路装置。
11. 【請求項１１】 前記第３トランジスタの閾値電圧が、
    前記第１または第２トランジスタの閾値電圧より低く、
    前記第７トランジスタの閾値電圧は、前記第５トランジ
    スタの閾値電圧より低い請求項１０記載の半導体集積回
    路装置。
12. 【請求項１２】 第１型の第１トランジスタおよび第２
    型の第２トランジスタを含むインバータ、および、前記
    第１トランジスタおよび第２トランジスタの間に設けら
    れ、回路を駆動する第１電位より低い第２電位がその制
    御入力端子に印加される第２型の第３トランジスタ、を
    含むドライバ回路と、 一方の端子が入力端に接続され、制御入力端子が第２電
    圧に接続され、他方の端子が出力段に接続され、前記入
    力端の電位変化を前記一方の端子および他方の端子間の
    チャージトランスファにより検出するための第８トラン
    ジスタ、および、前記入力端と前記第８トランジスタと
    の間に設けられ、前記入力端の電位変化を検出しない
    間、前記入力端と前記第８トランジスタとを分離する第
    ９トランジスタ、を含むレシーバ回路と、 前記ドライバ回路の出力端と前記レシーバ回路の前記入
    力端とを接続する信号線と、 を含む半導体集積回路装置。
13. 【請求項１３】 前記信号線の電圧を前記第２電圧で制
    御される電圧に維持するための電流が前記第１および第
    ３トランジスタを介して供給される請求項１２記載の半
    導体集積回路装置。
14. 【請求項１４】 前記第３トランジスタの閾値電圧が、
    前記第１または第２トランジスタの閾値電圧より低く、
    前記第９トランジスタの閾値電圧は、前記第８トランジ
    スタの閾値電圧より低いことを特徴とする請求項１３記
    載の半導体集積回路装置。
15. 【請求項１５】 前記ドライバ回路、レシーバ回路およ
    び信号線は、同一の半導体または絶縁体基板内に形成さ
    れていることを特徴とする請求項１０〜１４の何れか一
    項に記載の半導体集積回路装置。
16. 【請求項１６】 前記ドライバ回路、レシーバ回路およ
    び信号線の組を複数有し、前記複数の信号線が互いに離
    間して並行に形成されている請求項１５記載の半導体集
    積回路装置。