JP5457727B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、パルストリガ型のフリップフロップ回路に好適な半導体集積回路装置に関する。

従来、フリップフロップ回路は、ＬＳＩ等の集積回路において広く用いられている。フリップフロップ回路には同期式と非同期式とがあり、同期式のフリップフロップ回路は、クロック入力に同期して、出力を変化させる。同期式のフリップフロップ回路としては、マスタースレーブ型やパルストリガ型等の種々の回路がある。

パルストリガ型のフリップフロップ回路は、クロック入力に同期した狭幅のパルス期間にのみ出力を変化させるものである。このようなパルストリガ型フリップフロップは、セットアップ時間及び遅延時間が小さいことから、近年、ハイエンドのプロセッサに採用されることが多い。

パルストリガ型フリップフロップとしては、非特許文献１〜３に夫々記載された、HLFF (Hybrid Latch F/F)、SDFF (Semi-dynamic F/F)、CCFF (Conditional Capture F/F)及び特許文献１に記載されたDMFF (Data Mapping F/F)等が挙げられる。

ところで、パルストリガ型フリップフロップは、クロック入力に同期した狭幅のパルス期間を、内部タイミングとして規定する必要がある。ＰＶＴ（プロセス、電源電圧、温度）条件の変動に対して、余裕を持ったタイミング幅を確保する必要がある。

このような内部タイミングの間隔、即ち、内部タイミング幅は、クロック入力を遅延させるインバータを用いて得ることができる。必要な遅延量は、縦続接続するインバータの数に応じて得られる。即ち、パルストリガ型のフリップフロップは、必要な内部タイミング幅を確保するために、十分な数のインバータが必要である。このため、集積回路におけるフリップフロップの占有面積が増大するという問題がある。

特願２００６−１５８８９３号

エイチ・パートピ（H. Partovi）他著, "流入型ラッチ及びエッジトリガフリップフロップのハイブリッド素子（Flow-through latch and edge-triggered flip-flop hybrid elements）," in ISSCC Dig. Tech. Papers, Feb. 1996, pp. 138-139. エフ・クラス（F. Klass）著, "組込型ロジックのセミダイナミック及びダイナミックフリップフロップ（Semi-dynamic and dynamic flip-flops with embedded logic）," in Symp. VLSI Circuits Dig. Tech. Papers, Jun. 1998, pp. 108-109. ビー・エス・コング（B.-S. Kong）, エス・エス・キム（S.-S. Kim）, and ワイ・エイチ・ジュン（Y.-H. Jun）, "統計的検出力縮小のための条件付きキャプチャフリップフロップ（Conditional-capture flip-flop for statistical power reduction）," IEEE J. Solid-State Circuits, vol. 36, pp. 1263-1271, Aug. 2001.

本発明は、小さい面積で十分な遅延時間を確保することができる半導体集積回路装置を提供することを目的とする。

本発明の一態様の半導体集積回路装置は、入力に基づいて充電点に充電を行う第１のトランジスタと前記入力に基づいて放電点から放電を行う第２のトランジスタとにより構成される第１のインバータと、前記充電点と前記放電点との間に、ドレイン・ソース路が並列に設けられたＰ型の第３のトランジスタ及びＮ型の第４のトランジスタと、前記充電点又は前記放電点の電位を反転させて前記第３及び第４のトランジスタのゲートに供給して、前記充電点又は前記放電点から前記入力の遅延信号を得る第２のインバータとを具備したことを特徴とする。

また、本発明の他の態様の半導体集積回路装置は、入力に基づいて充放電点に充電を行う第１のトランジスタと前記入力に基づいて前記充放電点から放電を行う第２のトランジスタとにより構成される第１のインバータと、前記充放電点と出力端との間に、ドレイン・ソース路が並列に設けられたＰ型の第３のトランジスタ及びＮ型の第４のトランジスタと、前記充放電点の電位を反転させて前記第３及び第４のトランジスタのゲートに供給して、前記出力端から前記入力の遅延信号を得る第２のインバータとを具備したことを特徴とする。

本発明によれば、小さい面積で十分な遅延時間を確保することができるという効果を有する。

本発明の第１の実施の形態の半導体集積回路装置を示す回路図。 プリチャージ期間、遷移期間及び遷移禁止期間を説明するための説明図。 非特許文献１によって開示された回路を示す回路図。 遅延回路１２の動作を説明するための波形図。 本発明の第２の実施の形態を示す回路図。 非特許文献２によって開示された回路を示す回路図。 本発明の第３の実施の形態を示す回路図。 非特許文献３によって開示された回路を示す回路図。 本発明の第４の実施の形態を示す回路図。 特許文献１によって開示された回路を示す回路図。 本発明の第５の実施の形態を示す回路図。 遅延回路１１の回路構成を示す回路図。 遅延回路１１のパターンレイアウトを示す説明図。 実施の形態における遅延回路６１のパターンレイアウトを示す説明図。 遅延回路の変形例を示す回路図。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

（第１の実施の形態）
図１は本発明の第１の実施の形態の半導体集積回路装置に係り、フリップフロップ回路を示す回路図である。

本実施の形態は、Ｐ型トランジスタの放電速度がＮ型トランジスタの放電速度より遅い特徴を利用し、放電経路ではＰ型トランジスタとＮ型トランジスタを並列に設け、放電時間の一部の時間はＰ型トランジスタを経由した放電を行うことで、放電時間をより遅らせるように工夫するものである。

フリップフロップ回路（以下、ＦＦという）１０は、パルストリガ型の単相構造のフリップフロップである。ＦＦ１０には、クロックＣＫ及びデータＤが入力される。ＦＦ１０は、クロックＣＫが与えられると、このクロックＣＫに同期した狭幅のパルス期間（以下、遷移期間という）を設定する。ＦＦ１０は、狭幅の遷移期間において、出力ノード（状態保持ノード）ＱのＱ出力をデータＤに基づいて更新するようになっている。

ＦＦ１０の動作は、プリチャージ期間、遷移期間及び遷移禁止期間に分けて説明することができる。図２はこれらの各期間を説明するための説明図であり、図２（ａ）はクロックＣＫを示し、図２（ｂ）はクロックＣＫＤＢを示す。ＦＦ１０は図２に示すクロックＣＫを遅延反転させてクロックＣＫＤＢを生成する。クロックＣＫのローレベル（以下、Ｌレベルという）期間がプリチャージ期間であり、クロックＣＫＤＢのＬレベル期間が遷移禁止期間である。クロックＣＫ，ＣＫＤＢがいずれもハイレベル（以下、Ｈレベルという）の期間が遷移期間である。

プリチャージノードＰＳは、Ｐ型のトランジスタＰＴ１１のドレイン・ソース路、Ｐ型のトランジスタＰＴ１２のドレイン・ソース路及びＰ型のトランジスタＰＴ１３のドレイン・ソース路を介して電源端子Ｖｃｃに接続されている。トランジスタＰＴ１１のゲートにはクロックＣＫが供給され、トランジスタＰＴ１２のゲートにはクロックＣＫＤＢが供給され、トランジスタＰＴ１３のゲートにはデータＤが供給される。

上述したように、遷移期間において、状態保持ノードの状態が遷移する。この遷移期間の前に、プリチャージ期間が設定される。プリチャージ期間にはクロックＣＫによってトランジスタＰＴ１１がオンとなり、プリチャージノードＰＳを充電する。なお、遷移禁止期間においては、クロックＣＫＤＢによってトランジスタＰＴ１２がオンとなり、プリチャージノードＰＳが充電される。また、遷移期間においては、後述するようにプリチャージノードＰＳを放電可能にしておく必要があり、トランジスタＰＴ１１，ＰＴ１２はオフである。

プリチャージノードＰＳは、直列に接続されたＮ型のトランジスタＮＴ１１，ＮＴ１２，ＮＴ１３の各ドレイン・ソース路を介して基準電位点に接続されている。これらのトランジスタＮＴ１１，ＮＴ１２，ＮＴ１３によってプリチャージノードＰＳの放電路が構成される。トランジスタＮＴ１１，ＮＴ１２，ＮＴ１３のゲートには、夫々クロックＣＫ、データＤ及びクロックＣＫＤＢが与えられる。

遷移期間においては、クロックＣＫ，ＣＫＤＢはいずれもＨレベルであり、トランジスタＮＴ１１，ＮＴ１３はオンである。データＤがＨレベルである場合には、トランジスタＮＴ１２もオンとなってプリチャージノードＰＳは放電されてＬレベルとなり、データＤがＬレベルである場合には、トランジスタＮＴ１２がオフとなってプリチャージノードＰＳのＨレベルを維持する。

プリチャージノードＰＳはＰ型のトランジスタＰＴ１４及びＮ型のトランジスタＮＴ１４のゲートに接続されている。トランジスタＰＴ１４によって状態保持ノードＱの充電路が構成される。トランジスタＰＴ１４のソースは電源端子に接続されドレインは状態保持ノードＱに接続される。状態保持ノードＱは直列に接続されたＮ型のトランジスタＮＴ１５，ＮＴ１４，ＮＴ１６の各ドレイン・ソース路を介して基準電位点に接続されている。これらのトランジスタＮＴ１５，ＮＴ１４，ＮＴ１６によって状態保持ノードＱの放電路が構成される。トランジスタＮＴ１５のゲートにはクロックＣＫが与えられ、トランジスタＮＴ１６のゲートにはクロックＣＫＤＢが与えられる。

遷移期間には、クロックＣＫ，ＣＫＤＢはＨレベルであり、トランジスタＮＴ１５，ＮＴ１６はオンである。従って、状態保持ノードＱの電位は、トランジスタＰＴ１４，ＮＴ１５のオン，オフによって決まる。プリチャージノードＰＳがＨレベルの場合には、トランジスタＮＴ１４がオンでトランジスタＰＴ１５がオフとなり状態保持ノードＱは放電されてＬレベルとなる。プリチャージノードＰＳがＬレベルの場合には、トランジスタＮＴ１４がオフでトランジスタＰＴ１５がオンとなり状態保持ノードＱは充電されてＨレベルとなる。

従って、遷移期間には、データＤがＨレベルの場合には、状態保持ノードＱはＨレベルとなり、データＤがＬレベルの場合には、状態保持ノードＱはＬレベルとなる。状態保持ノードＱはインバータＩＮＶ１１に与えられ、インバータＩＮＶ１１の出力はＩＮＶ１２を介して状態保持ノードＱに与えられる。これらのインバータＩＮＶ１１，ＩＮＶ１２によって、状態保持ノードＱの状態が保持可能である。

このように、ＦＦ１０においては、プリチャージ期間においてプリチャージノードＰＳが充電され、遷移期間においてデータＤに基づいてプリチャージノードＰＳの充電が維持されるか又は放電される。プリチャージノードＰＳの電位に応じて、トランジスタＰＴ１４，ＮＴ１４がオン，オフされて、状態保持ノードＱの電位が決定する。こうして、データＤに基づくＱ出力が得られる。

なお、データＤがＨレベルでない場合には、プリチャージノードＰＳを放電させる必要はない。そこで、データＤをトランジスタＰＴ１３のゲートにも与えることで、プリチャージノードＰＳを放電させる必要がない場合には、遷移期間においてもプリチャージノードＰＳを充電させるようになっている。

このように、遷移期間においてプリチャージノードＰＳを放電可能とするために、遷移期間として十分な時間を確保する必要がある。遷移期間はクロックＣＫ，ＣＫＤＢに基づいて規定され、クロックＣＫＤＢはクロックＣＫを遅延反転させることで生成される。

図３は破線部がクロックＣＫを遅延反転させる遅延回路を示す回路であり、非特許文献１によって開示された回路を示している。

図３に示すように、遅延回路１１は縦続接続された３つのインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３によって構成されている。インバータＩＮＶ１に入力されたクロックＣＫは、インバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３によって反転されながら遅延され、インバータＩＮＶ３からは図２（ｂ）に示すクロックＣＫＤＢが得られる。

一方、本実施の形態においては、クロックＣＫＤＢは遅延回路１２によって生成される。図１に示すように、遅延回路１２は、インバータを構成するＰ型のトランジスタＰＴ２１及びＮ型のトランジスタＮＴ２１を有する。トランジスタＰＴ２１のソースは電源端子に接続され、トランジスタＮＴ２１のソースは基準電位点に接続される。トランジスタＰＴ２１，ＮＴ２１のゲートにはクロックＣＫが供給される。

充電点としてのトランジスタＰＴ２１のドレインと放電点としてのトランジスタＮＴ２１のドレインとの間には、Ｎ型のトランジスタＮＴ２２のドレイン・ソース路及びＰ型のトランジスタＰＴ２２のソース・ドレイン路が並列接続されている。また、トランジスタＮＴ２１のドレインの電位はインバータＩＮＶ２１に与えられ、インバータＩＮＶ２１は入力を反転させてトランジスタＮＴ２２，ＰＴ２２のゲートに供給するようになっている。

次に、このように構成された実施の形態の作用について図４を参照して説明する。図４は遅延回路１２の動作を説明するための波形図であり、波形ＡはクロックＣＫを示し、波形Ｇ，Ｐ，Ｚは夫々図１のＧ点、Ｐ点及びＺ点における信号波形を示している。なお、図４はトランジスタサイズを０．１μｍに統一した場合のシミュレーション波形を示しており、各トランジスタの閾値は０．７Ｖである。従来インバータと同様に、遅延回路１２の遅延の大きさはトランジスタの閾値の大きさによって左右される。

遅延回路１２に入力されるクロックＣＫ（波形Ａ）は、プリチャージ期間にはＬレベルである。クロックＣＫのＬレベル期間にはトランジスタＰＴ２１，ＰＴ２２はオンであり、トランジスタＮＴ２１，ＮＴ２２はオフである。図１のＺ点及びＧ点は、Ｈレベルである。クロックＣＫがＬレベルからＨレベルに立ち上がって閾値（０．７Ｖ）に到達すると、遅延回路１２のトランジスタＰＴ２１はオフとなり、トランジスタＮＴ２１がオンとなる。これにより、Ｇ点は放電を開始する。また、同時に、Ｚ点の電位もトランジスタＰＴ２２を通して放電を開始する。

Ｚ点の放電は、遅いトランジスタＰＴ２２によって、Ｇ点よりも緩やかに変化する。Ｇ点の電位がトランジスタの閾値まで低下すると、インバータＩＮＶ２１が反転動作を開始し、Ｐ点の電位は次第に上昇する。このＰ点の電位がトランジスタＮＴ２２，ＰＴ２２のゲートに与えられる。なお、Ｐ点の電位は、上昇前に一旦低下しているが、これは、インバータＩＮＶ２１のゲート電圧（Ｇ点の電圧）の変化によるカップリングの影響である。

Ｚ点の電位が緩やかに下降し、Ｐ点の電位が上昇する結果、Ｐ点とＺ点の電位差がトランジスタの閾値（０．７Ｖ）よりも小さくなると、トランジスタＰＴ２２はオフする。これにより、Ｚ点の電位の変化は停止する。更に、Ｐ点の電位が上昇して、Ｐ点とＧ点との電位差がトランジスタの閾値（０．７Ｖ）よりも大きくなると、トランジスタＮＴ２２がオンとなる。これにより、Ｚ点の電位は比較的速いトランジスタＮＴ２２によって低下する。Ｚ点の電荷は、トランジスタＮＴ２２，ＮＴ２１の２つのトランジスタを介して放電されてレベルが低下するので、１個のトランジスタを介して放電する従来のインバータによる放電よりも緩やかな放電となる。トランジスタＮＴ２２がオンとなった時点で、既にＺ点の電位はある程度低下しているが、トランジスタＮＴ２２がオンになった以降は、２個のトランジスタを介して放電することから、Ｚ点の電位の低下は比較的遅くなる。

一般的には、Ｎ型トランジスタはＰ型のトランジスタに比べてオン抵抗が小さく急速に放電できるので、放電パスにはＮ型のトランジスタを用いて急峻に放電を行う。本実施の形態においては、Ｚ点の放電パスにＰ型のトランジスタＰＴ２２も用いていることから、Ｚ点の放電に比較的長時間を要する。つまり、遅延回路１２は、クロックＣＫがトランジスタの閾値に到達することによって、Ｇ点の電位の低下と同時にＺ点の電位も低下し始める。しかし、Ｚ点の放電は、先ずトランジスタＰＴ２２，ＮＴ２１による２個のトランジスタを介して行われ、しかもトランジスタＰＴ２２がＰ型であり遅い変化である点、Ｚ点の電位の低下によりトランジスタＰＴ２２がオフとなる時間が速い点、Ｇ点の電位の低下がＺ点の電荷による補充によって少し遅いことからＰ点の立ち上がりも遅く、その結果、速いトランジスタＮＴ２２がオンとなる時間が遅い点、トランジスタＮＴ２２がオンとなった以降は、Ｚ点はＮＴ２２，ＮＴ２１による２個のトランジスタを介して比較的ゆっくり放電する点、によって、結果的に、遅延回路１２は、従来の遅延回路１１よりも長い遅延時間が得られる。

このように、本実施の形態における遅延回路１２は、図３の遅延回路１１よりも長い遅延時間で動作することができ、クロックＣＫを十分な時間だけ遅延させて反転させたクロックＣＫＤＢを得ることができる。なお、図１の遅延回路１２は、３個のＰ型トランジスタと３個のＮ型トランジスタによって構成することができる。即ち、本実施の形態によれば、図３の遅延回路１１と同数のトランジスタを用いて、図３の遅延回路よりも遅延時間が長い遅延回路を構成して、十分な時間の遷移期間を設定することが可能である。

（第２の実施の形態）
図５は本発明の第２の実施の形態を示す回路図である。図５において図１と同一の構成要素には同一符号を付して説明を省略する。

図５のフリップフロップ回路３０はトランジスタＰＴ１２，ＰＴ１３に代えてインバータＩＮＶ３１，ＩＮＶ３２を採用しトランジスタＮＴ１６を省略すると共に、遅延回路１２に代えて遅延回路３１を採用した点が第１の実施の形態のＦＦ１０と異なる。

インバータＩＮＶ３１にはプリチャージノードＰＳの電位が供給される。インバータＩＮＶ３１は入力を反転させてインバータＩＮＶ３２に出力する。インバータＩＮＶ３２は入力を反転させてプリチャージノードＰＳに出力する。

本実施の形態におけるＦＦ３０の基本的な動作は、遅延回路３１の動作を除き、ＦＦ１０と同様であり、詳細な説明は省略する。

本実施の形態は非特許文献２において開示された回路に対応したものである。図６は非特許文献２によって開示された回路を示す回路図であり、破線部がクロックＣＫを遅延反転させてクロックＣＫＤＢを生成する遅延回路２５を示している。本実施の形態のＦＦ３０は、図６の回路の遅延回路２５に代えて遅延回路３１を採用したものである。

図６の遅延回路２５はインバータＩＮＶ１，ＩＮＶ２及びナンド回路ＮＡ１によって構成されている。インバータＩＮＶ１に入力されたクロックＣＫは、インバータＩＮＶ１，ＩＮＶ２によって反転されながら遅延され、インバータＩＮＶ２からクロックＣＫの遅延信号がナンド回路ＮＡ１に供給される。

ナンド回路ＮＡ１は一方入力としてプリチャージノードＰＳの電位Ｘが供給され、他方入力としてインバータＩＮＶ２の出力が供給される。電位ＸがＨレベルの場合には、ナンド回路ＮＡ１はインバータとして機能し、遅延回路２５は図３の遅延回路１１と同様の動作を呈する。ナンド回路ＮＡ１は、電位ＸがＬレベルの場合には、Ｈレベルを出力する。

この構成によれば、データＤがＨレベルとなって、プリチャージノードＰＳを放電させる場合には、ナンド回路ＮＡ１がクロックＣＫＤＢをＨレベルに維持しトランジスタＮＴ１３を強制的にオンにすることで、プリチャージノードＰＳを確実に放電させることを可能にしている。

一方、本実施の形態においては、遅延回路３１は、トランジスタＰＴ２１，ＮＴ２１に代えてＰ型のトランジスタＰＴ３１，ＰＴ３２及びＮ型のトランジスタＮＴ３１，ＮＴ３２を採用した点が第１の実施の形態の遅延回路１２と異なる。トランジスタＮＴ２２のドレインと電源端子との間には、トランジスタＰＴ３１，ＰＴ３２のドレイン・ソース路が接続され、トランジスタＮＴ２２のソースと基準電位点との間には、トランジスタＮＴ３１，ＮＴ３２のドレイン・ソース路が接続される。トランジスタＮＴ２２のドレイン電圧がクロックＣＫＤＢとしてトランジスタＮＴ１３のゲートに供給される。

トランジスタＰＴ３１，ＮＴ３１のゲートにはクロックＣＫが供給され、トランジスタＰＴ３２，ＮＴ３２のゲートにはプリチャージノードＰＳの電位Ｘが供給される。トランジスタＰＴ３１，ＰＴ３２，ＮＴ３１，ＮＴ３２によってナンド回路が構成される。

電位ＸがＨレベルの場合には、トランジスタＰＴ３２はオフであり、トランジスタＮＴ３２はオンである。この場合には、トランジスタＮＴ２２のドレインは、トランジスタＰＴ３１のドレイン・ソース路を介して電源端子に接続され、トランジスタＮＴ２２のソースは、トランジスタＮＴ３１のドレイン・ソース路を介して基準電位点に接続されることと等価である。即ち、電位ＸがＨレベルの場合には、トランジスタＰＴ３１，ＰＴ３２，ＮＴ３１，ＮＴ３２はインバータとして機能し、遅延回路３１は図１の遅延回路１２と同様の動作を呈する。

即ち、本実施の形態においても、クロックＣＫの立ち上がり直後にはトランジスタＰＴ２２がオンとなって、クロックＣＫＤＢはクロックＣＫの立ち上がりから比較的長時間の遅延時間の後立ち下がる。また、最終的にはトランジスタＮＴ２２がオンとなって、クロックＣＫＤＢを確実にＬレベルに変化させる。

なお、電位ＸがＬレベルの場合には、トランジスタＰＴ３２はオンであり、トランジスタＮＴ３２はオフである。従って、この場合には、トランジスタＮＴ２２のドレインはＨレベルとなる。即ち、この場合には、クロックＣＫＤＢは強制的にＨレベルとなる。

このように、本実施の形態においては、遅延回路３１は、図６の遅延回路２５よりも長い遅延時間で動作することができ、第１の実施の形態と同様に、クロックＣＫを十分な時間だけ遅延させて反転させたクロックＣＫＤＢを得ることができる。なお、本実施の形態における遅延回路３１と図６の遅延回路２５とは、いずれも４個のＰ型トランジスタと４個のＮ型トランジスタによって構成することができる。即ち、本実施の形態によれば、図６の遅延回路２５と同数のトランジスタを用いて、図６の遅延回路よりも遅延時間が長い遅延回路を構成して、十分な時間の遷移期間を設定することが可能である。

（第３の実施の形態）
図７は本発明の第３の実施の形態を示す回路図である。図７において図１と同一の構成要素には同一符号を付して説明を省略する。

図７のフリップフロップ回路４０はインバータＩＮＶ４１を採用すると共に、遅延回路１２に代えて遅延回路４１を採用した点が第１の実施の形態のＦＦ１０と異なる。インバータＩＮＶ４１にはデータＤが供給され、インバータＩＮＶ４１はデータＤを反転させてトランジスタＮＴ１４のゲートに供給する。なお、プリチャージノードＰＳの電位はトランジスタＰＴ１４のゲートにのみ供給される。

第１の実施の形態のＦＦ１０においては、ＨレベルのデータＤが入力されると、遷移期間においてプリチャージノードＰＳが放電され、これによりトランジスタＰＴ１４がオンとなって、状態保持ノードをＨレベルにする。しかし、ＨレベルのデータＤの入力前のＱ出力がＨレベルの場合には、状態保持ノードＱのＨレベルを維持すると共に、プリチャージノードＰＳの放電を停止させることで、電力消費を抑制しながら、正しいＱ出力を得ることができる。

このような制御のためにＦＦ４０は遅延回路４１内にノア回路ＮＲ１を有している。ノア回路ＮＲ１はＱ出力がＨレベルの場合には出力をＬレベルに固定して、プリチャージノードＰＳの放電路を遮断する。また、データＤがＨレベルの場合には、インバータＩＮＶ４１の出力がＬレベルとなり、トランジスタＮＴ１４をオフにする。これにより、状態保持ノードＱの放電が阻止され、状態保持ノードはＨレベルのＱ出力を維持する。

なお、Ｑ出力がＨレベルの場合にＬレベルのデータＤが入力されると、トランジスタＮＴ１４はオンとなって、遷移期間に状態保持ノードＱは放電し、Ｌレベルに遷移する。

ＦＦ４０の他の動作は、ＦＦ１０と同様である。

本実施の形態は非特許文献３において開示された回路に対応したものである。図８は非特許文献３によって開示された回路を示す回路図であり、破線部がクロックＣＫを遅延反転させてクロックＣＫＤＢを生成する遅延回路４５を示している。本実施の形態のＦＦ４０は、図８の回路の遅延回路４５に代えて遅延回路４１を採用したものである。

図８の遅延回路４５はインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ４２及びノア回路ＮＲ１によって構成されている。インバータＩＮＶ１に入力されたクロックＣＫは、インバータＩＮＶ１，ＩＮＶ２によって反転されながら遅延され、インバータＩＮＶ２からクロックＣＫの遅延信号がノア回路ＮＲ１及びインバータＩＮＶ４２に供給される。インバータＩＮＶ４２はクロックＣＫを遅延反転させたクロックＣＫＤＢ２をトランジスタＮＴ１６のゲートに供給する。

ノア回路ＮＲ１は一方入力として状態保持ノードＱのＱ出力が供給され、他方入力としてインバータＩＮＶ２の出力が供給される。Ｑ出力がＬレベルの場合には、ノア回路ＮＲ１はインバータとして機能し、遅延回路４５は図３の遅延回路１１と同様の動作を呈し、クロックＣＫＤＢ１をトランジスタＮＴ１３のゲートに供給する。ノア回路ＮＲ１は、Ｑ出力がＨレベルの場合には、Ｌレベルを出力する。

上述したように、この構成によれば、Ｑ出力がＨレベルの場合にデータＤがＨレベルとなってプリチャージノードＰＳを放電させる場合でも、ノア回路ＮＲ１がクロックＣＫＤＢ１をＬレベルに維持しトランジスタＮＴ１３を強制的にオフにすることで、プリチャージノードＰＳの放電を停止させることができる。また、この場合には、トランジスタＮＴ１４もオフである。

一方、本実施の形態においては、遅延回路４１は、インバータ２１の出力をノア回路ＮＲ１の他方入力端に供給し、トランジスタＮＴ２２のドレインの電位をクロックＣＫＤＢ２としてトランジスタＮＴ１６に供給する。即ち、本実施の形態においても、クロックＣＫの立ち上がり直後にはトランジスタＰＴ２２がオンとなって、クロックＣＫＤＢ２はクロックＣＫの立ち上がりから比較的長時間の遅延時間の後立ち下がる。また、最終的にはトランジスタＮＴ２２がオンとなって、クロックＣＫＤＢ２を確実にＬレベルに変化させる。

インバータＩＮＶ２１の出力は、クロックＣＫをインバータ２個分の遅延時間だけ遅延させたものであり、Ｑ出力がＬレベルの場合には、ノア回路ＮＲ１からはクロックＣＫをインバータ３個分の遅延時間だけ遅延反転させたクロックＣＫＤＢ１が得られる。

また、上述したように、トランジスタＮＴ１６のゲートに供給されるクロックＣＫＤＢ２は、クロックＩＮＶ１，ＩＮＶ２，ＩＮＶ４２によって、クロックＣＫがインバータ３個分以上の遅延時間で遅延反転されたものである。

このように、本実施の形態においては、遅延回路４１は、図８の遅延回路４５よりも長い遅延時間で動作して、第１の実施の形態と同様に、クロックＣＫを十分な時間だけ遅延させて反転させたクロックＣＫＤＢ２を得ることができる。なお、本実施の形態における遅延回路４１と図８の遅延回路４５とは、いずれも５個のＰ型トランジスタと５個のＮ型トランジスタによって構成することができる。即ち、本実施の形態によれば、図８の遅延回路４５と同数のトランジスタを用いて、図８の遅延回路よりも遅延時間が長い遅延回路を構成することが可能である。

（第４の実施の形態）
図９は本発明の第４の実施の形態を示す回路図である。図９において図１と同一の構成要素には同一符号を付して説明を省略する。

図９のフリップフロップ回路５０は、トランジスタＮＴ１４にデータＤを反転させた反転データＤＢが入力され、トランジスタＮＴ１３，ＮＴ１６に代えてＮ型のトランジスタＮＴ５１が採用されると共に、アンド回路Ａ１が採用される点が第１の実施の形態のＦＦ１０と異なる。

アンド回路Ａ１にはデータＤ及びＱ出力が反転した反転ＱＢ出力が入力され、アンド回路Ａは２入力のアンド演算結果をトランジスタＮＴ１２のゲートに供給する。トランジスタＮＴ５１のドレインはトランジスタＮＴ１２，ＮＴ１４のソースに共通接続され、ソースは基準電位点に接続される。トランジスタＮＴ５１のゲートには遅延回路１２からクロックＣＫＤＢが供給される。

本実施の形態におけるＦＦ５０の基本的な動作は、ＦＦ１０と同様である。上述したように、ＨレベルのデータＤの入力前のＱ出力がＨレベルの場合には、状態保持ノードＱのＨレベルを維持すると共に、プリチャージノードＰＳの放電を停止させることで、電力消費を抑制しながら、正しいＱ出力を得ることができる。

このような制御のために、本実施の形態においては、アンド回路Ａ１によってデータＤと反転ＱＢ出力との論理積をトランジスタＮＴ１２のゲートに与え、反転データＤＢをトランジスタＮＴ１４に与えている。反転ＱＢ出力がＬレベル、即ち、Ｑ出力がＨレベルの場合には、アンド回路Ａ１はＬレベルを出力する。従って、Ｑ出力がＨレベルの場合にデータＤがＨレベルになっても、プリチャージノードＰＳは放電されず、またトランジスタＮＴ１４もオフになるので、状態保持ノードＱも放電されない。これにより、放電による電力消費を抑制しながら正しいＱ出力を得ることができる。なお、アンド回路Ａ１は反転ＱＢ出力がＨレベルの場合には、データＤをそのままＮＴ１２のゲートに与える。

本実施の形態は特許文献１において開示された回路に対応したものである。図１０は特許文献１によって開示された回路を示す回路図であり、破線部がクロックＣＫを遅延反転させてクロックＣＫＤＢを生成する遅延回路５５を示している。本実施の形態のＦＦ５０は、図１０の回路の遅延回路５５に代えて遅延回路１２を採用したものである。

図１０の遅延回路５５はインバータを構成するＰ型トランジスタＰＴ５５及びＮ型トランジスタＮＴ５５とＮ型トランジスタＮＴ５６とによって構成されている。電源端子と基準電位点との間にトランジスタＰＴ５５のソース・ドレイン路及びトランジスタＮＴ５５，ＮＴ５６のドレイン・ソース路が直列接続される。トランジスタＰＴ５５，ＮＴ５５のゲートにはクロックＣＫが供給される。トランジスタＮＴ５６のゲートには電源端子からの電源電圧が供給される。

トランジスタＮＴ５６は、十分に大きなゲート長で構成される。従って、トランジスタＮＴ５５，ＮＴ５６による放電路の放電時定数は十分に大きく、クロックＣＫの立ち上がりから十分な遅延時間の後にクロックＣＫＤＢが立ち下がるようになっている。このクロックＣＫＤＢをトランジスタＮＴ５１のゲートに供給することで、十分な時間の遷移期間を確保するようになっている。

しかしながら、トランジスタＮＴ５６のゲート長を十分に大きく形成する必要があることから、遅延回路５５の面積が増大するという欠点がある。

一方、本実施の形態においては、遅延回路１２の出力をクロックＣＫＤＢとしてトランジスタＮＴ５１のゲートに供給している。クロックＣＫＤＢは、Ｐ型のトランジスタＰＴ２２によって、クロックＣＫの立ち上がりから比較的長時間の遅延時間の後立ち下がる。従って、遅延回路１２によって十分な時間の遷移期間を確保することができる。

下記表１は、図３の遅延回路１１、図１０の遅延回路５５、図１及び図９の遅延回路１２を集積回路上に１つのセルとして構成した場合のセル長及び得られる遅延時間を示している。

［表１］
┌───────┬────────┬───────┐
│ 回路 │ セル長[μｍ] │ 遅延［ｐｓ］│
├───────┼────────┼───────┤
│遅延回路１１ │ ０．８４０ │ ２５５ │
├───────┼────────┼───────┤
│遅延回路５５ │ ０．６７２ │ ２２９ │
├───────┼────────┼───────┤
│遅延回路１２ │ ０．６７２ │ ３２２ │
└───────┴────────┴───────┘
この表１に示すように、第１及び第４の実施の形態における遅延回路１２は、遅延回路１１よりも小さいセル長で構成可能で、且つ遅延回路１１よりも長い遅延時間を得ることができる。また、遅延回路１２は、遅延回路５５と同様のセル長で構成可能で、遅延回路５５よりも長い遅延時間を得ることができることが分かる。

このように、本実施の形態においては、遅延回路１２は、図１０の遅延回路５５よりも長い遅延時間で動作することができ、第１の実施の形態と同様に、クロックＣＫを十分な時間だけ遅延させて反転させたクロックＣＫＤＢを得て、十分な時間の遷移期間を確保することができる。

（第５の実施の形態）
図１１は本発明の第５の実施の形態を示す回路図である。図１１において図９と同一の構成要素には同一符号を付して説明を省略する。

図１１のフリップフロップ回路６０は、遅延回路１２に代えて遅延回路６１を採用した点が第４の実施の形態のＦＦ５０と異なる。遅延回路６１においては、電源端子と基準電位点との間に、インバータを構成するＰ型トランジスタＰＴ６１のソース・ドレイン路及びＮ型トランジスタＮＴ６１のドレイン・ソース路が直列接続される。充放電点としてのトランジスタＰＴ６１のドレインは、Ｐ型のトランジスタＰＴ６２のドレイン・ソース路を介してトランジスタＮＴ５１のゲートに接続されると共に、Ｎ型のトランジスタＮＴ６２のドレイン・ソース路を介してトランジスタＮＴ５１のゲートに並列接続される。トランジスタＰＴ６１のドレイン電位はインバータＩＮＶ６３に供給される。インバータＩＮＶ６３は入力を反転させてトランジスタＰＴ６２，ＮＴ６２のゲートに供給する。

このように構成された遅延回路６１においても図４の波形図と同様の動作を呈する。即ち、クロックＣＫがＬレベルからＨレベルになると、所定時間遅延してトランジスタＰＴ６１のドレイン電位がＬレベルとなり、更に所定時間遅延してインバータＩＮＶ６３の出力がＨレベルとなる。

トランジスタＰＴ６１のドレイン電位がＬレベルとなることによって、トランジスタＰＴ６２がオンとなり、トランジスタＮＴ５１のゲート電位を低下させる。ゲート電位が十分に低下するためには、Ｐ型のトランジスタＰＴ６２により比較的長い時間が必要である。インバータＩＮＶ６３の出力がＨレベルになると、トランジスタＰＴ６２がオフ、トランジスタＮＴ６２がオンとなって、トランジスタＮＴ５１のゲート電位を完全にＬレベルに遷移させる。

このように、本実施の形態における遅延回路６１は、上記各実施の形態における遅延回路１２と同様の動作となる。また、遅延回路６１においても、遅延回路１２と同様に、３個のＰ型トランジスタと３個のＮ型トランジスタによって構成することができる。

図１１の遅延回路６１は、トランジスタの個数だけでみると、非特許文献１等に記載された図３の遅延回路１１と同じである。しかし、本実施の形態においては、図３の遅延回路１１よりも短いセル長で構成することができるという利点がある。

図１２乃至図１４はこの利点を説明するためのものであり、図１２は遅延回路１１の回路構成を示す回路図であり、図１３は遅延回路１１のパターンレイアウトを示す説明図であり、図１４は本実施の形態における遅延回路６１のパターンレイアウトを示す説明図である。図１３及び図１４においては、ハッチングの粗密によって部材の相違を表している。最も密なハッチングはゲートを示し、最も粗なハッチングはメタル配線を示し、粗密が中間のハッチングはアクティブ領域を示している。また、図１３及び図１４においてＳ，Ｄは夫々ソース領域、ドレイン領域を示している。また、図１３及び図１４において四角枠で囲った×印は、コンタクトを示している。また、図１３及び図１４において、回路図上のトランジスタに対応する領域は楕円形で囲って示している。

図１２に示すように、遅延回路１１を構成するインバータＩＮＶ１〜ＩＮＶ３は、Ｐ型のトランジスタＰＴ７１〜ＰＴ７３及びＮ型のトランジスタＮＴ７１〜ＮＴ７３によって構成される。一般的に、半導体集積回路は、ＰウェルとＮウェルに分けて構成される。図１３の電源ラインＶＤＤＣ側にはＰウェルが構成され、基準電位ラインＶＳＳＣ側にはＮウェルが構成される。ＰウェルにＰ型トランジスタＰＴ７１〜ＰＴ７３が構成される。ＮウェルにＮ型トランジスタＮＴ７１〜ＮＴ７３が構成される。遅延回路はフリップフロップ毎に設けられるので、集積回路上では、図１３のパターンを１つのセルとして、複数のセルが連続的に配置される。

トランジスタＰＴ７１，ＰＴ７２はソース領域Ｓが電源ラインＶＤＤＣに共通接続される。また、トランジスタＮＴ７１，ＮＴ７２はソース領域Ｓが基準電位ラインＶＳＳＣに共通接続される。即ち、これらのトランジスタＰＴ７１，ＰＴ７２同士はアクティブ領域が共通であり、トランジスタＮＴ７１，ＮＴ７２同士もアクティブ領域が共通である。しかし、トランジスタＰＴ７３，ＮＴ７３は、ソース領域Ｓを電源ラインＶＤＤＣ又は基準電位ラインＶＳＳＣに接続する必要があるので、夫々単独のアクティブ領域に構成される。

従って、遅延回路１１は、１つのセル内で、アクティブ領域が分断されることになり、セル長が長くなるという欠点を有する。

一方、図１４は遅延回路６１のレイアウトを示している。

図１１の遅延回路６１中のインバータＩＮＶ６３は、図１４ではＰ型のトランジスタＰＴ６３とＮ型のトランジスタＮＴ６３とによって構成されている。電源ラインＶＤＤＣ側のＰウェルにはアクティブ領域６３が形成され、基準電位ラインＶＳＳＣ側のＮウェルにはアクティブ領域６４が形成される。

アクティブ領域６３にはソース領域Ｓ、ドレイン領域Ｄ、ソース領域Ｓ及びドレイン領域Ｄが順に形成される。これらの領域相互間にゲートが形成されて、アクティブ領域６３にはＰ型のトランジスタＰＴ６２、ＰＴ６１、ＰＴ６３が形成される。また、アクティブ領域６４にはソース領域Ｓ、ドレイン領域Ｄ、ソース領域Ｓ及びドレイン領域Ｄが順に形成される。これらの領域相互間にゲートが形成されて、アクティブ領域６４にはＮ型のトランジスタＮＴ６２、ＮＴ６１、ＮＴ６３が形成される。

アクティブ領域６３に形成されたトランジスタＰＴ６１，ＰＴ６２は、ドレイン領域Ｄが共通であり、トランジスタＰＴ６１，ＰＴ６３は、ソース領域Ｓが共通である。また、アクティブ領域６４に形成されたトランジスタＮＴ６１，ＮＴ６２は、ドレイン領域Ｄが共通であり、トランジスタＮＴ６１，ＮＴ６３は、ソース領域Ｓが共通である。

クロックＣＫはトランジスタＰＴ６１，ＰＴ６２の共通ゲートに供給される。トランジスタＰＴ６１のドレイン領域Ｄは、トランジスタＰＴ６３，ＮＴ６３の共通ゲートに接続されると共に、この共通ゲートを介してトランジスタＮＴ６２のドレイン領域Ｄに接続される。また、トランジスタＰＴ６１のドレイン領域Ｄは、トランジスタＰＴ６２のドレイン領域Ｄと共通である。トランジスタＰＴ６３のドレイン領域ＤとトランジスタＮＴ６３のドレイン領域Ｄとは共通接続されて、トランジスタＰＴ６２，ＮＴ６２の共通ゲートに接続される。トランジスタＰＴ６２のソース領域ＳとトランジスタＮＴ６２のソース領域Ｓとは共通接続され、この接続点からクロックＣＫＤＢが出力される。

このように遅延回路６１は、電源ラインＶＤＤＣに接続されるトランジスタＰＴ６１，ＰＴ６３のソース領域Ｓを共通化すると共に、基準電位ラインＶＳＳＣに接続されるトランジスタＮＴ６１，ＮＴ６３のソース領域Ｓを共通化することができ、また、トランジスタＰＴ６１，ＰＴ６２のドレイン領域Ｄを共通化すると共に、トランジスタＮＴ６１，ＮＴ６２のドレイン領域Ｄを共通化することができるので、Ｐウェルに構成する１つのアクティブ領域６３において３つのトランジスタＰＴ６１〜ＰＴ６３を構成することができると共に、Ｎウェルに構成する１つのアクティブ領域６４において３つのトランジスタＮＴ６１〜ＮＴ６３を構成することができる。

このように、本実施の形態においては、アクティブ領域６３，６４を分割することなく、各１つのアクティブ領域６３，６４にトランジスタを形成することができるので、セル長を図１３のレイアウトよりも短くすることができる。また、表１に示すように、遅延回路１１のセル長は０．８４０μｍであるのに対し、遅延回路６１のセル長は遅延回路１２のセル長と同じ０．６７２μｍである。即ち、本実施の形態によれば、従来よりも、小さい回路面積で、大きな遅延時間の遅延回路を構成することができる。

（変形例）
図１５は遅延回路の変形例を示す回路図である。図１５において図１と同一の構成要素には同一符号を付して説明を省略する。図１５の遅延回路は、遅延回路１２のトランジスタＰＴ２１，ＮＴ２１，ＰＴ２２，ＮＴ２２を縦続接続したものである。なお、２段目以降のトランジスタの符号は図示を省略する。

クロックＣＫはインバータを構成するトランジスタＰＴ２１，ＮＴ２１によって次段のトランジスタＰＴ２１，ＮＴ２１のゲートに伝達される。最終段のトランジスタＰＴ２１，ＮＴ２１のゲートに印加されたクロックＣＫによってインバータＩＮＶ２１の出力が遷移する。インバータＩＮＶ２１の出力によって、最終段のトランジスタＰＴ２２，ＮＴ２２のオン，オフが制御されて、トランジスタＮＴ２２のドレインの電位が前段のトランジスタＰＴ２２，ＮＴ２２のゲートに供給される。こうして、初段のトランジスタＮＴ２２のドレインから、クロックＣＫＤＢが得られる。

この構成によって、大きな遅延時間を得ることができる。

ＰＴ１１〜ＰＴ１４，ＰＴ２１，ＰＴ２２…Ｐ型のトランジスタ、ＮＴ１１〜ＮＴ１６，ＮＴ２１，ＮＴ２２…Ｎ型のトランジスタ、ＩＮＶ１１，ＩＮＶ１２，ＩＮＶ２１…インバータ。

Claims (5)

1. 入力に基づいて充電点に充電を行う第１のトランジスタと前記入力に基づいて放電点から放電を行う第２のトランジスタとにより構成される第１のインバータと、
   前記充電点と前記放電点との間に、ドレイン・ソース路が並列に設けられたＰ型の第３のトランジスタ及びＮ型の第４のトランジスタと、
   前記充電点又は前記放電点の電位を反転させて前記第３及び第４のトランジスタのゲートに供給して、前記充電点又は前記放電点から前記入力の遅延信号を得る第２のインバータと
   を具備したことを特徴とする半導体集積回路装置。
2. 入力に基づいて充放電点に充電を行う第１のトランジスタと前記入力に基づいて前記充放電点から放電を行う第２のトランジスタとにより構成される第１のインバータと、
   前記充放電点と出力端との間に、ドレイン・ソース路が並列に設けられたＰ型の第３のトランジスタ及びＮ型の第４のトランジスタと、
   前記充放電点の電位を反転させて前記第３及び第４のトランジスタのゲートに供給して、前記出力端から前記入力の遅延信号を得る第２のインバータと
   を具備したことを特徴とする半導体集積回路装置。
3. 入力端と出力端との間に、ドレイン・ソース路が並列に設けられた一導電型の第３のトランジスタ及び他導電型の第４のトランジスタにより構成される放電回路と、
   入力信号に基づいて、前記入力端に接続された充放電点に充電を行う第１のトランジスタと前記入力信号に基づいて前記充放電点から放電を行う第２のトランジスタとにより構成される第１のインバータと
   前記入力端の電位を反転させて前記第３及び第４のトランジスタのゲートに供給する第２のインバータと
   を備え、
   前記出力端から前記入力端の電位を反転させた遅延信号を出力する
   ことを特徴とする半導体集積回路装置。
4. 状態保持ノードを充電する第１の充電経路と、
   前記状態保持ノードの電荷を放電させる第１の放電経路と、
   前記第１の充電経路又は前記第１の放電経路のいずれか一方を、前記入力及び前記遅延信号に基づく遷移期間に、データ信号に基づいて導通させるスイッチング部と
   を具備したことを特徴とする請求項１乃至３のいずれか１つに記載の半導体集積回路装置。
5. 前記第１及び第２のインバータは、いずれもＰ型のトランジスタとＮ型のトランジスタとによって構成され、
   前記第１及び第２のインバータ中のＰ型のトランジスタと前記第３のトランジスタとは、第１のアクティブ領域に構成され、
   前記第１及び第２のインバータ中のＮ型のトランジスタと前記第４のトランジスタとは、第２のアクティブ領域に構成される
   ことを特徴とする請求項１又は２のいずれか一方に記載の半導体集積回路装置。

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