CN109412557A - 具有单个预充电节点的触发器 - Google Patents

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Abstract

本文中的各种示例实施例公开了一种触发器，该触发器包括：主锁存器，包括多个P型金属氧化物半导体(PMOS)和多个N型金属氧化物半导体(NMOS)中的至少一个。从锁存器包括多个PMOS和多个NMOS中的至少一个。反相时钟信号输入与主锁存器和从锁存器通信地连接。主锁存器包括单个预充电节点。单个预充电节点在触发器中建立数据俘获路径。数据经由预充电节点被存储在主锁存器和从锁存器中。

Description

具有单个预充电节点的触发器
对相关申请的交叉引用
要求于2017年8月17日向印度专利、外观设计及商标管理总局(CGPDTM)提交的第201741029152号印度专利申请的优先权，该印度专利申请的全部内容通过引用并入于此。
技术领域
各种示例实施例涉及一种时序逻辑电路、系统、非暂态计算机可读介质和/或其方法，并且更具体地，涉及一种具有低功率和/或低电压可操作性的D触发器电路。
背景技术
触发器是用于数字电子电路的设计的基础元件。触发器是用于数据存储装置(例如，数据存储器件、存储器芯片等)的数字电路的集成组件。通常，“D”触发器具有输入信号D和输出信号Q。输出信号存储输入信号的前一值，直到D触发器被时钟信号触发为止，在该点，输出信号Q取输入信号D的当前值。
此外，在典型的片上系统(SoC)布局中，时序单元(即，触发器)通常占据总计标准单元面积的物理面积的近似60％。此外，具有时钟网络的时序单元贡献了典型的SoC中所消耗的总计功率的接近50％。此外，时序单元中任何的小的单元级别的改变以更大的方式直接地影响SoC的面积和所消耗的功率。
在传统电路中，电路具有更多的半导体器件使得漏电流和时钟功率也大于使用D触发器的电路。此外，在基于读出放大器(Sense-Amplifier)的传统电路中功率消耗较高，因为传统电路包括两个预充电节点以及较高的预充电负载和/或时钟路径负载。此外，基于通过时钟栅控的传输栅极和/或三态栅极的传统电路不是鲁棒的，因为该类型的传统电路的操作依赖于两者的时钟相位(both clock phases)。此外，该类型的传统电路包含在时钟输入处的时钟缓冲，其导致在每次每一个(each and every)时钟转变处的额外的功率耗散。
与平面晶体管相比，使用鳍式场效应晶体管(FinFET)设计的传统电路具有更高的寄生/引脚电容，其导致了相对较高的动态功率数(power number)以及较低的速度。虽然在FinFET中漏电流是受控的，但是动态功率消耗占据了使用FinFET的电路的总计功率消耗的显著部分。
针对改进触发器的操作和功能提议了很多传统设计，但是其包括以下方面的缺点：漏电流、增大的功率消耗、缺乏鲁棒性、较低的可靠性、集成度问题、增加的操作依赖性、增加的时间、增加的成本、增加的复杂性、增加的设计时间、硬件组件的数量的增加、电路的物理大小的增加等等。
因此，期望解决上述缺点或其他短处和/或提供有用的替选。
发明内容
本文中的各种示例实施例提供了一种D触发器电路。
本文中的至少一个示例实施例提供了一种使用单个预充电节点进行操作的D触发器电路。
本文中的至少一个示例实施例提供了一种基于依赖于数据的放电节点进行操作的D触发器电路。
本文中的至少一个示例实施例提供了一种减少时钟功率消耗的D触发器电路。
本文中的至少一个示例实施例提供了一种D触发器电路，其中，使用单个时钟相位来控制D触发器电路的电路操作。
本文中的至少一个示例实施例提供了一种帮助减少CLK反相器的大小的D触发器电路的单个时钟相位操作。
本文中的至少一个示例实施例提供了一种帮助减少CLK引脚输入电容的D触发器电路的单个时钟相位操作。
本文中的至少一个示例实施例提供了一种减少SoC级别时钟网络延迟和/或功率消耗的D触发器电路的单个时钟相位操作。
本文中的各种示例实施例公开了一种触发器器件。该触发器器件包括：主锁存器，包括第一多个P型金属氧化物半导体(PMOS)晶体管和第一多个N型金属氧化物半导体(NMOS)晶体管中的至少一个；从锁存器，包括第二多个PMOS晶体管和第二多个NMOS晶体管中的至少一个；以及反相时钟信号输入，其中，反相时钟信号输入连接到主锁存器和从锁存器，并且主锁存器包括单个预充电节点。
在至少一个示例实施例中，反相时钟信号输入被用于对主锁存器和从锁存器进行同步，以避免时钟信号的双相位依赖。
在至少一个示例实施例中，触发器器件基于依赖于数据的放电节点进行操作。
在至少一个示例实施例中，单个预充电节点设置主锁存器与从锁存器之间的数据俘获路径(data capture path)，其中，被输入到主锁存器的数据使用数据俘获路径、通过单个预充电节点而被存储在主锁存器和从锁存器中。
在至少一个示例实施例中，反相时钟信号输入连接到主锁存器和从锁存器来以可变电压电平对触发器进行操作，并且可变电压电平对应于低电压供给电平、近阈值电压范围电平、亚阈值电压电平和正常电压电平中的至少一个。
在至少一个示例实施例中，触发器器件是正边缘触发D触发器器件。
在至少一个示例实施例中，触发器器件是负边缘触发D触发器器件。
本文中的各种示例实施例实现了一种用于管理触发器器件的操作的方法。该方法包括将反相时钟信号输入连接到主锁存器和从锁存器。主锁存器包括第一多个P型金属氧化物半导体(PMOS)晶体管和第一多个N型金属氧化物半导体(NMOS)晶体管中的至少一个。从锁存器包括第二多个PMOS晶体管和第二多个NMOS晶体管中的至少一个。主锁存器包括单个预充电节点。
本文中的各种示例实施例公开了一种触发器器件。该触发器器件包括：主锁存器，包括第一多个P型金属氧化物半导体(PMOS)晶体管和第一多个N型金属氧化物半导体(NMOS)晶体管中的至少一个；从锁存器，包括第二多个PMOS晶体管和第二多个NMOS晶体管中的至少一个；以及时钟信号输入，其中，时钟信号输入连接到主锁存器和从锁存器，并且主锁存器包括在时钟信号的每一个低电平处被预充电到逻辑电平高的单个预充电节点。
当结合以下描述和附图来考虑时，将更好地体会和理解本文中的示例实施例的这些和其他方面。然而，应当理解，在讨论各种示例实施例其及许多特定的细节时，以示意的方式而非限制的方式给出以下描述。可以在本文中的示例实施例的范围内进行许多改变和修改而不背离其精神，并且本文中的示例实施例包括所有这样的修改。
附图说明
在附图中示出了各种示例实施例，贯穿附图，相同的附图标记指示各个附图中相对应的部件。根据参考附图进行的以下的描述，将更好地理解本文中的示例实施例，在附图中：
图1示出了根据至少一个示例实施例的D触发器的电路图；
图2至图5示出了根据一些示例实施例的D触发器的操作；
图6是根据至少一个示例实施例的D触发器的另一电路图；以及
图7是示出根据至少一个示例实施例的用于管理触发器的操作的方法的流程图。
具体实施方式
参考在附图中示出的并且在以下描述中详述的非限制性示例实施例来更加全面地解释本文中的各种示例实施例及其各种特征和优点的详情。省略对公知的组件和处理技术的描述以便不会不必要地模糊本文中的示例实施例。另外，本文中描述的各种实施例不必然地互相排斥，因为一些示例实施例可以与一个或多个其他示例实施例结合以形成新的示例实施例。本文中使用的术语“或”指代非排他性的或，除非另外地指示。本文中的示例仅意图便于对可以实践本文中的示例实施例的方式的理解并且进一步使得本领域技术人员能够实践本文中的示例实施例。因此，示例不应当被解释为限制本文中的示例实施例的范围。
如本领域中传统的那样，可以按照实施所描述的一个或多个功能的块(block)为单位来描述并且示出各种示例实施例。这些块——在本文中可以被称为单元或模块等——通过诸如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬接线电路等的模拟和/或数字电路物理地实施，并且可以可选地通过固件和/或由诸如控制器、处理器等的硬件执行的软件来驱动。例如，电路可以具体化在一个或多个半导体芯片中，或者具体化在支撑诸如印刷电路板的基板上，等等。构成块的电路可以通过专用硬件、或通过处理器(例如，一个或多个编程的微处理器和相关联电路)、或通过执行块的一些功能的专用硬件与执行块的其他功能的处理器的组合来实施。示例实施例的每个块可以物理地分离为两个或更多个交互的且离散的块，而不背离本发明构思的范围。同样地，示例实施例的块可以物理地组合为更复杂的块，而不背离本发明的范围。
附图用于帮助容易地理解各种技术特征，并且应当理解本文中所呈现的示例实施例不受附图限制。因此，本发明构思应当被解释为除了在附图中具体地阐述的那些之外还扩展到任何改变、等效和替代。尽管术语第一、第二等在本文中可以用于描述各种元件，但是这些元件不应当受这些术语限制。这些术语通常仅用于将一个元件与另一个元件相区分。
此外，指代涉及P沟道和N沟道晶体管两者的逻辑电路的“互补逻辑”更通常地被称为P型金属氧化物半导体(PMOS)和N型金属氧化物半导体(NMOS)。
当在以下描述中使用时，术语第二电平和第一电平、高和低以及1和0可以如本领域已知那样被用于描述各种逻辑状态。关于各个电路任意地定义第二电平和第一电平的具体的电压值。此外，第二电平和第一电平的电压值可以针对诸如时钟和数字数据信号的各个信号而被不同地定义。尽管已经陈述了具体的电路，但是本领域技术人员将意识到不需要公开的所有电路都实践本发明构思。此外，未描述特定的已知的电路，以将焦点维持在本发明构思。类似地，尽管在特定位置中，描述提及逻辑0和逻辑1或者高和低，本领域技术人员意识到可以交换逻辑值并且在电路的剩余部分中相应地调整，而不影响本发明构思的操作。
关于对计算机存储器内的数据位的操作的过程、逻辑块、处理和其他符号化表示来呈现以下详细描述的一些部分。这些描述和表示是数据处理领域中的技术人员所使用的手段，以最有效地将其工作的实质传递给本领域内其他技术人员。示例实施例中的过程、逻辑块、处理等被构想为得到期望结果的自洽的步骤或指令序列。步骤是需要对物理量进行物理操纵的步骤。通常，尽管不是必要地，这些量采取能够在计算机系统中被存储的、传输的、组合的、比较的以及另外地操纵的电信号或磁信号的形式。
本文中的各种示例实施例提供了一种触发器，包括：主锁存器，该主锁存器包括多个P型金属氧化物半导体(PMOS)和多个N型金属氧化物半导体(NMOS)中的至少一个。从锁存器包括多个PMOS和多个NMOS中的至少一个。反相时钟信号输入与主锁存器和从锁存器通信地连接。主锁存器包括单个预充电节点。单个预充电节点在触发器中建立数据俘获路径。数据经由预充电节点被存储在主锁存器和从锁存器中。
不同于传统电路，使用单个预充电节点来操作至少一个示例实施例的D触发器电路。此外，根据至少一个示例实施例，单个预充电节点并不是在每个时钟周期处都放电。此外，根据至少一个示例实施例，D触发器电路基于依赖于数据的放电节点进行操作。这导致减少了D触发器电路的时钟功率消耗。
此外，根据至少一个示例实施例，使用单个时钟相位来控制D触发器电路的电路操作，以导致更好的鲁棒性和/或降低Vmin。此外，根据至少一个示例性实施例，单个时钟相位操作帮助减小CLK反相器的大小和/或帮助减小CLK引脚输入电容。这导致了减少SoC级别时钟网络延迟和/或功率消耗。
此外，根据至少一个示例实施例，时钟信号通过一个反相器和六个门，以便改进D触发器的操作效率。
不同于传统电路和设计，至少一个示例实施例的静态D触发器以低功率进行操作，而与传统D触发器相比维持和/或改进D触发器的操作速度。额外地，根据至少一个示例实施例，与传统D触发器相比，静态D触发器的大小更小。
根据至少一个示例实施例，D触发器将时钟功率减少了近似24％，而具有近似2％的增加的速度优势(例如，速度的增加)、近似5.88％的面积减小(例如，占据的总计物理面积的减少)以及近似28％的时钟引脚电容减小(和/或降低)。此外，根据至少一个示例实施例，D触发器更加鲁棒，并且在NN、FS和SF工艺角(corner)附近针对6西格玛全局变化(variation)进行了5000次蒙特卡洛迭代测试。这些测试模拟了极端工艺变化条件，其中，根据至少一个示例实施例的D触发器被发现为相对于数据保持、数据争夺、写回和/或内部保持失败问题是鲁棒的。
根据至少一个示例实施例，D触发器具有相对于工艺变化的功能鲁棒性，并且将性能提高达2％。根据至少一个示例实施例，D触发器被设计为使得时钟负载减少近似28％。至少一个示例实施例的D触发器的布局使用较少的M2，并且不使用交叉耦合的多边图案。这导致了针对至少一个示例实施例的D触发器的制造成本的降低。
示例实施例的D触发器可以实施在无线通信设备、TV、嵌入式系统、应用处理器和/或任何其他数字SoC或集成电路(IC)应用中。
现在将参考附图，并且更具体地参考图1至图7，贯穿附图，相同的附图标记一致地指代相对应的特征。
图1示出了根据至少一个示例实施例的D触发器100的电路图。D触发器100可以是正边缘触发的D触发器，但是不限于此；并且可以是负边缘触发的D触发器等。D触发器100设置有P沟道逻辑及其互补的N沟道逻辑。正边缘触发的D触发器100包括主锁存器和从锁存器。通过使用P晶体管P17和N晶体管N19的反相器电路得到表示为NCK信号(例如，“非(not)”时钟信号)的反相版本的时钟信号。此NCK信号被用于主锁存器以及从锁存器中，以便避免时钟信号的双相位依赖性。换言之，NCK信号被用作对于主锁存器和从锁存器的时钟信号，从而允许使用单相位时钟信号来同步D触发器。这提高了和/或增加了正边缘触发的D触发器的功能鲁棒性，并且使得正边缘触发的D触发器100以较低的供给电压进行操作，包括低为近阈值电压(和/或近阈值电压范围)和/或亚阈值电压(和/或亚阈值电压范围)的供给电压等。
此外，主锁存器包括单个预充电节点RN 101，其被放置在诸如N晶体管N31、N晶体管N30和P晶体管P28等的多个晶体管的源极/漏极之间，并且连接到N晶体管N38的栅极处。当时钟信号CK低时，使用通过NCK栅控的N晶体管N31将预充电节点101保持为低。根据一些示例实施例，仅在低时钟信号电平期间，输入数据信号D被允许从D行进到DN并且从DN行进到dB，但是其不限于此。这定义了正边缘触发的D触发器100的设置(setup)路径和/或数据俘获路径。换言之，数据被俘获在主锁存器中，但是未被传输到从锁存器。一旦时钟信号CK的正边缘到达，则NCK信号变为低，其导致预充电N晶体管N31关断并且从锁存器中的P晶体管P9导通。这导致从锁存器输入门(gate)打开(opening)并且在dB处所俘获的数据被允许通过中间信号QN行进到输出Q。额外地，主锁存器的输入门通过P晶体管P29和N晶体管N34的组合关闭，其减少和/或防止在时钟信号电平为高时要反应在电路中的任何不期望的数据路径信号改变。在主锁存器中，在DN和dB之间建立反馈回路以便保持俘获的数据。停止从锁存器的反馈回路，以便使能到输出Q的从路径的平滑的数据写入。
图2至图5示出了根据一些实施例的D触发器100的操作。
参考图2，解释了当时钟信号CK＝0并且D＝1时D触发器100的电路操作，或者换言之，在时钟信号的正边缘变为高之前D触发器100的电路的操作(例如，当CK＝0时并且CK＝1之前发生的操作)。
此外，时钟的正边缘指代时钟信号CK从0转变为1的时间和/或时刻。时钟的负边缘指代CK从1转变为0的时间和/或时刻。
当时钟信号CK低时，数据信号行进通过DN和dB，从而使得DN变为低并且使得dB变为高。因为DN为低，所以DN栅控的N晶体管N30处于关断状态，而因为时钟信号CK为低并且作为时钟信号的反相信号的NCK信号为高，所以P晶体管P28也处于关断状态。这导致RN预充电节点路径201两端(both)的截断(例如，阻挡)，并且因此，RN信号借助于N晶体管N31而保持为低。因此，俘获了数据D＝1，D信号被允许在时钟信号CK为低时改变其状态。额外地，RN信号为低使得N晶体管N38处于关断状态(例如，N晶体管关断)，并且dB信号为高使得P晶体管P31关断，以使得除了对于DN节点的D输入之外不存在对于DN输入的激活的输入路径，以及因此仅输入D影响DN状态。额外地，RN信号为低使得N晶体管N23关断，并且NCK信号为高使得P晶体管P9关断，以及因此从锁存器的两个输入门也关闭。这减少和/或防止到从锁存器的任何数据传输。此外，因为N晶体管N40和P晶体管P38两者导通，从锁存器反馈回路202导通(例如，为高)，因此导致在输出Q处保持(和/或存储)之前的状态的数据。
参考图3，解释了当CK＝1并且D＝1时D触发器100的电路操作。一旦时钟信号CK变为高，则NCK信号变为低，其使得P晶体管P28导通。该转变打开了通过dB节点和P晶体管P28的预充电节点301充电路径。因此，RN节点301充电并且变为高，其使得N晶体管N38导通，并且因此在主锁存器中建立反馈回路303以在时钟信号CK电平为高(例如，1)时保持DN状态和dB状态。额外地，RN信号为高切断(例如，阻挡)P晶体管P29，并且NCK信号为低切断(例如，阻挡)N晶体管N34。在两个晶体管P29和N34被切断的情况下，对于D信号的输入路径也被切断，其减少和/或防止将反应在主锁存器中的任何数据路径改变。
在从锁存器侧，RN信号被保持为高使得节点QN通过N晶体管N23放电，并且随后输出信号Q通过P晶体管P10上升为高。从锁存器反馈回路302现在被破坏，因为N晶体管N40由于NCK信号为低而被关断，并且P晶体管P38由于RN信号为高也被关断。
参考图4，解释了当CK＝0并且D＝0时的D触发器100的电路操作。数据信号行进通过DN节点和dB节点，并且dB节点保持为低，但是不能对从锁存器进一步地存取(acess)，这是因为用作从锁存器的输入门的P晶体管P9和N晶体管N23处于关断状态。然而，在RN信号为低并且NCK信号为高的情况下，建立从锁存器反馈402，这帮助在QN和Q处保持较早状态的数据。
参考图5，解释了当CK＝1并且D＝0时D触发器100的电路操作。数据信号已经行进通过DN节点和dB节点，并且dB为低。在时钟信号CK变高的情况下，NCK信号变为低，这将开启P晶体管P28并且针对RN信号建立通过P晶体管P28、N晶体管N30以及N晶体管N37而接地的路径。额外地，P晶体管P33导通，其在主锁存器中建立反馈回路503并且帮助维持(例如，存储)DN节点和dB节点处的数据。
此外，从锁存器反馈回路1002由于NCK信号变为低而破坏。P晶体管P9开启从锁存器写入路径，并且节点QN借助于P晶体管P23和P9而被充电为高。这随后导致Q节点变低，因此在时钟信号的正边缘处将数据信号低传输到输出Q。
图6是根据至少一个示例实施例的D触发器600的另一个电路图。D触发器600被设计为使得输入时钟信号反相器(例如，NCK信号)被移除并且时钟信号CK被直接地用于栅极。D触发器600包括主锁存器和从锁存器。输入信号D连接到P晶体管P22和N晶体管N29，并且当时钟信号CK为低时输入信号D行进通过DN节点到dB节点。对dB的进一步存取被停止，直到接收到时钟信号CK的正边缘(例如，直到时钟信号从低转变到高)为止。主锁存器包括两个单独的反馈回路，每个反馈回路用于输入信号D的不同逻辑电平，并且一个反馈回路在时钟的正边缘被激活。当时钟信号CK为高时，主锁存器的输入关闭时，反馈回路维持DN节点与dB节点之间的数据(例如，存储数据)。当时钟信号CK为高时，主锁存器的输入关闭时，栅极连接到时钟信号CK的P晶体管P0和栅极连接到RN的N晶体管N9关断。在P晶体管P15、P14和N晶体管N10当中存在单个预充电节点RN。在每个时钟低周期，预充电节点被充电至逻辑电平高。在时钟信号CK的正边缘，当数据信号D逻辑电平为D＝高时，DN节点将为低并且dB节点将为高。额外地，当DN逻辑状态为高时，P晶体管P14将导通，这帮助随着时钟的正边缘、在P晶体管P15关断之后，通过P晶体管P11和P14将RN的逻辑状态维持(例如，存储)为高。在N型晶体管N15和N17的帮助下建立更低的反馈回路，这将有助于将DN逻辑电平维持为低，从而形成从DN到dB的反馈回路。
如果在时钟信号CK的正边缘处D＝低，则DN将为高并且dB将为低。DN节点的高状态将导致P晶体管P14关断。一旦时钟信号到达，则RN节点将通过N晶体管N10和N13放电，这转而将导通P晶体管P2，并且导致建立维持DN和dB的逻辑状态的反馈回路。
从锁存器处的数据写入基于P晶体管P4以及N晶体管N4和N3而发生。在数据写入时，由于P晶体管P13和N晶体管N1而破坏从反馈回路，并且使用相同的晶体管在时钟信号CK的下降沿处再次建立反馈回路。
在使用P晶体管P1和N晶体管N0构建的反相器电路的输出处接收输出Q。
图7是示出根据至少一个示例实施例的用于管理触发器100或600的操作的方法的流程图700。在702处，方法包括将反相时钟信号输入连接到主锁存器和从锁存器。在704处，方法包括通过使用反相输入时钟信号来避免时钟信号的双相位依赖性。在706处，方法包括使用单个预充电节点在触发器100或600中建立数据捕获路径。数据通过单个预充电节点存储在主锁存器和从锁存器中。
可以按照所呈现的顺序、按照不同的顺序和/或同时地来执行方法700中的各种动作、行为、块、步骤等。此外，在一些示例实施例中，在不脱离本发明构思的范围的情况下，动作、行为、块、步骤等的一些可以省略、添加、修改、跳过，等等。
本文中公开的示例实施例可以通过运行在至少一个硬件设备(例如，控制器，处理器等)上并且执行网络管理功能以控制元件的至少一个软件程序(例如，计算机可读指令)来实施。图1至图7中示出的元件包括可以是硬件设备或者硬件设备和软件模块的组合中的至少一个的块、元件、动作、行为、步骤等。
以上对具体示例实施例的描述将充分揭示本文中的示例实施例的一般性质，使得其他人可以通过应用当前知识来对这样的具体示例实施例容易地修改和/或使其适应各种应用而不背离一般性构思，以及因此，这样的适应和修改应该并且旨在被理解为在所公开的示例实施例的等价形式的含义和范围内。应该理解，本文中使用的措辞或术语是为了描述的目的而不是限制的目的。因此，虽然已经根据各种示例实施例描述了本文中的示例实施例，但是本领域技术人员将认识到，可以在本文所描述的示例实施例的精神和范围内、在修改的情况下实践本文中的示例实施例。

Claims (20)

1.一种触发器器件，包括：
主锁存器，包括第一多个P型金属氧化物半导体(PMOS)晶体管和第一多个N型金属氧化物半导体(NMOS)晶体管中的至少一个；
从锁存器，包括第二多个PMOS晶体管和第二多个NMOS晶体管中的至少一个；和
反相时钟信号输入，其中，所述反相时钟信号输入连接到主锁存器和从锁存器；以及
其中，所述主锁存器包括单个预充电节点。
2.根据权利要求1所述的触发器器件，其中，所述反相时钟信号输入被用于对主锁存器和从锁存器进行同步，以避免时钟信号的双相位依赖。
3.根据权利要求1所述的触发器器件，其中，所述触发器器件基于依赖于数据的放电节点进行操作。
4.根据权利要求1所述的触发器器件，其中，所述单个预充电节点设置主锁存器与从锁存器之间的数据俘获路径，其中，所述被输入到主锁存器的数据使用数据俘获路径、通过单个预充电节点而被存储在主锁存器和从锁存器中。
5.根据权利要求1所述的触发器器件，其中，使用反相时钟信号的单个时钟相位来控制触发器器件的电路操作。
6.根据权利要求1所述的触发器器件，其中
反相时钟信号输入连接到主锁存器和从锁存器来以可变电压电平对触发器进行操作；以及
可变电压电平对应于低电压供给电平、近阈值电压范围电平、亚阈值电压电平和正常电压电平中的至少一个。
7.根据权利要求1所述的触发器器件，其中，所述触发器器件是正边缘触发D触发器器件。
8.根据权利要求1所述的触发器器件，其中，所述触发器器件是负边缘触发D触发器器件。
9.一种用于管理触发器器件的操作的方法，所述方法包括：
将反相时钟信号输入连接到主锁存器和从锁存器，
所述主锁存器包括第一多个P型金属氧化物半导体(PMOS)晶体管和第一多个N型金属氧化物半导体(NMOS)晶体管中的至少一个，并且
所述从锁存器包括第二多个PMOS晶体管和第二多个NMOS晶体管中的至少一个；以及
其中，所述主锁存器还包括单个预充电节点。
10.根据权利要求9所述的方法，所述方法还包括：
使用反相时钟信号输入来对主锁存器和从锁存器进行同步，以避免时钟信号的双相位依赖。
11.根据权利要求9所述的方法，所述方法还包括：
设置主锁存器与从锁存器之间的数据俘获路径，其中，被输入到主锁存器的数据使用数据俘获路径、通过单个预充电节点而被存储在主锁存器和从锁存器中。
12.根据权利要求9所述的方法，所述方法还包括：
使用单个时钟相位来控制触发器器件的操作。
13.根据权利要求9所述的方法，所述方法还包括：
基于依赖于数据的放电节点来操作触发器器件。
14.根据权利要求9所述的方法，所述方法还包括：
基于反相时钟信号输入来以可变电压电平对触发器器件进行操作，
所述反相时钟信号输入连接到主锁存器和从锁存器，并且可变电压电平对应于低电压供给电平、近阈值电压范围电平、亚阈值电压电平和正常电压电平中的至少一个。
15.根据权利要求9所述的方法，其中，所述触发器器件是正边缘触发D触发器器件。
16.根据权利要求9所述的方法，其中，所述触发器器件是负边缘触发D触发器器件。
17.一种触发器器件，包括：
主锁存器，包括第一多个P型金属氧化物半导体(PMOS)晶体管和第一多个N型金属氧化物半导体(NMOS)晶体管中的至少一个；
从锁存器，包括第二多个PMOS晶体管和第二多个NMOS晶体管中的至少一个；以及
时钟信号输入，其中，所述时钟信号输入连接到主锁存器和从锁存器，并且
其中，所述主锁存器包括在时钟信号的每一个低电平处被预充电到逻辑电平高的单个预充电节点。
18.根据权利要求17所述的触发器器件，其中，所述时钟信号输入被用于对主锁存器和从锁存器进行同步，以避免时钟信号的双相位依赖。
19.根据权利要求17所述的触发器器件，其中，所述触发器器件基于依赖于数据的放电节点进行操作。
20.根据权利要求17所述的触发器器件，其中，所述单个预充电节点设置主锁存器与从锁存器之间的数据俘获路径，其中，被输入到主锁存器的数据使用数据俘获路径、通过单个预充电节点而被存储在主锁存器和从锁存器中。
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