KR100899388B1 - 내부전압생성회로 - Google Patents

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Abstract

본 발명은 클럭인에이블신호와 파워다운모드신호 및 프리차지플래그신호에 응답하여 레벨제어신호를 생성하되, 상기 레벨제어신호는 프리차지 파워다운모드에서는 인에이블되고, 액티브 파워다운모드에서는 디스에이블되는 레벨제어신호생성부; 및 상기 레벨제어신호에 응답하여, 외부전압보다 낮은 레벨의 내부전압을 생성하여 출력노드로 출력하는 내부전압생성부를 포함하되, 상기 액티브 파워다운모드는 상기 프리차지 파워다운모드에서 액티브 명령에 의해 상기 프리차지플래그신호가 디스에이블되는 경우 진입하는 내부전압생성회로를 제공한다.
파워다운모드, 클럭인에이블신호, 프리차지플래그신호

Description

내부전압생성회로{Internal Voltage Generating Circuit}
도1은 본 발명의 제1 실시예에 따른 내부전압생성회로의 구성을 도시한 것이다.
도2는 도1에 포함된 레벨제어신호생성부의 회로도이다.
도3은 도2의 내부신호 타이밍도이다.
도4는 본 발명의 파워다운모드 종료 시의 시뮬레이션도이다.
도5는 본 발명의 제2 실시예에 따른 내부전압생성회로의 구성을 도시한 것이다.
도6은 도5에 포함된 레벨제어신호생성부의 회로도이다.
도7은 본 발명의 제3 실시예에 따른 내부전압생성회로의 구성을 도시한 것이다.
도8은 도7에 포함된 레벨제어신호생성부의 회로도이다.
본 발명은 내부전압생성회로에 관한 것으로, 더욱 구체적으로는 파워다운모드에서 소비 전력을 절감할 수 있도록 한 내부전압생성회로에 관한 것이다.
일반적으로, 디램(DRAM)에서는 클럭인에이블신호(CKE)에 따라 내부 클럭(Clock)과 버퍼(Buffer)의 동작을 정지시켜 소모전력을 소정 수준 이하로 떨어뜨리는 파워다운모드(Powerdown Mode)를 지원하고 있다. 파워다운모드는 특히 휴대폰이나 PDA 등 모바일 영역에서 주요 이슈로 대두되고 있는데, 이는 모바일 영역에서는 소모 전력을 절감하는 것이 중요하기 때문이다.
페리영역에 공급되는 내부전압(Vperi)의 경우 속도(speed) 특성을 고려하면 외부전압(Vdd)과 동일한 레벨의 전압을 사용하는 것이 바람직하나, 외부전압(Vdd)과 동일한 레벨의 내부전압(Vperi)을 사용하는 경우 외부전압(Vdd)의 증가에 따라 누설전류가 증가하는 문제가 야기되었다.
한편, 누설전류를 막기위해 내부전압(Vperi)을 외부전압(Vdd)보다 낮은 레벨의 전압을 사용하는 경우에는 내부동작전압의 레벨 다운으로 인해 각 회로들의 속도(speed) 특성이 열화되는 문제가 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 프리차지 파워다운모드에서는 외부전압(Vdd)보다 낮은 레벨을 갖는 내부전압(Vperi)을 생성하여 사용함으로써, 누설전류를 줄여 소모전력을 절감할 수 있도록 한 내부전압생성회로를 제공하 는 데 있다.
또한, 파워다운모드 종료시 또는 액티브 명령 입력시에는 외부전압(Vdd)과 동일한 레벨을 갖는 내부전압(Vperi)을 생성하여 사용함으로써, 속도 특성을 개선시킬 수 있는 내부전압생성회로를 제공하는 데 본 발명의 다른 목적이 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 클럭인에이블신호와 파워다운모드신호 및 프리차지플래그신호에 응답하여 레벨제어신호를 생성하되, 상기 레벨제어신호는 프리차지 파워다운모드에서는 인에이블되고, 액티브 파워다운모드에서는 디스에이블되는 레벨제어신호생성부; 및 상기 레벨제어신호에 응답하여, 외부전압보다 낮은 레벨의 내부전압을 생성하여 출력노드로 출력하는 내부전압생성부를 포함하되, 상기 액티브 파워다운모드는 상기 프리차지 파워다운모드에서 액티브 명령에 의해 상기 프리차지플래그신호가 디스에이블되는 경우 진입하는 내부전압생성회로를 제공한다.
본 발명에서, 상기 레벨제어신호는 상기 파워다운모드신호 및 상기 프리차지플래그신호가 모두 인에이블되는 경우 인에이블되는 것이 바람직하다.
본 발명에서, 상기 내부전압생성부는 상기 레벨제어신호에 응답하여 활성화되는 것이 바람직하다.
본 발명에서, 레벨제어신호생성부는 상기 파워다운모드신호와 상기 프리차지플래그를 입력받아 논리연산을 수행하는 제1 논리부와; 상기 제1 논리부의 출력신호와 상기 클럭인에이블신호를 입력받아, 논리연산을 수행하는 제2 논리부; 및 상기 제2 논리부의 출력신호와 상기 클럭인에이블신호를 입력받아 래치하여, 상기 레벨제어신호를 생성하는 래치부를 포함한다.
본 발명에서, 상기 제1 논리부는 부정논리곱 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제2 논리부는 논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 레벨제어신호에 응답하여 외부전압을 상기 출력노드로 전달하는 스위치부를 더 포함한다.
본 발명에서, 상기 스위치부는 상기 출력노드와 외부전압공급단 사이에 연결된 PMOS 트랜지스터인 것이 바람직하다.
또한, 본 발명은 클럭인에이블신호 및 프리차지플래그신호에 응답하여 레벨제어신호를 생성하되, 상기 레벨제어신호는 프리차지 파워다운모드에서는 인에이블되고, 액티브 파워다운모드에서는 디스에이블되는 레벨제어신호생성부; 및 상기 레벨제어신호에 응답하여, 외부전압보다 낮은 레벨의 내부전압을 생성하여 출력노드로 출력하는 내부전압생성부를 포함하되, 상기 액티브 파워다운모드는 상기 프리차지 파워다운모드에서 액티브 명령에 의해 상기 프리차지플래그신호가 디스에이블되는 경우 진입하는 내부전압생성회로를 제공한다.
본 발명에서, 상기 제어신호는 클럭인에이블신호에 동기되어 동작하는 파워다운모드신호 또는 프리차지 시 인에이블되는 프리차지플래그신호인 것이 바람직하다.
본 발명의 내부전압생성회로는 프리차지 파워다운모드에서 외부전압(Vdd)보다 낮은 레벨의 내부전압(Vperi)을 생성하여 사용함으로써, 누설전류의 증가를 방지한다. 또한, 본 발명의 내부전압생성회로는 파워다운모드가 종료되거나 액티브모드에 진입하는 경우 외부전압(Vdd)과 동일한 레벨의 내부전압(Vperi)을 생성하여 사용함으로써, 속도 특성을 향상시킨다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 제1 실시예에 따른 내부전압생성회로의 구성을 도시한 것이다.
도1에 도시된 바와 같이, 본 실시예의 내부전압생성회로는 레벨제어신호생성부(10, Voltage level control block), 내부전압생성부(12, Internal Voltage generator) 및 PMOS 트랜지스터(P10)를 포함한다.
레벨제어신호생성부(10)는 도2에 도시된 바와 같이, 프리차지 시 인에이블되는 프리차지플래그신호(PCG_flag)와 클럭인에이블신호(CKE4)에 동기되어 동작하는 파워다운모드신호(PWDD)의 반전신호를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND20)와, 낸드게이트(ND20)의 출력신호와 클럭인에이블신호(CKE4)를 입력받아, 논리합 연산을 수행하는 논리부(20) 및, 논리부(20)의 출력신호와 클럭인에이블신호(CKE4)를 입력받아, 레벨제어신호(PD_VPERIEN)를 생성하는 래치부(22)를 포함한다.
여기서, 프리차지플래그신호(PCG_flag)는 반도체 소자가 프리차지(Precharge) 상태인지 액티브(Active) 상태인지 구분하여 주는 플래그로, 프리차지 상태에서 하이레벨로 되고, 액티브 상태에서 로우레벨로 된다. 파워다운모드신호(PWDD)는 반도체 소자가 파워다운모드에 진입했는지 여부를 구분하는 플래그 신 호로, 로우레벨의 클럭인에이블신호(CKE)에 응답하여 하이레벨로 인에이블된다.
내부전압생성부(12)는 레벨제어신호(PD_VPERIEN)에 의해 제어되어 내부전압(Vperi)을 생성하여 노드(A)로 출력한다. 내부전압생성부(12)는 기존의 내부전압 생성회로(미도시) 및 레벨제어신호(PD_VPERIEN)에 응답하여 내부전압 생성회로의 활성화를 조절하는 스위치(미도시)를 포함하도록 구성하는 것이 바람직하다. 여기서, 여기서, 내부전압 생성회로는 외부전압(Vdd)보다 낮은 레벨의 내부전압을 생성하는 회로로, 기존의 내부전압(Vperi) 생성회로로 구현할 수 있다. 또한, 스위치는 하이레벨의 레벨제어신호(PD_VPERIEN)에 응답하여 생성된 내부전압(Vperi)을 노드(A)로 전달하고, 로우레벨의 레벨제어신호(PD_VPERIEN)에 응답하여 생성된 내부전압(Vperi)이 노드(A)로 전달되는 것을 차단하는 동작을 수행하도록 구현할 수 있다.
PMOS 트랜지스터(P10)는 출력노드(out)와 외부전압(Vdd) 사이에 연결되어, 레벨제어신호(PD_VPERIEN)에 응답하여 외부전압(Vdd)을 출력노드(out)로 전달한다. 즉, 로우레벨의 레벨제어신호(PD_VPERIEN)가 입력되는 경우에는 출력노드(out)에서 출력되는 내부전압(Vperi)은 외부전압(Vdd)과 동일하다.
이와 같이 구성된, 내부전압생성회로의 동작을 구체적으로 설명하면 다음과 같다.
도3에 도시된 바와 같이, 프리차지명령(Precharge Command)이 입력되기 전까지 클럭인에이블신호(CKE4)는 하이레벨이고, 파워다운모드신호(PWDD) 및 프리차지플래그(PCG_flag, 미도시)는 로우레벨이다. 따라서, 노드(A1)와 노드(B1)는 하이레 벨이 된다. 이때, 노드(C1)는 하이레벨의 클럭인에이블신호(CKE4)에 의해 하이레벨로 천이되므로, 낸드게이트(ND22)에서 출력되는 레벨제어신호(PD_VPERIEN)는 로우레벨이 된다. 로우레벨의 레벨제어신호(PD_VPERIEN)에 의해 PMOS 트랜지스터(P10)는 턴온된다. 이때, 로우레벨의 레벨제어신호(PD_VPERIEN)를 입력받은 내부전압생성부(12)는 구동을 중지한다. 따라서, 출력단(out)에서 출력되는 내부전압(Vperi)은 외부전압(Vdd, 2.0V)과 동일하다.
프리차지명령(Precharge Command)이 입력된 후 클럭인에이블신호(CKE4)가 로우레벨로 천이하면 디램(DRAM)은 프리차지 파워다운모드(Precharg-Powerdown)에 진입한다. 좀 더 구체적으로 설명하면, 프리차지명령(Precharge Command)이 입력되면 프리차지플래그신호(PCG_flag)는 하이레벨로 천이한다. 또한, 클럭인에이블신호(CKE4)는 로우레벨로 천이하고, 파워다운모드신호(PWDD)도 하이레벨로 천이된다. 이때, 하이레벨의 프리차지플래그신호(PCG_flag) 및 파워다운모드신호(PWDD)에 의해 노드(A1)는 로우레벨이 되고, 로우레벨의 노드(A1) 및 클럭인에이블신호(CKE4)에 의해 노드(B1)도 로우레벨이 된다. 따라서, 낸드게이트(ND22)에서 출력되는 레벨제어신호(PD_VPERIEN)는 하이레벨이 된다. 하이레벨의 레벨제어신호(PD_VPERIEN)는 PMOS 트랜지스터(P10)에 전달되어, PMOS 트랜지스터(P10)를 턴오프시킨다. 이때, 하이레벨의 레벨제어신호(PD_VPERIEN)를 입력받은 내부전압생성부(12)는 인에이블되어 출력단(out)으로 내부전압(Vperi, 1.6V)을 생성하여 출력한다.
이후, 파워다운모드(Powerdown)가 종료되는 경우 파워다운모드신호(PWDD)는 로우레벨로 디스에이블되므로, 노드(A1)와 노드(B1)는 하이레벨이 된다. 이때, 클 럭인에이블신호(CKE4)는 하이레벨이 되어 노드(C1)을 하이레벨로 천이시키므로, 낸드게이트(ND22)에서 출력되는 레벨제어신호(PD_VPERIEN)는 로우레벨이 된다. 로우레벨의 레벨제어신호(PD_VPERIEN)에 의해 PMOS 트랜지스터(P10)는 턴온된다. 이때, 로우레벨의 레벨제어신호(PD_VPERIEN)를 입력받은 내부전압생성부(12)는 구동을 중지한다. 따라서, 출력단(out)에서 출력되는 내부전압(Vperi)은 외부전압(Vdd, 2.0V)과 동일하다.
파워다운모드 종료 시의 시뮬레이션도를 도시한 도4를 참고하면 프리차지 파워다운모드(Precharg-Powerdown)에서는 출력단(out) 전압이 내부전압(Vperi, 1.6V)으로 천이되고, 파워다운모드가 종료된 후에는 출력단(out) 전압이 외부전압(Vdd, 2.0V)으로 천이되는 것을 확인할 수 있다.
한편, 도3에서 도시된 바와 같이, 프리차지 파워다운모드(Precharg-Powerdown) 상태에서 액티브 명령(Active Command)이 입력되면 디램은 액티브 파워다운모드(Precharg-Powerdown)에 진입한다. 액티브 파워다운모드(Active-Powerdown)에서는 스펙상 전류 여유도 있고, 파워다운모드 종료시 곧바로 내부전압(Vperi) 소모가 많은 리드 또는 라이트 동작이 수행될 수도 있기 때문에 출력단(out)으로 출력되는 내부전압은 외부전압(Vdd, 2.0V)인 것이 바람직하다. 이와 같은 동작을 위해 본 실시예는 액티브 명령에 따라 로우레벨로 디스에이블되는 프리차지플래그신호(PCG_flag)를 이용한다.
이를 도2를 참고하여 구체적으로 살펴보면, 액티브 명령에 따라 로우레벨로 디스에이블되는 프리차지플래그신호(PCG_flag)에 의해 노드(A1) 및 노드(B1)은 순 차적으로 하이레벨로 천이한다. 이때, 클럭인에이블신호(CKE4)는 하이레벨이므로, 노드(C1)는 하이레벨이 되고, 하이레벨의 노드(B1) 및 노드(C1)의 신호를 입력받은 낸드게이트(ND22)는 로우레벨의 레벨제어신호(PD_VPERIEN)를 출력한다. 로우레벨의 레벨제어신호(PD_VPERIEN)는 PMOS 트랜지스터(P10)에 전달되어, PMOS 트랜지스터(P10)를 턴온시킨다. 이때, 로우레벨의 레벨제어신호(PD_VPERIEN)를 입력받은 내부전압생성부(12)는 구동을 중지한다. 따라서, 출력단(out)에서 출력되는 내부전압(Vperi)은 외부전압(Vdd, 2.0V)과 동일하다.
도5는 본 발명의 제2 실시예에 따른 내부전압생성회로의 구성을 도시한 것이다.
도5에 도시된 바와 같이, 본 실시예의 내부전압생성회로는 레벨제어신호생성부(50, Voltage level control block), 내부전압생성부(52, Internal Voltage generator) 및 PMOS 트랜지스터(P50)를 포함한다.
레벨제어신호생성부(50)는 도6에 도시된 바와 같이, 프리차지 시 인에이블되는 프리차지플래그신호(PCG_flag)를 입력받아 반전시키는 인버터(IV60)와, 인버터(IV60)의 출력신호와 클럭인에이블신호(CKE4)를 입력받아, 논리합 연산을 수행하는 논리부(60) 및, 논리부(60)의 출력신호와 클럭인에이블신호(CKE4)를 입력받아 래치하여, 레벨제어신호(PD_VPERIEN)를 생성하는 래치부(62)를 포함한다.
내부전압생성부(52)는 레벨제어신호(PD_VPERIEN)에 의해 제어되어 내부전압(Vperi)을 생성한다. 내부전압생성부(62)는 하이레벨의 레벨제어신 호(PD_VPERIEN)를 입력받아 구동되고, 로우레벨의 레벨제어신호(PD_VPERIEN)를 입력받는 경우에는 구동을 중지한다.
PMOS 트랜지스터(P50)는 출력단(out)과 외부전압(Vdd) 사이에 연결되어, 레벨제어신호(PD_VPERIEN)에 응답하여 외부전압(Vdd)을 출력단(out)으로 전달한다. 즉, 로우레벨의 레벨제어신호(PD_VPERIEN)가 입력되는 경우에는 출력단(out)에서 출력되는 내부전압(Vperi)은 외부전압(Vdd)과 동일하다.
이와 같이 구성된, 내부전압생성회로의 동작을 구체적으로 설명하면 다음과 같다.
프리차지명령(Precharge Command)이 입력되기 전까지 클럭인에이블신호(CKE4)는 하이레벨이고, 프리차지플래그(PCG_flag, 미도시)는 로우레벨이다. 따라서, 노드(B2)는 하이레벨로 천이되고, 노드(C2)는 하이레벨의 클럭인에이블신호(CKE4)에 의해 하이레벨로 천이되므로, 낸드게이트(ND22)에서 출력되는 레벨제어신호(PD_VPERIEN)는 로우레벨이 된다. 로우레벨의 레벨제어신호(PD_VPERIEN)에 의해 PMOS 트랜지스터(P50)는 턴온된다. 이때, 로우레벨의 레벨제어신호(PD_VPERIEN)를 입력받은 내부전압생성부(12)는 구동을 중지한다. 따라서, 출력단(out)에서 출력되는 내부전압(Vperi)은 외부전압(Vdd, 2.0V)과 동일하다.
프리차지명령(Precharge Command)이 입력된 후 클럭인에이블신호(CKE4)가 로우레벨로 천이하면 디램(DRAM)은 프리차지 파워다운모드(Precharg-Powerdown)에 진입한다. 좀 더 구체적으로 설명하면, 프리차지명령(Precharge Command)이 입력되면 프리차지플래그신호(PCG_flag)는 하이레벨로 천이하고, 클럭인에이블신호(CKE4)는 로우레벨로 천이한다. 로우레벨의 인버터(IV60)의 출력신호 및 클럭인에이블신호(CKE4)는 논리부(60)에 입력되어, 노드(B2)는 로우레벨이 되므로, 낸드게이트(ND62)에서 출력되는 레벨제어신호(PD_VPERIEN)는 하이레벨이 된다. 하이레벨의 레벨제어신호(PD_VPERIEN)는 PMOS 트랜지스터(P50)에 전달되어, PMOS 트랜지스터(P50)를 턴오프시킨다. 이때, 하이레벨의 레벨제어신호(PD_VPERIEN)를 입력받은 내부전압생성부(52)는 인에이블되어 출력단(out)으로 내부전압(Vperi, 1.6V)을 생성하여 출력한다.
한편, 프리차지 파워다운모드(Precharg-Powerdown) 상태에서 액티브 명령(Active Command)이 입력되면, 액티브 명령에 따라 로우레벨로 디스에이블되는 프리차지플래그신호(PCG_flag)에 의해 노드(B2)는 하이레벨로 천이한다. 이때, 클럭인에이블신호(CKE4)는 하이레벨이므로, 노드(C2)는 하이레벨이 되고, 하이레벨의 노드(B1) 및 노드(C1)의 신호를 입력받은 낸드게이트(ND62)는 로우레벨의 레벨제어신호(PD_VPERIEN)를 출력한다. 로우레벨의 레벨제어신호(PD_VPERIEN)는 PMOS 트랜지스터(P50)에 전달되어, PMOS 트랜지스터(P50)를 턴온시킨다. 이때, 로우레벨의 레벨제어신호(PD_VPERIEN)를 입력받은 내부전압생성부(52)는 구동을 중지한다. 따라서, 출력단(out)에서 출력되는 내부전압(Vperi)은 외부전압(Vdd, 2.0V)과 동일하다.
도7은 본 발명의 제3 실시예에 따른 내부전압생성회로의 구성을 도시한 것이다
도7에 도시된 바와 같이, 본 실시예의 내부전압생성회로는 레벨제어신호생성부(70, Voltage level control block), 내부전압생성부(72, Internal Voltage generator) 및 PMOS 트랜지스터(P70)를 포함한다.
레벨제어신호생성부(70)는 도8에 도시된 바와 같이, 클럭인에이블신호(CKE4)에 동기되어 동작하는 파워다운모드신호(PWDD)를 입력받아 반전시키는 인버터(IV80)와, 인버터(IV80)의 출력신호와 클럭인에이블신호(CKE4)를 입력받아, 논리합 연산을 수행하는 논리부(80) 및, 논리부(80)의 출력신호와 클럭인에이블신호(CKE4)를 입력받아, 레벨제어신호(PD_VPERIEN)를 생성하는 래치부(82)를 포함한다.
내부전압생성부(72)는 레벨제어신호(PD_VPERIEN)에 의해 제어되어 내부전압(Vperi)을 생성한다. 내부전압생성부(72)는 하이레벨의 레벨제어신호(PD_VPERIEN)를 입력받아 구동되고, 로우레벨의 레벨제어신호(PD_VPERIEN)를 입력받는 경우에는 구동을 중지한다.
PMOS 트랜지스터(P70)는 출력단(out)과 외부전압(Vdd) 사이에 연결되어, 레벨제어신호(PD_VPERIEN)에 응답하여 외부전압(Vdd)을 출력단(out)으로 전달한다. 즉, 로우레벨의 레벨제어신호(PD_VPERIEN)가 입력되는 경우에는 출력단(out)에서 출력되는 내부전압(Vperi)은 외부전압(Vdd)과 동일하다.
이와 같이 구성된, 내부전압생성회로의 동작을 구체적으로 설명하면 다음과 같다.
파워다운모드(Powerdown mode) 진입 전, 클럭인에이블신호(CKE4)는 하이레벨 이고, 파워다운모드신호(PWDD)는 로우레벨이다. 따라서, 노드(B3)는 하이레벨로 천이되고, 노드(C3)은 하이레벨의 클럭인에이블신호(CKE4)에 의해 하이레벨로 천이되므로, 낸드게이트(ND22)에서 출력되는 레벨제어신호(PD_VPERIEN)는 로우레벨이 된다. 로우레벨의 레벨제어신호(PD_VPERIEN)에 의해 PMOS 트랜지스터(P70)는 턴온된다. 이때, 로우레벨의 레벨제어신호(PD_VPERIEN)를 입력받은 내부전압생성부(72)는 구동을 중지한다. 따라서, 출력단(out)에서 출력되는 내부전압(Vperi)은 외부전압(Vdd, 2.0V)과 동일하다.
파워다운모드(Powerdown mode)에 진입하면 클럭인에이블신호(CKE4)는 로우레벨로 천이하고 클럭인에이블신호(CKE4)에 동기 파워다운모드신호(PWDD)는 하이레벨로 천이된다. 로우레벨의 인버터(IV80)의 출력신호 및 클럭인에이블신호(CKE4)는 논리부(80)에 입력되어, 노드(B3)는 로우레벨이 되므로, 낸드게이트(ND82)에서 출력되는 레벨제어신호(PD_VPERIEN)는 하이레벨이 된다. 하이레벨의 레벨제어신호(PD_VPERIEN)는 PMOS 트랜지스터(P70)에 전달되어, PMOS 트랜지스터(P70)를 턴오프시킨다. 이때, 하이레벨의 레벨제어신호(PD_VPERIEN)를 입력받은 내부전압생성부(72)는 인에이블되어 출력단(out)으로 내부전압(Vperi, 1.6V)을 생성하여 출력한다. 따라서, 출력단(out)에서 출력되는 내부전압(Vperi)은 내부전압(Vperi, 1.6V)과 동일하다.
이후, 파워다운모드(Powerdown)가 종료되는 경우 파워다운모드신호(PWDD)는 로우레벨로 디스에이블되므로, 노드(B3)는 하이레벨이 된다. 이때, 클럭인에이블신호(CKE4)는 하이레벨이 되어 노드(C3)을 하이레벨로 천이시키므로, 낸드게이 트(ND82)에서 출력되는 레벨제어신호(PD_VPERIEN)는 로우레벨이 된다. 로우레벨의 레벨제어신호(PD_VPERIEN)에 의해 PMOS 트랜지스터(P70)는 턴온된다. 이때, 로우레벨의 레벨제어신호(PD_VPERIEN)를 입력받은 내부전압생성부(72)는 구동을 중지한다. 따라서, 출력단(out)에서 출력되는 내부전압(Vperi)은 외부전압(Vdd, 2.0V)과 동일하다.
상기에서 본 발명에 따른 내부전압생성회로는 비록 파워다운모드에서 내부전압을 생성하는 내부전압생성회로에 사용하는 것을 예로 들어 설명했지만, 동작 모드에 따라 레벨이 다른 전압을 생성하는 다양한 장치에 널리 사용될 수 있다.
또한, 본 명세서상에서는 전압생성회로에 스위치부(P10, P50, P70)를 구성요소로 실시한 예를 개시하였지만, 상기 스위치부는 전압 생성회로 내부가 아닌 외부에 설치하여도 무방하며, 이에 대해서도 다양한 실시가 이루어질 수 있을 것이다.
이상 설명한 바와 같이, 프리차지 파워다운모드에서는 외부전압(Vdd)보다 낮은 레벨을 갖는 내부전압(Vperi)을 생성하여 사용함으로써, 소모전류를 절감할 수 있는 효과가 있다.
또한, 파워다운모드 종료시 또는 액티브 명령 입력시에는 외부전압(Vdd)과 동일한 레벨을 갖는 내부전압(Vperi)을 생성하여 사용함으로써, 속도 특성을 개선시킬 수 있는 효과도 있다.

Claims (16)

  1. 클럭인에이블신호와 파워다운모드신호 및 프리차지플래그신호에 응답하여 레벨제어신호를 생성하되, 상기 레벨제어신호는 프리차지 파워다운모드에서는 인에이블되고, 액티브 파워다운모드에서는 디스에이블되는 레벨제어신호생성부; 및
    상기 레벨제어신호에 응답하여, 외부전압보다 낮은 레벨의 내부전압을 생성하여 출력노드로 출력하는 내부전압생성부를 포함하되,
    상기 액티브 파워다운모드는 상기 프리차지 파워다운모드에서 액티브 명령에 의해 상기 프리차지플래그신호가 디스에이블되는 경우 진입하는 내부전압생성회로.
  2. 제 1항에 있어서, 상기 레벨제어신호는 상기 파워다운모드신호 및 상기 프리차지플래그신호가 모두 인에이블되는 경우 인에이블되는 것을 특징으로 하는 내부전압생성회로.
  3. 제 1항에 있어서, 상기 내부전압생성부는 상기 레벨제어신호에 응답하여 활성화되는 것을 특징으로 하는 내부전압생성회로.
  4. 제1항에 있어서, 레벨제어신호생성부는
    상기 파워다운모드신호와 상기 프리차지플래그를 입력받아 논리연산을 수행 하는 제1 논리부와;
    상기 제1 논리부의 출력신호와 상기 클럭인에이블신호를 입력받아, 논리연산을 수행하는 제2 논리부; 및
    상기 제2 논리부의 출력신호와 상기 클럭인에이블신호를 입력받아 래치하여, 상기 레벨제어신호를 생성하는 래치부를 포함하는 내부전압생성회로.
  5. 제4항에 있어서, 상기 제1 논리부는 부정논리곱 연산을 수행하는 것을 특징으로 하는 내부전압생성회로.
  6. 제4항에 있어서, 상기 제2 논리부는 논리합 연산을 수행하는 것을 특징으로 하는 내부전압생성회로.
  7. 제1항에 있어서, 레벨제어신호에 응답하여 외부전압을 상기 출력노드로 전달하는 스위치부를 더 포함하는 내부전압생성회로.
  8. 제7항에 있어서, 상기 스위치부는 상기 출력노드와 외부전압공급단 사이에 연결된 PMOS 트랜지스터인 것을 특징으로 하는 내부전압생성회로.
  9. 클럭인에이블신호 및 프리차지플래그신호에 응답하여 레벨제어신호를 생성하되, 상기 레벨제어신호는 프리차지 파워다운모드에서는 인에이블되고, 액티브 파워다운모드에서는 디스에이블되는 레벨제어신호생성부; 및
    상기 레벨제어신호에 응답하여, 외부전압보다 낮은 레벨의 내부전압을 생성하여 출력노드로 출력하는 내부전압생성부를 포함하되,
    상기 액티브 파워다운모드는 상기 프리차지 파워다운모드에서 액티브 명령에 의해 상기 프리차지플래그신호가 디스에이블되는 경우 진입하는 내부전압생성회로.
  10. 삭제
  11. 제9항에 있어서, 상기 레벨제어신호는 상기 클럭인에이블신호 및 상기 프리차지플래그신호의 인에이블에 응답하여 인에이블되는 것을 특징으로 하는 내부전압생성회로.
  12. 제9항에 있어서, 상기 내부전압생성부는 상기 레벨제어신호에 응답하여 활성화되는 것을 특징으로 하는 내부전압생성회로.
  13. 제9항에 있어서, 레벨제어신호생성부는
    상기 프리차지플래그신호와 클럭인에이블신호를 입력받아, 논리연산을 수행하는 논리부; 및
    상기 논리부의 출력신호와 상기 클럭인에이블신호를 입력받아 래치하여, 상기 레벨제어신호를 생성하는 래치부를 포함하는 내부전압생성회로.
  14. 제13항에 있어서, 상기 논리부는 논리합 연산을 수행하는 것을 특징으로 하는 내부전압생성회로.
  15. 제9항에 있어서, 레벨제어신호에 응답하여 외부전압을 상기 출력노드로 전달하는 스위치부를 더 포함하는 내부전압생성회로.
  16. 제15항에 있어서, 상기 스위치부는 상기 출력노드와 외부전압공급단 사이에 연결된 PMOS 트랜지스터인 것을 특징으로 하는 내부전압생성회로.
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