KR950015206B1 - 고전위 전달회로 - Google Patents

Abstract

내용 없음.

Description

고전위 전달회로

제1도는 고전위 전달회로의 설명을 위한 참고 회로도.

제2도는 종래의 고전위 전달회로의 한예를 도시한 회로도.

제3도는 본 발명의 고전위 전달회로의 제1실시예를 도시한 회로도.

제4도는 본 발명의 고전위 전달회로의 제2실시예를 도시한 회로도.

제5도는 본 발명의 고전위 전달회로의 제3실시예를 도시한 회로도.

제6도는 본 발명의 고전위 전달회로의 제4실시예를 도시한 회로도.

제7도는 본 발명의 고전위 전달회로의 제5실시예를 도시한 회로도.

제8도는 제2도의 회로를 시뮬레이션한 출력 파형도.

제9도는 제3도의 회로를 시뮬레이션한 출력 파형도.

* 도면의 주요부분에 대한 부호의 설명

21 : 고전위 전달부 22 : 버퍼링부

본 발명은 반도체 소자의 고전위 전달회로에 관한 것으로, 특히 전원전위(Vcc)와 풀-업(pull-up) 장치 제어노드 또는 고전위 출력노드 사이에, 풀-업 장치 제어노드 또는 고전위 출력노드에 전원전위(Vcc)를 전달할 수 있는 회로를 첨가하여 풀-업 장치와 풀-다운(pull-down) 장치가 동시에 턴-온(turn-on)되어 있는 시간을 단축시킴으로써, 고전위 출력노드의 전위가 전이하는 속도를 높이고, 그에 따라 풀-업 장치가 빨리 턴-오프(turn-off) 되어 전류 소모를 감소시킬 수 있도록 구현한 고전위 전달회로에 관한 것이다.

일반적으로 트랜지스터의 특성에서 PMOS 트랜지스터의 경우는 고전위는 잘 전달하지만 저전위를 전달하는 경우는 문턱전압(threshold voltage) 이하의 전위를 전달하기가 어렵고, NMOS 트랜지스터의 경우는 저전위는 잘 전달하지만 고전위를 전달하는 경우는 게이트 전위보다 문턱전압만큼 낮은 전위 이상의 전위를 전달하기가 어려운데, 이런 것을 문턱전압에 의한 전류 손실이라고 한다.

그런데, PMOS 트랜지스터의 경우에는 많은 면적을 차지하므로 고전위를 전달하는데에도 NMOS 트랜지스터를 사용하는 경우가 있으며, 이 경우에 고전위를 잘 전달하도록 하기 위하여 사용하는 방법이 NMOS트랜지스터의 게이트에 전달하려고 하는 고전위보다 최소한 문턱전위 이상의 전위를 인가하는 것이고, 이러한 경우의 대표적인 예가 디램소자에 있어서의 워드라인(word line)이다.

특히, 디램 셀은 대개의 경우 NMOS 트랜지스터로 이루어져 있으므로 하여 데이타를 잘 저장하기 위해서는 워드라인에 전원전위(Vcc) 보다 높은 전위를 사용해야 한다.

제1도에 도시된 인버터 구조의 회로는 전원전위(Vcc) 보다 높은 전위인 고전위(Vpp)를 다음 회로로 전달하기 위한 회로로서, 첫번째 인버터 스테이지의 전원은 전원전위(Vcc)와 접지전위(gnd)이고, 두번째 인버터 스테이지의 전원은 전원전위(Vcc) 보다 높은 전위인 고전위(Vpp)와 접지전위(gnd)이다.

첫번째 인버터 스테이지의 출력노드(N11)이 접지전위(gnd)일 때에는 NMOS 트랜지스터(MN12)를 완전히 턴-오프시킬 수 있으므로 PMOS 트랜지스터(MP12)를 이용하여 고전위(Vpp)를 두번째 인버터 스테이지의 출력노드(OUT)에 전달하는데에 문제가 없으나, 노드(N11)의 전위가 전원전위(Vcc)일 때에는 트랜지스터(MN12)는 턴-온되지만 트랜지스터(MP12)의 경우는 게이트의 전위가 전원전위(Vcc)이고 소오스의 전위는 고전위(Vpp)이므로 고전위(Vpp)가 Vcc+|Vtp|(Vtp : 트랜지스터 MP12의 문턱전압) 이상인 경우에 있어서는 트랜지스터(MP12)도 턴-온되어 출력되는 전위가 완전한 접지전위(gnd)가 되지 못하는 문제가 발생하게 된다.

따라서, 이러한 문제를 해결하기 위하여 인버터 구조가 아닌 새로운 구조의 고전위 전달회로가 사용된다.

제2도는 종래의 고전위 전달회로의 한예를 도시한 회로도로서, 고전위 전달부(21)와 버퍼링부(22)로 이루어져 있다.

상기 고전위 전달부(21)는 고전위 출력노드(N24)와 접지전위(gnd) 사이에 접속되며 게이트로 풀-다운 장치 제어신호(N22)가 입력되는 NMOS 트랜지스터(MN22)와, 고전위 출력노드(N24)와 고전위(Vpp) 사이에 접속되며 게이트가 풀-업 장치 제어노드(N23)에 접속되는 PMOS 트랜지스터(MP22)와, 풀-업 장치 제어노드(N23)과 접지전위(gnd) 사이에 접속되며 게이트로 입력신호(IN)가 반전된 신호(N21)이 인가되는 NMOS 트랜지스터(MN21)과, 풀-업 장치 제어노드(N23)과 전원전위(Vcc) 사이에 접속되며 게이트가 고전위 출력노드(N24)에 접속되는 PMOS 트랜지스터(MP21)과, 입력신호(IN)을 반전시켜 신호(N21)을 출력하는 인버터(INV21)과, 상기 신호(N21)을 반전시켜 풀-다운 장치 제어신호(N22)를 출력하는 인버터(INV22)로 구성되어 있다.

상기 버퍼링부(22)는 고전위 (Vpp)와 접지전워(gnd) 사이에 구현되며, 고전위 전달부(21)의 고전위 출력노드(N24)를 입력으로 하여 신호(OUT)을 출력하는 인버터 구조의 트랜지스터(MP23, MN23)으로 구성되어 있다.

상기 회로를 이용하여 고전위 출력노드(N24)에 접지전위(gnd)를 출력하는 경우는 입력신호(IN)이 하이레벨(Vcc)로 입력되어 트랜지스터(MN21)을 턴-오프시키고, 풀-다운 장치 제어신호(N22)를 하이 레벨(Vcc)로 전이시켜 풀-다운 장치(MN22)를 동작시키면 고전위 출력노드(N24)가 저전위로 전이하고, 저전위의 고전위 출력노드(N24)는 풀-업 장치 제어노드(N23)이 고전위(Vpp) 레벨이 되면 풀-다운 장치(MP22)를 턴-오프시켜서 일정시간 경과 후에 고전위 출력노드(N24)에 완전한 접지전위(gnd)를 출력하게 된다. 따라서, 버퍼링부(22)의 출력신호(OUT)은 접지전위(gnd)를 갖는 고전위 출력노드(N24)에 의해 고전위(Vpp)로 출력된다.

반면에, 고전위 출력노드(N24)에 고전위(Vpp)를 출력하는 경우는 입력신호(IN)이 로우 레벨(gnd)로 입력되어 트랜지스터(MN21)을 턴-온시키고, 풀-다운 장치 제어신호(N22)를 로우 레벨(gnd)로 전이시켜 풀-다운 장치(MN22)를 턴-오프시키면 풀-업 장치 제어노드(N23)이 저전위로 전이하고, 저전위의 풀-업 장치 제어노드(N23)은 고전위 출력노드(N24)를 고전위(Vpp)로 만드는 트랜지스터(MP22)를 턴-온시켜서 일정시간 경과 후에 고전위 출력노드(N24)에 완전한 고전위(Vpp)를 출력하게 된다. 따라서, 버퍼링부(22)의 출력신호(OUT)의 고전위(Vpp)를 갖는 고전위 출력노드(N24)에 의해 접지전위(gnd)로 출력된다.

그러나, 상기 제2도에 도시된 고전위 전달회로는 풀-다운만을 제어하고 풀-업 동작은 크로스 커플드(cross coupled)된 PMOS 트랜지스터들에 의해 동작함으로 인하여, 고전위 출력노드(N24)에 저전위를 출력하는 경우에 있어서는 풀-다운 장치가 동작을 시작할 때에 풀-업 장치가 턴-온된 상태로 있다가 고전위 출력노드(N24)가 어느 정도 전위가 낮아져서 풀-업 장치 제어노드(N23)을 고전위(Vpp)로 만들어 풀-업 장치를 완전히 턴-오프시킬 때까지 풀-업 장치(MP22)로부터 풀-다운 장치(MN22)를 통해 전류가 소모되므로 전류의 소모가 많을 뿐만 아니라, 동작 속도도 느려지게 된다.

또한, 고전위 출력노드(N24)에 고전위(Vpp)를 출력하는 경우에 있어서도 풀-업 장치(MP21)로부터 풀-다운 장치(MN21)을 통한 전류 소모가 있게 되어 고전위 전달회로가 동작하는 시간이 길어지는 문제가 있다.

따라서, 본 발명에서는 상기 종래 기술의 문제점을 해결하여 전류 소모가 적으면서도 동작 속도가 빠른 고전위 전달회로를 제공하는데에 그 목적이 있다.

상기 목적을 달성하기 위하여, 본 발명은 전원전위(Vcc)와 풀-업 장치 제어노드 또는 고전위 출력 노드 사이에, 풀-업 장치 제어노드 또는 고전위 출력노드에 전원전위(Vcc)를 전달할 수 있는 회로를 첨가하여 풀-업 장치와 풀-다운 장치가 동시에 턴-온되어 있는 시간을 단축시킴으로써, 고전위 출력노드의 전위가 전이하는 속도를 높이고, 그에 따라 풀-업 장치가 빨리 턴-오프 되어 전류 소모를 감소시킬 수 있도록 하였다.

이하, 첨부된 본 발명의 실시예를 참조하여 고전위 전달회로에 관해 상세히 설명하기로 한다.

제3도는 본 발명의 고전위 전달회로의 제1실시예를 도시한 회로도로서, 제2도에 도시된 종래의 고전위 전달회로의 고전위 전달부에 드레인과 게이트가 풀-업 장치 제어노드의 접속되고 벌크(bulk)로 인가되는 백 바이어스(back bias) 전위로 고전위(Vpp)가 인가되는 다이오드 구조의 PMOS 트랜지스터(MP35)와, 드레인이 상기 PMOS 트랜지스터(MP35)의 소오스에 접속되고 게이트가 입력신호(IN)가 반전된 신호에 의해 제어되며 벌크와 소오스로 전원전위(Vcc)가 인가되는 PMOS 트랜지스터(MP34)를 포함시켜 구현한 것이다.

그 동작은 입력신호(IN)이 하이 레벨(Vcc)로 인가되어 고전위 출력노드(N34)에 접지전위(gnd)를 출력하는 경우에 있어서, 입력신호(IN)이 인가되면 트랜지스터(MP34, MP35)를 통해 풀-업 장치 제어노드(N33)에 곧이어 전원전위(Vcc)를 전달해 줌으로써, 트랜지스터(MP32)와 트랜지스터(MN32)가 동시에 턴-온되는 시간을 단축시켜 회로와 동작 속도를 빠르게 하고 전류 소모를 감소시키는 것이다.

제4도는 본 발명의 고전위 전달회로의 제2실시예를 도시한 회로도로서, 제3도의 고전위 전달회로의 풀-업 장치 제어노드의 NMOS 트랜지스터(MN31)의 드레인 사이에 게이트가 전원전위(Vcc)에 의해 제어되는 NMOS 트랜지스터(MN44)와, 고전위 출력노드와 NMOS 트랜지스터(MN32)의 드레인 사이에 게이트가 전원전위(Vcc)에 의해 제어되는 NMOS 트랜지스터(MN45)를 포함시켜 구현한 것이다.

고전위 전달회로가 동작하는 동안에 풀-업 장치 제어노드와 고전위 출력노드는 고전위(Vpp)에서 접지전위(gnd)까지 큰 폭으로 변화하므로, 풀-다운 장치의 드레인에 고전위(Vpp)가 인가될 때에 접지전위(gnd)를 유지하는 게이트와 상기 풀-다운 장치의 드레인 간에 발생하는 큰 전위차로 인해 핫 캐리어(hat carrier)가 주입되는 문제가 발생하게 된다.

따라서, 포함된 NMOS 트랜지스터(MN44, MN45)는 상기와 같은 핫 캐리어가 주입되는 것을 방지하기 위하여 풀-다운 장치(MN41, MN42)의 드레인에 인가되는 전위를 Vcc-Vtn(NMOS 트랜지스터 MN44, MN45의 문턱전압)으로 강하시키기 위한 것이다.

제5도는 본 발명의 고전위 전달회로의 제3실시예를 도시한 회로도로서, 상기 제4도의 고전위 전달회로의 고전위 출력노드와 풀-다운 장치(MN42)의 드레인 사이에 접속되며 게이트가 입력신호(IN)에 의해 제어되는 NMOS 트랜지스터(MN56)을 포함시켜 구현한 회로이다.

상기 NMOS 트랜지스터(MN56)은 회로의 동작 속도를 높이는 동시에 핫 캐리어 주입을 방지하는 역할을 한다.

제6도는 본 발명의 고전위 전달회로의 제4실시예를 도시한 회로도로서, 제3도의 고전위 전달회로에 드레인과 게이트가 고전위 출력노드에 접속되고 벌크로 인가되는 백바이어스가 고전위(Vpp)인 다이오드 구조의 PMOS 트랜지스터(MP67)과, 드레인이 상기 PMOS 트랜지스터(MP67)의 소오스에 접속되고 게이트가 풀-다운 장치 동작신호(N62)에 의해 제어되며 소오스로 전원전위(Vcc)가 인가되는 PMOS 트랜지스터(MP66)을 포함시켜 구현한 회로이다.

그 동작을 입력신호(IN)이 로우 레벨(Vcc)로 인가되어 고전윈 출력노드(N64)에 고전위(Vpp)를 출력하는 경우에 있어서, 입력신호(IN)가 인가되면 트랜지스터(MP66, MP67)를 통해 고전위 출력노드(N64)에 곧이어 전원전위(Vcc)를 전달해 줌으로써, 트랜지스터(MP61)와 트랜지스터(MN61)가 동시에 턴-온되는 시간을 단축시켜 회로의 동작 속도를 빠르게 하고 전류 소모를 감소시키는 것이다.

상기 제3도 내지 제6도에스 다이오드 구조의 트랜지스터는 NMOS 트랜지스터를 사용하기도 한다.

제7도는 본 발명의 고전위 전달회로의 제5실시예를 도시한 회로도로서, 제2도에 도시된 종래의 고전위 전달회로의 고전위 전달부에 드레인에 전원전위(Vcc)가 인가되고 게이트로 입력신호(IN)이 인가되며, 소오스가 풀-업 장치 제어노드에 접속되는 NMOS 트랜지스터(MN74)를 포함시켜 구현한 것이다.

그 동작은 입력신호(IN)이 하이 레벨(Vcc)로 인가되어 고전위 출력노드(N74)에 접지전위(gnd)를 출력하는 경우에 있어서, 입력신호(IN)이 인가되면 트랜지스터(MN74)를 턴-온시켜 풀-업 장치 제어노드(N73)에 곧이어 전원전위(Vcc)를 전달해 줌으로써, 트랜지스터(MP72)와 트랜지스터(MN72)가 동시에 턴-온되는 시간을 단축시켜 회로의 동작 속도를 빠르게 하고 전류 소모를 감소시키는 것이다.

제8도는 제2도의 회로를 시뮬레이션(simulation)한 출력 파형도이고, 제9도는 제3도의 회로를 시뮬레이션한 출력 파형도로서, 출력 파형도에서 보듯이 본 발명의 고전위 전달회로의 출력은 종래의 고전위 전달회로의 출력에 비해 출력 속도가 약 0.5ns 정도 단축됨을 알 수 있다.

상기 제3도 내지 제9도에서 설명한 바와 같이 본 발명의 고전위 전달회로를 사용하게 되면, 고전위 전달회로의 풀-업 장치와 풀-다운 장치가 동시에 턴-온되는 시간이 종래 기술에 비해 단축되므로, 풀-업 장치와 풀-다운 장치 동시에 턴-온된 상태에서 소모되는 전류의 양을 줄일 수 있으며, 고전위 출력노드에 전위를 전달하는 속도 또한 향상시킬 수 있는 효과가 있다.

Claims (5)

1. 전원전위 보다 전위가 높은 고전위를 전원으로하여 크로스 커플드(cross coupled)된 제1 및 제2PMOS 트랜지스터와, 드레인이 상기 제1PMOS 트랜지스터의 드레인과 제2PMOS 트랜지스터의 게이트가 접속된 풀-업 장치 제어노드와 접지전위 사이에 접속되며 게이트로 입력신호가 반전된 신호가 인가되는 제1NMOS 트랜지스터와, 드레인이 상기 제1PMOS 트랜지스터의 게이트와 제2PMOS 트랜지스터의 드레인이 접속된 고전윈 출력노드와 접지전위 사이에 접속되며 게이트로 입력신호가 지연된 신호가 인가되는 제2NMOS 트랜지스터와, 전원전위가 상기 풀-업 장치 제어노드 사이에, 상기 고전위 출력노드로 접지전위를 출력하는 초기에 풀-업 장치 제어노드에 전원전위를 전달할 수 있도록 구현한 제1회로와, 전원전위와 상기 고전위 출력노드 사이에, 상기 고전위 출력노드에 고전위를 출력하는 초기에 고전위 출력노드에 전원전위를 전달 할 수 있도록 구현한 제2회로를 포함하는 것을 특징으로 하는 고전위 전달회로.
2. 제1항에 있어서, 상기 제1회로는 게이트가 입력신호가 반전된 신호에 의해 제어되며 벌크(bulk)와 소오스로 전원전위가 인가되는 제1PMOS 트랜지스터와 상기 제1 PMOS 트랜지스터의 드레인을 양의 전위로 하는 다이오드 구조의 제1트랜지스터로 구성되고, 상기 제2회로는 게이트가 입력신호가 지연된 신호에 의해 제어되며 벌크와 소오스로 전원전위가 인가되는 제2 PMOS 트랜지스터와 상기 제2PMOS 트랜지스터의 드레인을 양의 전위로 하는 다이오드 구조의 제2트랜지스터로 구성되는 것을 특징으로 하는 고전위 전달회로.
3. 제2항에 있어서, 상기 다이오드 구조의 제1 및 제2트랜지스터로 벌크에 인가되는 백 바이어스(back bias)가 고전위 PMOS 트랜지스터를 사용하는 것을 특징으로 하는 고전위 전달회로.
4. 제2항에 있어서, 상기 다이오드 구조의 제1 및 제2트랜지스터로 NMOS 트랜지스터를 사용하는 것을 특징으로 하는 고전위 전달회로.
5. 제1항에 있어서, 상기 제1회로는 드레인이 전원전위에 접속되고 게이트가 입력신호에 의해 제어되며 소오스가 풀-업 장치 제어노드에 접속되는 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 고전위 전달회로.