KR870000805A - 저전력작동 입력버퍼회로 - Google Patents

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KR870000805A
KR870000805A KR1019860004937A KR860004937A KR870000805A KR 870000805 A KR870000805 A KR 870000805A KR 1019860004937 A KR1019860004937 A KR 1019860004937A KR 860004937 A KR860004937 A KR 860004937A KR 870000805 A KR870000805 A KR 870000805A
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엘.데이비스 해롤드
엘 데이비스 해롤드
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에스지에스-톰슨 마이크로일렉트로닉스 인코포레이티드
아르레뜨 다낭제
톰슨 콤포넌츠-모스테크 코포레이션
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    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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Abstract

내용 없음.

Description

저전력작동 입력버퍼회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 입력 어드레스버퍼의 부분을 도시한 도면.
제2도는 제1도에 사용된 NOR회로를 도시한 도면.
제3도는 제1도에서 사용된 트랙킹 지연회로를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
10 : 핀 17 : 저항
19 : 출력회로 20 : NOR회로
34,46 : 트랜지스터 45 : NAND게이트
120 : 인버터

Claims (2)

  1. 저전력으로 작동하는 입력버퍼회로에 있어서, 데이타수신을 위한 제1입력단자와 제1제어신호 수신하기 위한 제2입력단자와 차단출력단자를 가지며, 또한 활성전력 유입상태와 정상 비홀성 상태를 갖는 제어형 차단수단과, 상기 제1제어신호 이후 소정의 시간에 래치인에이블 노드상의 제2제어신호에 응답하여 상기 차단출력단자상의 전압레벨을 기억하기 위해 상기 차단출력단자에 연결된 래치수단과, 상기 제2입력단자에 연결된 시간제어 출력을 가지며, 인에이블 신호를 수신하기 위해 인에이블 입력단자와, 디에이블 신호를 수신하기 위해 타이밍단자를 가지어 상기 제1제어신호의 지속시간을 제어하는 시간제어수단과, 상기 인에이블 입력단자상에서 신호가 수신된 후 소정의 시간에 상기 래치를 인에이블시키기 위해 상기 인에이블 입력단자에 연결된 지연입력단자와 상기 래치인에이블 노드에 연결된 지연출력단자를 갖는 지연수단을 구비하며, 그래서 작동시에 상기 제어형 차단수단은 상기 데이타신호의 지속시간에 의해 제어되지 않는 상기지연수단에 의해 정해진 지속시간동안 인에이블 신호에 응답하여 상기 활성전력 유입상태로 전환되는 것을 특징으로 하는 저전력작동 입력버퍼회로.
  2. 제1항에 있어서, 상기 제어형 차단수단은 전원공급 노드로부터 상기 시간제어 수단에 의해 제어되는 최소한 하나의 트랜지스터와 상기 데이타신호에 의해 제어되는 최소한 2개의 트랜지스터를 통해 접지까지의 경로를 포함하며, 상기 경로상의 상기 트랜지스터의 상대적 크기는 접지와 상기 차단출력단자 사이에 연결되며, 상기 시간제어에 의해 제어되는 풀-다운 트랜지스터가, 상기 차단출력 노드와 전원공급노드 사이에 연결되어 있고 상기 데이타신호와 상기 시간제어수단에 의해 제어되는 최소한 2개의 트랜지스터가 모두 도전상태일 때, 논리 1신호에 대한 소정의 범위내에서 상기 출력노드를 유지시킬 수 있도륵 선택이 되는 것을 특징으로 하는 저전력작동 입력버퍼회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019860004937A 1985-06-20 1986-06-20 저전력 작동용 입력 버퍼회로 및 그 작동방법 KR940003808B1 (ko)

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Application Number Priority Date Filing Date Title
US06/746,806 US4677593A (en) 1985-06-20 1985-06-20 Low active-power address buffer
US746,806 1985-06-20
US746806 1985-06-20

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Publication Number Publication Date
KR870000805A true KR870000805A (ko) 1987-02-20
KR940003808B1 KR940003808B1 (ko) 1994-05-03

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KR1019860004937A KR940003808B1 (ko) 1985-06-20 1986-06-20 저전력 작동용 입력 버퍼회로 및 그 작동방법

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EP (1) EP0206928B1 (ko)
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AT (1) ATE85861T1 (ko)
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4800531A (en) * 1986-12-22 1989-01-24 Motorola, Inc. Address buffer circuit for a dram
JPH01256093A (ja) * 1988-04-05 1989-10-12 Matsushita Electric Ind Co Ltd レジスタファイル
JPH03231320A (ja) * 1990-02-06 1991-10-15 Mitsubishi Electric Corp マイクロコンピュータシステム
US5016223A (en) * 1990-04-17 1991-05-14 Mitsubishi Denki Kabushiki Kaisha Memory card circuit
US5146111A (en) * 1991-04-10 1992-09-08 International Business Machines Corporation Glitch-proof powered-down on chip receiver with non-overlapping outputs
KR930008838A (ko) * 1991-10-31 1993-05-22 김광호 어드레스 입력 버퍼
US5355032A (en) * 1993-03-24 1994-10-11 Sun Microsystems, Inc. TTL to CMOS translator circuit and method
US20070147572A1 (en) * 2005-12-28 2007-06-28 Intel Corporation Registers for an enhanced idle architectural state

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3859637A (en) * 1973-06-28 1975-01-07 Ibm On-chip auxiliary latch for down-powering array latch decoders
US4195238A (en) * 1975-06-04 1980-03-25 Hitachi, Ltd. Address buffer circuit in semiconductor memory
JPS5690483A (en) * 1979-12-19 1981-07-22 Fujitsu Ltd Address buffer circuit
JPS5848292A (ja) * 1981-09-17 1983-03-22 Fujitsu Ltd アドレス・バツフア回路

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ATE85861T1 (de) 1993-03-15
DE3687766T2 (de) 1993-06-09
KR940003808B1 (ko) 1994-05-03
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DE3687766D1 (de) 1993-03-25
EP0206928A2 (en) 1986-12-30
JPS6252793A (ja) 1987-03-07
EP0206928B1 (en) 1993-02-17

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