JPH0950696A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0950696A JPH0950696A JP7199820A JP19982095A JPH0950696A JP H0950696 A JPH0950696 A JP H0950696A JP 7199820 A JP7199820 A JP 7199820A JP 19982095 A JP19982095 A JP 19982095A JP H0950696 A JPH0950696 A JP H0950696A
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Abstract
(57)【要約】
【目的】ワイドレンジ版ＳＲＡＭ等の出力回路におい
て、高電源電圧動作時の出力ドライバのゲート電位の立
ち上がり時間を制御し、ノイズの低減を図る。 【構成】遅延時間の異なる遅延回路を設け、さらに電源
電圧検出回路の出力信号によって遅延回路の切り換えを
行い、出力ドライバのゲート信号の立ち上がり時間また
は立ち下がり時間を制御する。ＯＥ信号２がＨレベルの
ときデータ信号１がＨレベルからＬレベルに変化する
と、高電源電圧時には出力駆動用トランジスタ９のゲー
ト信号７は、電源電圧からＮチャネルトランジスタ２３
のしきい値分だけ低い電圧まで上がった後、Ｐチャネル
トランジスタ２４を介して電源電圧までゆっくりと上が
っていく。一方、低電源電圧動作時には、遅延時間の小
さな遅延回路１５が選択され、Ｐチャネルトランジスタ
２４のゲート信号１８の立ち下がりは信号１２の立ち上
がりとほぼ同じになる。
て、高電源電圧動作時の出力ドライバのゲート電位の立
ち上がり時間を制御し、ノイズの低減を図る。 【構成】遅延時間の異なる遅延回路を設け、さらに電源
電圧検出回路の出力信号によって遅延回路の切り換えを
行い、出力ドライバのゲート信号の立ち上がり時間また
は立ち下がり時間を制御する。ＯＥ信号２がＨレベルの
ときデータ信号１がＨレベルからＬレベルに変化する
と、高電源電圧時には出力駆動用トランジスタ９のゲー
ト信号７は、電源電圧からＮチャネルトランジスタ２３
のしきい値分だけ低い電圧まで上がった後、Ｐチャネル
トランジスタ２４を介して電源電圧までゆっくりと上が
っていく。一方、低電源電圧動作時には、遅延時間の小
さな遅延回路１５が選択され、Ｐチャネルトランジスタ
２４のゲート信号１８の立ち下がりは信号１２の立ち上
がりとほぼ同じになる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の出力回
路に関する。
路に関する。
【０００２】
【従来の技術】図８に従来の半導体集積回路の出力回路
を示す。１は出力回路への入力信号、２はＯＥ信号、３
はインバータ、４はＮＡＮＤゲート、５はＮＯＲゲー
ト、８は出力端子駆動用のＰチャネルトランジスタ、９
は８と同様のＮチャネルトランジスタ、６はＰチャネル
トランジスタ８のゲート信号、７はＮチャネルトランジ
スタ９のゲート信号、１０は出力端子である。この回路
の動作を説明する。ＯＥ信号２がＬレベルのとき、６は
Ｈレベル、７はＬレベルとなるから出力端子駆動用のト
ランジスタ８，９ともにオフとなるため、出力端子１０
は高インピーダンスとなる。ＯＥ信号がＨレベルのと
き、入力信号１の状態により出力端子にデータが出力さ
れる。即ち、入力信号１がＨレベルのとき、６，７とも
Ｌレベルとなるため出力端子にはＨデータが出力され
る。また入力信号１がＬレベルのときは、６，７ともＨ
レベルとなるため出力端子にはＬデータが出力される。
を示す。１は出力回路への入力信号、２はＯＥ信号、３
はインバータ、４はＮＡＮＤゲート、５はＮＯＲゲー
ト、８は出力端子駆動用のＰチャネルトランジスタ、９
は８と同様のＮチャネルトランジスタ、６はＰチャネル
トランジスタ８のゲート信号、７はＮチャネルトランジ
スタ９のゲート信号、１０は出力端子である。この回路
の動作を説明する。ＯＥ信号２がＬレベルのとき、６は
Ｈレベル、７はＬレベルとなるから出力端子駆動用のト
ランジスタ８，９ともにオフとなるため、出力端子１０
は高インピーダンスとなる。ＯＥ信号がＨレベルのと
き、入力信号１の状態により出力端子にデータが出力さ
れる。即ち、入力信号１がＨレベルのとき、６，７とも
Ｌレベルとなるため出力端子にはＨデータが出力され
る。また入力信号１がＬレベルのときは、６，７ともＨ
レベルとなるため出力端子にはＬデータが出力される。
【０００３】
【発明が解決しようとする課題】ここで出力端子に流れ
る電流について考えてみる。一般に半導体集積回路の出
力端子には、３０ｐＦもしくは１００ｐＦのように非常
に大きな負荷容量が接続されて使用される。このことは
データ出力時に負荷を充放電する際に出力ドライバに流
れる電流とアクセスタイムに大きな影響を与える。出力
ドライバに急峻に大きな電流が流れると電源配線のイン
ピーダンスによる電源線の電位の変化が起こるため、こ
れがノイズとなって他の回路に悪影響を及ぼす。この問
題は、出力ドライバのサイズを小さくすることにより解
決されるが、同時にアクセスタイムが遅くなるという問
題を招く。ところで、近年の携帯機器等の発達に伴い、
半導体集積回路の広範囲な電源電圧での動作要求が高ま
っている。例えばＳＲＡＭの場合、動作電源電圧は従来
の４．５Ｖ〜５．５Ｖの範囲だけでなく、３．０Ｖ〜
５．５Ｖ、あるいは２．７Ｖ〜５．５Ｖ等のワイドレン
ジへと多様化してきている。例えば２．７Ｖ〜５．５Ｖ
の電源電圧で動作する半導体集積回路の出力回路を、前
述した従来の方法で構成した場合、ノイズは高電源電圧
での動作時に発生し易い。このため出力ドライバのサイ
ズは、高電源電圧時にノイズの影響が問題とならない範
囲で決定することになる。しかしながら、アクセスタイ
ムは低電源電圧動作時に遅くなるため、アクセスタイム
が最も遅くなる２．７Ｖ動作時にドライバサイズを最適
な値に合わせ込むことができないという深刻な問題を生
じてしまう。
る電流について考えてみる。一般に半導体集積回路の出
力端子には、３０ｐＦもしくは１００ｐＦのように非常
に大きな負荷容量が接続されて使用される。このことは
データ出力時に負荷を充放電する際に出力ドライバに流
れる電流とアクセスタイムに大きな影響を与える。出力
ドライバに急峻に大きな電流が流れると電源配線のイン
ピーダンスによる電源線の電位の変化が起こるため、こ
れがノイズとなって他の回路に悪影響を及ぼす。この問
題は、出力ドライバのサイズを小さくすることにより解
決されるが、同時にアクセスタイムが遅くなるという問
題を招く。ところで、近年の携帯機器等の発達に伴い、
半導体集積回路の広範囲な電源電圧での動作要求が高ま
っている。例えばＳＲＡＭの場合、動作電源電圧は従来
の４．５Ｖ〜５．５Ｖの範囲だけでなく、３．０Ｖ〜
５．５Ｖ、あるいは２．７Ｖ〜５．５Ｖ等のワイドレン
ジへと多様化してきている。例えば２．７Ｖ〜５．５Ｖ
の電源電圧で動作する半導体集積回路の出力回路を、前
述した従来の方法で構成した場合、ノイズは高電源電圧
での動作時に発生し易い。このため出力ドライバのサイ
ズは、高電源電圧時にノイズの影響が問題とならない範
囲で決定することになる。しかしながら、アクセスタイ
ムは低電源電圧動作時に遅くなるため、アクセスタイム
が最も遅くなる２．７Ｖ動作時にドライバサイズを最適
な値に合わせ込むことができないという深刻な問題を生
じてしまう。
【０００４】
【課題を解決するための手段】本発明の半導体集積回路
は、少なくとも一つの電源端子と出力端子との間に接続
される第１のＭＯＳトランジスタと、電源電圧検出回路
と、遅延時間の異なる複数の遅延回路とを有する半導体
集積回路の出力回路において、該出力回路への入力信号
は該第１のＭＯＳトランジスタと同電導型の第２のＭＯ
Ｓトランジスタのソースまたはドレインの一方と、該複
数の遅延回路のうち該電源電圧検出回路の出力信号によ
り選択される遅延回路の入力とに接続され、選択された
該遅延回路の出力信号を該第２のＭＯＳトランジスタの
ソースまたはドレインの他方の出力信号と同相でかつそ
の振幅が該第２のＭＯＳトランジスタの出力信号よりも
大きい信号に変換し、該第２のＭＯＳトランジスタの出
力信号と合成し該第１のトランジスタのゲートに接続し
たことを特徴とする。
は、少なくとも一つの電源端子と出力端子との間に接続
される第１のＭＯＳトランジスタと、電源電圧検出回路
と、遅延時間の異なる複数の遅延回路とを有する半導体
集積回路の出力回路において、該出力回路への入力信号
は該第１のＭＯＳトランジスタと同電導型の第２のＭＯ
Ｓトランジスタのソースまたはドレインの一方と、該複
数の遅延回路のうち該電源電圧検出回路の出力信号によ
り選択される遅延回路の入力とに接続され、選択された
該遅延回路の出力信号を該第２のＭＯＳトランジスタの
ソースまたはドレインの他方の出力信号と同相でかつそ
の振幅が該第２のＭＯＳトランジスタの出力信号よりも
大きい信号に変換し、該第２のＭＯＳトランジスタの出
力信号と合成し該第１のトランジスタのゲートに接続し
たことを特徴とする。
【０００５】また本発明の他の半導体集積回路は、少な
くとも一つの電源端子と出力端子との間に接続される第
１のＭＯＳトランジスタと、電源電圧検出回路とを有す
る半導体集積回路の出力回路において、該出力回路への
入力信号と該第１のＭＯＳトランジスタのゲートの間
に、該第１のＭＯＳトランジスタと同電導型の第２のＭ
ＯＳトランジスタと、該第１のＭＯＳトランジスタと逆
電導型で各々電流能力の異なる第２、第３のＭＯＳトラ
ンジスタが並列に接続され、該電源電圧検出回路の出力
信号により、該第２または第３のＭＯＳトランジスタの
どちらか一方が選択されることを特徴とする。
くとも一つの電源端子と出力端子との間に接続される第
１のＭＯＳトランジスタと、電源電圧検出回路とを有す
る半導体集積回路の出力回路において、該出力回路への
入力信号と該第１のＭＯＳトランジスタのゲートの間
に、該第１のＭＯＳトランジスタと同電導型の第２のＭ
ＯＳトランジスタと、該第１のＭＯＳトランジスタと逆
電導型で各々電流能力の異なる第２、第３のＭＯＳトラ
ンジスタが並列に接続され、該電源電圧検出回路の出力
信号により、該第２または第３のＭＯＳトランジスタの
どちらか一方が選択されることを特徴とする。
【０００６】
【作用】本発明の上記の構成によれば、ノイズを発生し
易い高電源電圧動作時には、出力駆動用ＭＯＳトランジ
スタのゲート信号を制御することによって、出力駆動用
ＭＯＳトランジスタに流れる電流の時間に対する変化量
を小さくしノイズを低減する。このため出力駆動用ＭＯ
Ｓトランジスタの能力を従来よりも大きくすることがで
きるから、ノイズの影響が小さい低電源電圧動作時には
出力駆動用ＭＯＳトランジスタのゲート信号の立ち上が
りを速めることによって、アクセスタイムを速くするこ
とができる。
易い高電源電圧動作時には、出力駆動用ＭＯＳトランジ
スタのゲート信号を制御することによって、出力駆動用
ＭＯＳトランジスタに流れる電流の時間に対する変化量
を小さくしノイズを低減する。このため出力駆動用ＭＯ
Ｓトランジスタの能力を従来よりも大きくすることがで
きるから、ノイズの影響が小さい低電源電圧動作時には
出力駆動用ＭＯＳトランジスタのゲート信号の立ち上が
りを速めることによって、アクセスタイムを速くするこ
とができる。
【０００７】
【実施例】図１に本発明の第一の実施例を示す。１は出
力回路への入力信号、２はＯＥ信号、３，３３はインバ
ータ、４はＮＡＮＤゲート、５はＮＯＲゲート、８，２
２，２４，２６，２８，３０，３２はＰチャネルＭＯＳ
トランジスタ、９，２１，２３，２５，２７，２９，３
１はＮチャネルＭＯＳトランジスタ、１３，１４，１
５，１６は遅延回路、１９は電源電圧検出回路である。
力回路への入力信号、２はＯＥ信号、３，３３はインバ
ータ、４はＮＡＮＤゲート、５はＮＯＲゲート、８，２
２，２４，２６，２８，３０，３２はＰチャネルＭＯＳ
トランジスタ、９，２１，２３，２５，２７，２９，３
１はＮチャネルＭＯＳトランジスタ、１３，１４，１
５，１６は遅延回路、１９は電源電圧検出回路である。
【０００８】図１の動作を説明するために、高電源電圧
動作時のタイミング図を図３に、その時の出力ドライバ
に流れる電流を図４に示す。また低電源電圧動作時のタ
イミング図を図５に、その時の出力ドライバに流れる電
流を図６に示す。図３、図４、図５、図６とも出力駆動
用ＮチャネルＭＯＳトランジスタ９の動作について示し
ている。
動作時のタイミング図を図３に、その時の出力ドライバ
に流れる電流を図４に示す。また低電源電圧動作時のタ
イミング図を図５に、その時の出力ドライバに流れる電
流を図６に示す。図３、図４、図５、図６とも出力駆動
用ＮチャネルＭＯＳトランジスタ９の動作について示し
ている。
【０００９】ＯＥ信号２がＬレベルのとき出力は高イン
ピーダンス状態となる。ここではＯＥ信号２がＨレベル
のときのみについて説明する。データ信号１がＨレベル
からＬレベルに変化すると、ＮＯＲ５の出力信号１２は
ＬレベルからＨレベルに上がり、Ｎチャネルトランジス
タ２３を介して出力駆動用トランジスタ９のゲート信号
７はＨレベルに上がろうとするが、電源電圧まで上がり
きらずに、電源電圧よりもＮチャネルトランジスタ２３
のしきい値分だけ低い電圧までしか上がらない。一方電
源電圧検出回路１９は電源電圧を検出して高電源電圧時
にはＨレベルを、また低電源電圧時にはＬレベルを出力
する。高電源電圧時には電源電圧検出回路の出力信号２
０がＨレベルとなるから、遅延回路１６の出力信号がＰ
チャネルトランジスタ２４のゲート信号１８となり信号
１２よりも遅延回路１６の遅延時間分だけ遅れてＬレベ
ルに下がっていく。従って、図３に示す様に出力駆動用
トランジスタ９のゲート信号７は、Ｎチャネルトランジ
スタ２３を介して、電源電圧からＮチャネルトランジス
タ２３のしきい値分だけ低い電圧まで上がった後、Ｐチ
ャネルトランジスタ２４を介して電源電圧までゆっくり
と上がっていくことになる。即ち、出力ＭＯＳトランジ
スタ９に流れる電流は図４に示すとおりに従来に比べて
時間に対する変化量が小さくなるため、ノイズの低減が
可能となり、出力ＭＯＳトランジスタ９の電流能力を大
きくすることができる。
ピーダンス状態となる。ここではＯＥ信号２がＨレベル
のときのみについて説明する。データ信号１がＨレベル
からＬレベルに変化すると、ＮＯＲ５の出力信号１２は
ＬレベルからＨレベルに上がり、Ｎチャネルトランジス
タ２３を介して出力駆動用トランジスタ９のゲート信号
７はＨレベルに上がろうとするが、電源電圧まで上がり
きらずに、電源電圧よりもＮチャネルトランジスタ２３
のしきい値分だけ低い電圧までしか上がらない。一方電
源電圧検出回路１９は電源電圧を検出して高電源電圧時
にはＨレベルを、また低電源電圧時にはＬレベルを出力
する。高電源電圧時には電源電圧検出回路の出力信号２
０がＨレベルとなるから、遅延回路１６の出力信号がＰ
チャネルトランジスタ２４のゲート信号１８となり信号
１２よりも遅延回路１６の遅延時間分だけ遅れてＬレベ
ルに下がっていく。従って、図３に示す様に出力駆動用
トランジスタ９のゲート信号７は、Ｎチャネルトランジ
スタ２３を介して、電源電圧からＮチャネルトランジス
タ２３のしきい値分だけ低い電圧まで上がった後、Ｐチ
ャネルトランジスタ２４を介して電源電圧までゆっくり
と上がっていくことになる。即ち、出力ＭＯＳトランジ
スタ９に流れる電流は図４に示すとおりに従来に比べて
時間に対する変化量が小さくなるため、ノイズの低減が
可能となり、出力ＭＯＳトランジスタ９の電流能力を大
きくすることができる。
【００１０】次に低電源電圧動作時について説明する。
前述した様に低電源電圧動作時には電源電圧検出回路の
出力信号はＬレベルとなるから、遅延時間の小さな遅延
回路１５が選択される。従って図５に示すとおり、Ｐチ
ャネルトランジスタ２４のゲート信号１８の立ち下がり
は信号１２の立ち上がりとほぼ同じになる。従って出力
ドライバ９のゲート信号７は電源電圧まで素早く上がり
きることになる。ここで出力ＭＯＳトランジスタ９の電
流能力は前述したように従来より大きく設定されている
ため、従来に比べて低電圧動作時のアクセススタイムの
速い出力回路が得られる。以上、Ｎチャネル出力駆動用
トランジスタ９の動作について説明してきたが、Ｐチャ
ネル出力トランジスタ８の動作についても同様であり、
容易に理解できるであろう。
前述した様に低電源電圧動作時には電源電圧検出回路の
出力信号はＬレベルとなるから、遅延時間の小さな遅延
回路１５が選択される。従って図５に示すとおり、Ｐチ
ャネルトランジスタ２４のゲート信号１８の立ち下がり
は信号１２の立ち上がりとほぼ同じになる。従って出力
ドライバ９のゲート信号７は電源電圧まで素早く上がり
きることになる。ここで出力ＭＯＳトランジスタ９の電
流能力は前述したように従来より大きく設定されている
ため、従来に比べて低電圧動作時のアクセススタイムの
速い出力回路が得られる。以上、Ｎチャネル出力駆動用
トランジスタ９の動作について説明してきたが、Ｐチャ
ネル出力トランジスタ８の動作についても同様であり、
容易に理解できるであろう。
【００１１】図２は本発明の第二の実施例であり、前述
した遅延回路のかわりに能力の異なるトランジスタを用
いている。３４，３５，はＮチャネルＭＯＳトランジス
タであり、３６，３７はＰチャネルＭＯＳトランジスタ
である。３５，３６はその電流能力を小さく、また３
４，３７は電流能力を大きく設定してある。その他の符
号については図１の符号と同一である。第一の実施例と
同様にＮチャネル出力トランジスタ９について説明す
る。前述した第一の実施例と同様、高電源電圧動作時に
は電源電圧検出回路の出力信号２０はＨレベルとなるか
らトランジスタ３６はオンとなり、３７はオフとなる。
一方低電源電圧動作時には出力信号２０はＬレベルとな
るから、トランジスタ３６はオフとなり３７はオンとな
る。ここでトランジスタ３６の電流能力はトランジスタ
３７の電流能力よりも小さく設定しているため、第一の
実施例と同様の効果が得られることは容易に理解できる
であろう。またこの場合、第一の実施例に比べて、切り
換えに要するスイッチと、遅延回路に要する素子が不要
であり、素子数の低減が可能である。
した遅延回路のかわりに能力の異なるトランジスタを用
いている。３４，３５，はＮチャネルＭＯＳトランジス
タであり、３６，３７はＰチャネルＭＯＳトランジスタ
である。３５，３６はその電流能力を小さく、また３
４，３７は電流能力を大きく設定してある。その他の符
号については図１の符号と同一である。第一の実施例と
同様にＮチャネル出力トランジスタ９について説明す
る。前述した第一の実施例と同様、高電源電圧動作時に
は電源電圧検出回路の出力信号２０はＨレベルとなるか
らトランジスタ３６はオンとなり、３７はオフとなる。
一方低電源電圧動作時には出力信号２０はＬレベルとな
るから、トランジスタ３６はオフとなり３７はオンとな
る。ここでトランジスタ３６の電流能力はトランジスタ
３７の電流能力よりも小さく設定しているため、第一の
実施例と同様の効果が得られることは容易に理解できる
であろう。またこの場合、第一の実施例に比べて、切り
換えに要するスイッチと、遅延回路に要する素子が不要
であり、素子数の低減が可能である。
【００１２】図７に本発明の第三の実施例を示す。第一
の実施例及び第二の実施例においては、遅延回路の切り
換え及び能力の異なるトランジスタの切り換えに電源電
圧検出回路を用いたが、通常の電源電圧検出回路には抵
抗分割による回路構成が用いられ、電源電流の増加を招
くことになり好ましくない。その解決策として、電源電
圧検出回路のかわりにパルス幅検出回路を用いた例であ
る。３８は通常ＳＲＡＭに広く用いられるアドレスが変
化したことを検知してパルスを発生する回路であり、３
９はその出力信号、４０はパルス幅検出回路であり、４
２は４０の出力信号４１をラッチするための回路、４３
は切り換え信号である。信号３９は高電源電圧動作時
と、低電源電圧動作時とでパルス幅が異なる。即ち、高
電源電圧動作時にはパルス幅が小さく、低電源電圧動作
時にはパルス幅は大きくなる。このため、パルス幅検出
回路４０によってパルス幅の違いを識別し、出力信号４
１をラッチ回路４２にラッチすることで切り換え信号２
０を発生させることができる。従って、電源電圧検出回
路を用いずに電源電圧検出回路を用いた場合と同様の動
作を行い、かつ電源電圧検出回路を用いた場合よりも電
源電流を小さくすることが可能となる。
の実施例及び第二の実施例においては、遅延回路の切り
換え及び能力の異なるトランジスタの切り換えに電源電
圧検出回路を用いたが、通常の電源電圧検出回路には抵
抗分割による回路構成が用いられ、電源電流の増加を招
くことになり好ましくない。その解決策として、電源電
圧検出回路のかわりにパルス幅検出回路を用いた例であ
る。３８は通常ＳＲＡＭに広く用いられるアドレスが変
化したことを検知してパルスを発生する回路であり、３
９はその出力信号、４０はパルス幅検出回路であり、４
２は４０の出力信号４１をラッチするための回路、４３
は切り換え信号である。信号３９は高電源電圧動作時
と、低電源電圧動作時とでパルス幅が異なる。即ち、高
電源電圧動作時にはパルス幅が小さく、低電源電圧動作
時にはパルス幅は大きくなる。このため、パルス幅検出
回路４０によってパルス幅の違いを識別し、出力信号４
１をラッチ回路４２にラッチすることで切り換え信号２
０を発生させることができる。従って、電源電圧検出回
路を用いずに電源電圧検出回路を用いた場合と同様の動
作を行い、かつ電源電圧検出回路を用いた場合よりも電
源電流を小さくすることが可能となる。
【００１３】
【発明の効果】本発明は以上のように、ノイズを発生し
易い高電源電圧動作時には、出力駆動用ＭＯＳトランジ
スタのゲート信号を制御することによって、出力駆動用
ＭＯＳトランジスタに流れる電流の時間に対する変化量
を小さくしノイズを低減できる。これにより出力駆動用
ＭＯＳトランジスタの能力を従来よりも大きくすること
ができるため、ノイズの影響が小さい低電源電圧動作時
には出力駆動用ＭＯＳトランジスタのゲート信号の立ち
上がりを速めることによって、アクセスタイムを速くす
ることができる。
易い高電源電圧動作時には、出力駆動用ＭＯＳトランジ
スタのゲート信号を制御することによって、出力駆動用
ＭＯＳトランジスタに流れる電流の時間に対する変化量
を小さくしノイズを低減できる。これにより出力駆動用
ＭＯＳトランジスタの能力を従来よりも大きくすること
ができるため、ノイズの影響が小さい低電源電圧動作時
には出力駆動用ＭＯＳトランジスタのゲート信号の立ち
上がりを速めることによって、アクセスタイムを速くす
ることができる。
【図１】本発明による半導体集積回路の一実施例を示す
図である。
図である。
【図２】本発明による半導体集積回路の一実施例を示す
図である。
図である。
【図３】図１の高電圧動作時におけるタイミング図であ
る。
る。
【図４】図１の高電圧動作時に出力端子に流れる電流波
形を示す図である。
形を示す図である。
【図５】図１の低電圧動作時におけるタイミング図であ
る。
る。
【図６】図１の低電圧動作時に出力端子に流れる電流波
形を示す図である。
形を示す図である。
【図７】本発明による半導体集積回路の一実施例を示す
図である。
図である。
【図８】半導体集積回路の出力回路の従来例を示す図で
ある。
ある。
１・・・出力回路への入力信号 ２・・・ＯＥ信号 ３，３３・・・インバータ ４・・・ＮＡＮＤゲート ５・・・ＮＯＲゲート ９，２１，２３，２５，２７，２９，３１，３４，３５
・・・ＮチャネルＭＯＳトランジスタ ８，２２，２４，２６，２８，３０，３２，３６，３７
・・・ＰチャネルＭＯＳトランジスタ １０・・・出力端子 １３，１４，１５，１６・・・遅延回路 １９・・・電源電圧検出回路 ３８・・・アドレス遷移検知パルス発生回路 ４０・・・パルス幅検出回路 ４２・・・ラッチ回路
・・・ＮチャネルＭＯＳトランジスタ ８，２２，２４，２６，２８，３０，３２，３６，３７
・・・ＰチャネルＭＯＳトランジスタ １０・・・出力端子 １３，１４，１５，１６・・・遅延回路 １９・・・電源電圧検出回路 ３８・・・アドレス遷移検知パルス発生回路 ４０・・・パルス幅検出回路 ４２・・・ラッチ回路
Claims (3)
- 【請求項１】少なくとも一つの電源端子と出力端子との
間に接続される第１のＭＯＳトランジスタと、電源電圧
検出回路と、遅延時間の異なる複数の遅延回路とを有す
る半導体集積回路の出力回路において、該出力回路への
入力信号は該第１のＭＯＳトランジスタと同電導型の第
２のＭＯＳトランジスタのソースまたはドレインの一方
と、該複数の遅延回路のうち該電源電圧検出回路の出力
信号により選択される遅延回路の入力とに接続され、選
択された該遅延回路の出力信号を該第２のＭＯＳトラン
ジスタのソースまたはドレインの他方の出力信号と同相
でかつその振幅が該第２のＭＯＳトランジスタの出力信
号よりも大きい信号に変換し、該第２のＭＯＳトランジ
スタの出力信号と合成し該第１のトランジスタのゲート
に接続したことを特徴とする半導体集積回路。 - 【請求項２】少なくとも一つの電源端子と出力端子との
間に接続される第１のＭＯＳトランジスタと、電源電圧
検出回路とを有する半導体集積回路の出力回路におい
て、該出力回路への入力信号と該第１のＭＯＳトランジ
スタのゲートの間に、該第１のＭＯＳトランジスタと同
電導型の第２のＭＯＳトランジスタと、該第１のＭＯＳ
トランジスタと逆電導型で各々電流能力の異なる第２、
第３のＭＯＳトランジスタが並列に接続され、該電源電
圧検出回路の出力信号により、該第２または第３のＭＯ
Ｓトランジスタのどちらか一方が選択されることを特徴
とする半導体集積回路。 - 【請求項３】前記電源電圧検出回路をパルス幅検出回路
としたことを特徴とする請求項１または２記載の半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7199820A JPH0950696A (ja) | 1995-08-04 | 1995-08-04 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7199820A JPH0950696A (ja) | 1995-08-04 | 1995-08-04 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0950696A true JPH0950696A (ja) | 1997-02-18 |
Family
ID=16414194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7199820A Pending JPH0950696A (ja) | 1995-08-04 | 1995-08-04 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0950696A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100347535B1 (ko) * | 1999-12-29 | 2002-08-07 | 주식회사 하이닉스반도체 | 파워 업 펄스 회로 |
| JP2016076750A (ja) * | 2014-10-02 | 2016-05-12 | 株式会社オートネットワーク技術研究所 | 電流制御装置 |
-
1995
- 1995-08-04 JP JP7199820A patent/JPH0950696A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100347535B1 (ko) * | 1999-12-29 | 2002-08-07 | 주식회사 하이닉스반도체 | 파워 업 펄스 회로 |
| JP2016076750A (ja) * | 2014-10-02 | 2016-05-12 | 株式会社オートネットワーク技術研究所 | 電流制御装置 |
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