KR100278268B1 - 반도체메모리소자의출력전압천이검출장치 - Google Patents

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Abstract

본 발명은 최소의 MOS 트랜지스터를 이용하므로써, 종래에는 감지할 수 없었던 일정수준 이하의 저전압에서도 출력전압의 천이를 검출할 수 있는 반도체 메모리 소자의 출력 전압 검출 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 출력하고자 하는 출력신호의 로우상태로의 천이를 감지하기 위한 반도체 메모리 소자의 출력전압 천이 검출 장치에 있어서, 상기 출력전압 천이 검출 장치의 천이 감지 시작을 알리는 제어신호 및 상기 출력신호를 입력받아 부정논리곱하기 위한 부정논리곱 수단; 및 전원전압단 및 상기 부정논리곱 수단의 출력단 사이에 연결되며, 상기 부정논리곱 수단의 출력신호가 비반전 버퍼링되어 게이트로 인가되는 PMOS 트랜지스터를 포함하여 이루어지되, 상기 부정논리곱 수단을 구성하는 NMOS 트랜지스터는 상기 PMOS 트랜지스터의 크기보다 상대적으로 크게 구성되어진다.

Description

반도체 메모리 소자의 출력전압 천이 검출 장치{OUTPUT VOLTAGE TRANSITION DETECTER IN SEMICONDUCTOR MEMORY DEVICE}
본 발명은 저전압에서도 출력전압의 천이를 효과적으로 검출할 수 있는 반도체 메모리 소자의 출력전압 천이 검출 장치에 관한 것이다.
일반적으로, 반도체 메모리 소자의 출력은 큰 부하를 구동하므로, 그 출력전압이 변화하는데 오랜 시간이 걸리는 데, 이러한 경우 속도 개선이나 큰 전류에 의한 출력잡음의 개선을 위하여, 출력전압 변화의 감지 및 이의 궤환에 의한 출력구동기의 제어가 필요하다.
종래에는, 출력전압의 변화를 감지하기 위하여 일반적인 논리게이트로 구성된 반도체 메모리 소자의 출력전압 천이 검출 장치를 이용하였다.
도 1은 일반적인 논리게이트를 이용하여 반도체 메모리 소자의 출력전압의 천이를 검출하는 출력전압 천이 검출 장치에 대한 특성도이다.
도 1에 도시된 바와 같이, 상기와 같은 종래의 반도체 메모리 소자의 출력전압 천이 검출 장치는, 전원전압이 절반값까지의 변화를 감지할 수 있는 전원전압의 저전압 한계가 "NMOS 트랜지스터의 문턱전압 + PMOS 트랜지스터의 문턱전압" 인 일반적인 논리게이트들로 구성되므로써, 일정수준 이하의 저전압에서는 변화량이 트랜지스터의 문턱전압 이하인 출력전압의 천이를 검출하지 못하는 문제점이 존재하였다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 최소의 MOS 트랜지스터를 이용하므로써, 종래에는 감지할 수 없었던 일정수준 이하의 저전압에서도 출력전압의 천이를 검출할 수 있는 반도체 메모리 소자의 출력 전압 검출 장치를 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 메모리 소자의 출력전압 천이 검출 장치의 특성도.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자의 출력전압 천이 검출 장치의 회로도.
도 3은 본 발명의 실시예에 따른 반도체 메모리 소자의 출력전압 천이 검출 장치의 특성도.
도 4는 본 발명의 반도체 메모리 소자의 출력전압 천이 검출 장치를 이용하여 출력전압의 천이를 감지한 특성도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 낸드게이트 11, 12, 21, 22: 제 1내지 제 4 인버터
13: PMOS 트랜지스터 20: 노아게이트
23: NMOS 트랜지스터
이와 같은 목적을 달성하기 위한 본 발명은, 출력하고자 하는 출력신호의 로우상태로의 천이를 감지하기 위한 반도체 메모리 소자의 출력전압 천이 검출 장치에 있어서, 상기 출력전압 천이 검출 장치의 천이 감지 시작을 알리는 제어신호 및 상기 출력신호를 입력받아 부정논리곱하기 위한 부정논리곱 수단; 및 전원전압단 및 상기 부정논리곱 수단의 출력단 사이에 연결되며, 상기 부정논리곱 수단의 출력신호가 비반전 버퍼링되어 게이트로 인가되는 PMOS 트랜지스터를 포함하여 이루어지되, 상기 부정논리곱 수단을 구성하는 NMOS 트랜지스터는 상기 PMOS 트랜지스터의 크기보다 상대적으로 크게 구성되어짐을 특징으로 한다.
또한, 본 발명은 출력하고자 하는 출력신호의 하이상태로의 천이를 감지하기 위한 반도체 메모리 소자의 출력전압 천이 검출 장치에 있어서, 상기 출력전압 천이 검출 장치의 천이 감지 시작을 알리는 제어신호 및 상기 출력신호를 입력받아 부정논리합하기 위한 부정논리합 수단; 및 상기 부정논리합 수단의 출력단 및 접지전원단 사이에 연결되며, 상기 부정논리합 수단의 출력신호가 비반전 버퍼링되어 게이트로 인가되는 NMOS 트랜지스터를 포함하여 이루어지되, 상기 부정논리합 수단을 구성하는 PMOS 트랜지스터는 상기 NMOS 트랜지스터의 크기보다 상대적으로 크게 구성되어짐을 특징으로 한다.
이하, 도 2내지 도 4를 참조하여 본 발명의 바람직한 일실시예를 설명한다.
도 2를 참조하면, 본 발명의 반도체 메모리 소자의 출력전압 천이 검출 장치는, 일입력단으로 외부로부터 제어신호(CS)가 인가되고, 타입력단으로 소자(도면에 도시되지 않았음)의 출력전압이 인가되는 낸드게이트(10)와, 낸드게이트(10)의 출력신호가 직렬 연결된 제 1 및 제 2 인버터(11, 12)를 통해 게이트에 인가되며, 전원전압단과 낸드게이트(10)의 출력단 사이에 연결된 PMOS 트랜지스터(13)를 구비한다.
한편, 낸드게이트(10)를 구성하고 있는 NMOS 트랜지스터(도시되지 않았음)에 흐르는 전류는 PMOS 트랜지스터(13)에 흐르는 전류보다 크다.
상기와 같은 구조를 갖는 본 발명의 일실시예에 따른 반도체 메모리 소자의 출력전압 천이 검출 장치는 소자의 출력전압이 로우상태로 천이할 경우에, 이를 검출하기 위한 것으로서, 이에 대한 동작을 설명하면 다음과 같다.
다음의 동작 설명에서는, 1.4V의 전원전압과 0.7V의 NMOS 트랜지스터의 문턱전압 및 0.8V의 PMOS 트랜지스터의 문턱전압을 가정한다.
로우상태의 제어신호(CS)가 인가되면, 낸드게이트(10)는 제 1 노드(N11)로 하이신호를 출력하고, 제 1 노드(N11)의 하이신호는 제 1 및 제 2 인버터(12, 13)를 순차적으로 거쳐 제 2 노드(N12)로 전달된다.
이어서, 하이상태의 제어신호(CS)가 인가되고, 소자의 출력전압이 하이에서 로우로 천이하기 시작하면, 낸드게이트(10)는 로우신호를 출력하여 제 1 및 제 2 노드(N11, N12)의 전위는 로우상태가 된다.
이때, PMOS 트랜지스터(13)가 턴온되어 제 1 노드(N11)는 전원전압과 접지전압의 중간값을 갖지만, 낸드게이트(10)를 구성하고 있는 NMOS 트랜지스터(도시되지 않았음)가 PMOS 트랜지스터(13)보다 크게 구성되어 있으므로, 다시 제 1 노드(N11)는 로우상태로 유지된다.
그리고, 입력전압이 1.4V에서 0.7V로 감소하는 순간 낸드게이트(10)의 NMOS 트랜지스터(도시되지 않았음)는 턴오프되며, 이때 저전압이므로 낸드게이트(10)의 PMOS 트랜지스터(도시되지 않았음)는 오프상태를 유지한다. (VGSN= 0.7V = VTN,｜VGSP｜ = 0.7V 〈 ｜VTP｜)
이렇게, 낸드게이트(10)의 NMOS 트랜지스터 및 PMOS 트랜지스터는 모두 오프상태이지만, PMOS 트랜지스터(13)가 턴온상태이므로, 제 1 노드(N11)는 PMOS 트랜지스터(13)에 의해 천천히 하이로 천이된다. 이 경우의 입력은 칩의 출력노드이므로 아주 천천히 변화한다.
따라서, 제 1 노드(N11)를 하이로 구동하는 것이 상대적으로 크기가 작은 PMOS 트랜지스터(13)이지만 기존의 낸드게이트만을 사용하는 경우에 비해서는 출력노드의 전압이 로우상태로 천이할 때 큰 전압값에서 동작할 수 있다.
도 3을 참조하면, 본 발명의 반도체 메모리 소자의 출력전압 천이 검출 장치는, 일입력단으로 외부로부터 반전제어신호(/CS)가 인가되고, 타입력단으로 소자(도면에 도시되지 않았음)의 출력전압이 인가되는 노아게이트(20)와, 노아게이트(20)의 출력신호가 직렬 연결된 제 3 및 제 4 인버터(21, 22)를 통해 게이트에 인가되며, 접지전원단과 노아게이트(20)의 출력단 사이에 연결된 NMOS 트랜지스터(23)를 구비한다. 이때, 노아게이트(20)를 구성하고 있는 PMOS 트랜지스터(도시되지 않았음)는 NMOS 트랜지스터(23)보다 크다.
상기와 같은 구조를 갖는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 출력전압 천이 검출 장치는 소자의 출력전압이 하이상태로 천이할 경우에, 이를 검출하기 위한 것으로서, 이에 대한 동작을 설명하면 다음과 같다.
하이상태의 반전제어신호(/CS)가 인가되면, 노아게이트(20)는 제 3 노드(N21)로 로우신호를 출력하고, 제 3 노드(N21)의 로우신호는 제 3 및 제 4 인버터(21, 22)를 순차적으로 거쳐 제 4 노드(N22)로 전달된다.
이어서, 로우상태의 반전제어신호(/CS)가 인가되고, 소자의 출력전압이 로우에서 하이로 천이하기 시작하면, 노아게이트(20)는 하이신호를 출력하여 제 3 및 제 4 노드(N21, N22)의 전위는 하이상태가 된다.
이때, NMOS 트랜지스터(23)가 턴온되어 제 3 노드(N21)는 전원전압과 접지전압의 중간값을 갖지만, 노아게이트(20)를 구성하고 있는 PMOS 트랜지스터(도시되지 않았음)가 NMOS 트랜지스터(23)보다 크게 구성되어 있으므로, 다시 제 3 노드(N21)는 하이상태로 유지된다.
그리고, 입력전압이 0V에서 0.6V로 증가하는 순간 노아게이트(20)의 PMOS 트랜지스터(도시되지 않았음)는 턴오프되며, 이때 저전압 조건 때문에, 노아게이트(20)의 NMOS 트랜지스터(도시되지 않았음)는 오프상태를 유지한다. 이렇게 노아게이트(20)의 NMOS 트랜지스터 및 PMOS 트랜지스터는 모두 오프상태이지만, NMOS 트랜지스터(23)가 턴온상태이므로, 제 3 노드(N21)는 NMOS 트랜지스터(23)에 의해 천천히 로우로 천이된다. 이경우의 입력은 칩의 출력노드이므로 아주 천천히 변화한다.
따라서, 제 3 노드(N21)를 로우로 구동하는 것이 작게 구성되어 있는 NMOS 트랜지스터(23)이지만 기존의 노아게이트만을 사용하는 경우에 비해서는 출력노드의 전압이 하이상태로 천이시 큰 전압값에서 동작할 수 있다.
도 4는 본 발명의 반도체 메모리 소자의 출력전압 천이 검출 장치를 이용하여 출력전압의 천이를 감지한 특성도이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명의 반도체 메모리 소자의 출력전압 감지 장치는, 최소의 논리게이트와 MOS 트랜지스터를 이용하여, 저전압에서도 효과적으로 출력전압의 천이를 검출할 수 있는 효과를 제공한다.

Claims (2)

  1. 출력하고자 하는 출력신호의 로우상태로의 천이를 감지하기 위한 반도체 메모리 소자의 출력전압 천이 검출 장치에 있어서,
    상기 출력전압 천이 검출 장치의 천이 감지 시작을 알리는 제어신호 및 상기 출력신호를 입력받아 부정논리곱하기 위한 부정논리곱 수단; 및
    전원전압단 및 상기 부정논리곱 수단의 출력단 사이에 연결되며, 상기 부정논리곱 수단의 출력신호가 비반전 버퍼링되어 게이트로 인가되는 PMOS 트랜지스터를 포함하여 이루어지되,
    상기 부정논리곱 수단을 구성하는 NMOS 트랜지스터는 상기 PMOS 트랜지스터의 크기보다 상대적으로 크게 구성되어짐을 특징으로 하는 반도체 메모리 소자의 출력전압 천이 검출 장치.
  2. 출력하고자 하는 출력신호의 하이상태로의 천이를 감지하기 위한 반도체 메모리 소자의 출력전압 천이 검출 장치에 있어서,
    상기 출력전압 천이 검출 장치의 천이 감지 시작을 알리는 제어신호 및 상기 출력신호를 입력받아 부정논리합하기 위한 부정논리합 수단; 및
    상기 부정논리합 수단의 출력단 및 접지전원단 사이에 연결되며, 상기 부정논리합 수단의 출력신호가 비반전 버퍼링되어 게이트로 인가되는 NMOS 트랜지스터를 포함하여 이루어지되,
    상기 부정논리합 수단을 구성하는 PMOS 트랜지스터는 상기 NMOS 트랜지스터의 크기보다 상대적으로 크게 구성되어짐을 특징으로 하는 반도체 메모리 소자의 출력전압 천이 검출 장치.
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* Cited by examiner, † Cited by third party
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JPS62252592A (ja) * 1986-04-25 1987-11-04 Mitsubishi Electric Corp 半導体記憶装置

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JPS62252592A (ja) * 1986-04-25 1987-11-04 Mitsubishi Electric Corp 半導体記憶装置

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