JPH098644A - 論理＆レベル変換回路及び半導体装置 - Google Patents
論理＆レベル変換回路及び半導体装置Info
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- JPH098644A JPH098644A JP7153190A JP15319095A JPH098644A JP H098644 A JPH098644 A JP H098644A JP 7153190 A JP7153190 A JP 7153190A JP 15319095 A JP15319095 A JP 15319095A JP H098644 A JPH098644 A JP H098644A
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- Logic Circuits (AREA)
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Abstract
(57)【要約】
【目的】構成を簡単にしゲートの段数を少なくする。
【構成】 低電源電圧の下で動作する、リセット信号Ｖ
rが供給されるインバータ２３及び入力信号Ｖaが供給さ
れるインバータ２４の出力端がそれぞれ、高電源電圧の
下で動作するｐＭＯＳトランジスタ３及びｎＭＯＳトラ
ンジスタ５４のゲートに接続されている。ｐＭＯＳトラ
ンジスタ３は、ｎＭＯＳトランジスタ５４と直列に接続
されている。ｐＭＯＳトランジスタ３がオン、ｎＭＯＳ
トランジスタ５４がオフにされて出力信号線２５がプリ
チャージされた後、ｐＭＯＳトランジスタ３が略オフに
された状態で、出力信号線２５上の電荷リークに対する
電荷補充が必要充分に行われるように、かつ、次にｎＭ
ＯＳトランジスタ５４がオンにされたときの貫通電流が
できるだけ少なくなるように、ｐＭＯＳトランジスタ３
の特性が定められる。
rが供給されるインバータ２３及び入力信号Ｖaが供給さ
れるインバータ２４の出力端がそれぞれ、高電源電圧の
下で動作するｐＭＯＳトランジスタ３及びｎＭＯＳトラ
ンジスタ５４のゲートに接続されている。ｐＭＯＳトラ
ンジスタ３は、ｎＭＯＳトランジスタ５４と直列に接続
されている。ｐＭＯＳトランジスタ３がオン、ｎＭＯＳ
トランジスタ５４がオフにされて出力信号線２５がプリ
チャージされた後、ｐＭＯＳトランジスタ３が略オフに
された状態で、出力信号線２５上の電荷リークに対する
電荷補充が必要充分に行われるように、かつ、次にｎＭ
ＯＳトランジスタ５４がオンにされたときの貫通電流が
できるだけ少なくなるように、ｐＭＯＳトランジスタ３
の特性が定められる。
Description
【０００１】
【産業上の利用分野】本発明は、論理回路と、低電源電
圧の論理レベルを高電源電圧の論理レベルに変換するレ
ベル変換回路とが組み合わされた論理＆レベル変換回路
及びこれを含む半導体装置に関する。
圧の論理レベルを高電源電圧の論理レベルに変換するレ
ベル変換回路とが組み合わされた論理＆レベル変換回路
及びこれを含む半導体装置に関する。
【０００２】
【従来の技術】半導体集積回路の高集積化により回路素
子が微細化されており、微細化された回路素子の信頼性
を確保するため及び低消費電力化のために、電源電圧が
低くなってきている。しかし、低電圧化は動作の高速化
にとって不利である。また、例えば半導体記憶装置で
は、ビット線とメモリセルとの間の転送ゲートを電荷が
通ることにより電圧が低下するので、低電圧化によりメ
モリセルに充分な電荷を書き込むことができなくなる。
このため、半導体集積回路内に昇圧回路を備え、必要な
部分のみに高電圧を用いることにより、高電圧の利点で
ある動作の高速化と、低電圧の利点である回路素子の信
頼性確保及び低消費電力化との両方を達成している。
子が微細化されており、微細化された回路素子の信頼性
を確保するため及び低消費電力化のために、電源電圧が
低くなってきている。しかし、低電圧化は動作の高速化
にとって不利である。また、例えば半導体記憶装置で
は、ビット線とメモリセルとの間の転送ゲートを電荷が
通ることにより電圧が低下するので、低電圧化によりメ
モリセルに充分な電荷を書き込むことができなくなる。
このため、半導体集積回路内に昇圧回路を備え、必要な
部分のみに高電圧を用いることにより、高電圧の利点で
ある動作の高速化と、低電圧の利点である回路素子の信
頼性確保及び低消費電力化との両方を達成している。
【０００３】このような半導体集積回路では、図５
（Ａ）、（Ｂ）及び図６（Ａ）、（Ｂ）に示すような回
路が用いられている。図５（Ａ）に示すレベル変換回路
１０は、第１電源供給線Ｖddとグランド線との間の電
圧、例えば３．３Ｖの下で動作する第１論理回路１１
と、第１電源供給線Ｖddより電位が高い第２電源供給線
Ｖppとグランド線との間の電圧、例えば５．０Ｖの下で
動作する第２論理回路１２とからなる。第２論理回路１
２のｎＭＯＳトランジスタ１３及び１４は、第１論理回
路１１の出力でオン／オフできるが、第２論理回路１２
のｐＭＯＳトランジスタ１７及び１８は第１論理回路１
１の高レベル出力で完全にオフにできないため、貫通電
流が流れる。
（Ａ）、（Ｂ）及び図６（Ａ）、（Ｂ）に示すような回
路が用いられている。図５（Ａ）に示すレベル変換回路
１０は、第１電源供給線Ｖddとグランド線との間の電
圧、例えば３．３Ｖの下で動作する第１論理回路１１
と、第１電源供給線Ｖddより電位が高い第２電源供給線
Ｖppとグランド線との間の電圧、例えば５．０Ｖの下で
動作する第２論理回路１２とからなる。第２論理回路１
２のｎＭＯＳトランジスタ１３及び１４は、第１論理回
路１１の出力でオン／オフできるが、第２論理回路１２
のｐＭＯＳトランジスタ１７及び１８は第１論理回路１
１の高レベル出力で完全にオフにできないため、貫通電
流が流れる。
【０００４】そこで、電位Ｖiが低レベルで、ｎＭＯＳ
トランジスタ１３がオン、ｎＭＯＳトランジスタ１４が
オフのときには、ｎＭＯＳトランジスタ１３のドレイン
の低レベルをｐＭＯＳトランジスタ１８のゲートに供給
してｐＭＯＳトランジスタ１８をオンにし、ｐＭＯＳト
ランジスタ１８のドレインの高レベルをｐＭＯＳトラン
ジスタ１７のゲートに供給してｐＭＯＳトランジスタ１
７をオフにし、電位Ｖoを低レベルにしている。電位Ｖi
が高レベルのときには、ｎＭＯＳトランジスタ１３、１
４、ｐＭＯＳトランジスタ１７及び１８のオン／オフが
前記と逆になり、電位Ｖoが高レベルになる。
トランジスタ１３がオン、ｎＭＯＳトランジスタ１４が
オフのときには、ｎＭＯＳトランジスタ１３のドレイン
の低レベルをｐＭＯＳトランジスタ１８のゲートに供給
してｐＭＯＳトランジスタ１８をオンにし、ｐＭＯＳト
ランジスタ１８のドレインの高レベルをｐＭＯＳトラン
ジスタ１７のゲートに供給してｐＭＯＳトランジスタ１
７をオフにし、電位Ｖoを低レベルにしている。電位Ｖi
が高レベルのときには、ｎＭＯＳトランジスタ１３、１
４、ｐＭＯＳトランジスタ１７及び１８のオン／オフが
前記と逆になり、電位Ｖoが高レベルになる。
【０００５】図５（Ｂ）に示すレベル変換回路は、レベ
ル変換回路１０の前段に、ダイナッミク動作型バッファ
回路２０を接続したものである。ｐＭＯＳトランジスタ
２１及びｎＭＯＳトランジスタ２２のゲートにはそれぞ
れ、リセット信号Ｖrをインバータ２３で反転した信号
及び入力信号Ｖaをインバータ２４で反転した信号が供
給される。
ル変換回路１０の前段に、ダイナッミク動作型バッファ
回路２０を接続したものである。ｐＭＯＳトランジスタ
２１及びｎＭＯＳトランジスタ２２のゲートにはそれぞ
れ、リセット信号Ｖrをインバータ２３で反転した信号
及び入力信号Ｖaをインバータ２４で反転した信号が供
給される。
【０００６】スタンバイ状態では、リセット信号Ｖr及
び入力信号Ｖaが高レベルとなっており、ｐＭＯＳトラ
ンジスタ２１がオン、ｎＭＯＳトランジスタ２２がオフ
となって、信号線２５がプリチャージされ、その電位Ｖ
iが高レベルになっている。アクティブ状態に移ると、
リセット信号Ｖrが低レベルに遷移してｐＭＯＳトラン
ジスタ２１がオフとなる。この状態で信号線２５上の電
荷がリークして電位Ｖiが低下するのを防止するため
に、第１電源供給線Ｖddと信号線２５との間にｐＭＯＳ
トランジスタ２６を接続し、電位Ｖiをインバータ２７
で反転した信号をｐＭＯＳトランジスタ２６のゲートに
供給している。
び入力信号Ｖaが高レベルとなっており、ｐＭＯＳトラ
ンジスタ２１がオン、ｎＭＯＳトランジスタ２２がオフ
となって、信号線２５がプリチャージされ、その電位Ｖ
iが高レベルになっている。アクティブ状態に移ると、
リセット信号Ｖrが低レベルに遷移してｐＭＯＳトラン
ジスタ２１がオフとなる。この状態で信号線２５上の電
荷がリークして電位Ｖiが低下するのを防止するため
に、第１電源供給線Ｖddと信号線２５との間にｐＭＯＳ
トランジスタ２６を接続し、電位Ｖiをインバータ２７
で反転した信号をｐＭＯＳトランジスタ２６のゲートに
供給している。
【０００７】入力信号Ｖaが低レベルになると、ｎＭＯ
Ｓトランジスタ２２がオンになり信号線２５上の電荷が
グランド線側に放電されて、電位Ｖiが低レベルにな
る。このとき、ｐＭＯＳトランジスタ２６からｎＭＯＳ
トランジスタ２２へ貫通電流が流れるが、この貫通電流
を小さくするために、ｐＭＯＳトランジスタ２６のオン
抵抗を高くしている。
Ｓトランジスタ２２がオンになり信号線２５上の電荷が
グランド線側に放電されて、電位Ｖiが低レベルにな
る。このとき、ｐＭＯＳトランジスタ２６からｎＭＯＳ
トランジスタ２２へ貫通電流が流れるが、この貫通電流
を小さくするために、ｐＭＯＳトランジスタ２６のオン
抵抗を高くしている。
【０００８】図６（Ａ）に示す負論理のアンド＆レベル
変換回路は、レベル変換回路１０の前段に、ダイナミッ
ク動作型アンド回路３０を接続したものである。アンド
回路３０は、図５（Ｂ）のバッファ回路２０に、ｎＭＯ
Ｓトランジスタ２８及びインバータ２９を追加した構成
となっている。信号線２５上にプリチャージされた電荷
は、入力信号Ｖa及びＶbが共に低レベルとなったときの
み、ｎＭＯＳトランジスタ２２及び２８を介してグラン
ド線側へ放電される。
変換回路は、レベル変換回路１０の前段に、ダイナミッ
ク動作型アンド回路３０を接続したものである。アンド
回路３０は、図５（Ｂ）のバッファ回路２０に、ｎＭＯ
Ｓトランジスタ２８及びインバータ２９を追加した構成
となっている。信号線２５上にプリチャージされた電荷
は、入力信号Ｖa及びＶbが共に低レベルとなったときの
み、ｎＭＯＳトランジスタ２２及び２８を介してグラン
ド線側へ放電される。
【０００９】図６（Ｂ）に示す負論理のアンド＆レベル
変換回路は、レベル変換回路１０の前段に、スタテック
動作型アンド回路４０を接続したものである。アンド回
路４０は、入力信号Ｖa及びＶbが共に低レベルのとき、
ｎＭＯＳトランジスタ２２及び２８がオンになり、か
つ、ｐＭＯＳトランジスタ２１Ａ及び２１Ｂがオフにな
って、信号線２５の電位Ｖiが低レベルとなり、その他
の場合にはｐＭＯＳトランジスタ２１Ａ又は２１Ｂがオ
ンになって電位Ｖiが高レベルとなる。
変換回路は、レベル変換回路１０の前段に、スタテック
動作型アンド回路４０を接続したものである。アンド回
路４０は、入力信号Ｖa及びＶbが共に低レベルのとき、
ｎＭＯＳトランジスタ２２及び２８がオンになり、か
つ、ｐＭＯＳトランジスタ２１Ａ及び２１Ｂがオフにな
って、信号線２５の電位Ｖiが低レベルとなり、その他
の場合にはｐＭＯＳトランジスタ２１Ａ又は２１Ｂがオ
ンになって電位Ｖiが高レベルとなる。
【００１０】
【発明が解決しようとする課題】図５（Ｂ）、図６
（Ａ）及び（Ｂ）に示す回路はいずれも、回路素子数が
多くて高集積化の要請に反する。また、入力から出力ま
でのゲートの段数が多いので、信号伝播遅延時間が長く
なる。本発明の目的は、このような問題点に鑑み、構成
が簡単でゲートの段数が少ない論理＆レベル変換回路及
び半導体装置を提供することにある。
（Ａ）及び（Ｂ）に示す回路はいずれも、回路素子数が
多くて高集積化の要請に反する。また、入力から出力ま
でのゲートの段数が多いので、信号伝播遅延時間が長く
なる。本発明の目的は、このような問題点に鑑み、構成
が簡単でゲートの段数が少ない論理＆レベル変換回路及
び半導体装置を提供することにある。
【００１１】
【課題を解決するための手段及びその作用効果】図１
は、本発明の原理構成を示す。第１発明の論理＆レベル
変換回路では、第１高電位側電源供給線Ｖddと低電位側
電源供給線、例えばグランド線との間の電圧の下で動作
する第１論理回路１と、信号入力端に該第１論理回路１
の出力信号が供給され、該第１高電位側電源供給線Ｖdd
の電位よりも高い電位が供給される第２高電位側電源供
給線Ｖppと該低電位側電源供給線との間の電圧の下で動
作する第２論理回路２とを有する論理＆レベル変換回路
において、該第２論理回路２は、ソースが該第２高電位
側電源供給線Ｖppに接続され、ゲートに該第１論理回路
１の出力信号が供給され、ドレインに出力信号線が接続
されたｐＭＩＳトランジスタ３と、該出力信号線と該低
電位側電源供給線との間に接続され、入力端に該第１論
理回路１の出力が供給されるｎＭＩＳ（n-channel Meta
l-Insulator-Semiconductor）回路４とを有する。
は、本発明の原理構成を示す。第１発明の論理＆レベル
変換回路では、第１高電位側電源供給線Ｖddと低電位側
電源供給線、例えばグランド線との間の電圧の下で動作
する第１論理回路１と、信号入力端に該第１論理回路１
の出力信号が供給され、該第１高電位側電源供給線Ｖdd
の電位よりも高い電位が供給される第２高電位側電源供
給線Ｖppと該低電位側電源供給線との間の電圧の下で動
作する第２論理回路２とを有する論理＆レベル変換回路
において、該第２論理回路２は、ソースが該第２高電位
側電源供給線Ｖppに接続され、ゲートに該第１論理回路
１の出力信号が供給され、ドレインに出力信号線が接続
されたｐＭＩＳトランジスタ３と、該出力信号線と該低
電位側電源供給線との間に接続され、入力端に該第１論
理回路１の出力が供給されるｎＭＩＳ（n-channel Meta
l-Insulator-Semiconductor）回路４とを有する。
【００１２】図１中、５は昇圧回路であり、第１高電位
側電源供給線Ｖddの電位を昇圧して第２高電位側電源供
給線Ｖppの電位を生成し、外部回路であってもよい。上
記構成において、第１論理回路１によりｐＭＩＳトラン
ジスタ３がオン、ｎＭＩＳ回路４がオフにされれば出力
信号線の電位Ｖoが高レベルになり、第１論理回路１に
よりｐＭＩＳトランジスタ３が略オフ、ｎＭＩＳ回路４
がオンにされれば出力信号線の電位Ｖoが低レベルにな
る。
側電源供給線Ｖddの電位を昇圧して第２高電位側電源供
給線Ｖppの電位を生成し、外部回路であってもよい。上
記構成において、第１論理回路１によりｐＭＩＳトラン
ジスタ３がオン、ｎＭＩＳ回路４がオフにされれば出力
信号線の電位Ｖoが高レベルになり、第１論理回路１に
よりｐＭＩＳトランジスタ３が略オフ、ｎＭＩＳ回路４
がオンにされれば出力信号線の電位Ｖoが低レベルにな
る。
【００１３】この第１発明によれば、電源電圧が第２論
理回路２より低い第１論理回路１の出力でｐＭＩＳトラ
ンジスタ３のゲートを駆動するので、図５（Ａ）に示す
ようなレベル変換回路が不要となり、構成が簡単でゲー
トの段数が少なくなるという効果を奏する。第１発明の
第１態様では、上記ｐＭＩＳトランジスタ３は、しきい
電位が上記第１高電位側電源供給線Ｖddに供給される電
位に略等しい。
理回路２より低い第１論理回路１の出力でｐＭＩＳトラ
ンジスタ３のゲートを駆動するので、図５（Ａ）に示す
ようなレベル変換回路が不要となり、構成が簡単でゲー
トの段数が少なくなるという効果を奏する。第１発明の
第１態様では、上記ｐＭＩＳトランジスタ３は、しきい
電位が上記第１高電位側電源供給線Ｖddに供給される電
位に略等しい。
【００１４】この第１態様によれば、ｐＭＩＳトランジ
スタ３がオン、ｎＭＩＳ回路４がオフにされて出力信号
線がプリチャージされた後、ｐＭＩＳトランジスタ３が
略オフにされた状態で、出力信号線上の電荷リークに対
する電荷補充が必要充分に行われ、かつ、次にｎＭＩＳ
回路４がオンにされたときの貫通電流ができるだけ少な
くなるという条件を満たすようにすることが可能とな
る。
スタ３がオン、ｎＭＩＳ回路４がオフにされて出力信号
線がプリチャージされた後、ｐＭＩＳトランジスタ３が
略オフにされた状態で、出力信号線上の電荷リークに対
する電荷補充が必要充分に行われ、かつ、次にｎＭＩＳ
回路４がオンにされたときの貫通電流ができるだけ少な
くなるという条件を満たすようにすることが可能とな
る。
【００１５】第１発明の第２態様では、例えば図１に示
す如く、上記ｎＭＩＳ回路はｎＭＩＳトランジスタ５４
であり、上記第１論理回路は、出力端が上記ｐＭＩＳト
ランジスタ３のゲートに接続された第１インバータ２３
と、出力端が該ｎＭＩＳトランジスタ５４のゲートに接
続された第２インバータ２４とを有する。
す如く、上記ｎＭＩＳ回路はｎＭＩＳトランジスタ５４
であり、上記第１論理回路は、出力端が上記ｐＭＩＳト
ランジスタ３のゲートに接続された第１インバータ２３
と、出力端が該ｎＭＩＳトランジスタ５４のゲートに接
続された第２インバータ２４とを有する。
【００１６】この第２態様によれば、回路素子数の少な
い簡単な構成で、図５（Ｂ）に示す従来のレベル変換回
路と同じ機能を果たす。また、入力から出力までのゲー
ト段数が２と少ないので信号伝播遅延時間が短くなる。
さらに、図５（Ｂ）のレベル変換回路１０のようなクロ
ス接続によるフィードバック動作がないので、動作が高
速である。
い簡単な構成で、図５（Ｂ）に示す従来のレベル変換回
路と同じ機能を果たす。また、入力から出力までのゲー
ト段数が２と少ないので信号伝播遅延時間が短くなる。
さらに、図５（Ｂ）のレベル変換回路１０のようなクロ
ス接続によるフィードバック動作がないので、動作が高
速である。
【００１７】第１発明の第３態様では、例えば図３に示
す如く、上記ｎＭＩＳ回路は、第１ｎＭＩＳトランジス
タ６４１と第２ｎＭＩＳトランジスタ６４２とが直列接
続された回路であり、上記第１論理回路１は、出力端が
上記ｐＭＩＳトランジスタ３のゲートに接続された第１
インバータ２３と、出力端が該第１ｎＭＩＳトランジス
タ６４１のゲートに接続された第２インバータ２４と、
出力端が該第２ｎＭＩＳトランジスタ６４２のゲートに
接続された第３インバータ２９とを有する。
す如く、上記ｎＭＩＳ回路は、第１ｎＭＩＳトランジス
タ６４１と第２ｎＭＩＳトランジスタ６４２とが直列接
続された回路であり、上記第１論理回路１は、出力端が
上記ｐＭＩＳトランジスタ３のゲートに接続された第１
インバータ２３と、出力端が該第１ｎＭＩＳトランジス
タ６４１のゲートに接続された第２インバータ２４と、
出力端が該第２ｎＭＩＳトランジスタ６４２のゲートに
接続された第３インバータ２９とを有する。
【００１８】この第３態様では、出力信号線２５がプリ
チャージされ、ｐＭＩＳトランジスタ３が略オフの状態
で、第２インバータ２４の入力信号Ｖa及び第３インバ
ータ２９の入力信号Ｖbが共に低レベルになると、ｎＭ
ＩＳトランジスタ６４１及び６４２がオンになり、出力
信号線２５上の電荷がグランド線側に放電されて、電位
Ｖoが低レベルになる。
チャージされ、ｐＭＩＳトランジスタ３が略オフの状態
で、第２インバータ２４の入力信号Ｖa及び第３インバ
ータ２９の入力信号Ｖbが共に低レベルになると、ｎＭ
ＩＳトランジスタ６４１及び６４２がオンになり、出力
信号線２５上の電荷がグランド線側に放電されて、電位
Ｖoが低レベルになる。
【００１９】第３インバータ２９の入力信号Ｖbが低レ
ベルに遷移する前に第２インバータ２４の入力信号Ｖa
を低レベルにすると、第１ｎＭＩＳトランジスタ６４１
の容量成分により出力信号線２５上のプリチャージ電荷
がｎＭＩＳトランジスタ６４１側へ流れ、その一部がリ
ークするので、ｐＭＩＳトランジスタ３が完全にオフで
あれば図３（Ｂ）中に一点鎖線で示すように出力信号線
２５の電位Ｖoが低下する。しかし、ｐＭＩＳトランジ
スタ３が略オフであるので、出力信号線２５上に電荷が
補充され、電位Ｖoが一定に保持される。この際、第２
ｎＭＩＳトランジスタ６４２はオフであるので、貫通電
流は無視できる。
ベルに遷移する前に第２インバータ２４の入力信号Ｖa
を低レベルにすると、第１ｎＭＩＳトランジスタ６４１
の容量成分により出力信号線２５上のプリチャージ電荷
がｎＭＩＳトランジスタ６４１側へ流れ、その一部がリ
ークするので、ｐＭＩＳトランジスタ３が完全にオフで
あれば図３（Ｂ）中に一点鎖線で示すように出力信号線
２５の電位Ｖoが低下する。しかし、ｐＭＩＳトランジ
スタ３が略オフであるので、出力信号線２５上に電荷が
補充され、電位Ｖoが一定に保持される。この際、第２
ｎＭＩＳトランジスタ６４２はオフであるので、貫通電
流は無視できる。
【００２０】したがって、第３態様は、回路素子数の少
ない簡単な構成で、図６（Ａ）に示す従来回路と同じ機
能を果たす。また、入力から出力までのゲート段数が２
と少ないので信号伝播遅延時間が短くなる。さらに、図
６（Ａ）のレベル変換回路１０のようなクロス接続によ
るフィードバック動作がないので、動作が高速である。
ない簡単な構成で、図６（Ａ）に示す従来回路と同じ機
能を果たす。また、入力から出力までのゲート段数が２
と少ないので信号伝播遅延時間が短くなる。さらに、図
６（Ａ）のレベル変換回路１０のようなクロス接続によ
るフィードバック動作がないので、動作が高速である。
【００２１】第１発明の第４態様では、例えば図４に示
す如く、上記ｎＭＩＳ回路は、第１ｎＭＩＳトランジス
タ６４１と第２ｎＭＩＳトランジスタ６４２とが直列接
続された回路であり、上記ｐＭＩＳトランジスタは、第
１ｐＭＩＳトランジスタ３Ａと第２ｐＭＩＳトランジス
タ３Ｂとが並列接続されており、上記第１論理回路は、
出力端が該第１ｐＭＩＳトランジスタ３Ａのゲート及び
該第１ｎＭＩＳトランジスタ６４１のゲートに接続され
た第１インバータ２４と、出力端が該第２ｐＭＩＳトラ
ンジスタ３Ｂのゲート及び該第２ｎＭＩＳトランジスタ
６４２のゲートに接続された第２インバータ２９とを有
する。
す如く、上記ｎＭＩＳ回路は、第１ｎＭＩＳトランジス
タ６４１と第２ｎＭＩＳトランジスタ６４２とが直列接
続された回路であり、上記ｐＭＩＳトランジスタは、第
１ｐＭＩＳトランジスタ３Ａと第２ｐＭＩＳトランジス
タ３Ｂとが並列接続されており、上記第１論理回路は、
出力端が該第１ｐＭＩＳトランジスタ３Ａのゲート及び
該第１ｎＭＩＳトランジスタ６４１のゲートに接続され
た第１インバータ２４と、出力端が該第２ｐＭＩＳトラ
ンジスタ３Ｂのゲート及び該第２ｎＭＩＳトランジスタ
６４２のゲートに接続された第２インバータ２９とを有
する。
【００２２】第２発明の半導体装置では、上記いずれか
の論理＆レベル変換回路を有する。第３発明の半導体記
憶装置では、上記第３又は第４態様の論理＆レベル変換
回路を備えたアドレスデコーダを有する。上記第３又は
第４態様の論理＆レベル変換回路は、構成が簡単である
という利点があるが、第１ｎＭＩＳトランジスタ６４１
及び第２ｎＭＩＳトランジスタ６４２がオンでｐＭＩＳ
トランジスタ３、又は、３Ａ及び３Ｂが略オフであると
いう条件のとき、わずかな貫通電流が流れるという欠点
を有する。しかし、この論理＆レベル変換回路をアドレ
スデコーダに用いた場合には、この条件が成立する割合
が非常に小さいので、全体として貫通電流は僅かであ
り、論理＆レベル変換回路の前記欠点は無視できる程度
になる。他方、構成が簡単であるという論理＆レベル変
換回路の利点は維持されるので、この構成のアドレスデ
コーダを有する半導体記憶装置は、実用性の点で優れて
いる。
の論理＆レベル変換回路を有する。第３発明の半導体記
憶装置では、上記第３又は第４態様の論理＆レベル変換
回路を備えたアドレスデコーダを有する。上記第３又は
第４態様の論理＆レベル変換回路は、構成が簡単である
という利点があるが、第１ｎＭＩＳトランジスタ６４１
及び第２ｎＭＩＳトランジスタ６４２がオンでｐＭＩＳ
トランジスタ３、又は、３Ａ及び３Ｂが略オフであると
いう条件のとき、わずかな貫通電流が流れるという欠点
を有する。しかし、この論理＆レベル変換回路をアドレ
スデコーダに用いた場合には、この条件が成立する割合
が非常に小さいので、全体として貫通電流は僅かであ
り、論理＆レベル変換回路の前記欠点は無視できる程度
になる。他方、構成が簡単であるという論理＆レベル変
換回路の利点は維持されるので、この構成のアドレスデ
コーダを有する半導体記憶装置は、実用性の点で優れて
いる。
【００２３】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。 ［第１実施例］図２は、本発明に係る論理＆レベル変換
回路の第１実施例のダイナミック動作型レベル変換回路
５０を示す。第１論理回路５１及びｎＭＯＳトランジス
タ５４はそれぞれ、図１の第１論理回路１及びｎＭＩＳ
回路４の構成例である。
する。 ［第１実施例］図２は、本発明に係る論理＆レベル変換
回路の第１実施例のダイナミック動作型レベル変換回路
５０を示す。第１論理回路５１及びｎＭＯＳトランジス
タ５４はそれぞれ、図１の第１論理回路１及びｎＭＩＳ
回路４の構成例である。
【００２４】第１論理回路５１は、第１電源供給線Ｖd
d、例えば３．３Ｖとグランド線との間の電源電圧の下
で動作する。第１論理回路５１は、インバータ２３とイ
ンバータ２４とからなり、インバータ２３及び２４の出
力端がそれぞれｐＭＯＳトランジスタ３及びｎＭＯＳト
ランジスタ５４のゲートに接続されている。インバータ
２３及び２４の入力端にはそれぞれ、リセット信号Ｖr
及び入力信号Ｖaが供給される。ｐＭＯＳトランジスタ
３は、そのソースが第２電源供給線Ｖppに接続され、ド
レインが信号線２５に接続されている。第２電源供給線
Ｖppは、第１電源供給線Ｖddより電位が高く、例えば
５．０Ｖである。ｎＭＯＳトランジスタ５４は、信号線
２５とグランド線との間に接続されている。
d、例えば３．３Ｖとグランド線との間の電源電圧の下
で動作する。第１論理回路５１は、インバータ２３とイ
ンバータ２４とからなり、インバータ２３及び２４の出
力端がそれぞれｐＭＯＳトランジスタ３及びｎＭＯＳト
ランジスタ５４のゲートに接続されている。インバータ
２３及び２４の入力端にはそれぞれ、リセット信号Ｖr
及び入力信号Ｖaが供給される。ｐＭＯＳトランジスタ
３は、そのソースが第２電源供給線Ｖppに接続され、ド
レインが信号線２５に接続されている。第２電源供給線
Ｖppは、第１電源供給線Ｖddより電位が高く、例えば
５．０Ｖである。ｎＭＯＳトランジスタ５４は、信号線
２５とグランド線との間に接続されている。
【００２５】図２（Ｂ）は、レベル変換回路５０の動作
を示すタイミングチャートである。スタンバイ状態で
は、リセット信号Ｖr及び入力信号Ｖaが高レベルとなっ
ており、ｐＭＯＳトランジスタ３がオン、ｎＭＯＳトラ
ンジスタ５４がオフとなって、信号線２５がプリチャー
ジされ、その電位Ｖoが高レベルになっている。アクテ
ィブ状態に移ると、リセット信号Ｖrが低レベルに遷移
してｐＭＯＳトランジスタ３が略オフになる。信号線２
５上の電荷がリークしても、第２電源供給線Ｖppからｐ
ＭＯＳトランジスタ３を通って信号線２５へ電荷が補充
されるので、電位Ｖoの低下が防止される。
を示すタイミングチャートである。スタンバイ状態で
は、リセット信号Ｖr及び入力信号Ｖaが高レベルとなっ
ており、ｐＭＯＳトランジスタ３がオン、ｎＭＯＳトラ
ンジスタ５４がオフとなって、信号線２５がプリチャー
ジされ、その電位Ｖoが高レベルになっている。アクテ
ィブ状態に移ると、リセット信号Ｖrが低レベルに遷移
してｐＭＯＳトランジスタ３が略オフになる。信号線２
５上の電荷がリークしても、第２電源供給線Ｖppからｐ
ＭＯＳトランジスタ３を通って信号線２５へ電荷が補充
されるので、電位Ｖoの低下が防止される。
【００２６】入力信号Ｖaが低レベルになると、ｎＭＯ
Ｓトランジスタ５４がオンになり信号線２５上の電荷が
グランド線側に放電されて、電位Ｖoが低レベルにな
る。ｐＭＯＳトランジスタ３が略オンであるので、ｐＭ
ＯＳトランジスタ２６からｎＭＯＳトランジスタ２２へ
僅かな貫通電流が流れる。ｐＭＯＳトランジスタ３は、
上記電荷補充が必要充分に行われ、かつ、上記貫通電流
ができるだけ少なくなるという条件を満たすように、特
性が定められる。この条件は、電位Ｖppと電位Ｖddの
差、信号線２５の配線容量及びリークの程度に依存する
が、通常は、ｐＭＯＳトランジスタ３のしきい電位が第
１電源供給線Ｖddに等しいか第１電源供給線Ｖddより僅
か低くなるように（ゲート幅）／（ゲート長）の設計パ
ラメータを定めることで、満たされる。
Ｓトランジスタ５４がオンになり信号線２５上の電荷が
グランド線側に放電されて、電位Ｖoが低レベルにな
る。ｐＭＯＳトランジスタ３が略オンであるので、ｐＭ
ＯＳトランジスタ２６からｎＭＯＳトランジスタ２２へ
僅かな貫通電流が流れる。ｐＭＯＳトランジスタ３は、
上記電荷補充が必要充分に行われ、かつ、上記貫通電流
ができるだけ少なくなるという条件を満たすように、特
性が定められる。この条件は、電位Ｖppと電位Ｖddの
差、信号線２５の配線容量及びリークの程度に依存する
が、通常は、ｐＭＯＳトランジスタ３のしきい電位が第
１電源供給線Ｖddに等しいか第１電源供給線Ｖddより僅
か低くなるように（ゲート幅）／（ゲート長）の設計パ
ラメータを定めることで、満たされる。
【００２７】このようにｐＭＯＳトランジスタ３の特性
を定めれば、レベル変換回路５０は、図５（Ｂ）に示す
従来回路と同じ機能を果たす。レベル変換回路５０は、
この従来回路よりも明らかに回路素子数が少なく構成が
簡単であり、かつ、入力から出力までのゲート段数が２
と少ないので信号伝播遅延時間が短くなる。また、図５
（Ｂ）のレベル変換回路１０では、クロス接続によるフ
ィードバックにより動作が遅くなるが、レベル変換回路
５０にはこのようなフィードバックがないので、動作が
高速である。
を定めれば、レベル変換回路５０は、図５（Ｂ）に示す
従来回路と同じ機能を果たす。レベル変換回路５０は、
この従来回路よりも明らかに回路素子数が少なく構成が
簡単であり、かつ、入力から出力までのゲート段数が２
と少ないので信号伝播遅延時間が短くなる。また、図５
（Ｂ）のレベル変換回路１０では、クロス接続によるフ
ィードバックにより動作が遅くなるが、レベル変換回路
５０にはこのようなフィードバックがないので、動作が
高速である。
【００２８】［第２実施例］図３は、本発明に係る論理
＆レベル変換回路の第２実施例の負論理のダイナミック
動作型アンド＆レベル変換回路６０を示す。第１論理回
路６１及びｎＭＯＳ回路６４はそれぞれ、図１の第１論
理回路１及びｎＭＯＳ回路４の構成例である。
＆レベル変換回路の第２実施例の負論理のダイナミック
動作型アンド＆レベル変換回路６０を示す。第１論理回
路６１及びｎＭＯＳ回路６４はそれぞれ、図１の第１論
理回路１及びｎＭＯＳ回路４の構成例である。
【００２９】ｎＭＯＳ回路６４は、信号線２５とグラン
ド線との間にｎＭＯＳトランジスタ６４１とｎＭＯＳト
ランジスタ６４２とが直列接続されている。ｎＭＯＳト
ランジスタ６４１及び６４２のゲートにはそれぞれ、第
１論理回路６１のインバータ２４及び２９の出力端が接
続されている。他の点は、図２（Ａ）のレベル変換回路
５０と同一構成である。
ド線との間にｎＭＯＳトランジスタ６４１とｎＭＯＳト
ランジスタ６４２とが直列接続されている。ｎＭＯＳト
ランジスタ６４１及び６４２のゲートにはそれぞれ、第
１論理回路６１のインバータ２４及び２９の出力端が接
続されている。他の点は、図２（Ａ）のレベル変換回路
５０と同一構成である。
【００３０】図３（Ｂ）は、アンド＆レベル変換回路６
０の動作を示すタイミングチャートである。信号線２５
がプリチャージされ、ｐＭＯＳトランジスタ３が略オフ
の状態で、入力信号Ｖa及びＶbが共に低レベルになる
と、ｎＭＯＳトランジスタ６４１及び６４２がオンにな
り、信号線２５上の電荷がグランド線側に放電されて、
電位Ｖoが低レベルになる。
０の動作を示すタイミングチャートである。信号線２５
がプリチャージされ、ｐＭＯＳトランジスタ３が略オフ
の状態で、入力信号Ｖa及びＶbが共に低レベルになる
と、ｎＭＯＳトランジスタ６４１及び６４２がオンにな
り、信号線２５上の電荷がグランド線側に放電されて、
電位Ｖoが低レベルになる。
【００３１】入力信号Ｖbがが低レベルに遷移する前に
入力信号Ｖaを低レベルにすると、ｎＭＯＳトランジス
タ６４１の容量成分により信号線２５上のプリチャージ
電荷がｎＭＯＳトランジスタ６４１側へ流れ、その一部
がリークするので、ｐＭＯＳトランジスタ３が完全にオ
フであれば図３（Ｂ）中に一点鎖線で示すように電位Ｖ
oが低下する。しかし、ｐＭＯＳトランジスタ３が略オ
フであるので、信号線２５上に電荷が補充され、電位Ｖ
oが一定に保持される。この際、ｎＭＯＳトランジスタ
６４２はオフであるので、貫通電流は無視できる。
入力信号Ｖaを低レベルにすると、ｎＭＯＳトランジス
タ６４１の容量成分により信号線２５上のプリチャージ
電荷がｎＭＯＳトランジスタ６４１側へ流れ、その一部
がリークするので、ｐＭＯＳトランジスタ３が完全にオ
フであれば図３（Ｂ）中に一点鎖線で示すように電位Ｖ
oが低下する。しかし、ｐＭＯＳトランジスタ３が略オ
フであるので、信号線２５上に電荷が補充され、電位Ｖ
oが一定に保持される。この際、ｎＭＯＳトランジスタ
６４２はオフであるので、貫通電流は無視できる。
【００３２】したがって、アンド＆レベル変換回路６０
は、図６（Ａ）に示す従来回路と同じ機能を果たす。ア
ンド＆レベル変換回路６０は、この従来回路よりも明ら
かに回路素子数が少なく構成が簡単であり、かつ、入力
から出力までのゲート段数が２と少ないので信号伝播遅
延時間が短くなる。また、図６（Ａ）のレベル変換回路
１０では、クロス接続によるフィードバックにより動作
が遅くなるが、アンド＆レベル変換回路６０にはこのよ
うなフィードバックがないので、動作が高速である。
は、図６（Ａ）に示す従来回路と同じ機能を果たす。ア
ンド＆レベル変換回路６０は、この従来回路よりも明ら
かに回路素子数が少なく構成が簡単であり、かつ、入力
から出力までのゲート段数が２と少ないので信号伝播遅
延時間が短くなる。また、図６（Ａ）のレベル変換回路
１０では、クロス接続によるフィードバックにより動作
が遅くなるが、アンド＆レベル変換回路６０にはこのよ
うなフィードバックがないので、動作が高速である。
【００３３】［第３実施例］図４（Ａ）は、本発明に係
る論理＆レベル変換回路の第３実施例の負論理のスタテ
ィック動作型アンド＆レベル変換回路７０を示す。第１
論理回路７１及びｎＭＯＳ回路６４はそれぞれ、図１の
第１論理回路１及びｎＭＯＳ回路４の構成例である。こ
のアンド＆レベル変換回路７０では、ｐＭＯＳトランジ
スタ３ＡとｐＭＯＳトランジスタ３Ｂとが並列接続され
ている。
る論理＆レベル変換回路の第３実施例の負論理のスタテ
ィック動作型アンド＆レベル変換回路７０を示す。第１
論理回路７１及びｎＭＯＳ回路６４はそれぞれ、図１の
第１論理回路１及びｎＭＯＳ回路４の構成例である。こ
のアンド＆レベル変換回路７０では、ｐＭＯＳトランジ
スタ３ＡとｐＭＯＳトランジスタ３Ｂとが並列接続され
ている。
【００３４】第１論理回路７１はインバータ２４とイン
バータ２９とからなり、インバータ２４の出力端は、ｐ
ＭＯＳトランジスタ３Ａ及びｎＭＯＳトランジスタ６４
１のゲートに接続され、インバータ２９の出力端は、ｐ
ＭＯＳトランジスタ３Ｂ及びｎＭＯＳトランジスタ６４
２のゲートに接続されている。アンド＆レベル変換回路
７０は、入力信号Ｖa及びＶbが共に低レベルのとき、ｎ
ＭＯＳトランジスタ６４１及び６４２がオンになり、か
つ、ｐＭＯＳトランジスタ３Ａ及び３Ｂが略オフになっ
て、信号線２５の電位Ｖoが低レベルとなり、その他の
場合にはｐＭＯＳトランジスタ３Ａ又はｐＭＯＳトラン
ジスタ３Ｂがオンになって電位Ｖoが高レベルとなる。
バータ２９とからなり、インバータ２４の出力端は、ｐ
ＭＯＳトランジスタ３Ａ及びｎＭＯＳトランジスタ６４
１のゲートに接続され、インバータ２９の出力端は、ｐ
ＭＯＳトランジスタ３Ｂ及びｎＭＯＳトランジスタ６４
２のゲートに接続されている。アンド＆レベル変換回路
７０は、入力信号Ｖa及びＶbが共に低レベルのとき、ｎ
ＭＯＳトランジスタ６４１及び６４２がオンになり、か
つ、ｐＭＯＳトランジスタ３Ａ及び３Ｂが略オフになっ
て、信号線２５の電位Ｖoが低レベルとなり、その他の
場合にはｐＭＯＳトランジスタ３Ａ又はｐＭＯＳトラン
ジスタ３Ｂがオンになって電位Ｖoが高レベルとなる。
【００３５】スタティック動作型であるので、ｐＭＯＳ
トランジスタ３Ａ又はｐＭＯＳトランジスタ３Ｂが略オ
フになるときの電流は、できるだけ小さくした方が好ま
しい。図４（Ｂ）は、アドレスデコーダ８０を示す。図
中、＊印は論理値の反転を示す。ワード線Ｗ０〜Ｗ３
は、比較的長くて配線容量が大きいので、高速動作のた
めには高レベル電位を第１電源供給線Ｖddより高くする
必要がある。そこで、アドレスデコーダ８０は、アンド
＆レベル変換回路７０と同一構成のアンド＆レベル変換
回路７０１〜７０４を用いている。アンド＆レベル変換
回路７０１〜７０４は負論理であるので、その出力端に
はそれぞれインバータ８１〜８４が接続されている。イ
ンバータ８１〜８４は、第２電源供給線Ｖppを用いたＣ
ＭＯＳインバータである。インバータ８１〜８４の出力
端にはそれぞれ、ワード線Ｗ０〜Ｗ３が接続されてい
る。
トランジスタ３Ａ又はｐＭＯＳトランジスタ３Ｂが略オ
フになるときの電流は、できるだけ小さくした方が好ま
しい。図４（Ｂ）は、アドレスデコーダ８０を示す。図
中、＊印は論理値の反転を示す。ワード線Ｗ０〜Ｗ３
は、比較的長くて配線容量が大きいので、高速動作のた
めには高レベル電位を第１電源供給線Ｖddより高くする
必要がある。そこで、アドレスデコーダ８０は、アンド
＆レベル変換回路７０と同一構成のアンド＆レベル変換
回路７０１〜７０４を用いている。アンド＆レベル変換
回路７０１〜７０４は負論理であるので、その出力端に
はそれぞれインバータ８１〜８４が接続されている。イ
ンバータ８１〜８４は、第２電源供給線Ｖppを用いたＣ
ＭＯＳインバータである。インバータ８１〜８４の出力
端にはそれぞれ、ワード線Ｗ０〜Ｗ３が接続されてい
る。
【００３６】ワード線Ｗ０〜Ｗ３は、いずれも高レベル
でほぼ電位Ｖppとなるので、高速動作が可能となる。ア
ンド＆レベル変換回路７０は、図６（Ｂ）の従来回路よ
り構成が簡単であるという利点があるが、ｎＭＯＳトラ
ンジスタ６４１及び６４２がオンでｐＭＯＳトランジス
タ３Ａ及び３Ｂが略オフのとき、わずかな貫通電流が流
れるという欠点を有する。しかし、アンド＆レベル変換
回路７０をアドレスデコーダ８０に用いた場合には、貫
通電流が流れるのはアンド＆レベル変換回路７０１〜７
０４のうちいずれか１つのみであるので、全体として貫
通電流は僅かであり、アンド＆レベル変換回路７０の前
記欠点は無視できる程度になる。他方、アンド＆レベル
変換回路７０の上記利点は維持されるので、この構成の
アドレスデコーダ８０は、実用性の点で優れている。ア
ドレスデコーダ８０のアドレス入力ビット数が大きいほ
ど、この利点は大きくなり、欠点は小さくなる。
でほぼ電位Ｖppとなるので、高速動作が可能となる。ア
ンド＆レベル変換回路７０は、図６（Ｂ）の従来回路よ
り構成が簡単であるという利点があるが、ｎＭＯＳトラ
ンジスタ６４１及び６４２がオンでｐＭＯＳトランジス
タ３Ａ及び３Ｂが略オフのとき、わずかな貫通電流が流
れるという欠点を有する。しかし、アンド＆レベル変換
回路７０をアドレスデコーダ８０に用いた場合には、貫
通電流が流れるのはアンド＆レベル変換回路７０１〜７
０４のうちいずれか１つのみであるので、全体として貫
通電流は僅かであり、アンド＆レベル変換回路７０の前
記欠点は無視できる程度になる。他方、アンド＆レベル
変換回路７０の上記利点は維持されるので、この構成の
アドレスデコーダ８０は、実用性の点で優れている。ア
ドレスデコーダ８０のアドレス入力ビット数が大きいほ
ど、この利点は大きくなり、欠点は小さくなる。
【００３７】なお、本発明には外にも種々の変形例が含
まれる。例えば、図４（Ｂ）のアンド＆レベル変換回路
７０１〜７０４として、図３（Ａ）のアンド＆レベル変
換回路６０を用いても上記と同じ効果が得られる。ま
た、図１の４としては種々の回路が考えられる。
まれる。例えば、図４（Ｂ）のアンド＆レベル変換回路
７０１〜７０４として、図３（Ａ）のアンド＆レベル変
換回路６０を用いても上記と同じ効果が得られる。ま
た、図１の４としては種々の回路が考えられる。
【図１】本発明の論理＆レベル変換回路の原理構成図で
ある。
ある。
【図２】本発明の第１実施例のレベル変換回路図及びタ
イミングチャートである。
イミングチャートである。
【図３】本発明の第２実施例のアンド＆レベル変換回路
図及びタイミングチャートである。
図及びタイミングチャートである。
【図４】本発明の第３実施例のアンド＆レベル変換回路
及びこれを用いたアドレスデコーダを示す図である。
及びこれを用いたアドレスデコーダを示す図である。
【図５】（Ａ）及び（Ｂ）は従来のレベル変換回路図で
ある。
ある。
【図６】（Ａ）及び（Ｂ）は従来のアンド＆レベル変換
回路図である。
回路図である。
３、３Ａ、３Ｂ ｐＭＯＳトランジスタ ２３、２４、２９、８１〜８４ インバータ ５０ レベル変換回路 ５１、６１、７１ 第１論理回路 ５４、６４１、６４２ ｎＭＯＳトランジスタ ６０、７０、７０１〜７０４ アンド＆レベル変換回路 ６４ ｎＭＯＳ回路
Claims (7)
- 【請求項１】 第１高電位側電源供給線と低電位側電源
供給線との間の電圧の下で動作する第１論理回路と、 信号入力端に該第１論理回路の出力信号が供給され、該
第１高電位側電源供給線の電位よりも高い電位が供給さ
れる第２高電位側電源供給線と該低電位側電源供給線と
の間の電圧の下で動作する第２論理回路とを有する論理
＆レベル変換回路において、該第２論理回路は、 ソースが該第２高電位側電源供給線に接続され、ゲート
に該第１論理回路の出力信号が供給され、ドレインに出
力信号線が接続されたｐＭＩＳトランジスタと、 該出力信号線と該低電位側電源供給線との間に接続さ
れ、入力端に該第１論理回路の出力が供給されるｎＭＩ
Ｓ回路４とを有することを特徴とする論理＆レベル変換
回路。 - 【請求項２】 前記ｐＭＩＳトランジスタは、しきい電
位が前記第１高電位側電源供給線に供給される電位に略
等しいことを特徴とする請求項１記載の論理＆レベル変
換回路。 - 【請求項３】 前記ｎＭＩＳ回路４はｎＭＩＳトランジ
スタであり、 前記第１論理回路は、 出力端が前記ｐＭＩＳトランジスタのゲートに接続され
た第１インバータと、 出力端が該ｎＭＩＳトランジスタのゲートに接続された
第２インバータとを有することを特徴とする請求項２記
載の論理＆レベル変換回路。 - 【請求項４】 前記ｎＭＩＳ回路４は、第１ｎＭＩＳト
ランジスタと第２ｎＭＩＳトランジスタとが直列接続さ
れた回路であり、 前記第１論理回路は、 出力端が前記ｐＭＩＳトランジスタのゲートに接続され
た第１インバータと、 出力端が該第１ｎＭＩＳトランジスタのゲートに接続さ
れた第２インバータと、 出力端が該第２ｎＭＩＳトランジスタのゲートに接続さ
れた第３インバータと を有することを特徴とする請求項２記載の論理＆レベル
変換回路。 - 【請求項５】 前記ｎＭＩＳ回路４は、第１ｎＭＩＳト
ランジスタと第２ｎＭＩＳトランジスタとが直列接続さ
れた回路であり、 前記ｐＭＩＳトランジスタは、第１ｐＭＩＳトランジス
タと第２ｐＭＩＳトランジスタとが並列接続されてお
り、 前記第１論理回路は、 出力端が該第１ｐＭＩＳトランジスタのゲート及び該第
１ｎＭＩＳトランジスタのゲートに接続された第１イン
バータと、 出力端が該第２ｐＭＩＳトランジスタのゲート及び該第
２ｎＭＩＳトランジスタのゲートに接続された第２イン
バータとを有することを特徴とする請求項２記載の論理
＆レベル変換回路。 - 【請求項６】 請求項１乃至５のいずれか１つに記載の
論理＆レベル変換回路を有することを特徴とする半導体
装置。 - 【請求項７】 請求項４又は５記載の論理＆レベル変換
回路を備えたアドレスデコーダを有することを特徴とす
る半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15319095A JP3224712B2 (ja) | 1995-06-20 | 1995-06-20 | 論理＆レベル変換回路及び半導体装置 |
| US08/626,608 US5804988A (en) | 1995-06-20 | 1996-04-02 | Logic and level conversion circuit |
| KR1019960016912A KR100210734B1 (ko) | 1995-06-20 | 1996-05-20 | 논리 및 레벨 변환 회로 및 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15319095A JP3224712B2 (ja) | 1995-06-20 | 1995-06-20 | 論理＆レベル変換回路及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098644A true JPH098644A (ja) | 1997-01-10 |
| JP3224712B2 JP3224712B2 (ja) | 2001-11-05 |
Family
ID=15557020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15319095A Expired - Fee Related JP3224712B2 (ja) | 1995-06-20 | 1995-06-20 | 論理＆レベル変換回路及び半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5804988A (ja) |
| JP (1) | JP3224712B2 (ja) |
| KR (1) | KR100210734B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3575909B2 (ja) * | 1996-03-29 | 2004-10-13 | 株式会社東芝 | 論理回路及びその設計方法 |
| US7327169B2 (en) * | 2002-09-25 | 2008-02-05 | Semiconductor Energy Laboratory Co., Ltd. | Clocked inverter, NAND, NOR and shift register |
| JP2006050411A (ja) * | 2004-08-06 | 2006-02-16 | Rohm Co Ltd | 半導体装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60182488A (ja) * | 1984-02-29 | 1985-09-18 | 日本電気株式会社 | 駆動用電子回路 |
| US5113097A (en) * | 1990-01-25 | 1992-05-12 | David Sarnoff Research Center, Inc. | CMOS level shifter circuit |
| US5151619A (en) * | 1990-10-11 | 1992-09-29 | International Business Machines Corporation | Cmos off chip driver circuit |
| US5136190A (en) * | 1991-08-07 | 1992-08-04 | Micron Technology, Inc. | CMOS voltage level translator circuit |
| US5406140A (en) * | 1993-06-07 | 1995-04-11 | National Semiconductor Corporation | Voltage translation and overvoltage protection |
| US5418474A (en) * | 1993-09-24 | 1995-05-23 | National Semiconductor Corporation | Circuit for reducing transient simultaneous conduction |
| US5451889A (en) * | 1994-03-14 | 1995-09-19 | Motorola, Inc. | CMOS output driver which can tolerate an output voltage greater than the supply voltage without latchup or increased leakage current |
-
1995
- 1995-06-20 JP JP15319095A patent/JP3224712B2/ja not_active Expired - Fee Related
-
1996
- 1996-04-02 US US08/626,608 patent/US5804988A/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| US5804988A (en) | 1998-09-08 |
| JP3224712B2 (ja) | 2001-11-05 |
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