JP3575909B2 - 論理回路及びその設計方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、大規模集積回路の中で使用される低消費電力の論理回路、及びその低消費電力の論理回路を設計する方法に関する。
【０００２】
【従来の技術】
ＣＭＯＳ回路の消費電力は、大部分が負荷の充放電によるダイナミック・パワであり、これは印加されている電源電圧（以下、特に断らないかぎり電源電圧と記載した場合には高位側の電源電圧を指すものとする）の２乗に比例する。消費電力を低減化する方法として、電源電圧を下げる方法はきわめて効果的であるが、電源電圧を下げるとトランジスタのドレイン電流が減少するため、回路の遅延時間が増大し、性能低下を引き起こすという不具合が生じる。
【０００３】
例えば、図７に示すような組み合わせ論理回路を低消費電力化する際に、各ゲートの電源電圧をすべて下げてしまうと、タイミングがクリティカルな箇所（パス）は、タイミングのスペックを満足できなくなる。一方、論理回路の中ですべてのパスがクリティカルなパスになっているわけではない。
【０００４】
そこで、クリティカルパスになっていない部分のゲートに対してのみ、電源電圧を下げることが考えられる。しかしながら、ＣＭＯＳ回路の場合には、以下に説明するように、低い電源電圧で動作するゲートと高い電源電圧で動作するゲートのインターフェース部分に、ＤＣ電流防止用のレベルコンバータ回路が必要となる。
【０００５】
ここで、レベルコンバータが必要となる理由について説明する。
【０００６】
ＣＯＭＳ論理回路において、２つの異なる電源電圧を使用する場合は、図８に示すように、低電源電圧（ＶＤＤＬ）で動作する回路と高電源電圧（ＶＤＤＨ）で動作する回路をダイレクトに接続すると、インターフェース部分でＤＣ電流が流れてしまう。この理由は、図８中のノードＮ１がハイレベル（ＶＤＤＬ）の時、ＶＤＤＬ がＶＤＤＬ ＜ＶＤＤＨ −｜Ｖｔｈ，ｐ｜（Ｖｔｈ，ｐはＰチャネルトランジスタのしきい値電圧）の電位なら、ＰチャネルトランジスタＭＰ１が完全にオフせず、高電源ＶＤＤＨ から基準電源に向かってＤＣ電流が流れる。ＤＣ電流が流れることによる電力消費は大きいので、通常、ＤＣ電流が流れないようにするための回路として、例えば図９に示すようなレベルコンバータをインターフェース部分に挿入する方法が採られる。
【０００７】
なお、ＶＤＤＨで動作する回路の出力に、ＶＤＤＬで動作する回路を直接接続した場合には、図８に示す場合と異なり、ＤＣ電流が流れることはない。それは、ＶＤＤＬで動作する回路の入力のハイレベルがＶＤＤＨまで引き上げられるため、Ｐチャネルトランジスタが完全にオフするためである。
【０００８】
図９に示すようなレベルコンバータは、ＤＣ電流を遮断する機能を有するが、反面スイッチングの際にかなり大きなダイナミック・パワーを消費する。したがって、レベルコンバータの個数が多くなればなるほど、レベルコンバータ全体で消費するパワーが増え、消費電力低減の効果が弱められてしまう。
【０００９】
図７に示すような論理回路に対して、タイミング制約を満たしながらＶＤＤＨを与えるゲートとＶＤＤＬを与えるゲートを決定する際に、従来では図１０に示すような回路構成が生成されてしまうという問題があった。すなわち、図１０に示す構造では、ＶＤＤＬで動作するゲートの出力がＶＤＤＨで動作するゲートの入力に入る接続構造が多数生じ、そのため多数のレベルコンバータが必要となる。したがって、レベルコンバータ自体がかなり大きなダイナミック・パワーを消費するため、多数のレベルコンバータを含む回路構成は、消費電力を低減する構造としては望ましくない。
【００１０】
回路レベルのシフトあるいは低消費電力化に関する従来の技術としては、例えば特開平４−１６８８０５号公報、特開平４−２２７３１８号公報、特開平２−１９８０９９号公報に記載されたものが知られている。
【００１１】
特開平４−１６８８０５号公報には、レベルシフト回路を貫通電流を流さないダイナミック型とし、クロック信号によるサンプリングを行ない、かつ交叉結合型のダイナミック・センス回路を設けることにより、消費電流を低減すると共に高速動作を可能にする発明が記載されている。
【００１２】
特開平４−２２７３１８号公報には、ＥＣＬ信号をＢｉＣＭＯＳ集積回路内に導入し且つ可及的に迅速にＣＭＯＳレベルへ変換させる発明が記載されている。特開平２−１９８０９９号公報には、縦型ＲＯＭに、差動アンプＤＡ、ＦＥＴＱＣによる電源クランプを内蔵させ、クランプした電圧をメモリアレイのプリチャージ用とし、アレイの後段にクランプ電圧を電源電圧とするレベル変換回路を接続することによって、回路規模や消費電力の大幅な増加なしに、読出速度を高速化させる発明が記載されている。
【００１３】
【発明が解決しようとする課題】
以上説明したように、低消費電力化を図るために２つの異なる電源電圧を使用する論理回路において、低電源電圧で動作する回路の出力に高電源電圧で動作する回路の入力を接続する場合には、この部分でＤＣ電流が流れるため、これを防止するためのレベルコンバータが必要となる。このレベルコンバータは、消費電力がかなり多いため、レベルコンバータの数が増えると、２つの電源電圧を使用して低消費電力化を図った効果がなくなり、消費電力の低減が困難になっていた。
【００１４】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、２つの異なる高位電源電圧を使用した論理回路においてレベルコンバータを不要とし、消費電力の低減を達成し得る論理回路を提供することにある。
【００１５】
また、要求されるタイミング制約を満足させて効率良く上記論理回路を設計し得る論理回路の設計方法を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明は、ハイレベルが第１の高位電源電圧の第１のクロック信号に基づいて導通制御され、第１の高位電源電圧が供給されたプリチャージ用の第１導電型の第１のトランジスタと、前記第１のトランジスタに接続され、入力信号に基づいて導通制御され、基準電源電圧が供給されて入力信号にしたがって論理をとる第２導電型のトランジスタから構成される第２の論理回路を含み、第２のハイレベルが第１の高位電源電圧の信号を出力するドミノゲートで構成された第１の論理ゲートと、ハイレベルが第１の高位電源電圧よりも高い第２の高位電源電圧の第２のクロック信号に基づいて導通制御され、第２の高位電源電圧が供給されたプリチャージ用の第１導電型の第３のトランジスタと、前記第３のトランジスタに接続され、入力信号に基づいて導通制御され、基準電源電圧が供給されて入力信号にしたがって論理をとる第２導電型のトランジスタから構成される第４の論理回路を含み、ハイレベルが第２の高位電源電圧の信号を出力するドミノゲートで構成された第２の論理ゲートと、基準のクロック信号を入力し、第１の高位電源電圧をハイレベルとする第１のクロック信号と第２の高位電源電圧をハイレベルとする第２のクロック信号を生成し、生成した第１のクロック信号を前記第１の論理ゲートのドミノゲートに供給し、生成した第２のクロック信号を前記第２の論理ゲートのドミノゲートに供給するクロックバッファとを有することを特徴とする。
【００１７】
請求項２記載の発明は、ハイレベルが第１の高位電源電圧の第１のクロック信号に基づいて導通制御され、第１の高位電源電圧が供給されたプリチャージ用の第１導電型の第１のトランジスタと、前記第１のトランジスタに接続され、入力信号に基づいて導通制御され、基準電源電圧が供給されて入力信号にしたがって論理をとる第２導電型のトランジスタから構成される第２の論理回路を含み、ハイレベルが第１の高位電源電圧の信号を出力するドミノゲートで構成された第１の論理ゲートと、ハイレベルが第１の高位電源電圧よりも高い第２の高位電源電圧の第２のクロック信号に基づいて導通制御され、第２の高位電源電圧が供給されたプリチャージ用の第１導電型の第３のトランジスタと、前記第３のトランジスタに接続され、入力信号に基づいて導通制御され、基準電源電圧が供給されて入力信号にしたがって論理をとる第２導電型のトランジスタから構成される第４の論理回路とを含み、ハイレベルが第２の高位電源電圧の信号を出力するドミノゲートで構成された第２の論理ゲートと、基準のクロック信号を入力し、第１の高位電源電圧をハイレベルとする第１のクロック信号と第２の高位電源電圧をハイレベルとする第２のクロック信号を生成し、生成した第１のクロック信号を前記第１の論理ゲートのドミノゲートに供給し、生成した第２のクロック信号を前記第２の論理ゲートのドミノゲートに供給するクロックバッファとを有し、前記第１の論理ゲートの出力信号が前記第２の論理ゲートの入力信号となる接続関係が少なくとも１つ以上有することを特徴とする。
【００１８】
請求項３記載の発明は、第１の高位電源電圧が供給されるドミノゲートのセルをライブラリとし、ドミノゲートのパフォーマンス情報を備えた第１のセルライブラリと、第１の電源電圧よりも高い第２の電源電圧が供給されるドミノゲートのセルをライブラリとし、ドミノゲートのパフォーマンス情報を備えた第２のセルライブラリを用意し、設計しようとする論理回路のＲＴＬ（レジスタトランスファレベル）記述又は論理記述と、論理回路における信号の伝達タイミングを決めるタイミング制約情報と、前記第１及び第２のセルライブラリを入力として、ドミノゲートのパフォーマンス情報に基づいて信号のタイミングを満足させるように論理合成を行い、 論理合成によって得られたセルレベルの回路において、第１のセルライブラリのセルを第１の高位電源電圧が供給されるドミノゲートの回路記述に置換し、第２のセルライブラリのセルを第２の高位電源電圧が供給されるドミノゲートの回路記述に置換して、ドミノゲートを用いて論理回路を設計することを特徴とする。
【００２０】
【発明の実施の形態】
以下、図面を用いてこの発明の実施の形態を説明する。
【００２１】
図１はこの発明の一実施形態に係わる論理回路の構成を示す図である。
【００２２】
本発明の特徴とするところは、通常の電源電圧（ＶＤＤＨ）の他に、この高電源電圧よりも低い電源電圧（ＶＤＤＬ）を用いることにより、回路の消費電力を低減し、かつ前述したように２つの異なる電源電圧を使用する場合にインターフェースで必要なレベルコンバータを省略するために、電源電圧が低電源電圧ＶＤＤＬのドミノ・ゲート（以下、ＶＤＤＬのドミノ・ゲートと記す）と電源電圧が高電源電圧ＶＤＤＨのドミノ・ゲート（以下、ＶＤＤＨのドミノ・ゲートと記す）を有することにある。
【００２３】
図１において、論理回路は、ＶＤＤＬのドミノ・ゲート１及びＶＤＤＨのドミノ・ゲート２と、これらのドミノ・ゲートにクロック信号を供給するクロックバッファ３を有して構成されている。
【００２４】
ＶＤＤＬのドミノ・ゲート１は、低電源電圧（ＶＤＤＬ）が供給されているプリチャージ用のＰチャネルのＦＥＴ（電界効果トランジスタ）Ｐ１と、ＮチャネルのＦＥＴで構成されてＦＥＴＰ１と基準電源との間に接続され、入力信号にしたがって論理をとる入力回路Ｎ１と、ＦＥＴＰ１と入力回路Ｎ１との接続点に接続されたＰチャネルのＦＥＴとＮチャネルのＦＥＴからなり、低電源電圧（ＶＤＤＬ）が供給されているインバータＩ１とから構成される。
【００２５】
ＶＤＤＨのドミノ・ゲート２は、高電源電圧（ＶＤＤＨ）が供給されているプリチャージ用のＰチャネルのＦＥＴ（電界効果トランジスタ）Ｐ２と、ＮチャネルのＦＥＴで構成されてＦＥＴＰ２と基準電源との間に接続され、ＶＤＤＬのドミノ・ゲート１のインバータＩ１の出力信号を受けて論理をとる入力回路Ｎ２と、ＦＥＴＰ２と入力回路Ｎ２との接続点に接続されたＰチャネルのＦＥＴとＮチャネルのＦＥＴからなり、高電源電圧（ＶＤＤＨ）が供給されているインバータＩ２とから構成される。
【００２６】
クロックバッファ３は、高電源電圧（ＶＤＤＨ）が供給されて、ＶＤＤＬのドミノ・ゲート１及びＶＤＤＨのドミノ・ゲート２に共通となる基準のクロック信号φを受けて反転するインバータＣ１と、低電源電圧（ＶＤＤＬ）が供給されて、インバータＣ１の出力信号を受けて反転しＶＤＤＬのドミノ・ゲート１のプリチャージ用のＦＥＴＰ１にクロック信号φＬを供給するインバータＣ２と、高電源電圧（ＶＤＤＨ）が供給されて、インバータＣ１の出力信号を受けて反転しＶＤＤＨのドミノ・ゲート２のプリチャージ用のＦＥＴＰ２にクロック信号φＨを供給するインバータＣ３とから構成される。
【００２７】
ドミノ・ゲートの具体的な構成を図２に示す。
【００２８】
図２（ａ）は、論理積（ＡＮＤ）ゲートを構成するドミノ・ゲートであり、入力回路が入力信号を受ける直列接続されたＮチャネルのＦＥＴとクロック信号φＨ（又はφＬ）を受けるＮチャネルのＦＥＴＮ３とから構成される。
【００２９】
図２（ｂ）は、同図（ａ）に示す構成に比べて、ＦＥＴＮ３を省略したものである。
【００３０】
図２（ａ）に示す構成は、入力信号のレベルにかかわらずプリチャージ時には貫通電流が流れないため、論理回路を構成した場合に論理回路の初段に用いられる。一方、図２（ｂ）に示す構成は、プリチャージ時に貫通電流が流れないようにするためにはプリチャージ時に前段から与えられる入力信号がすべてロウレベルになる必要があるため、前段がドミノ・ゲートとなる場合に用いられる。なお、図１に示すようなドミノ・ゲートでは、プリチャージ時に出力信号はロウレベルとなる。
【００３１】
なお、論理和（ＯＲ）ゲートを構成する場合には、入力回路を並列接続されたＮチャネルのＦＥＴで構成し、用いる箇所に応じてクロック信号φＨ（又はφＬ）を受けるＮチャネルのＦＥＴを図２（ａ）に示すように付加するようにすればよい。
【００３２】
このように、図１に示す構成では、ＶＤＤＬのドミノ・ゲート１の出力をＶＤＤＨのドミノ・ゲート２の入力としているので、ＶＤＤＬのドミノ・ゲート１の出力がＰチャネルのＦＥＴのゲートに入力しない。すなわち、ＰチャネルのＦＥＴの入力が中間電位ＶＮ （Ｖｔｈ，ｎ＜ＶＮ ＜ＶＤＤＨ−｜Ｖｔｈ，ｐ｜）（Ｖｔｈ，ｎはＮチャネルＦＥＴのしきい値、Ｖｔｈ，ｐはＰチャネルＦＥＴのしきい値）となることが原因のＤＣ電流は発生しない。これにより、ＶＤＤＬのドミノ・ゲート１とＶＤＤＨのドミノ・ゲート２を、レベルコンバータを介さずにダイレクトに接続しても消費電流が増加するということはない。
【００３３】
以上は、ドミノ・ゲートを用いたことによる効用であるが、反面ドミノ・ゲートには大きなクロック線パワーを消費するという問題がある。すなわち、ドミノ・ゲートはクロック信号を必要としているため、クロック線の駆動に大きな電力を消費する。
【００３４】
これに対して上記実施形態では、ＶＤＤＬのドミノ・ゲート１に供給されるクロック信号φＬのハイレベルの値は低電源電圧（ＶＤＤＬ）である。このため、ドミノ・ゲートで問題となるクロック線パワーを低減することができる。さらに、ＶＤＤＬのドミノ・ゲート１に供給されるクロック信号φＬとＶＤＤＨのドミノ・ゲート２に供給されるクロック信号φＨを共通のクロック信号φに基づいて生成するようにしているので、クロック線のパワーを小さくすることができる。すなわち、クロックバッファ３に供給されるクロック信号は１つでため、このクロックバッファ３の外部に配線されるクロック線についての負荷容量が軽減されて、消費電力を抑制することができる。
【００３５】
このようなドミノ・ゲートを用いて図７に示す論理回路を構成した一実施形態を図３に示す。
【００３６】
図３において、回路のタイミング・クリティカルなパスはゲートＧ２、Ｇ３、Ｇ５、Ｇ９のパスであり、他のパスはタイミングに余裕があるものとする。このような回路において、電源電圧の相違によりレベルコンバータが必要となる箇所は、図１０に示すようにゲートＧ１とゲートＧ５との接続部分及びゲートＧ４とゲートＧ９の接続部分である。したがって、この部分に上述した本発明のドミノ・ゲートを適用すればよい。
【００３７】
しかしながら、論理回路の一部をクロック信号に同期して動作するドミノ・ゲートで構成すると、論理回路全体としての設計が多少難しくなるので、ここでは、インバータゲート以外の全てのゲートをドミノ・ゲートで構成するようにしている。すなわち、ゲートＧ３、Ｇ５，Ｇ９を図１に示すＶＤＤＨのドミノ・ゲート２で構成し、ゲートＧ４、Ｇ６、Ｇ７、Ｇ１０を図１に示すＶＤＤＬのドミノ・ゲート１で構成し、ゲートＧ１の電源電圧を高電源電圧（ＶＤＤＨ）として構成している。
【００３８】
一方、図３に示す回路では、最終段に位置するゲートと回路の出力（ｏ１〜ｏ４）の間に、図４に示すレベル変換機能付きのラッチＬＣ又は通常のラッチ４が挿入されている。回路の外部へ信号を出力する際に基準電位〜ＶＤＤＨの電圧振幅が必要な場合は、図３に示すようにラッチが挿入される。
【００３９】
なお、図４に示すラッチＬＣは、クロック信号に同期してレベル変換とラッチを行い、通常のラッチ回路とほぼ同じ消費電力でレベル変換機能とラッチ機能の双方の機能を有するものであり、消費電力低減の観点から効率の良い回路である。
【００４０】
次に、この発明の一実施形態に係わり、上記低消費電力の論理回路を設計する方法を以下に説明する。
【００４１】
先ず、２種類のセル・ライブラリ（以下、ＶＤＤＬライブラリとＶＤＤＨライブラリと呼ぶ）を用意する。ＶＤＤＬライブラリは低いコストと相対的に良くないパフォーマンス・データを有し、一方、ＶＤＤＨライブラリは高いコストと良いパフォーマンス・データを有する。この２種類のセル・ライブラリを用いて、論理回路に与えられたタイミング制約のもとで論理合成を行う。
【００４２】
論理合成の結果得られた回路において、ＶＤＤＬライブラリのセルをＶＤＤＬのドミノ・ゲートで実現し、また、ＶＤＤＨライブラリのセルをＶＤＤＨのドミノ・ゲートで実現して、完全な（トランジスタ・レベルの）回路記述を得る。
【００４３】
論理合成のツールは、クリティカルパスでない部分は、コストの低いＶＤＤＬライブラリを使用するので、電源電圧の低いＶＤＤＬのドミノ・ゲートの数が最大化され、回路の消費電力が最小化される。
【００４４】
具体的には、図５に示すフローチャートにしたがって設計が進められる。
【００４５】
図５は上記した低消費電力の論理回路を設計するフローを示す図である。
【００４６】
図５において、先ず、２種類のセル・ライブラリ、ＶＤＤＬライブラリとＶＤＤＨライブラリを用意する。ＶＤＤＬライブラリはＶＤＤＬのドミノ・ゲートに対応するライブラリであり、原則として、そのドミノ・ゲートに対して算出されたパフォーマンス・データなどを有する。一方、ＶＤＤＨライブラリは、ＶＤＤＨのドミノ・ゲートに対応するものである。
【００４７】
論理合成の入力は、ＲＴＬ（レジスタトランスファレベル）記述でも論理記述でもよいが、ここでは論理記述を入力とした。論理記述の入力（ｐｒｉｍａｒｙ ｉｎｐｕｔｓ）には、通常の入力（ｉ１，ｉ２，…，ｉ５）の他に、その反転したものも加えておく。さらに、ｐｒｉｍａｒｙ ｉｎｐｕｔｓにおける信号到着時刻、及びｐｒｉｍａｒｙ ｏｕｔｐｕｔｓ（ｏ１，ｏ２，…，ｏ４）で信号が確定していなければならない時刻が、タイミング制約として論理合成ツールに入力される。
【００４８】
論理合成ツールは、ライブラリのパフォーマンス・データに基づいてタイミング解析を行い、タイミング制約を満たしつつ最もコストの低いセル（ゲート）のセットを選択する。したがって、コストの低いＶＤＤＬセルが可能な限り多く用いられ、かつタイミング制約を満足させる回路が得られる。
【００４９】
次の後処理では、論理合成の結果得られた構成において、ＶＤＤＬライブラリのセルをＶＤＤＬのドミノ・ゲートで実現し、また、ＶＤＤＨライブラリのセルをＶＤＤＨのドミノ・ゲートで実現して、回路（のトランジスタ）記述を得る。ここで、初段に位置するドミノ・ゲートには、図２（ａ）で示す構成のゲートを適用する。
【００５０】
図６に上記手順にしたがって設計された論理回路の構成を示す。
【００５１】
図６に示す論理回路は、図３に示す構成とは異なり、ゲートＧ９もＶＤＤＬのゲートで構成されている。このことは、前述したようにゲートＧ９はクリティカル・パスであるにもかかわらず、ゲートＧ９をＶＤＤＬとするだけのタイミングの余裕があったことを、また、論理合成ツールがその余裕を活かしたことを示している。図６に示す論理回路は、図３に示す論理回路と比べてこのゲートの違いだけ優れていると言える。
【００５２】
このように、高電源電圧（ＶＤＤＨ）と低電源電圧（ＶＤＤＬ）という２つの電源電圧を併用して、消費電力低減化を図る場合には、インターフェースに必要なレベルコンバータ自身が少なからぬダイナミック・パワーを消費するが、上記実施形態では、論理回路内でレベルコンバータを一つも必要としないため、消費電力低減化の効果が極めて大きい。
【００５３】
また、ＶＤＤＬドミノ・ゲートに供給されるクロック信号には、全て振幅ＶＤＤＬが使えるため、ドミノ・ゲートで問題となるクロック線パワーを低減することができる。
【００５４】
一方、上記設計方法においては、タイミング制約を考慮しつつ、２つの異なる電源電圧が供給されるドミノ・ゲートを使用した論理回路を効率良く設計することができる。
【００５５】
なお、この発明の上記実施形態では、２つの異なる電位の電源電圧を使用する場合について具体的に説明したが、３種類以上の電源電圧を使う場合であっても、本発明の特徴は容易に応用できる。すなわち、ドミノ・ゲートに適当な電位の電源電圧を供給し、また、それと同じ電源のクロック・バッファからクロックを供給する。また、電源電圧の種類だけライブラリを用意すれば、前述したと同様にして論理合成ツールを用いて低消費電力の論理回路を設計することができる。
【００５６】
【発明の効果】
以上説明したように、この発明によれば、第１の高位電源電圧に対応したドミノゲートと第２の高位電源電圧に対応したドミノゲートを用いて論理回路を構成するようにしたので、レベルコンバータを不要化して、低消費電力化を達成することができる。
【００５７】
この発明によれば、共通のクロック信号に基づいてそれぞれのドミノゲートに供給される異なるクロック信号を生成するようにしたので、クロック信号を供給するための消費電力を低減することができる。
【００５８】
この発明によれば、タイミング制約を考慮しつつ、２つの異なる電源電圧が供給されるドミノゲートを使用した論理回路を効率良く設計することができる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係わる論理回路の構成を示す図である。
【図２】図１に示すドミノ・ゲートの一具体的な構成を示す図である。
【図３】図１に示すドミノ・ゲートを用いて構成された論理回路を示す図である。
【図４】図３に示すラッチＬＣの一具体的な構成を示す図である。
【図５】この発明の一実施形態に係わる論理回路の設計方法のフローを示す図である。
【図６】図５に示すフローにしたがって設計された論理回路の構成を示す図である。
【図７】２つの異なる電源電圧を用いた従来の論理回路の構成を示す図である。
【図８】低電源電圧のＣＭＯＳ回路に高電源電圧のＣＭＯＳ回路を接続した際に流れるＤＣ電流を説明するための図である。
【図９】従来のレベルコンバータの構成を示す図である。
【図１０】図７に示す論理回路にレベルコンバータを追加した構成を示す図である。
【符号の説明】
１ ＶＤＤＬのドミノ・ゲート
２ ＶＤＤＨのドミノ・ゲート
３ クロックバッファ
４、ＬＣ ラッチ
Ｐ１、Ｐ２ ＰチャネルＦＥＴ
Ｎ１、Ｎ２ 入力回路
Ｎ３ ＮチャネルＦＥＴ
Ｉ１、Ｉ２、Ｃ１〜Ｃ３ インバータ
Ｇ１〜Ｇ１０ ゲート
【発明の属する技術分野】
本発明は、大規模集積回路の中で使用される低消費電力の論理回路、及びその低消費電力の論理回路を設計する方法に関する。
【０００２】
【従来の技術】
ＣＭＯＳ回路の消費電力は、大部分が負荷の充放電によるダイナミック・パワであり、これは印加されている電源電圧（以下、特に断らないかぎり電源電圧と記載した場合には高位側の電源電圧を指すものとする）の２乗に比例する。消費電力を低減化する方法として、電源電圧を下げる方法はきわめて効果的であるが、電源電圧を下げるとトランジスタのドレイン電流が減少するため、回路の遅延時間が増大し、性能低下を引き起こすという不具合が生じる。
【０００３】
例えば、図７に示すような組み合わせ論理回路を低消費電力化する際に、各ゲートの電源電圧をすべて下げてしまうと、タイミングがクリティカルな箇所（パス）は、タイミングのスペックを満足できなくなる。一方、論理回路の中ですべてのパスがクリティカルなパスになっているわけではない。
【０００４】
そこで、クリティカルパスになっていない部分のゲートに対してのみ、電源電圧を下げることが考えられる。しかしながら、ＣＭＯＳ回路の場合には、以下に説明するように、低い電源電圧で動作するゲートと高い電源電圧で動作するゲートのインターフェース部分に、ＤＣ電流防止用のレベルコンバータ回路が必要となる。
【０００５】
ここで、レベルコンバータが必要となる理由について説明する。
【０００６】
ＣＯＭＳ論理回路において、２つの異なる電源電圧を使用する場合は、図８に示すように、低電源電圧（ＶＤＤＬ）で動作する回路と高電源電圧（ＶＤＤＨ）で動作する回路をダイレクトに接続すると、インターフェース部分でＤＣ電流が流れてしまう。この理由は、図８中のノードＮ１がハイレベル（ＶＤＤＬ）の時、ＶＤＤＬ がＶＤＤＬ ＜ＶＤＤＨ −｜Ｖｔｈ，ｐ｜（Ｖｔｈ，ｐはＰチャネルトランジスタのしきい値電圧）の電位なら、ＰチャネルトランジスタＭＰ１が完全にオフせず、高電源ＶＤＤＨ から基準電源に向かってＤＣ電流が流れる。ＤＣ電流が流れることによる電力消費は大きいので、通常、ＤＣ電流が流れないようにするための回路として、例えば図９に示すようなレベルコンバータをインターフェース部分に挿入する方法が採られる。
【０００７】
なお、ＶＤＤＨで動作する回路の出力に、ＶＤＤＬで動作する回路を直接接続した場合には、図８に示す場合と異なり、ＤＣ電流が流れることはない。それは、ＶＤＤＬで動作する回路の入力のハイレベルがＶＤＤＨまで引き上げられるため、Ｐチャネルトランジスタが完全にオフするためである。
【０００８】
図９に示すようなレベルコンバータは、ＤＣ電流を遮断する機能を有するが、反面スイッチングの際にかなり大きなダイナミック・パワーを消費する。したがって、レベルコンバータの個数が多くなればなるほど、レベルコンバータ全体で消費するパワーが増え、消費電力低減の効果が弱められてしまう。
【０００９】
図７に示すような論理回路に対して、タイミング制約を満たしながらＶＤＤＨを与えるゲートとＶＤＤＬを与えるゲートを決定する際に、従来では図１０に示すような回路構成が生成されてしまうという問題があった。すなわち、図１０に示す構造では、ＶＤＤＬで動作するゲートの出力がＶＤＤＨで動作するゲートの入力に入る接続構造が多数生じ、そのため多数のレベルコンバータが必要となる。したがって、レベルコンバータ自体がかなり大きなダイナミック・パワーを消費するため、多数のレベルコンバータを含む回路構成は、消費電力を低減する構造としては望ましくない。
【００１０】
回路レベルのシフトあるいは低消費電力化に関する従来の技術としては、例えば特開平４−１６８８０５号公報、特開平４−２２７３１８号公報、特開平２−１９８０９９号公報に記載されたものが知られている。
【００１１】
特開平４−１６８８０５号公報には、レベルシフト回路を貫通電流を流さないダイナミック型とし、クロック信号によるサンプリングを行ない、かつ交叉結合型のダイナミック・センス回路を設けることにより、消費電流を低減すると共に高速動作を可能にする発明が記載されている。
【００１２】
特開平４−２２７３１８号公報には、ＥＣＬ信号をＢｉＣＭＯＳ集積回路内に導入し且つ可及的に迅速にＣＭＯＳレベルへ変換させる発明が記載されている。特開平２−１９８０９９号公報には、縦型ＲＯＭに、差動アンプＤＡ、ＦＥＴＱＣによる電源クランプを内蔵させ、クランプした電圧をメモリアレイのプリチャージ用とし、アレイの後段にクランプ電圧を電源電圧とするレベル変換回路を接続することによって、回路規模や消費電力の大幅な増加なしに、読出速度を高速化させる発明が記載されている。
【００１３】
【発明が解決しようとする課題】
以上説明したように、低消費電力化を図るために２つの異なる電源電圧を使用する論理回路において、低電源電圧で動作する回路の出力に高電源電圧で動作する回路の入力を接続する場合には、この部分でＤＣ電流が流れるため、これを防止するためのレベルコンバータが必要となる。このレベルコンバータは、消費電力がかなり多いため、レベルコンバータの数が増えると、２つの電源電圧を使用して低消費電力化を図った効果がなくなり、消費電力の低減が困難になっていた。
【００１４】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、２つの異なる高位電源電圧を使用した論理回路においてレベルコンバータを不要とし、消費電力の低減を達成し得る論理回路を提供することにある。
【００１５】
また、要求されるタイミング制約を満足させて効率良く上記論理回路を設計し得る論理回路の設計方法を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明は、ハイレベルが第１の高位電源電圧の第１のクロック信号に基づいて導通制御され、第１の高位電源電圧が供給されたプリチャージ用の第１導電型の第１のトランジスタと、前記第１のトランジスタに接続され、入力信号に基づいて導通制御され、基準電源電圧が供給されて入力信号にしたがって論理をとる第２導電型のトランジスタから構成される第２の論理回路を含み、第２のハイレベルが第１の高位電源電圧の信号を出力するドミノゲートで構成された第１の論理ゲートと、ハイレベルが第１の高位電源電圧よりも高い第２の高位電源電圧の第２のクロック信号に基づいて導通制御され、第２の高位電源電圧が供給されたプリチャージ用の第１導電型の第３のトランジスタと、前記第３のトランジスタに接続され、入力信号に基づいて導通制御され、基準電源電圧が供給されて入力信号にしたがって論理をとる第２導電型のトランジスタから構成される第４の論理回路を含み、ハイレベルが第２の高位電源電圧の信号を出力するドミノゲートで構成された第２の論理ゲートと、基準のクロック信号を入力し、第１の高位電源電圧をハイレベルとする第１のクロック信号と第２の高位電源電圧をハイレベルとする第２のクロック信号を生成し、生成した第１のクロック信号を前記第１の論理ゲートのドミノゲートに供給し、生成した第２のクロック信号を前記第２の論理ゲートのドミノゲートに供給するクロックバッファとを有することを特徴とする。
【００１７】
請求項２記載の発明は、ハイレベルが第１の高位電源電圧の第１のクロック信号に基づいて導通制御され、第１の高位電源電圧が供給されたプリチャージ用の第１導電型の第１のトランジスタと、前記第１のトランジスタに接続され、入力信号に基づいて導通制御され、基準電源電圧が供給されて入力信号にしたがって論理をとる第２導電型のトランジスタから構成される第２の論理回路を含み、ハイレベルが第１の高位電源電圧の信号を出力するドミノゲートで構成された第１の論理ゲートと、ハイレベルが第１の高位電源電圧よりも高い第２の高位電源電圧の第２のクロック信号に基づいて導通制御され、第２の高位電源電圧が供給されたプリチャージ用の第１導電型の第３のトランジスタと、前記第３のトランジスタに接続され、入力信号に基づいて導通制御され、基準電源電圧が供給されて入力信号にしたがって論理をとる第２導電型のトランジスタから構成される第４の論理回路とを含み、ハイレベルが第２の高位電源電圧の信号を出力するドミノゲートで構成された第２の論理ゲートと、基準のクロック信号を入力し、第１の高位電源電圧をハイレベルとする第１のクロック信号と第２の高位電源電圧をハイレベルとする第２のクロック信号を生成し、生成した第１のクロック信号を前記第１の論理ゲートのドミノゲートに供給し、生成した第２のクロック信号を前記第２の論理ゲートのドミノゲートに供給するクロックバッファとを有し、前記第１の論理ゲートの出力信号が前記第２の論理ゲートの入力信号となる接続関係が少なくとも１つ以上有することを特徴とする。
【００１８】
請求項３記載の発明は、第１の高位電源電圧が供給されるドミノゲートのセルをライブラリとし、ドミノゲートのパフォーマンス情報を備えた第１のセルライブラリと、第１の電源電圧よりも高い第２の電源電圧が供給されるドミノゲートのセルをライブラリとし、ドミノゲートのパフォーマンス情報を備えた第２のセルライブラリを用意し、設計しようとする論理回路のＲＴＬ（レジスタトランスファレベル）記述又は論理記述と、論理回路における信号の伝達タイミングを決めるタイミング制約情報と、前記第１及び第２のセルライブラリを入力として、ドミノゲートのパフォーマンス情報に基づいて信号のタイミングを満足させるように論理合成を行い、 論理合成によって得られたセルレベルの回路において、第１のセルライブラリのセルを第１の高位電源電圧が供給されるドミノゲートの回路記述に置換し、第２のセルライブラリのセルを第２の高位電源電圧が供給されるドミノゲートの回路記述に置換して、ドミノゲートを用いて論理回路を設計することを特徴とする。
【００２０】
【発明の実施の形態】
以下、図面を用いてこの発明の実施の形態を説明する。
【００２１】
図１はこの発明の一実施形態に係わる論理回路の構成を示す図である。
【００２２】
本発明の特徴とするところは、通常の電源電圧（ＶＤＤＨ）の他に、この高電源電圧よりも低い電源電圧（ＶＤＤＬ）を用いることにより、回路の消費電力を低減し、かつ前述したように２つの異なる電源電圧を使用する場合にインターフェースで必要なレベルコンバータを省略するために、電源電圧が低電源電圧ＶＤＤＬのドミノ・ゲート（以下、ＶＤＤＬのドミノ・ゲートと記す）と電源電圧が高電源電圧ＶＤＤＨのドミノ・ゲート（以下、ＶＤＤＨのドミノ・ゲートと記す）を有することにある。
【００２３】
図１において、論理回路は、ＶＤＤＬのドミノ・ゲート１及びＶＤＤＨのドミノ・ゲート２と、これらのドミノ・ゲートにクロック信号を供給するクロックバッファ３を有して構成されている。
【００２４】
ＶＤＤＬのドミノ・ゲート１は、低電源電圧（ＶＤＤＬ）が供給されているプリチャージ用のＰチャネルのＦＥＴ（電界効果トランジスタ）Ｐ１と、ＮチャネルのＦＥＴで構成されてＦＥＴＰ１と基準電源との間に接続され、入力信号にしたがって論理をとる入力回路Ｎ１と、ＦＥＴＰ１と入力回路Ｎ１との接続点に接続されたＰチャネルのＦＥＴとＮチャネルのＦＥＴからなり、低電源電圧（ＶＤＤＬ）が供給されているインバータＩ１とから構成される。
【００２５】
ＶＤＤＨのドミノ・ゲート２は、高電源電圧（ＶＤＤＨ）が供給されているプリチャージ用のＰチャネルのＦＥＴ（電界効果トランジスタ）Ｐ２と、ＮチャネルのＦＥＴで構成されてＦＥＴＰ２と基準電源との間に接続され、ＶＤＤＬのドミノ・ゲート１のインバータＩ１の出力信号を受けて論理をとる入力回路Ｎ２と、ＦＥＴＰ２と入力回路Ｎ２との接続点に接続されたＰチャネルのＦＥＴとＮチャネルのＦＥＴからなり、高電源電圧（ＶＤＤＨ）が供給されているインバータＩ２とから構成される。
【００２６】
クロックバッファ３は、高電源電圧（ＶＤＤＨ）が供給されて、ＶＤＤＬのドミノ・ゲート１及びＶＤＤＨのドミノ・ゲート２に共通となる基準のクロック信号φを受けて反転するインバータＣ１と、低電源電圧（ＶＤＤＬ）が供給されて、インバータＣ１の出力信号を受けて反転しＶＤＤＬのドミノ・ゲート１のプリチャージ用のＦＥＴＰ１にクロック信号φＬを供給するインバータＣ２と、高電源電圧（ＶＤＤＨ）が供給されて、インバータＣ１の出力信号を受けて反転しＶＤＤＨのドミノ・ゲート２のプリチャージ用のＦＥＴＰ２にクロック信号φＨを供給するインバータＣ３とから構成される。
【００２７】
ドミノ・ゲートの具体的な構成を図２に示す。
【００２８】
図２（ａ）は、論理積（ＡＮＤ）ゲートを構成するドミノ・ゲートであり、入力回路が入力信号を受ける直列接続されたＮチャネルのＦＥＴとクロック信号φＨ（又はφＬ）を受けるＮチャネルのＦＥＴＮ３とから構成される。
【００２９】
図２（ｂ）は、同図（ａ）に示す構成に比べて、ＦＥＴＮ３を省略したものである。
【００３０】
図２（ａ）に示す構成は、入力信号のレベルにかかわらずプリチャージ時には貫通電流が流れないため、論理回路を構成した場合に論理回路の初段に用いられる。一方、図２（ｂ）に示す構成は、プリチャージ時に貫通電流が流れないようにするためにはプリチャージ時に前段から与えられる入力信号がすべてロウレベルになる必要があるため、前段がドミノ・ゲートとなる場合に用いられる。なお、図１に示すようなドミノ・ゲートでは、プリチャージ時に出力信号はロウレベルとなる。
【００３１】
なお、論理和（ＯＲ）ゲートを構成する場合には、入力回路を並列接続されたＮチャネルのＦＥＴで構成し、用いる箇所に応じてクロック信号φＨ（又はφＬ）を受けるＮチャネルのＦＥＴを図２（ａ）に示すように付加するようにすればよい。
【００３２】
このように、図１に示す構成では、ＶＤＤＬのドミノ・ゲート１の出力をＶＤＤＨのドミノ・ゲート２の入力としているので、ＶＤＤＬのドミノ・ゲート１の出力がＰチャネルのＦＥＴのゲートに入力しない。すなわち、ＰチャネルのＦＥＴの入力が中間電位ＶＮ （Ｖｔｈ，ｎ＜ＶＮ ＜ＶＤＤＨ−｜Ｖｔｈ，ｐ｜）（Ｖｔｈ，ｎはＮチャネルＦＥＴのしきい値、Ｖｔｈ，ｐはＰチャネルＦＥＴのしきい値）となることが原因のＤＣ電流は発生しない。これにより、ＶＤＤＬのドミノ・ゲート１とＶＤＤＨのドミノ・ゲート２を、レベルコンバータを介さずにダイレクトに接続しても消費電流が増加するということはない。
【００３３】
以上は、ドミノ・ゲートを用いたことによる効用であるが、反面ドミノ・ゲートには大きなクロック線パワーを消費するという問題がある。すなわち、ドミノ・ゲートはクロック信号を必要としているため、クロック線の駆動に大きな電力を消費する。
【００３４】
これに対して上記実施形態では、ＶＤＤＬのドミノ・ゲート１に供給されるクロック信号φＬのハイレベルの値は低電源電圧（ＶＤＤＬ）である。このため、ドミノ・ゲートで問題となるクロック線パワーを低減することができる。さらに、ＶＤＤＬのドミノ・ゲート１に供給されるクロック信号φＬとＶＤＤＨのドミノ・ゲート２に供給されるクロック信号φＨを共通のクロック信号φに基づいて生成するようにしているので、クロック線のパワーを小さくすることができる。すなわち、クロックバッファ３に供給されるクロック信号は１つでため、このクロックバッファ３の外部に配線されるクロック線についての負荷容量が軽減されて、消費電力を抑制することができる。
【００３５】
このようなドミノ・ゲートを用いて図７に示す論理回路を構成した一実施形態を図３に示す。
【００３６】
図３において、回路のタイミング・クリティカルなパスはゲートＧ２、Ｇ３、Ｇ５、Ｇ９のパスであり、他のパスはタイミングに余裕があるものとする。このような回路において、電源電圧の相違によりレベルコンバータが必要となる箇所は、図１０に示すようにゲートＧ１とゲートＧ５との接続部分及びゲートＧ４とゲートＧ９の接続部分である。したがって、この部分に上述した本発明のドミノ・ゲートを適用すればよい。
【００３７】
しかしながら、論理回路の一部をクロック信号に同期して動作するドミノ・ゲートで構成すると、論理回路全体としての設計が多少難しくなるので、ここでは、インバータゲート以外の全てのゲートをドミノ・ゲートで構成するようにしている。すなわち、ゲートＧ３、Ｇ５，Ｇ９を図１に示すＶＤＤＨのドミノ・ゲート２で構成し、ゲートＧ４、Ｇ６、Ｇ７、Ｇ１０を図１に示すＶＤＤＬのドミノ・ゲート１で構成し、ゲートＧ１の電源電圧を高電源電圧（ＶＤＤＨ）として構成している。
【００３８】
一方、図３に示す回路では、最終段に位置するゲートと回路の出力（ｏ１〜ｏ４）の間に、図４に示すレベル変換機能付きのラッチＬＣ又は通常のラッチ４が挿入されている。回路の外部へ信号を出力する際に基準電位〜ＶＤＤＨの電圧振幅が必要な場合は、図３に示すようにラッチが挿入される。
【００３９】
なお、図４に示すラッチＬＣは、クロック信号に同期してレベル変換とラッチを行い、通常のラッチ回路とほぼ同じ消費電力でレベル変換機能とラッチ機能の双方の機能を有するものであり、消費電力低減の観点から効率の良い回路である。
【００４０】
次に、この発明の一実施形態に係わり、上記低消費電力の論理回路を設計する方法を以下に説明する。
【００４１】
先ず、２種類のセル・ライブラリ（以下、ＶＤＤＬライブラリとＶＤＤＨライブラリと呼ぶ）を用意する。ＶＤＤＬライブラリは低いコストと相対的に良くないパフォーマンス・データを有し、一方、ＶＤＤＨライブラリは高いコストと良いパフォーマンス・データを有する。この２種類のセル・ライブラリを用いて、論理回路に与えられたタイミング制約のもとで論理合成を行う。
【００４２】
論理合成の結果得られた回路において、ＶＤＤＬライブラリのセルをＶＤＤＬのドミノ・ゲートで実現し、また、ＶＤＤＨライブラリのセルをＶＤＤＨのドミノ・ゲートで実現して、完全な（トランジスタ・レベルの）回路記述を得る。
【００４３】
論理合成のツールは、クリティカルパスでない部分は、コストの低いＶＤＤＬライブラリを使用するので、電源電圧の低いＶＤＤＬのドミノ・ゲートの数が最大化され、回路の消費電力が最小化される。
【００４４】
具体的には、図５に示すフローチャートにしたがって設計が進められる。
【００４５】
図５は上記した低消費電力の論理回路を設計するフローを示す図である。
【００４６】
図５において、先ず、２種類のセル・ライブラリ、ＶＤＤＬライブラリとＶＤＤＨライブラリを用意する。ＶＤＤＬライブラリはＶＤＤＬのドミノ・ゲートに対応するライブラリであり、原則として、そのドミノ・ゲートに対して算出されたパフォーマンス・データなどを有する。一方、ＶＤＤＨライブラリは、ＶＤＤＨのドミノ・ゲートに対応するものである。
【００４７】
論理合成の入力は、ＲＴＬ（レジスタトランスファレベル）記述でも論理記述でもよいが、ここでは論理記述を入力とした。論理記述の入力（ｐｒｉｍａｒｙ ｉｎｐｕｔｓ）には、通常の入力（ｉ１，ｉ２，…，ｉ５）の他に、その反転したものも加えておく。さらに、ｐｒｉｍａｒｙ ｉｎｐｕｔｓにおける信号到着時刻、及びｐｒｉｍａｒｙ ｏｕｔｐｕｔｓ（ｏ１，ｏ２，…，ｏ４）で信号が確定していなければならない時刻が、タイミング制約として論理合成ツールに入力される。
【００４８】
論理合成ツールは、ライブラリのパフォーマンス・データに基づいてタイミング解析を行い、タイミング制約を満たしつつ最もコストの低いセル（ゲート）のセットを選択する。したがって、コストの低いＶＤＤＬセルが可能な限り多く用いられ、かつタイミング制約を満足させる回路が得られる。
【００４９】
次の後処理では、論理合成の結果得られた構成において、ＶＤＤＬライブラリのセルをＶＤＤＬのドミノ・ゲートで実現し、また、ＶＤＤＨライブラリのセルをＶＤＤＨのドミノ・ゲートで実現して、回路（のトランジスタ）記述を得る。ここで、初段に位置するドミノ・ゲートには、図２（ａ）で示す構成のゲートを適用する。
【００５０】
図６に上記手順にしたがって設計された論理回路の構成を示す。
【００５１】
図６に示す論理回路は、図３に示す構成とは異なり、ゲートＧ９もＶＤＤＬのゲートで構成されている。このことは、前述したようにゲートＧ９はクリティカル・パスであるにもかかわらず、ゲートＧ９をＶＤＤＬとするだけのタイミングの余裕があったことを、また、論理合成ツールがその余裕を活かしたことを示している。図６に示す論理回路は、図３に示す論理回路と比べてこのゲートの違いだけ優れていると言える。
【００５２】
このように、高電源電圧（ＶＤＤＨ）と低電源電圧（ＶＤＤＬ）という２つの電源電圧を併用して、消費電力低減化を図る場合には、インターフェースに必要なレベルコンバータ自身が少なからぬダイナミック・パワーを消費するが、上記実施形態では、論理回路内でレベルコンバータを一つも必要としないため、消費電力低減化の効果が極めて大きい。
【００５３】
また、ＶＤＤＬドミノ・ゲートに供給されるクロック信号には、全て振幅ＶＤＤＬが使えるため、ドミノ・ゲートで問題となるクロック線パワーを低減することができる。
【００５４】
一方、上記設計方法においては、タイミング制約を考慮しつつ、２つの異なる電源電圧が供給されるドミノ・ゲートを使用した論理回路を効率良く設計することができる。
【００５５】
なお、この発明の上記実施形態では、２つの異なる電位の電源電圧を使用する場合について具体的に説明したが、３種類以上の電源電圧を使う場合であっても、本発明の特徴は容易に応用できる。すなわち、ドミノ・ゲートに適当な電位の電源電圧を供給し、また、それと同じ電源のクロック・バッファからクロックを供給する。また、電源電圧の種類だけライブラリを用意すれば、前述したと同様にして論理合成ツールを用いて低消費電力の論理回路を設計することができる。
【００５６】
【発明の効果】
以上説明したように、この発明によれば、第１の高位電源電圧に対応したドミノゲートと第２の高位電源電圧に対応したドミノゲートを用いて論理回路を構成するようにしたので、レベルコンバータを不要化して、低消費電力化を達成することができる。
【００５７】
この発明によれば、共通のクロック信号に基づいてそれぞれのドミノゲートに供給される異なるクロック信号を生成するようにしたので、クロック信号を供給するための消費電力を低減することができる。
【００５８】
この発明によれば、タイミング制約を考慮しつつ、２つの異なる電源電圧が供給されるドミノゲートを使用した論理回路を効率良く設計することができる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係わる論理回路の構成を示す図である。
【図２】図１に示すドミノ・ゲートの一具体的な構成を示す図である。
【図３】図１に示すドミノ・ゲートを用いて構成された論理回路を示す図である。
【図４】図３に示すラッチＬＣの一具体的な構成を示す図である。
【図５】この発明の一実施形態に係わる論理回路の設計方法のフローを示す図である。
【図６】図５に示すフローにしたがって設計された論理回路の構成を示す図である。
【図７】２つの異なる電源電圧を用いた従来の論理回路の構成を示す図である。
【図８】低電源電圧のＣＭＯＳ回路に高電源電圧のＣＭＯＳ回路を接続した際に流れるＤＣ電流を説明するための図である。
【図９】従来のレベルコンバータの構成を示す図である。
【図１０】図７に示す論理回路にレベルコンバータを追加した構成を示す図である。
【符号の説明】
１ ＶＤＤＬのドミノ・ゲート
２ ＶＤＤＨのドミノ・ゲート
３ クロックバッファ
４、ＬＣ ラッチ
Ｐ１、Ｐ２ ＰチャネルＦＥＴ
Ｎ１、Ｎ２ 入力回路
Ｎ３ ＮチャネルＦＥＴ
Ｉ１、Ｉ２、Ｃ１〜Ｃ３ インバータ
Ｇ１〜Ｇ１０ ゲート
Claims (3)
- ハイレベルが第１の高位電源電圧の第１のクロック信号に基づいて導通制御され、第１の高位電源電圧が供給されたプリチャージ用の第１導電型の第１のトランジスタと、前記第１のトランジスタに接続され、入力信号に基づいて導通制御され、基準電源電圧が供給されて入力信号にしたがって論理をとる第２導電型のトランジスタから構成される第２の論理回路を含み、第２のハイレベルが第１の高位電源電圧の信号を出力するドミノゲートで構成された第１の論理ゲートと、
ハイレベルが第１の高位電源電圧よりも高い第２の高位電源電圧の第２のクロック信号に基づいて導通制御され、第２の高位電源電圧が供給されたプリチャージ用の第１導電型の第３のトランジスタと、前記第３のトランジスタに接続され、入力信号に基づいて導通制御され、基準電源電圧が供給されて入力信号にしたがって論理をとる第２導電型のトランジスタから構成される第４の論理回路を含み、ハイレベルが第２の高位電源電圧の信号を出力するドミノゲートで構成された第２の論理ゲートと、
基準のクロック信号を入力し、第１の高位電源電圧をハイレベルとする第１のクロック信号と第２の高位電源電圧をハイレベルとする第２のクロック信号を生成し、生成した第１のクロック信号を前記第１の論理ゲートのドミノゲートに供給し、生成した第２のクロック信号を前記第２の論理ゲートのドミノゲートに供給するクロックバッファと
を有することを特徴とする論理回路。 - ハイレベルが第１の高位電源電圧の第１のクロック信号に基づいて導通制御され、第１の高位電源電圧が供給されたプリチャージ用の第１導電型の第１のトランジスタと、前記第１のトランジスタに接続され、入力信号に基づいて導通制御され、基準電源電圧が供給されて入力信号にしたがって論理をとる第２導電型のトランジスタから構成される第２の論理回路を含み、ハイレベルが第１の高位電源電圧の信号を出力するドミノゲートで構成された第１の論理ゲートと、
ハイレベルが第１の高位電源電圧よりも高い第２の高位電源電圧の第２のクロック信号に基づいて導通制御され、第２の高位電源電圧が供給されたプリチャージ用の第１導電型の第３のトランジスタと、前記第３のトランジスタに接続され、入力信号に基づいて導通制御され、基準電源電圧が供給されて入力信号にしたがって論理をとる第２導電型のトランジスタから構成される第４の論理回路とを含み、ハイレベルが第２の高位電源電圧の信号を出力するドミノゲートで構成された第２の論理ゲートと、
基準のクロック信号を入力し、第１の高位電源電圧をハイレベルとする第１のクロック信号と第２の高位電源電圧をハイレベルとする第２のクロック信号を生成し、生成した第１のクロック信号を前記第１の論理ゲートのドミノゲートに供給し、生成した第２のクロック信号を前記第２の論理ゲートのドミノゲートに供給するクロックバッファとを有し、
前記第１の論理ゲートの出力信号が前記第２の論理ゲートの入力信号となる接続関係が少なくとも１つ以上有することを特徴とする論理回路。 - 第１の高位電源電圧が供給されるドミノゲートのセルをライブラリとし、ドミノゲートのパフォーマンス情報を備えた第１のセルライブラリと、第１の電源電圧よりも高い第２の電源電圧が供給されるドミノゲートのセルをライブラリとし、ドミノゲートのパフォーマンス情報を備えた第２のセルライブラリを用意し、
設計しようとする論理回路のＲＴＬ（レジスタトランスファレベル）記述又は論理記述と、論理回路における信号の伝達タイミングを決めるタイミング制約情報と、前記第１及び第２のセルライブラリを入力として、ドミノゲートのパフォーマンス情報に基づいて信号のタイミングを満足させるように論理合成を行い、 論理合成によって得られたセルレベルの回路において、第１のセルライブラリのセルを第１の高位電源電圧が供給されるドミノゲートの回路記述に置換し、第２のセルライブラリのセルを第２の高位電源電圧が供給されるドミノゲートの回路記述に置換して、ドミノゲートを用いて論理回路を設計する
ことを特徴とする論理回路の設計方法。
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