JPH02198099A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH02198099A JPH02198099A JP1016125A JP1612589A JPH02198099A JP H02198099 A JPH02198099 A JP H02198099A JP 1016125 A JP1016125 A JP 1016125A JP 1612589 A JP1612589 A JP 1612589A JP H02198099 A JPH02198099 A JP H02198099A
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- precharge
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 238000006243 chemical reaction Methods 0.000 claims abstract description 15
- 238000007599 discharging Methods 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 7
- 238000001514 detection method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体集積回路技術さらにはＭＯ８集積回路
におけるレベル検出方式に適用して特に有効な技術に関
し、例えば縦型ＲＯＭ （リード・オンリ・メモリ）の
読出しデータ信号のレベル検出回路に利用して有効な技
術に関する。
におけるレベル検出方式に適用して特に有効な技術に関
し、例えば縦型ＲＯＭ （リード・オンリ・メモリ）の
読出しデータ信号のレベル検出回路に利用して有効な技
術に関する。
［従来の技術］
従来、いわゆる縦型ＲＯＭにおける読出しデータ信号の
レベル検出は、第３図に示すような回路によって行なっ
ていた。
レベル検出は、第３図に示すような回路によって行なっ
ていた。
すなわち、メモリ素子の選択前に、プリチャージＭＯ８
Ｑｐによってノードｎ１をプリチャージしてからアドレ
ス信号をデコードした選択信号８１〜Ｓｎを、互いに直
列接続されたいわゆる縦積みのメモリ素子Ｍ１〜Ｍｎの
ゲート端子に供給するとともに、制御信号φＭをハイレ
ベルに変化させてディスチャージＭＯ８Ｑｄをオンさせ
、そのときのノードｎ１のレベルの変化をセンスアンプ
ＳＡによって検出するものである。メモリ素子は記憶情
報「０」に相当するものをエンハンスメント型ＭＯＳＦ
ＥＴで、また記憶情報「１」に相当するメモリ素子をチ
ャンネル部に例えばイオン打込み等によりｎ型不純物を
過度にドープしてなるデプレッション型ＭＯＳＦＥＴで
それぞれ構成するとともに、選択したいメモリ素子のゲ
ート制御信号Ｓｉのみをロウレベルにし、他のメモリ素
子のゲート制御信号はすべてハイレベルにする。
Ｑｐによってノードｎ１をプリチャージしてからアドレ
ス信号をデコードした選択信号８１〜Ｓｎを、互いに直
列接続されたいわゆる縦積みのメモリ素子Ｍ１〜Ｍｎの
ゲート端子に供給するとともに、制御信号φＭをハイレ
ベルに変化させてディスチャージＭＯ８Ｑｄをオンさせ
、そのときのノードｎ１のレベルの変化をセンスアンプ
ＳＡによって検出するものである。メモリ素子は記憶情
報「０」に相当するものをエンハンスメント型ＭＯＳＦ
ＥＴで、また記憶情報「１」に相当するメモリ素子をチ
ャンネル部に例えばイオン打込み等によりｎ型不純物を
過度にドープしてなるデプレッション型ＭＯＳＦＥＴで
それぞれ構成するとともに、選択したいメモリ素子のゲ
ート制御信号Ｓｉのみをロウレベルにし、他のメモリ素
子のゲート制御信号はすべてハイレベルにする。
すると、選択されたメモリ素子以外のメモリ素子はすべ
てオン状態にされ、選択メモリ素子はそれがエンハンス
メント型ＭＯ３であればオン、デプレッション型ＭＯ８
であればオフ状態にされる。
てオン状態にされ、選択メモリ素子はそれがエンハンス
メント型ＭＯ３であればオン、デプレッション型ＭＯ８
であればオフ状態にされる。
これによって、選択メモリ素子がオンのときはノードｎ
８のチャージが抜かれ、センスアンプＳＡがこれを検出
することができる。
８のチャージが抜かれ、センスアンプＳＡがこれを検出
することができる。
従来、上記縦型ＲＯＭにおけるデータ読出し速度の高速
化の手法として、縦積みのメモリ素子の数ｎを減らす方
法と、出力回路部に駆動力の高いセンスアンプを設ける
方法とがあった。
化の手法として、縦積みのメモリ素子の数ｎを減らす方
法と、出力回路部に駆動力の高いセンスアンプを設ける
方法とがあった。
なお、縦型ＲＯＭに関しては特開昭５９−１１６９９３
号がある。
号がある。
［発明が解決しようとする課題］
しかしながら、上記従来技術のうち、メモリ素子の縦段
数を減らしていく方法にあっては、段数を減らしていく
につれ、デコーダ回路を増加させなければならなくなり
１回路規模がその分大きくなるというデメリットがある
。また、出力回路部に駆動力の大きなセンスアンプ回路
を設ける方法にあっては、短い時間で縦型ＲＯＭのディ
スチャージ時間を検出することができるので動作速度を
速くすることはできるが、センスアンプ回路の消費電力
が大きくなり、出力ビツト数が多くなると、その出力ビ
ツト数分だけセンスアンプ回路を設けなければならない
ため、消費電力も大きくなるという欠点がある。
数を減らしていく方法にあっては、段数を減らしていく
につれ、デコーダ回路を増加させなければならなくなり
１回路規模がその分大きくなるというデメリットがある
。また、出力回路部に駆動力の大きなセンスアンプ回路
を設ける方法にあっては、短い時間で縦型ＲＯＭのディ
スチャージ時間を検出することができるので動作速度を
速くすることはできるが、センスアンプ回路の消費電力
が大きくなり、出力ビツト数が多くなると、その出力ビ
ツト数分だけセンスアンプ回路を設けなければならない
ため、消費電力も大きくなるという欠点がある。
本発明の目的は、回路規模を増やしたり消費電力を増加
させることなく読出し速度の高速化を図ることが可能な
ＲＯＭ回路を提供することにある。
させることなく読出し速度の高速化を図ることが可能な
ＲＯＭ回路を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［課題を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、縦型ＲＯＭにｔｔＨＩＪＸクランプ回路を内
蔵させ、この回路によってクランプされた電圧を、メモ
リアレイ部のプリチャージ用電源電圧として供給すると
ともに、メモリアレイの後段には上記クランプ電圧を電
源電圧とするレベル変換回路を設けるものである。
蔵させ、この回路によってクランプされた電圧を、メモ
リアレイ部のプリチャージ用電源電圧として供給すると
ともに、メモリアレイの後段には上記クランプ電圧を電
源電圧とするレベル変換回路を設けるものである。
［作用コ
上記した手段によれば、メモリアレイのプリチャージレ
ベルが低くなるためディスチャージに要する時間が短く
なり、その分メモリアレイの読出し動作度が早くなる。
ベルが低くなるためディスチャージに要する時間が短く
なり、その分メモリアレイの読出し動作度が早くなる。
また上記のように構成したとしても、メモリ素子の縦段
数を減らす必要がないとともに、後段の回路の駆動能力
を高める必要がないため消費電力も低く抑えることがで
きる。
数を減らす必要がないとともに、後段の回路の駆動能力
を高める必要がないため消費電力も低く抑えることがで
きる。
［実施例］
第１図には１本発明をメモリアレイが縦型ＲＯＭで構成
されたダイナミックＲＯＭに適用した場合の一実施例が
示されている。
されたダイナミックＲＯＭに適用した場合の一実施例が
示されている。
この実施例のＲＯＭにおけるメモリアレイＭ−ＡＲＹの
構成は第３図の従来回路と同じである。
構成は第３図の従来回路と同じである。
すなわち、ｎ個のＭＯＳＦＥＴからなるメモリ素子Ｍ８
〜Ｍｎが直列接続されたメモリ素子列ＭＣと電源電圧端
子との間にそれぞれプリチャージＭＯ８Ｑｐとディスチ
ャージＭＯ８Ｑｄが接続されている。そして、このよう
なメモリ素子列ＭＣが複数個並列に配設されてメモリア
レイＭ−ＡＲＹが構成されている。
〜Ｍｎが直列接続されたメモリ素子列ＭＣと電源電圧端
子との間にそれぞれプリチャージＭＯ８Ｑｐとディスチ
ャージＭＯ８Ｑｄが接続されている。そして、このよう
なメモリ素子列ＭＣが複数個並列に配設されてメモリア
レイＭ−ＡＲＹが構成されている。
また、メモリ素子Ｍｉは、その記憶情報に応じてエンハ
ンスメント型ＭＯＳＦＥＴまたはデプレッション型ＭＯ
ＳＦＥＴｑされており、各メモリ素子Ｍｉのゲート端子
にはアドレス信号をデコードした選択信号Ｓｉが供給さ
れている。
ンスメント型ＭＯＳＦＥＴまたはデプレッション型ＭＯ
ＳＦＥＴｑされており、各メモリ素子Ｍｉのゲート端子
にはアドレス信号をデコードした選択信号Ｓｉが供給さ
れている。
さらに、この実施例では、差動アンプＤＡとクランプ用
ＭＯＳＦＥＴ Ｑｃとからなる電圧クランプ回路ＶＣ
が設けられ、この回路によってクランプされた電圧Ｖｅ
ｒが上記メモリ素子列ＭＣのプリチャージ用電源電圧と
して、ＭＯＳＦＥＴＱｐのソース端子に供給されている
。
ＭＯＳＦＥＴ Ｑｃとからなる電圧クランプ回路ＶＣ
が設けられ、この回路によってクランプされた電圧Ｖｅ
ｒが上記メモリ素子列ＭＣのプリチャージ用電源電圧と
して、ＭＯＳＦＥＴＱｐのソース端子に供給されている
。
クランプ回路ＶＣを構成する差動アンプＤＡはその出力
電圧が反転入力端子にフィードバックされることにより
ボルテージフォロワとして動作し、非反転入力端子に印
加されている基準電圧■ｒｅｆと同じ例えば３．５ｖの
電圧を出力する。その電圧がクランプ用ＭＯＳＦＥＴ
Ｑｃのゲート端子に印加されている。ＭＯＳＦＥＴ
Ｑｃのドレイン端子にはＩＣの電源電圧Ｖｃｃ （＋
５Ｖ）が供給されており、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ
ｃがエンハンスメント型の場合ゲート端子に３．５■の
ようなバイアス電圧が印加されることにより、そのソー
ス端子が、ゲート電圧ｖＧよりもＭＯＳのいきい値電圧
（約０．５Ｖ）分だけ低い電圧にされる。このソース電
圧がＭＯＳＦＥＴ Ｑｐのソース端子に供給されるこ
とにより、メモリ素子列ＭＣのプリチャージ電圧が約３
．Ｏｖにクランプされる。その結果、ノードロ工のディ
スチャージに要する時間が短縮される。
電圧が反転入力端子にフィードバックされることにより
ボルテージフォロワとして動作し、非反転入力端子に印
加されている基準電圧■ｒｅｆと同じ例えば３．５ｖの
電圧を出力する。その電圧がクランプ用ＭＯＳＦＥＴ
Ｑｃのゲート端子に印加されている。ＭＯＳＦＥＴ
Ｑｃのドレイン端子にはＩＣの電源電圧Ｖｃｃ （＋
５Ｖ）が供給されており、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ
ｃがエンハンスメント型の場合ゲート端子に３．５■の
ようなバイアス電圧が印加されることにより、そのソー
ス端子が、ゲート電圧ｖＧよりもＭＯＳのいきい値電圧
（約０．５Ｖ）分だけ低い電圧にされる。このソース電
圧がＭＯＳＦＥＴ Ｑｐのソース端子に供給されるこ
とにより、メモリ素子列ＭＣのプリチャージ電圧が約３
．Ｏｖにクランプされる。その結果、ノードロ工のディ
スチャージに要する時間が短縮される。
さらに、この実施例では、メモリ素子列ＭＣの出力ノー
ドｎ１にレベル変換回路ＬＣが、そしてその後段に読出
しデータをラッチするラッチ回路ＬＴが接続されている
。
ドｎ１にレベル変換回路ＬＣが、そしてその後段に読出
しデータをラッチするラッチ回路ＬＴが接続されている
。
レベル変換回路ＬＣは例えば第２図に示すようにインバ
ータＩＮＶとレベルシフト段ＬＳとからなり、前段のＣ
ＭＯＳインバータＩＮＶは上記クランプ回路ＶＣからの
クランプ電圧Ｖｅｒで駆動され、後段のレベルシフト段
ＬＳは電源電圧ＶｃＣで駆動される。このようにメモリ
素子列の出力ノードｎ□にレベル変換回路ＬＣを接続し
たのは。
ータＩＮＶとレベルシフト段ＬＳとからなり、前段のＣ
ＭＯＳインバータＩＮＶは上記クランプ回路ＶＣからの
クランプ電圧Ｖｅｒで駆動され、後段のレベルシフト段
ＬＳは電源電圧ＶｃＣで駆動される。このようにメモリ
素子列の出力ノードｎ□にレベル変換回路ＬＣを接続し
たのは。
出力ノードｎ１の後段に接続されるセンス用の０Ｍ０８
回路に貫通電流が流れないようにするためである。
回路に貫通電流が流れないようにするためである。
上記レベル変換回路ＬＣを構成するインバータＩＮＶ（
７）Ｐ−ＭＯＳ Ｑ、とＮ−ＭＯＳ Ｑ、（７）＋
イズの比を例えば５：１のようにすることによって、イ
ンバータＩＮＶのロジックスレッショールドをＶ ｅ
ｒ ／ ２よりも高い側に設定し、ディスチャージによ
る出力レベルの降下をより素早く検出できるようにして
もよい。
７）Ｐ−ＭＯＳ Ｑ、とＮ−ＭＯＳ Ｑ、（７）＋
イズの比を例えば５：１のようにすることによって、イ
ンバータＩＮＶのロジックスレッショールドをＶ ｅ
ｒ ／ ２よりも高い側に設定し、ディスチャージによ
る出力レベルの降下をより素早く検出できるようにして
もよい。
なお、上記実施例ではクランプ回路をボルテージフォロ
ワとＭＯＳＦＥＴで構成しているが、それに限定されず
、例えばクランプ用ＭＯＳＦＥＴＱｃのゲートバイアス
電圧としてボルテージフォロワ（ＤＡ）の出力電圧の代
わりに、基準電圧Ｖｒｅｆを発生する抵抗分圧回路の出
力をそのまま使うようにしてもよい。
ワとＭＯＳＦＥＴで構成しているが、それに限定されず
、例えばクランプ用ＭＯＳＦＥＴＱｃのゲートバイアス
電圧としてボルテージフォロワ（ＤＡ）の出力電圧の代
わりに、基準電圧Ｖｒｅｆを発生する抵抗分圧回路の出
力をそのまま使うようにしてもよい。
以上説明したように上記実施例は、縦型ＲＯＭに電源ク
ランプ回路を内蔵させ、この回路によってクランプされ
た電圧を、メモリアレイ部のプリチャージ用電源電圧と
するとともに、メモリアレイの後段には上記クランプ電
圧を電源電圧とするレベル変換回路を接続するようにし
たので、メモリアレイのプリチャージレベルが低くなる
という作用により、ディスチャージに要する時間が短く
なり、その分メモリアレイの読出し動作速度が早くなる
。また上記のように構成したとしても、メモリ素子の縦
段数を減らす必要がないとともに、後段の回路の駆動能
力を高める必要がないため、消費電力も低く抑えること
ができるという効果がある。
ランプ回路を内蔵させ、この回路によってクランプされ
た電圧を、メモリアレイ部のプリチャージ用電源電圧と
するとともに、メモリアレイの後段には上記クランプ電
圧を電源電圧とするレベル変換回路を接続するようにし
たので、メモリアレイのプリチャージレベルが低くなる
という作用により、ディスチャージに要する時間が短く
なり、その分メモリアレイの読出し動作速度が早くなる
。また上記のように構成したとしても、メモリ素子の縦
段数を減らす必要がないとともに、後段の回路の駆動能
力を高める必要がないため、消費電力も低く抑えること
ができるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない′。例えば、上記実施例で
はメモリ素子列ごとにレベル変換回路とラッチ回路を設
けるとしたが、メモリ素子列の出力ノードとレベル変換
回路ＬＣとの間にカラムスイッチを設け、複数のメモリ
素子列で一つのレベル変換回路を共有するようにしても
よい。また、レベル変換回路は第２図のようなダイナミ
ック型に限定されずスタティック型のものであってもよ
い。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない′。例えば、上記実施例で
はメモリ素子列ごとにレベル変換回路とラッチ回路を設
けるとしたが、メモリ素子列の出力ノードとレベル変換
回路ＬＣとの間にカラムスイッチを設け、複数のメモリ
素子列で一つのレベル変換回路を共有するようにしても
よい。また、レベル変換回路は第２図のようなダイナミ
ック型に限定されずスタティック型のものであってもよ
い。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型ＲＯ
Ｍに適用した場合について説明したが、この発明はそれ
に限定されるものでなく、ＰＬＡ （プログラマブル・
ロジック・アレイ）その他ＭＯＳＦＥＴからなる論理回
路の出力レベルを高速で検出したい場合に利用できる。
をその背景となった利用分野であるダイナミック型ＲＯ
Ｍに適用した場合について説明したが、この発明はそれ
に限定されるものでなく、ＰＬＡ （プログラマブル・
ロジック・アレイ）その他ＭＯＳＦＥＴからなる論理回
路の出力レベルを高速で検出したい場合に利用できる。
［発明の効果］
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、複数のメモリ素子を直列接続してなるいわゆ
る縦型ＲＯＭにおいて１回路規模をそれほど増やしたり
消費電力を増加させることなく読出し速度の高速化を図
ることができる。
る縦型ＲＯＭにおいて１回路規模をそれほど増やしたり
消費電力を増加させることなく読出し速度の高速化を図
ることができる。
第１図は本発明を縦型ＲＯＭに適用した場合の一実施例
を示す回路構成図、 第２図はレベル変換回路の一例を示す回路図。 第３図は従来の縦型ＲＯＭの構成例を示す回路図である
。 ＭＣ・・・・メモリ素子列、Ｑｐ・・・・プリチャージ
用ＭＯＳＦＥＴ、Ｑｄ・・・・ディスチャージ用ＭＯＳ
ＦＥＴ、ＶＣ・・・・電圧クランプ回路、ＬＣ・・・・
レベル変換回路、ＬＴ・・・・ラッチ回路、ＳＡ・・・
・センスアンプ。 第 図 −ＡＲＹ
を示す回路構成図、 第２図はレベル変換回路の一例を示す回路図。 第３図は従来の縦型ＲＯＭの構成例を示す回路図である
。 ＭＣ・・・・メモリ素子列、Ｑｐ・・・・プリチャージ
用ＭＯＳＦＥＴ、Ｑｄ・・・・ディスチャージ用ＭＯＳ
ＦＥＴ、ＶＣ・・・・電圧クランプ回路、ＬＣ・・・・
レベル変換回路、ＬＴ・・・・ラッチ回路、ＳＡ・・・
・センスアンプ。 第 図 −ＡＲＹ
Claims (1)
- 【特許請求の範囲】 １、プリチャージ方式の回路を含む半導体集積回路にお
いて、電圧クランプ回路を設け、そのクランプ電圧をプ
リチャージ用ＭＯＳＦＥＴの電源電圧として供給し、プ
リチャージレベルを他の回路部分の電源電圧レベルより
も低くしたことを特徴とする半導体集積回路。 ２、複数のメモリ素子が直列接続され、その両端にプリ
チャージ用ＭＯＳＦＥＴとディスチャージ用ＭＯＳＦＥ
Ｔが接続されてなる縦型ＲＯＭにおいて、上記メモリ素
子列の出力ノードにレベル変換回路を接続してなること
を特徴とする請求項１記載の半導体集積回路。 ３、上記レベル変換回路は初段にインバータを有し、そ
のインバータのロジックスレッショールドは電源電圧の
中間レベルよりも高く設定されていることを特徴とする
請求項２記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1016125A JPH02198099A (ja) | 1989-01-27 | 1989-01-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1016125A JPH02198099A (ja) | 1989-01-27 | 1989-01-27 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02198099A true JPH02198099A (ja) | 1990-08-06 |
Family
ID=11907786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1016125A Pending JPH02198099A (ja) | 1989-01-27 | 1989-01-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02198099A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0541152U (ja) * | 1991-10-31 | 1993-06-01 | 三洋電機株式会社 | 半導体装置 |
| JPH07147099A (ja) * | 1993-05-26 | 1995-06-06 | Nec Corp | 半導体メモリ装置 |
| US5990706A (en) * | 1996-03-29 | 1999-11-23 | Kabushiki Kaisha Toshiba | Logic circuit and method of designing the same |
-
1989
- 1989-01-27 JP JP1016125A patent/JPH02198099A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0541152U (ja) * | 1991-10-31 | 1993-06-01 | 三洋電機株式会社 | 半導体装置 |
| JPH07147099A (ja) * | 1993-05-26 | 1995-06-06 | Nec Corp | 半導体メモリ装置 |
| US5990706A (en) * | 1996-03-29 | 1999-11-23 | Kabushiki Kaisha Toshiba | Logic circuit and method of designing the same |
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