JP2001523034A - 各セルが複数レベルの記憶状態を有するフローティングゲート記憶装置のためのセンサ回路 - Google Patents

各セルが複数レベルの記憶状態を有するフローティングゲート記憶装置のためのセンサ回路

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JP2001523034A JP2000519897A JP2000519897A JP2001523034A JP 2001523034 A JP2001523034 A JP 2001523034A JP 2000519897 A JP2000519897 A JP 2000519897A JP 2000519897 A JP2000519897 A JP 2000519897A JP 2001523034 A JP2001523034 A JP 2001523034A
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Abstract

(57)【要約】 フローティングゲート記憶装置の選択された１のメモリセル（１２ａ、…、１２ｎ）の複数の記憶状態を検出するセンサ回路（１０）を開示する。センサ回路（１０）は、第１出力電圧（２２）を生成する第１電圧アンプ（２０）と、第１出力電圧を受け取り、それに応じて複数の第１出力電流を生成する複数の電流アンプ（４２ａ、…、４２ｎ）を有する。センサ回路（１０）はまた、ダミーセル（１４）を有し、このダミーセルに第２電圧アンプ（２４）が接続されて、第２出力電圧を生成する。第２電流アンプ（２６）は、第２出力電圧を受け取り、それに応じて複数の第２出力電流を生成する。複数のインバータ（２８ａ、…、２８ｎ）の各々は、対応する１の第１出力電流と、１の第２出力電流を受け取り、出力信号（Ｓ１、…、Ｓｎ）を生成する。複数のインバータ（２８ａ、…、２８ｎ）の出力信号（Ｓ１、…、Ｓｎ）は、デコーダ（５０）に供給され、デコーダ（５０）は、選択された１のメモリセル（１２ａ、…、１２ｎ）の複数の状態をあらわす復号信号を生成する。

Description

【発明の詳細な説明】
【０００１】 （技術分野） 本発明は、複数セルを有するフローティングゲートデバイスから成るメモリア
レイとともに使用され、それぞれが複数の記憶状態を有する各セルの中から所望
のセルの状態を検出するセンサ回路に関する。特に、複数のインバータを使用し
て、基準セルの電流と選択されたセルの電流とを比較して、選択されたセルの記
憶状態を検出するセンサ回路に関する。
【０００２】 （背景技術） フローティングゲートメモリデバイスなどの記憶装置に用いられるセンスアン
プは周知であり、例えば、米国特許第４，２２３，３９４号がこのようなセンス
アンプを開示している。この文献では、異なるしきい値を有する２つのトランジ
スタを使用して、検出レベル電圧を設定する（カラム４、第１６行〜１７行）。
この方法の失点は、２つのトランジスタのしきい値電圧の差が、プロセスによっ
て変動し、しきい値電圧の差を安定して維持できないことである。また、この方
法では、しきい値電圧の差が大きすぎると、検出速度が落ちる。
【０００３】 インバータを用いて基準セルの電流と選択セルの電流とを比較するセンスアン
プも周知である。このようなセンスアンプは、たとえば米国特許第５，３８６，
１５８号に開示されている。この文献に開示されるセンスアンプは、単一の記憶
状態、すなわち１ビットの記憶状態を有するセルのアレイから、所望のセルを選
択し、そのセルの記憶状態を検出するものである。
【０００４】 Ｄ・モンタナリら（D. montanari et. al.）による『マルチレベルメモリのた
めの新規な小領域読み出し回路（Novel Small-area Read-out Circuit for Mult
i-Level Memories）』と題された論文（カリフォルニア州モンタレーで１９７７
年２月９日〜１２日に開催された第１５回ＩＥＥＥ不揮発性半導体メモリワーク
ショップでの発表論文）は、複数のコンパレータを用いるマルチレベルのセンス
アンプを開示している。しかし、この論文では、マルチレベルのセンスアンプで
複数のコンパレータを使用すると、コンパレータにかなりの面積が取られてしま
い、面積コスト上、好ましくないと結論されている。
【０００５】 （発明の概要） 本発明は、各々が複数の記憶状態を有するフローティングゲートメモリセルの
アレイから成る記憶装置の、所望のフローティングゲートメモリセルの状態を検
出するセンサ回路を提供する。本発明は、３つの実施形態を含む。第１の実施形
態においては、センサ回路は、記憶装置に接続された第１のラインを有する。こ
の第１のラインに、第１電圧アンプが接続されて、第１出力電圧を生成する。第
１出力電圧は、複数の第１電流アンプトランジスタに供給され、各第１電流アン
プトランジスタは、受け取った第１出力電圧に応じて互いに異なる第１出力電流
を生成する。第１電流アンプトランジスタの各々は、互いに異なるサイズのトラ
ンジスタであり、それぞれ、前記第１電圧アンプから第１出力電圧が印加される
ゲートと、電源電圧に接続される第１端子と、それぞれ異なる大きさの第１出力
電流を生成する第２端子を有する。センサ回路はまた、基準電流を生成する基準
電流生成手段と、複数のインバータを有する。各インバータは、単一の入力と単
一の出力を有し、その入力端で、第１電流アンプのそれぞれ異なる第１出力電流
のひとつと、基準電流とを受け取り、これらに応じて出力信号を生成する。デコ
ーダは、複数のしいのインバータからの複数の出力信号を受けて、選択されたフ
ローティングゲートメモリセルに記憶された複数の状態を示す復号信号を生成す
る。
【０００６】 第２の実施形態では、複数の第１電流アンプトランジスタは、同一の第１出力
電流を生成する。基準電圧発生器は、基準電圧を生成する。基準電圧は、複数の
第２電流アンプトランジスタに供給される。第２電流アンプトランジスタの各々
は、互いに異なるサイズを有し、サイズに応答じて複数の異なる第２出力電流を
生成する。
【０００７】 第３の実施形態では、複数の第１電流アンプトランジスタは、同一の第１出力
電流を生成する。基準電圧発生器は、複数の異なる基準電圧を生成する。複数の
異なる基準電圧は、それぞれ複数の第２電流アンプトランジスタの各々に供給さ
れる。第２電流アンプトランジスタは、同一のサイズを有し、受け取った基準電
圧に応じて複数の異なる第２出力電流を生成する。
【０００８】 （図面の詳細な説明） 図１は、本発明のセンサ回路１０のブロック図である。センサ回路１０は、た
とえば複数のフローティングゲートメモリ素子１２ａ、…１２ｎを有するメモリ
アレイ１２と共に用いられる。複数のメモリ素子１２（ａ…ｎ）は、周知のよう
に、複数の行（ロー）と列（カラム）に配置されている。各メモリ素子１２（ａ
…ｎ）は、複数のバイナリ状態を格納することのできるメモリセルである。メモ
リ素子の複数のカラムは、全てマルチプレクサ１６に接続される。特定のカラム
の特定のフローティングゲートメモリセルの状態を検出したい場合は、そのカラ
ムが、マルチプレクサ１６を介して第１のライン８０に接続され、第１電圧アン
プ２０に接続される。
【０００９】 第１電圧アンプ２０は第１の出力電圧を生成し、第１出力電圧は第１のカレン
トミラー２２に供給される。第１のカレントミラー２２は、Ｐ型ＭＯＳトランジ
スタ４０、４２ａと、Ｎ型ＭＯＳトランジスタ４４、４６とを含む。Ｎ型ＭＯＳ
トランジスタ４４のゲートは、ＭＯＳトランジスタ３４（図３ａ参照）のゲート
に接続される。Ｎ型ＭＯＳトランジスタ４４のドレインは、Ｐ型ＭＯＳトランジ
スタ４０のドレインと、ゲートの双方に接続されている。Ｐ型ＭＯＳトランジス
タ４０のソースは、正電圧電位ＶＣＣに接続されている。トランジスタ４４のソ
ースは、Ｎ型トランジスタ４６のソースに接続され、Ｎ型トランジスタ４６のド
レインは接地されている。Ｎ型トランジスタ４６のゲートは、そのソースと、ト
ランジスタ３６（図３ａ）のゲートの双方に接続されている。
【００１０】 Ｐ型ＭＯＳトランジスタ４０のゲートは、検出されるべきメモリセルの状態に
応じた出力電圧を発生する。Ｐ型ＭＯＳトランジスタ４０のゲートは、複数のＰ
型ＭＯＳトランジスタ４２（ａ…ｎ）のゲートに接続されている。使用されるＰ
型ＭＯＳトランジスタ４２（ａ…ｎ）の数は、センサ回路１０に接続された各メ
モリセル１２（ａ…ｎ）が有することのできる状態の数によって決まる。一般に
、各メモリセル１２（ａ…ｎ）Ｍ個の状態を格納できるとすると、Ｍ−１個のト
ランジスタ４２が必要とされる。複数のＰ型ＭＯＳトランジスタ４２（ａ…ｎ）
の各々のソースは、正電圧電位ＶＣに接続されている。それぞれのＰ型ＭＯＳト
ランジスタ４２（ａ…ｎ）のドレインは、そのＰ型ＭＯＳトランジスタ４２（ａ
…ｎ）のゲートに供給される電圧に比例した出力電流を発生する。Ｐ型ＭＯＳト
ランジスタ４２（ａ…ｎ）の出力電流は、対応するインバータ２８（ａ…ｎ）に
供給される。各インバータ２８は、単一の入力と単一の出力を有する。各トラン
ジスタ４２からの出力電流は、一対一対応で、関連するインバータ２８の入力に
供給される。
【００１１】 各フローティングゲートメモリ素子１２（ａ〜ｎ）が有する異なる複数の状態
は、いわゆる「ダミー」フローティングゲートメモリ素子１４と比較される。該
ダミーメモリデバイス１４は、第２電圧アンプ２４に接続される。第２電圧アン
プ２４は、ダミーに応じて応じて第２出力電圧を生成する。第２出力電圧は、第
２カレントミラー２６に供給される。第２のカレントミラー２６は、第２電流を
生成し、第２電流は、Ｎ型ＭＯＳトランジスタ４８（ａ…ｎ）によりミラーされ
る。各Ｎ型ＭＯＳトランジスタのドレインは、対応するインバータ２８（ａ…ｎ
）に接続され、ソースは接地されている。各トランジスタ４８（ａ…ｎ）のゲー
ト電圧は、Senrefで示される基準電圧である。各インバータ２８（ｘ）は、対応
するＰ型トランジスタ４２（ｘ）からの第１電流と、Ｎ型トランジスタ４８（ｘ
）からの第２電流を比較し、比較結果に応じて、信号Ｓoutを発生する。出力信 号Ｓoutは、Ｐ型トランジスタ４２（ｘ）からの第１電流がＮ型トランジスタ４ ８（ｘ）からの第２電流よりも大きい場合にはＬｏｗになり、第１電流が第２電
流よりも小さい場合にＨｉｇｈになる。
【００１２】 図３ａは、第１電圧アンプ２０の詳細な構成を示す回路図である。ＭＯＳトラ
ンジスタ３８は、第１検出ライン８０に接続されている。ＭＯＳトランジスタ３
８は、ソース、ゲートおよびドレインを有している。以下において、当技術分野
で周知のように、「ソース」と「ドレイン」とは、電流の方向によって相互に交
換され得る。ＭＯＳトランジスタ３８のソースは、第１検出ライン８０に接続さ
れ、そのドレインは、正電圧電位ＶＣに接続されている。ゲートは、第１電圧ア
ンプ２０に接続されている。第１検出ライン８０は、第１電圧アンプ２０にも接
続されている。
【００１３】 第１の電圧アンプ２０は、Ｐ型ＭＯＳトランジスタ３２と、２個のＮ型ＭＯＳ
トランジスタ３４、３６を有する。Ｎ型ＭＯＳトランジスタ３６のゲートは、第
１検出ライン８０に接続され、そのソースは、接地電位に接続されている。Ｎ型
ＭＯＳトランジスタ３６のドレインは、ＭＯＳトランジスタ３８のゲートおよび
もうひとつのＮ型ＭＯＳトランジスタ３４のソースに接続されている。ＭＯＳト
ランジスタ３４のドレインは、このトランジスタのゲートと、Ｐ型ＭＯＳトラン
ジスタ３２のドレインとに接続されている。Ｐ型トランジスタ３２のゲートは、
正の基準電圧ＶＲＥＦに接続され、そのソースは、正電圧ＶＣに接続されている
。
【００１４】 第１電圧アンプ２０のＭＯＳトランジスタ３４のゲートは、Ｎ型ＭＯＳトラン
ジスタ４４のゲートに接続される。トランジスタ４４のドレインは、Ｐ型ＭＯＳ
トランジスタ４０のドレインに接続される。このトランジスタ４４のドレインは
、それ自身のゲートにも接続されている。Ｐ型ＭＯＳトランジスタ４０のソース
は、正電圧電位ＶＣに接続されている。Ｐ型ＭＯＳトランジスタ４０のゲートは
、複数のＰ型ＭＯＳトランジスタ４２（ａ…ｎ）の各ゲートに接続される。各Ｐ
型ＭＯＳトランジスタ４２のソースは、正電圧電位ＶＣに接続されている。この
ような構成において、Ｐ型ＭＯＳトランジスタ４０と、各Ｐ型トランジスタ４２
とで、カレントミラーとして機能する。
【００１５】 第１検出ライン８０は、Ｎ型ＭＯＳトランジスタ４６にも接続されている。Ｍ
ＯＳトランジスタ４６のドレインとゲートは、互いに接続され、ＭＯＳトランジ
スタ４４のソースと、第１のセンシングライン８０の双方に接続されている。Ｍ
ＯＳトランジスタ４６のソースは、接地電位に接続されている。トランジスタ４
６は、ダイオード接続された弱いトランジスタとして機能する。Ｐ型ＭＯＳトラ
ンジスタ４２（ａ…ｎ）の各ドレインは、対応するインバータ２８（ａ…ｎ）の
単一の入力に接続される。
【００１６】 センサ回路１０は、いわゆる「ダミー」セル１４を備えている。ダミーセル１
４は、常時導通状態にあるフローティングゲートメモリセルである。ダミーセル
１４は、ソース、ゲート、およびドレインを有する。ソースは接地電位に接続さ
れており、ゲートは、正電圧電位ＶＣに接続される。ドレインは、第２検出ライ
ン８２に接続されている。
【００１７】 第２検出ライン８２は、第２電圧アンプ２４に接続される。第２電圧アンプ２
４は、Ｐ型ＭＯＳトランジスタ５０とＮ型ＭＯＳトランジスタ５２を有する。Ｎ
型ＭＯＳトランジスタ５２は、第２検出ライン８２に接続されたゲートを有する
。ＭＯＳトランジスタ５２のソースは、接地電位に接続され、そのドレインは、
Ｐ型ＭＯＳトランジスタ５０のドレインに接続されている。Ｐ型ＭＯＳトランジ
スタ５０のゲートは、正の基準電圧ＶＲＥＦに接続されている。この基準電圧は
、第１電圧アンプのトランジスタ３２のゲートが接続されている基準電圧と、同
一である。Ｐ型ＭＯＳトランジスタ５０のソースは、正電圧電位ＶＣに接続され
ている。
【００１８】 ダミーセル１４から第２検出ライン８２を介して送られてきた信号は、第２電
圧アンプ２４から第２カレントミラー２６に供給される。第２カレントミラー２
６は、上述した第１カレントミラー２２と同一構成である。すなわち、第２カレ
ントミラー２６は、２個のＰ型ＭＯＳトランジスタ５４、５６と、Ｎ型ＭＯＳト
ランジスタ５８を有する。Ｐ型ＭＯＳトランジスタ５４、５６とが、電流ミラー
・コンフィグレーションを構成する。第２検出ライン８２からの信号はＮ型ＭＯ
Ｓトランジスタ６０にも供給される。Ｎ型ＭＯＳトランジスタ６０は、第１カレ
ントミラーのＮ型ＭＯＳトランジスタ４６と同一構成であり、Ｎ型ＭＯＳトラン
ジスタ４６と同様に、ダイオード接続された弱いトランジスタとして機能する。
【００１９】 第２電流アンプ２６の出力信号は、Ｐ型ＭＯＳトランジスタ５４のドレインか
ら出力される。Ｐ型ＭＯＳトランジスタ５４のドレインは、Ｎ型ＭＯＳトランジ
スタ６２のドレインに接続される。Ｎ型ＭＯＳトランジスタ６２のドレインとゲ
ートは、互いに接続され、ソースは、接地されている。Ｐ型ＭＯＳトランジスタ
５４のドレインから出力される第２カレントミラー２６の出力は、定電流源とな
る。この定電流が、複数のＮ型ＭＯＳトランジスタ４８（ａ…ｎ）のゲートに供
給される。各トランジスタ４８のドレインは、対応するインバータ２８（ａ…ｎ
）の単一入力に接続され、そのソースは、接地電位に接続される。トランジスタ
４８（ａ…ｎ）の各ゲート電圧は、Senrefで示される基準電圧である。
【００２０】 このようなセンサ回路１０には、３つの良好な実施形態がある。
【００２１】 （第１実施形態） 第１実施形態では、第１電流アンプを構成する複数のトランジスタ４２（ａ…
ｎ）のサイズは、それぞれ異なる。一方、第２電流アンプを構成する複数のトラ
ンジスタ４８（ａ…ｎ）のサイズはすべて同一であり、一定のSenref電圧が印加
される。すなわち、各トランジスタ４８（ａ…ｎ）は、そのソースから同量の電
流を、ドレインを介して接地電位へと引き出す。
【００２２】 第１実施形態において、フローティングメモリセル１２が非導通状態のときは
、第１検出ライン８０に沿って電流は流れない。第１検出ライン８０上の電圧が
最初はゼロであったとすると、トランジスタ３８と４４の双方は、第１検出ライ
ン８０上の電圧を上昇させるために、ＯＮになっている。第１検出ライン８０の
電圧が上昇すると、トランジスタ３４のゲート電圧と、トランジスタ３８のゲー
ト電圧の双方が下降する。トランジスタ３８は、そのゲート電圧が、第１検出ラ
イン８０に現われる電圧よりも１しきい値高い状態になくなった場合に、オフさ
れる。このとき、トランジスタ３４のゲート電圧は、トランジスタ３８のゲート
電圧よりも１しきい値高いので、第１カレントミラーのトランジスタ４４は、オ
ンのままである。したがって、トランジスタ４０は、第１検出ラインをチャージ
アップするために、トランジスタ４４を介して電流を供給し続ける。トランジス
タ４４を流れる電流が、トランジスタ４６を通る電流に近付くと、第１検出ライ
ン８０の電圧は飽和レベルに達する。トランジスタ４６は、ダイオード接続され
た弱トランジスタとして機能しており、これによって第１検出ライン８０の電圧
が上昇しすぎるのを防止し、トランジスタ４４をオフにする。飽和点において、
第１検出ライン８０の電圧は、ＶＨで示される高いクランプレベルにある。
【００２３】 次に、フローティングゲートメモリセル１２が、あるレベルの導通状態にある
とすると、第１電流が第１検出ライン８０に沿って流れる。フローティングメモ
リセル１２の導通状態に応じて第１検出ライン８０上を流れる電流が、トランジ
スタ４４が供給できる電流を越えるものである場合は、トランジスタ３８のゲー
ト電圧が上昇する。トランジスタ３８のゲート電圧が、第１検出ライン８０に現
われる電圧よりも１しきい値高い場合に、トランジスタ３８は導通し、第１検出
ライン８０上の電圧は、そのレベルにクランプあるいはホールドされる。このと
き、トランジスタ３４のゲート電圧は、トランジスタ３８のゲート電圧よりも１
しきい値高い状態であり、第１検出ライン８０上の電圧は、ＶＬで示される低ク
ランプレベルに保持される。電流は、トランジスタ４０からトランジスタ４４を
介して第１検出ライン８０に流れ込み、セル１２の導通状態を維持する。
【００２４】 トランジスタ４０を通る電流は、トランジスタ４２を流れる電流によってミラ
ーされる。しかし、トランジスタ４２（ａ…ｎ）の各々のサイズが異なるので、
各トランジスタ４２（ａ…ｎ）を通る電流量も異なる。したがって、トランジス
タ４２（ａ…ｎ）からインバータ２８（ａ…ｎ）の各々に流れる電流量も、相違
する。図１から明らかなように、各インバータ２８（ａ…ｎ）の単一入力に、対
応するＰ型ＭＯＳトランジスタ４２（ａ…ｎ）のドレインと、Ｎ型ＭＯＳトラン
ジスタ４８（ａ…ｎ）のドレインとが接続されている。インバータ２８（ｘ）の
単一入力に流れ込む電流と、そこから流れ出る電流とのネット電流に応じて、イ
ンバータ２８（ｘ）の出力Ｓoutは、ハイまたはローになる。トランジスタ４２ （ｘ）を流れる電流が、トランジスタ４８（ｘ）を流れる基準電流よりも大きけ
れば、インバータ２８（ｘ）の入力に現われる電圧が上昇し、出力Ｓoutは低下 する。逆に、トランジスタ４２（ｘ）を通る電流が、トランジスタ４８（ｘ）を
流れる基準電流よりも小さい場合は、インバータ２８（ｘ）の入力に現われる電
圧が低下し、出力Ｓoutは上昇する。
【００２５】 このように、各インバータ２８（ｘ）の単一の入力に対して２つの電流源が存
在し、対応するトランジスタ４２（ｘ）とトランジスタ４８（ｘ）とから電流が
供給される。各トランジスタは、電圧が印加されるゲートを有する。トランジス
タ４８（ｘ）のゲートには、一定の基準電圧Senrefが印加される。一方、トラン
ジスタ４２（ｘ）のゲートに印加される電圧レベルは、トランジスタ３４のゲー
ト電圧、すなわち最終的にはメモリセル１２の導通状態によって決定される。
【００２６】 ＭＯＳトランジスタ４２（ｘ）のゲートと、ＭＯＳトランジスタ４８（ｘ）の
ゲートに印加される電圧レベルに応じて、ＭＯＳトランジスタは、徐々にオンし
てゆく。換言すると、ＭＯＳトランジスタは、ステップ関数のようにいきなりオ
ンすることはない。したがって、トランジスタ４２（ｘ）が、トランジスタ４８
（ｘ）よりも急激にオンするか、ゆるやかにオンするかによって、トランジスタ
４２（ｘ）からトランジスタ４８（ｘ）を通って流れる電流の量が変化する。
【００２７】 すなわち、ネット電流がインバータ２８（ｘ）に流れ込むか、流れ出るかのい
ずれかになる。インバータ２８（ｘ）は、流れ込むあるいは流れ出る電流を検出
し、検出した電流に応じてハイまたはローの出力信号Ｓoutを出力することによ り、選択されたメモリセル１２の状態を示す。
【００２８】 今、選択されたフローティングゲートメモリセルが、４つの状態を取り得ると
する。この場合、３個のインバータ２８（ａ…ｃ）と、それぞれ対応するトラン
ジスタ４２（ａ…ｃ）とトランジスタ４８（ａ…ｃ）を使用する。選択フローテ
ィングゲートメモリセルが、非導通状態のときは、いずれのトランジスタ４２（
ａ…ｃ）にも電流は流れない。したがって、３つのインバータ２８（ａ…ｃ）の
出力は、すべてハイになる。
【００２９】 選択フローティングゲートメモリセルが、第１の導通状態にある場合は、トラ
ンジスタ４２（ａ）を通る電流が最小、トランジスタ４２（ｃ）を通る電流が最
大となって、メモリセル１２を流れる電流は増幅される。それぞれ異なるトラン
ジスタ４２（ａ…ｃ）のサイズは、次のようにして決定される。すなわち、第１
の導通状態で、トランジスタ４２（ａ）を流れる電流が対応するトランジスタ４
８（ａ）の電流よりも小さく維持され、インバータ２８（ａ）の出力をハイにし
、かつ、トランジスタ４２（ｂ、ｃ）の導通電流が、トランジスタ４８（ｂ、ｃ
）の電流よりも大きく、対応するインバータ２８（ｂ、ｃ）の出力がローにもな
るように決定される。したがって、インバータ２８（ａ…ｃ）が取り得る４つの
出力は、次のようになる。
【００３０】 状態： ２８（ａ） ２８（ｂ） ２８（ｃ） ０ Ｈ Ｈ Ｈ １ Ｌ Ｈ Ｈ ２ Ｌ Ｌ Ｈ ３ Ｌ Ｌ Ｌ 全てのインバータ２８（ａ…ｃ）の出力は、選択されたフローティングゲート
メモリセルの記憶状態（あるいは導通状態）を示すデコード信号を生成するため
にデコーダ回路５０に供給される。
【００３１】 （第２実施形態） 第２実施形態では、第１電流アンプを構成する複数のトランジスタ４２（ａ…
ｎ）は、同一サイズを有し、第２電流アンプを構成するトランジスタ４８（ａ…
ｎ）は、それぞれ異なるサイズを有する。また、異なるサイズの各トランジスタ
４８に、一定の基準電圧Senrefが供給される。従って、各トランジスタ４８（ａ
…ｎ）は、異なる量の電流をそのソースから、ドレインを介して接地電位に引き
出す。
【００３２】 センサ回路１０の第２実施形態の動作については、フローティングメモリセル
１２が非導通状態にあれば、第１検出ライン８０に電流は流れない。その結果、
どのトランジスタ４２（ａ…ｃ）にも電流は流れない。したがって、全てのイン
バータ２８（ａ…ｃ）の出力はハイになる。
【００３３】 フローティングゲートメモリセル１２が、ある導通状態にあるとする。この場
合、第１電流が、第１検出ライン８０を流れる。この第１電流は、各トランジス
タ４２（ａ…ｎ）を通る電流に反映される。ここで、全てのトランジスタ４２（
ａ…ｃ）が同一サイズであるため、トランジスタ４２（ａ…ｎ）を流れる電流量
は同一になる。全てのトランジスタ４２（ａ…ｃ）に対する電流量は、選択され
たフローティングゲートメモリセル１２の導通状態によってのみ、変化する。
【００３４】 一方、第２電流アンプの各トランジスタ４８（ａ…ｃ）のゲートには、同一の
基準電圧Senrefが供給されるが、各トランジスタ４８（ａ…ｃ）のサイズが異な
るので、各トランジスタ４８（ａ…ｃ）を流れる電流量も相違する。インバータ
２８（ａ）は、対応するトランジスタ４２（ａ）からの電流と、トランジスタ４
８（ａ）からの電流とを比較する。トランジスタ４２（ａ…ｎ）からインバータ
２８（ａ…ｎ）に流れ込む電流は、それぞれ異なる。インバータ２８（ｘ）の単
一入力に流れ込む、あるいは流れ出るネット電流に応じて、インバータ２８（ｘ
）の出力Ｓoutは、ハイあるいはローになる。トランジスタ４２（ｘ）を流れる 電流が、対応のトランジスタ４８（ｘ）を流れる基準電流よりも高い場合は、イ
ンバータ２８（ｘ）の入力に現われる電圧は上昇し、出力Ｓoutは低下する。逆 に、トランジスタ４２（ｘ）を通る電流がトランジスタ４８（ｘ）を通る基準電
流よりも小さい場合は、インバータ２８（ｘ）の入力端の電圧は低下し、出力Ｓ
outは上昇する。
【００３５】 このように、各インバータ２８（ｘ）の単一の入力に、２つの電流源が存在し
、それぞれ対応するトランジスタ４２（ｘ）とトランジスタ４８（ｘ）とから電
流が供給される。各トランジスタは、電圧印加ゲートを有し、トランジスタ４８
（ｘ）のゲートには、一定の基準電圧Senrefが印加される。第２実施形態では、
各トランジスタ４８（ｘ）のサイズは異なるので、対応するインバータ２８（ａ
…ｎ）に供給される電流の量も相違する。トランジスタ４２（ｘ）のゲートに印
加される電圧は、トランジスタ３４のゲート電圧によって、すなわちメモリセル
１２の導通状態によって決定される電圧レベルにある。
【００３６】 ＭＯＳトランジスタ４２（ｘ）および４８（ｘ）のゲートに印加される電圧レ
ベルに応じて、ＭＯＳトランジスタは、徐々にオンする。ステップ関数のように
いきなりオンすることはない。トランジスタ４２（ｘ）が、トランジスタ４８（
ｘ）よりも急激にオンするか、緩やかにオンするかによって、トランジスタ４２
（ｘ）からトランジスタ４８（ｘ）を通って流れる電流量が変化する。
【００３７】 これにしたがって、ネット電流がインバータ２８（ｘ）に流れ込むか、流れ出
るかのいずれかになる。インバータ２８（ｘ）は、流れ込むあるいは流れ出る電
流を検出し、検出した電流に応じてハイまたはローの出力信号Ｓoutを出力する ことにより、選択されたメモリセル１２の状態を示す。
【００３８】 今、選択されたフローティングゲートメモリセルが、４つの状態を取り得ると
する。この場合、３個のインバータ２８（ａ…ｃ）と、それぞれ対応するトラン
ジスタ４２（ａ…ｃ）とトランジスタ４８（ａ…ｃ）を使用する。選択フローテ
ィングゲートメモリセルが、非導通状態のときは、いずれのトランジスタ４２（
ａ…ｃ）にも電流は流れない。したがって、３つのインバータ２８（ａ…ｃ）の
出力は、すべてハイになる。
【００３９】 選択フローティングゲートメモリセルが、第１の導通状態にある場合は、トラ
ンジスタ４２（ａ）を通る電流とトランジスタ４２（ｃ）を通る電流が等しくな
って、メモリセル１２を流れる電流は増幅される。それぞれ異なるトランジスタ
４８（ａ…ｃ）のサイズは、次のようにして決定される。すなわち、メモリセル
の第１の導通状態で、トランジスタ４８（ｂ、ｃ）の導通が、対応するトランジ
スタ４２（ｂ、ｃ）の導通よりも大きく、対応するインバータ２８（ｂ、ｃ）の
出力がローにもなるように決定される。したがって、インバータ２８（ａ…ｃ）
が取り得る４つの出力は、次のようになる。
【００４０】 状態： ２８（ａ） ２８（ｂ） ２８（ｃ） ０ Ｈ Ｈ Ｈ １ Ｌ Ｈ Ｈ ２ Ｌ Ｌ Ｈ ３ Ｌ Ｌ Ｌ 全てのインバータ２８（ａ…ｃ）の出力は、選択されたフローティングゲート
メモリセルの記憶または導通状態を示すデコードされた信号を生成するためにデ
コーディング回路５０に供給される。
【００４１】 （第３実施形態） 第３実施形態では、第１電流アンプを構成する複数のトランジスタ４２（ａ…
ｎ）のサイズは同一であり、第２電流アンプを構成するトランジスタ４８（ａ…
ｎ）のサイズも同一とする。ただし、トランジスタ４８（ａ…ｎ）の各々に、そ
れぞれ異なる基準電圧Senrefが供給される。従って、各トランジスタ４８（ａ…
ｎ）は、異なる量の電流を、そのソースからドレインを介して接地電位に引き出
す。この構成は、例えば、Ｐ型ＭＯＳトランジスタ５０のゲートに異なる基準電
圧を印加することにより達成される。
【００４２】 第３実施形態におけるセンサ回路の動作は、電圧アンプ回路２４とカレントミ
ラー２６をそれぞれ複数設けられなければならないことを除いて、第２実施形態
の動作と同一である。
【００４３】 （一般的な考察） トランジスタ３２および３６は、バイアス基準電圧ＶＲＥＦによってそのゲイ
ンが決定されるアンプ（増幅回路）を形成する。トランジスタ３２〜３６のアン
プのゲインをＡＶとすると、トランジスタ３８のゲート電圧は常に、 Ｖ（Ｇ３８）＝Ｖ（Ｇ３４）−ＶＴ （１） ローレベルクランプＶＬで、 ＶＬ（Ｇ３８）＝ＶＬ（ライン８０）＋ＶＴ （２） ハイレベルクランプＶＨで、 ＶＨ（Ｇ３４）＝ＶＨ（ライン８０）＋ＶＴ （３） 式（１）を（３）に代入すと、 ＶＨ（Ｇ３８）＝ＶＨ（ライン８０） （４） 式（４）−（２）によって、 ＶＨ（Ｇ３８）−ＶＬ（Ｇ３８） ＝ＶＨ（ライン８０）−ＶＬ（ライン８０）−ＶＴ （５） アンプは、ゲインＡｖを有するので、 ＶＨ（Ｇ３８）−ＶＬ（Ｇ３８） ＝Ａｖ＊（ＶＨ（ライン８０）−ＶＬ（ライン８０）） （６） （６）を（５）に代入することによって、 ＶＨ（ライン８０）−ＶＬ（ライン８０） ＝−ＶＴ／（Ａｖ−１） （７） 今、ＡＶ＝−５、ＶＴ＝０．６とすると、全体の電圧スィングは、 ＶＨ（ライン８０）−ＶＬ（ライン８０）＝０．１Ｖ になる。
【００４４】 基準電圧Senrefは、次のようにして生成される。ダミーセル１４は、そのセレ
クトゲートとフローティングゲートがＶＣに接続されたフローティングゲートメ
モリセルである。したがって、第２検出ライン８２上に現われる電圧は、第１検
出ライン８０上の電圧に非常に近い。ダミーセル１４を流れる電流は、第２電圧
アンプ２４により制御される。第２電圧アンプは、トランジスタ５０および５２
を有し、トランジスタ３２および３６により形成される第１電圧アンプと同一の
ゲインを有するアンプを形成する。第２検出ライン８２を流れる電流は、第２カ
レントミラー２６のトランジスタ５４、５６および５８によってミラーされる。
トランジスタ４８のゲートに現われる電圧Senrefは、トランジスタ４８をバイア
スするために使用され、状態検出用の基準電流を生成する。
【００４５】 まとめると、フローティングゲートメモリセル１２が非導通状態にあるときに
は、トランジスタ４４がオンされている。フローティングゲートメモリセル１２
が、導通状態にあるときは、トランジスタ３８および４４の双方がオンされる。
このように、フローティングゲートメモリセル１２の導通状態とかかわりなく、
トランジスタ４４は常時オンとなる。トランジスタ４４をオンにするには、フロ
ーティングゲートメモリセル１２が、ある１つの状態にあるときに、トランジス
タ３４は、セル１２の状態に答じて出力電圧を生成し、セル１２が別の状態にあ
るときは、セル１２のそのバイナリ状態に応じて第２の出力電圧を生成する。し
たがって、トランジスタ３４も、フローティングゲートメモリセル１２の状態に
かかわらず、いつも導通している。第２検出ライン８２を流れる電流によって、
第２カレントミラーのトランジスタ５８のゲートに誘起される電圧は、常に、ト
ランジスタ３４のゲートに生成される第１出力電圧と第２出力電圧の間の電圧と
なる。
【００４６】 以上のように、マルチ状態センサ回路１０は、選択されたフローティングゲー
トメモリセルの複数の記憶状態を検出することができる。
【図面の簡単な説明】
【図１】 複数のフローティングゲート素子から成るメモリアレイとともに用いられる本
発明のセンサ回路の概略図である。
【図２】 図１に示すセンサ回路から複数の出力信号を受け取り、それに応じた復号信号
を生成するデコーダのブロック図である。
【図３ａ、図３ｂ】 図１に示すセンサ回路の詳細な部分回路図である。
【図４】 図３ａおよび図３ｂに示す回路に用いられる基準電圧生成回路の概略図である
。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 記憶装置の選択されたフローティングゲートメモリセルの状
    態を検出するセンサ回路であって、前記フローティングゲートメモリセルは複数
    の記憶状態を有し、前記センサ回路は、 前記記憶装置に接続される第１ラインと、 前記第１ラインに接続され、第１の出力電圧を生成する第１電圧アンプと、 各々が前記第１の出力電圧を受け取り、これに応じて複数の異なる第１出力電
    流を生成する、複数の第１電流アンプトランジスタと、 基準電流を生成する基準電流生成手段と、 各々がその入力端子で、前記複数の第１出力電流のひとつと、前記基準電流と
    を受け取り、これらに応じて出力信号を生成する複数のインバータと、 前記複数のインバータから出力される複数の出力信号を受信して、前記選択さ
    れたフローティングゲートメモリセルの複数の記憶状態を表わす復号信号を生成
    するデコーダ手段と、 を備え、前記第１電流アンプトランジスタの各々は、それぞれサイズの異なる
    トランジスタであり、各トランジスタは、前記第１出力電圧が印加されるゲート
    と、電源電圧に接続された第１端子と、前記複数の出力電流のひとつを生成する
    第２端子とを有し、 前記各インバータは、単一の入力と単一の出力を有する、 ことを特徴とするセンサ回路。
  2. 【請求項２】 記憶装置の選択されたフローティングゲートメモリセルの状
    態を検出するセンサ回路であって、前記フローティングゲートメモリセルは複数
    の記憶状態を有し、前記センサ回路は、 前記記憶装置に接続される第１ラインと、 前記第１ラインに接続され、第１の出力電圧を生成する第１電圧アンプと、 各々が前記第１の出力電圧を受け取り、これに応じて複数の同一の第１出力電
    流を生成する、複数の第１電流アンプトランジスタと、 基準電圧を生成する基準電圧生成手段と、 各々が前記基準電圧を受け取り、これに応じて複数の異なる基準電流を生成す
    る、複数の第２電流アンプトランジスタと、 各々がその入力端子で、前記複数の同一の第１出力電流のひとつと、前記複数
    の異なる基準電流のひとつとを受け取り、これらに応じて出力信号を生成する複
    数のインバータと、 前記複数のインバータからそれぞれ供給される複数の出力信号を受信して、前
    記選択されたフローティングゲートメモリセルの複数の記憶状態を表わす復号信
    号を生成するデコーダ手段と、 を備え、前記第１電流アンプトランジスタの各々は、それぞれ同一サイズのト
    ランジスタであり、各トランジスタは、前記第１出力電圧が印加されるゲートと
    、電源電圧に接続された第１端子と、前記同一の出力電流を生成する第２端子と
    を有し、 前記第２電流アンプトランジスタの各々は、互いにサイズの異なるトランジス
    タであり、各トランジスタは、前記基準電圧が印加されるゲートと、電源電圧に
    接続される第１端子と、前記複数の異なる基準電流のひとつを生成する第２端子
    とを有し、 前記各インバータは、単一の入力と単一の出力を有する、 ことを特徴とするセンサ回路。
  3. 【請求項３】 記憶装置の選択されたフローティングゲートメモリセルの状
    態を検出するセンサ回路であって、前記フローティングゲートメモリセルは複数
    の記憶状態を有し、前記センサ回路は、 前記メモリデバイスに接続される第１ラインと、 前記第１ラインに接続され、第１の出力電圧を生成する第１電圧アンプと、 各々が前記第１の出力電圧を受け取り、これに応じて複数の同一の第１出力電
    流を生成する、複数の第１電流アンプトランジスタと、 複数の異なる基準電圧を生成する基準電圧生成手段と、 各々が前記複数の異なる基準電圧のひとつを受け取り、これに応じて複数の異
    なる基準電流を生成する、複数の第２電流アンプトランジスタと、 各々がその入力端子で、前記複数の同一の第１出力電流のひとつと、前記複数
    の異なる基準電流のひとつとを受け取り、これらに応じて出力信号を生成する複
    数のインバータと、 前記複数のインバータからそれぞれ供給される複数の出力信号を受信して、前
    記選択されたフローティングゲートメモリセルの複数の記憶状態を表わす復号信
    号を生成するデコーダ手段と、 を備え、前記第１電流アンプトランジスタの各々は、それぞれ同一サイズのト
    ランジスタであり、各トランジスタは、前記第１出力電圧が印加されるゲートと
    、電源電圧に接続された第１端子と、前記同一の出力電流を生成する第２端子と
    を有し、 前記第２電流アンプトランジスタの各々は、同一サイズのトランジスタであり
    、各トランジスタは、前記複数の異なる基準電圧のひとつが印加されるゲートと
    、電源電圧に接続される第１端子と、前記複数の異なる基準電流のひとつを生成
    する第２端子とを有し、 前記各インバータは、単一の入力と単一の出力を有する、 ことを特徴とするセンサ回路。
  4. 【請求項４】 前記第１電圧アンプは、 第１電源電圧に接続されたソースと、ドレインと、第２電源電圧に接続された
    ゲートとを有する第１トランジスタ； ソース、ドレイン、およびゲートを有し、前記ドレインは前記ゲートと、前記
    第１トランジスタのドレインとに接続され、第１出力電圧を生成する制御トラン
    ジスタ；、 第３電源電圧に接続されたソースと、前記制御トランジスタのソースに接続さ
    れたドレインと、前記第１ラインに接続されたゲートとを有する第２トランジス
    タ； を含むことを特徴とする請求項１、２または３に記載のセンサ回路。
  5. 【請求項５】 前記第１および第２の電流アンプは、実質的に同一であるこ
    とを特徴とする請求項４に記載のセンサ回路。
  6. 【請求項６】 前記第１電源電圧は、正電位を有することを特徴とする請求
    項５に記載のセンサ回路。
  7. 【請求項７】 前記第３電源電圧は、接地電位にあることを特徴とする請求
    項５に記載のセンサ回路。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006294141A (ja) * 2005-04-12 2006-10-26 Toshiba Corp 不揮発性半導体記憶装置
JP2015515712A (ja) * 2012-03-30 2015-05-28 シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． 電流注入検知増幅器を有する不揮発性メモリデバイス

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6078518A (en) * 1998-02-25 2000-06-20 Micron Technology, Inc. Apparatus and method for reading state of multistate non-volatile memory cells
US6122212A (en) * 1998-05-01 2000-09-19 Winbond Electronics Corporation Sense amplifier with feedbox mechanism
JP3629144B2 (ja) 1998-06-01 2005-03-16 株式会社東芝 不揮発性半導体記憶装置
FR2786910B1 (fr) * 1998-12-04 2002-11-29 St Microelectronics Sa Memoire a grille flottante multiniveau
US6075726A (en) * 1998-12-07 2000-06-13 Winbond Electronics Corporation High speed sensing circuit for a memory device
US6078524A (en) * 1998-12-07 2000-06-20 Winbond Electronics Corporation High speed sensing circuit for a memory device
KR100299565B1 (ko) * 1999-06-29 2001-11-01 박종섭 반도체 메모리장치
IT1319037B1 (it) * 2000-10-27 2003-09-23 St Microelectronics Srl Circuito di lettura di memorie non volatili
US6567330B2 (en) * 2001-08-17 2003-05-20 Kabushiki Kaisha Toshiba Semiconductor memory device
US6906958B2 (en) * 2003-03-26 2005-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Word-line voltage generator
US7423476B2 (en) * 2006-09-25 2008-09-09 Micron Technology, Inc. Current mirror circuit having drain-source voltage clamp
JP5319423B2 (ja) * 2009-06-30 2013-10-16 ラピスセミコンダクタ株式会社 不揮発性半導体記憶装置
US8878511B2 (en) * 2010-02-04 2014-11-04 Semiconductor Components Industries, Llc Current-mode programmable reference circuits and methods therefor
US8188785B2 (en) 2010-02-04 2012-05-29 Semiconductor Components Industries, Llc Mixed-mode circuits and methods of producing a reference current and a reference voltage
US8680840B2 (en) * 2010-02-11 2014-03-25 Semiconductor Components Industries, Llc Circuits and methods of producing a reference current or voltage
CN103794252B (zh) 2012-10-29 2018-01-09 硅存储技术公司 用于读出放大器的低电压电流参考产生器
US9620235B2 (en) 2013-03-15 2017-04-11 Silicon Storage Technology, Inc. Self-timer for sense amplifier in memory device
JP2016513852A (ja) 2013-03-15 2016-05-16 シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． 高速・低電力センス増幅器

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4223394A (en) * 1979-02-13 1980-09-16 Intel Corporation Sensing amplifier for floating gate memory devices
US5268870A (en) * 1988-06-08 1993-12-07 Eliyahou Harari Flash EEPROM system and intelligent programming and erasing methods therefor
JPH07105146B2 (ja) * 1988-07-29 1995-11-13 三菱電機株式会社 不揮発性記憶装置
US5218569A (en) * 1991-02-08 1993-06-08 Banks Gerald J Electrically alterable non-volatile memory with n-bits per memory cell
WO1993018412A1 (en) * 1992-03-13 1993-09-16 Silicon Storage Technology, Inc. A sensing circuit for a floating gate memory device
US5550772A (en) * 1995-02-13 1996-08-27 National Semiconductor Corporation Memory array utilizing multi-state memory cells
KR0172401B1 (ko) * 1995-12-07 1999-03-30 김광호 다수상태 불휘발성 반도체 메모리 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006294141A (ja) * 2005-04-12 2006-10-26 Toshiba Corp 不揮発性半導体記憶装置
JP2015515712A (ja) * 2012-03-30 2015-05-28 シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． 電流注入検知増幅器を有する不揮発性メモリデバイス

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