JP2001101884A - 感知増幅器回路 - Google Patents
感知増幅器回路Info
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Abstract
(57)【要約】
【課題】 オンセル電流とオフセル電流の間に存在する
基準電流を発生させる感知増幅器回路を提供すること。 【解決手段】 基準セル１０８はオンセルのスレッショ
ルド電圧とオフセルのスレッショルド電圧の間のスレッ
ショルド電圧にプログラムされる。さらに、基準セル１
０８には抵抗１１６が並列接続される。
基準電流を発生させる感知増幅器回路を提供すること。 【解決手段】 基準セル１０８はオンセルのスレッショ
ルド電圧とオフセルのスレッショルド電圧の間のスレッ
ショルド電圧にプログラムされる。さらに、基準セル１
０８には抵抗１１６が並列接続される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置の
感知増幅器回路に関するものであり、より具体的にはフ
ローティングゲートタイプの不揮発性半導体メモリ装置
で使用される感知増幅器回路に関するものである。
感知増幅器回路に関するものであり、より具体的にはフ
ローティングゲートタイプの不揮発性半導体メモリ装置
で使用される感知増幅器回路に関するものである。
【０００２】
【従来の技術】周知のように、電気的にプログラム可能
であるメモリセル或いは電気的に消去及びプログラム可
能であるメモリセル（或いはフラッシュメモリセル）は
フローティングゲートタイプの電界効果トランジスタを
含む。プログラムされたメモリセルのフローティングゲ
ートは電子で充電され、所定の電圧が制御ゲートに印加
される時充電されたフローティングゲート下部のソース
・ドレインチャンネルは電子によって非導通状態とな
る。この時、メモリセルはオフ状態を有する。メモリセ
ルの非導通状態は感知増幅器によって“０”ビット（或
いは“１”ビット）と読まれる。プログラムされていな
いメモリセル（或いは消去状態のメモリセル）のフロー
ティングゲートは相当に少ない正電荷或いは負電荷に充
電され（或いは中性的に充電され）、その結果所定の電
圧が制御ゲートに印加される時プログラムされていない
フローティングゲート下部のソース・ドレインチャンネ
ルは導通される。この時、メモリセルはオン状態を有す
る。
であるメモリセル或いは電気的に消去及びプログラム可
能であるメモリセル（或いはフラッシュメモリセル）は
フローティングゲートタイプの電界効果トランジスタを
含む。プログラムされたメモリセルのフローティングゲ
ートは電子で充電され、所定の電圧が制御ゲートに印加
される時充電されたフローティングゲート下部のソース
・ドレインチャンネルは電子によって非導通状態とな
る。この時、メモリセルはオフ状態を有する。メモリセ
ルの非導通状態は感知増幅器によって“０”ビット（或
いは“１”ビット）と読まれる。プログラムされていな
いメモリセル（或いは消去状態のメモリセル）のフロー
ティングゲートは相当に少ない正電荷或いは負電荷に充
電され（或いは中性的に充電され）、その結果所定の電
圧が制御ゲートに印加される時プログラムされていない
フローティングゲート下部のソース・ドレインチャンネ
ルは導通される。この時、メモリセルはオン状態を有す
る。
【０００３】不揮発性半導体メモリ装置のアレイは行と
列に配列される複数個のフローティングゲートメモリセ
ルを含む。任意の列に沿って配列された各セルのソース
は共通ソースライン（或いはソース共通ライン）に接続
され、選択されたメモリセルに関連した共通ソースライ
ンは読み動作の間に基準電位、例えば、接地電圧に接続
される。任意の列に沿って配列された各セルのドレイン
は列に対応するビットラインに接続され、ビットライン
は選択されたセルの読み動作の間にデータラインを通じ
て感知増幅器の一入力端子に接続される。任意の行に沿
って配列された各セルの制御ゲートはワードラインに共
通に接続され、選択されたメモリセルに接続されたワー
ドラインは選択されたメモリセルの読み動作の間に所定
の選択電圧（或いはワードライン電圧）に接続される。
列に配列される複数個のフローティングゲートメモリセ
ルを含む。任意の列に沿って配列された各セルのソース
は共通ソースライン（或いはソース共通ライン）に接続
され、選択されたメモリセルに関連した共通ソースライ
ンは読み動作の間に基準電位、例えば、接地電圧に接続
される。任意の列に沿って配列された各セルのドレイン
は列に対応するビットラインに接続され、ビットライン
は選択されたセルの読み動作の間にデータラインを通じ
て感知増幅器の一入力端子に接続される。任意の行に沿
って配列された各セルの制御ゲートはワードラインに共
通に接続され、選択されたメモリセルに接続されたワー
ドラインは選択されたメモリセルの読み動作の間に所定
の選択電圧（或いはワードライン電圧）に接続される。
【０００４】読み動作の間、選択されたメモリセルを通
じて流れる電流は選択されたメモリセルが“０”或いは
“１”にプログラムされたかの可否を決定するために基
準電流と比較される。基準電流は基準回路から生成さ
れ、基準回路はメモリセルと同一の特性を有する一つ又
はそれ以上のフローティングゲートセルを含む。基準回
路は基準ラインを通じて電流ミラー型差動増幅器の他の
入力端子に接続される。差動増幅器は選択されたメモリ
セルのロジック状態が“０”或いは“１”であるかの可
否を決定するために基準セルに接続された基準ラインの
電圧を選択されたメモリセルに接続されたデータライン
の電圧と比較する。
じて流れる電流は選択されたメモリセルが“０”或いは
“１”にプログラムされたかの可否を決定するために基
準電流と比較される。基準電流は基準回路から生成さ
れ、基準回路はメモリセルと同一の特性を有する一つ又
はそれ以上のフローティングゲートセルを含む。基準回
路は基準ラインを通じて電流ミラー型差動増幅器の他の
入力端子に接続される。差動増幅器は選択されたメモリ
セルのロジック状態が“０”或いは“１”であるかの可
否を決定するために基準セルに接続された基準ラインの
電圧を選択されたメモリセルに接続されたデータライン
の電圧と比較する。
【０００５】前で説明されたような機能を有する従来技
術の感知増幅器回路１０が図１に図示されている。図１
を参照すると、参照番号１２はフローティングゲートタ
イプのメモリセルトランジスタを示し、参照番号１４，
１６はフローティングゲートタイプの基準セルトランジ
スタを各々示す。直列に接続された基準セルトランジス
タ１４，１６各々のスレッショルド電圧（Ｖｔｈ）はプ
ログラムされたメモリセルトランジスタ即ち、オン状態
を有するメモリセルトランジスタのスレッショルド電圧
と同一である。もう一度言うと、基準セルトランジスタ
の各々はオンセルトランジスタに構成される。メモリセ
ルトランジスタ１２のドレインはＮＭＯＳトランジスタ
１８およびこれと直列接続されたロードトランジスタ２
０を通じて電源電圧Ｖｃｃに接続され、トランジスタ１
８のゲートはバイアス電圧ＶBiasに接続される。同様
に、基準セルトランジスタ１６のドレインはＮＭＯＳト
ランジスタ２２およびこれと直列接続されたロードトラ
ンジスタ２４を通じて電源電圧Ｖｃｃに接続され、トラ
ンジスタ２２のゲートはバイアス電圧ＶRBiasに接続さ
れる。トランジスタ１８，２０の間の感知ノードＶSと
トランジスタ２２，２４の間の基準ノードＶRは差動増
幅器２６の入力端子に各々接続される。
術の感知増幅器回路１０が図１に図示されている。図１
を参照すると、参照番号１２はフローティングゲートタ
イプのメモリセルトランジスタを示し、参照番号１４，
１６はフローティングゲートタイプの基準セルトランジ
スタを各々示す。直列に接続された基準セルトランジス
タ１４，１６各々のスレッショルド電圧（Ｖｔｈ）はプ
ログラムされたメモリセルトランジスタ即ち、オン状態
を有するメモリセルトランジスタのスレッショルド電圧
と同一である。もう一度言うと、基準セルトランジスタ
の各々はオンセルトランジスタに構成される。メモリセ
ルトランジスタ１２のドレインはＮＭＯＳトランジスタ
１８およびこれと直列接続されたロードトランジスタ２
０を通じて電源電圧Ｖｃｃに接続され、トランジスタ１
８のゲートはバイアス電圧ＶBiasに接続される。同様
に、基準セルトランジスタ１６のドレインはＮＭＯＳト
ランジスタ２２およびこれと直列接続されたロードトラ
ンジスタ２４を通じて電源電圧Ｖｃｃに接続され、トラ
ンジスタ２２のゲートはバイアス電圧ＶRBiasに接続さ
れる。トランジスタ１８，２０の間の感知ノードＶSと
トランジスタ２２，２４の間の基準ノードＶRは差動増
幅器２６の入力端子に各々接続される。
【０００６】ゲート電圧の変化に沿ってオン状態のメモ
リセル、オフ状態のメモリセル、そして基準セルを通じ
て流れる電流の特性を示すグラフが図２に図示されてい
る。図２で、参照符号Ｉｏｎはプログラムされない（消
去された）、即ちオン状態のメモリセルを通じて流れる
電流（以下、“オンセル電流”という）を示し、参照符
号Ｉｏｆｆはプログラムされた、即ちオフ状態のメモリ
セルを通じて流れる電流（以下、“オフセル電流とい
う）を示し、参照符号Ｉｒｅｆは２個のオンセルトラン
ジスタで構成された基準セルを通じて流れる電流（以
下、“基準セル電流”という）を示す。図１で説明され
たように、基準セルが直列接続された２個のオンセルト
ランジスタで構成されているから、基準セル電流Ｉｒｅ
ｆはオンセル電流Ｉｏｎの半分になる。
リセル、オフ状態のメモリセル、そして基準セルを通じ
て流れる電流の特性を示すグラフが図２に図示されてい
る。図２で、参照符号Ｉｏｎはプログラムされない（消
去された）、即ちオン状態のメモリセルを通じて流れる
電流（以下、“オンセル電流”という）を示し、参照符
号Ｉｏｆｆはプログラムされた、即ちオフ状態のメモリ
セルを通じて流れる電流（以下、“オフセル電流とい
う）を示し、参照符号Ｉｒｅｆは２個のオンセルトラン
ジスタで構成された基準セルを通じて流れる電流（以
下、“基準セル電流”という）を示す。図１で説明され
たように、基準セルが直列接続された２個のオンセルト
ランジスタで構成されているから、基準セル電流Ｉｒｅ
ｆはオンセル電流Ｉｏｎの半分になる。
【０００７】
【発明が解決しようとする課題】従来技術の感知増幅器
回路において、図２に図示されたように、基準セル電流
Ｉｒｅｆは基準セルトランジスタ１４，１６のゲートに
印加されるゲート電圧Ｖｇの変化によって可変される。
ここで、当業者に周知のように、ゲート電圧Ｖｇが電圧
源に電源電圧Ｖｃｃを利用して生成されるので、ゲート
電圧Ｖｇは電源電圧Ｖｃｃの変化によって可変される。
このような場合、従来技術に従う感知増幅器回路１０の
最小動作電圧はオンセルのスレッショルド電圧Ｖｔｈ１
によって制限される一方、感知増幅器回路１０の最大動
作電圧は、図２で分かるように、オフセル電流Ｉｏｆｆ
と基準セル電流Ｉｒｅｆが交差する（或いは一致する）
地点のゲート電圧Ｖｃｃｍａｘによって制限される。結
果的に、ゲート電圧Ｖｇが最大動作電圧Ｖｃｃｍａｘ以
上増加する時オフセルのロジック状態を感知することが
不可能である。これは従来技術に従う感知増幅器回路１
０の動作電圧範囲が電源電圧（又はメモリセルトランジ
スタ／基準セルトランジスタのゲート電圧）の変化によ
って制限されることを意味する。即ち、従来技術に従う
感知増幅器回路の動作電圧範囲が狭い。
回路において、図２に図示されたように、基準セル電流
Ｉｒｅｆは基準セルトランジスタ１４，１６のゲートに
印加されるゲート電圧Ｖｇの変化によって可変される。
ここで、当業者に周知のように、ゲート電圧Ｖｇが電圧
源に電源電圧Ｖｃｃを利用して生成されるので、ゲート
電圧Ｖｇは電源電圧Ｖｃｃの変化によって可変される。
このような場合、従来技術に従う感知増幅器回路１０の
最小動作電圧はオンセルのスレッショルド電圧Ｖｔｈ１
によって制限される一方、感知増幅器回路１０の最大動
作電圧は、図２で分かるように、オフセル電流Ｉｏｆｆ
と基準セル電流Ｉｒｅｆが交差する（或いは一致する）
地点のゲート電圧Ｖｃｃｍａｘによって制限される。結
果的に、ゲート電圧Ｖｇが最大動作電圧Ｖｃｃｍａｘ以
上増加する時オフセルのロジック状態を感知することが
不可能である。これは従来技術に従う感知増幅器回路１
０の動作電圧範囲が電源電圧（又はメモリセルトランジ
スタ／基準セルトランジスタのゲート電圧）の変化によ
って制限されることを意味する。即ち、従来技術に従う
感知増幅器回路の動作電圧範囲が狭い。
【０００８】本発明は上記の点に鑑みなされたもので、
その目的は、オンセル電流とオフセル電流の間に存在す
る基準電流を発生させる感知増幅器回路を提供すること
にある。
その目的は、オンセル電流とオフセル電流の間に存在す
る基準電流を発生させる感知増幅器回路を提供すること
にある。
【０００９】
【課題を解決するための手段】本発明の感知増幅器回路
は、第１スレッショルド電圧と第２スレッショルド電圧
のうちの一つを有するメモリセルと、前記第１スレッシ
ョルド電圧と前記第２スレッショルド電圧の間の第３ス
レッショルド電圧を有する基準セルと、前記メモリセル
に接続されたデータラインと電源電圧の間に接続された
第１ロードトランジスタと、前記基準セルに接続された
基準ラインと前記電源電圧の間に接続された第２ロード
トランジスタと、前記基準セルと並列接続された抵抗素
子と、前記基準セル及び抵抗素子に共通接続された前記
基準ラインからの信号と前記データラインからの信号を
受け入れ、前記基準ラインの電位を基準にして前記メモ
リセルのロジック状態によってハイレベル又はローレベ
ルを出力する差動増幅器とを含むことを特徴とする。
は、第１スレッショルド電圧と第２スレッショルド電圧
のうちの一つを有するメモリセルと、前記第１スレッシ
ョルド電圧と前記第２スレッショルド電圧の間の第３ス
レッショルド電圧を有する基準セルと、前記メモリセル
に接続されたデータラインと電源電圧の間に接続された
第１ロードトランジスタと、前記基準セルに接続された
基準ラインと前記電源電圧の間に接続された第２ロード
トランジスタと、前記基準セルと並列接続された抵抗素
子と、前記基準セル及び抵抗素子に共通接続された前記
基準ラインからの信号と前記データラインからの信号を
受け入れ、前記基準ラインの電位を基準にして前記メモ
リセルのロジック状態によってハイレベル又はローレベ
ルを出力する差動増幅器とを含むことを特徴とする。
【００１０】上記のような感知増幅器回路によれば、メ
モリセルの第１スレッショルド電圧と第２スレッショル
ド電圧の間の第３スレッショルド電圧に基準セルのスレ
ッショルド電圧を設定することと、基準セルに並列に抵
抗素子を接続することで、基準電流がオンセル電流とオ
フセル電流の間に存在するようにする。だから、感知増
幅器回路の最大動作電圧はメモリセル／基準セルに印加
されるゲート電圧の変化又は電源電圧の変化によって制
限されない。即ち、感知増幅器回路の動作電圧範囲が広
がる。
モリセルの第１スレッショルド電圧と第２スレッショル
ド電圧の間の第３スレッショルド電圧に基準セルのスレ
ッショルド電圧を設定することと、基準セルに並列に抵
抗素子を接続することで、基準電流がオンセル電流とオ
フセル電流の間に存在するようにする。だから、感知増
幅器回路の最大動作電圧はメモリセル／基準セルに印加
されるゲート電圧の変化又は電源電圧の変化によって制
限されない。即ち、感知増幅器回路の動作電圧範囲が広
がる。
【００１１】
【発明の実施の形態】以下図面を参照して本発明の好適
な実施の形態を説明する。図３は本発明の好ましい実施
形態による感知増幅器回路の詳細回路図である。本発明
の感知増幅器回路１００は電気的にプログラム可能であ
るメモリ装置、電気的に消去及びプログラム可能である
メモリ装置、マスクＲＯＭ装置、フラッシュメモリ装置
等のようなフローティングゲートタイプの不揮発性半導
体メモリ装置に適用可能である。
な実施の形態を説明する。図３は本発明の好ましい実施
形態による感知増幅器回路の詳細回路図である。本発明
の感知増幅器回路１００は電気的にプログラム可能であ
るメモリ装置、電気的に消去及びプログラム可能である
メモリ装置、マスクＲＯＭ装置、フラッシュメモリ装置
等のようなフローティングゲートタイプの不揮発性半導
体メモリ装置に適用可能である。
【００１２】図３を参照すると、本発明の感知増幅器回
路１００はメモリセル１０２を含む。このメモリセル１
０２はフローティングゲートタイプの電界効果トランジ
スタで構成され、オン状態又はオフ状態にプログラムさ
れる。メモリセル１０２のドレインはＮＭＯＳトランジ
スタ１０４、データラインＤＬおよびロード用ＰＭＯＳ
トランジスタ１０６を通じて電源電圧Ｖｃｃに接続され
る。メモリセル１０２のソースは接地され、メモリセル
１０２の制御ゲートはワードライン電圧ＶWLに接続され
る。なお、ＮＭＯＳトランジスタ１０４のゲートはバイ
アス電圧ＶBiasに接続される。また、ロード用ＰＭＯＳ
トランジスタ１０６は、ソースが電源電圧Ｖｃｃに接続
され、ドレインとゲートがデータラインＤＬに共通接続
される。
路１００はメモリセル１０２を含む。このメモリセル１
０２はフローティングゲートタイプの電界効果トランジ
スタで構成され、オン状態又はオフ状態にプログラムさ
れる。メモリセル１０２のドレインはＮＭＯＳトランジ
スタ１０４、データラインＤＬおよびロード用ＰＭＯＳ
トランジスタ１０６を通じて電源電圧Ｖｃｃに接続され
る。メモリセル１０２のソースは接地され、メモリセル
１０２の制御ゲートはワードライン電圧ＶWLに接続され
る。なお、ＮＭＯＳトランジスタ１０４のゲートはバイ
アス電圧ＶBiasに接続される。また、ロード用ＰＭＯＳ
トランジスタ１０６は、ソースが電源電圧Ｖｃｃに接続
され、ドレインとゲートがデータラインＤＬに共通接続
される。
【００１３】本発明の感知増幅器回路１００はフローテ
ィングゲートタイプの電界効果トランジスタからなる基
準セル１０８をさらに含み、この基準セル１０８はオン
セルのスレッショルド電圧とオフセルのスレッショルド
電圧の間のスレッショルド電圧を有する。具体的には、
基準セル１０８はオンセルのスレッショルド電圧とオフ
セルのスレッショルド電圧の間の中間値に相応するスレ
ッショルド電圧にプログラムされる（それに相応するス
レッショルド電圧を有する）。基準セル１０８のドレイ
ンはＮＭＯＳトランジスタ１１０、基準ラインＲＤＬお
よびロード用ＰＭＯＳトランジスタ１１２を通じて電源
電圧Ｖｃｃに接続される。基準セル１０８のソースは接
地され、基準セル１０８の制御ゲートは基準ワードライ
ン電圧Ｖ RWLに接続される。ここで、基準ワードライン
電圧ＶRWLレベルはワードライン電圧ＶWLレベルと同一
である。なお、ＮＭＯＳトランジスタ１１０のゲートは
バイアス電圧ＶRBiasに接続される。また、ロード用Ｐ
ＭＯＳトランジスタ１１２は、ソースが電源電圧Ｖｃｃ
に接続され、ドレインをゲートが基準ラインＲＤＬに共
通接続される。
ィングゲートタイプの電界効果トランジスタからなる基
準セル１０８をさらに含み、この基準セル１０８はオン
セルのスレッショルド電圧とオフセルのスレッショルド
電圧の間のスレッショルド電圧を有する。具体的には、
基準セル１０８はオンセルのスレッショルド電圧とオフ
セルのスレッショルド電圧の間の中間値に相応するスレ
ッショルド電圧にプログラムされる（それに相応するス
レッショルド電圧を有する）。基準セル１０８のドレイ
ンはＮＭＯＳトランジスタ１１０、基準ラインＲＤＬお
よびロード用ＰＭＯＳトランジスタ１１２を通じて電源
電圧Ｖｃｃに接続される。基準セル１０８のソースは接
地され、基準セル１０８の制御ゲートは基準ワードライ
ン電圧Ｖ RWLに接続される。ここで、基準ワードライン
電圧ＶRWLレベルはワードライン電圧ＶWLレベルと同一
である。なお、ＮＭＯＳトランジスタ１１０のゲートは
バイアス電圧ＶRBiasに接続される。また、ロード用Ｐ
ＭＯＳトランジスタ１１２は、ソースが電源電圧Ｖｃｃ
に接続され、ドレインをゲートが基準ラインＲＤＬに共
通接続される。
【００１４】図３に図示されたように、本発明に従う感
知増幅器回路１００はＮＭＯＳトランジスタ１１４と抵
抗１１６をさらに含む。ＮＭＯＳトランジスタ１１４は
基準セル１０８のドレインと抵抗１１６の一端の間に形
成されるドレイン・ソースチャンネルを有し、メモリセ
ルの読み動作を知らせるスイッチ制御信号Ｒｅａｄのロ
ジック状態に従ってターンオン／オフされる。抵抗１１
６の他端は接地されている。
知増幅器回路１００はＮＭＯＳトランジスタ１１４と抵
抗１１６をさらに含む。ＮＭＯＳトランジスタ１１４は
基準セル１０８のドレインと抵抗１１６の一端の間に形
成されるドレイン・ソースチャンネルを有し、メモリセ
ルの読み動作を知らせるスイッチ制御信号Ｒｅａｄのロ
ジック状態に従ってターンオン／オフされる。抵抗１１
６の他端は接地されている。
【００１５】スイッチ制御信号Ｒｅａｄは感知増幅器回
路１００が利用されるメモリ装置が読み動作を実行する
時ハイレベルになり、他の動作が実行される間にローレ
ベルになる。スイッチ制御信号Ｒｅａｄがハイレベルに
なる時、ＮＭＯＳトランジスタ１１４はターンオンさ
れ、その結果ロードトランジスタ１１２から供給される
電流はＮＭＯＳトランジスタ１１４及び抵抗１１６を通
じて、そして基準セル１０８を通じて接地電圧に一定に
放電される。
路１００が利用されるメモリ装置が読み動作を実行する
時ハイレベルになり、他の動作が実行される間にローレ
ベルになる。スイッチ制御信号Ｒｅａｄがハイレベルに
なる時、ＮＭＯＳトランジスタ１１４はターンオンさ
れ、その結果ロードトランジスタ１１２から供給される
電流はＮＭＯＳトランジスタ１１４及び抵抗１１６を通
じて、そして基準セル１０８を通じて接地電圧に一定に
放電される。
【００１６】続いて図３を参照すると、データラインＤ
Ｌ、即ちＰＭＯＳトランジスタ１０６とＮＭＯＳトラン
ジスタ１０４の間の感知ノードＶSは差動増幅器１１８
の一入力端子に接続され、基準ラインＲＤＬ即ち、ＰＭ
ＯＳトランジスタ１１２とＮＭＯＳトランジスタ１１０
の間の基準ノードＶRは差動増幅器１１８の他の入力端
子に接続される。そして、差動増幅器１１８は基準ライ
ンＲＤＬの電位を基準にしてメモリセル１０２のロジッ
ク状態によってハイレベル又はローレベルの信号Ｓｏｕ
ｔを出力する。
Ｌ、即ちＰＭＯＳトランジスタ１０６とＮＭＯＳトラン
ジスタ１０４の間の感知ノードＶSは差動増幅器１１８
の一入力端子に接続され、基準ラインＲＤＬ即ち、ＰＭ
ＯＳトランジスタ１１２とＮＭＯＳトランジスタ１１０
の間の基準ノードＶRは差動増幅器１１８の他の入力端
子に接続される。そして、差動増幅器１１８は基準ライ
ンＲＤＬの電位を基準にしてメモリセル１０２のロジッ
ク状態によってハイレベル又はローレベルの信号Ｓｏｕ
ｔを出力する。
【００１７】前で説明された感知増幅器回路に従うと、
メモリセル／基準セルのゲート電圧が基準セル１０８の
スレッショルド電圧より低い時、ロードトランジスタ１
１２から供給される電流はＮＭＯＳトランジスタ１１４
及び抵抗１１６を通じて一定に放電される。すなわち、
ゲート電圧が基準セル１０８のスレッショルド電圧より
低い時、基準ノードＶRを通して流れる電流すなわち基
準電流は、抵抗１１６を通じて流れる電流により決定さ
れる。一方、メモリセル／基準セルのゲート電圧が基準
セル１０８のスレッショルド電圧より高い時、ロードト
ランジスタ１１２から供給される電流はトランジスタ１
１４及び抵抗１１６を通じて流れるだけでなく基準セル
１０８を通じて流れる。すなわち、ゲート電圧が基準セ
ル１０８のスレッショルド電圧より高い時、基準電流
は、抵抗１１６および基準セル１０８を通じて流れる電
流によって決定される。
メモリセル／基準セルのゲート電圧が基準セル１０８の
スレッショルド電圧より低い時、ロードトランジスタ１
１２から供給される電流はＮＭＯＳトランジスタ１１４
及び抵抗１１６を通じて一定に放電される。すなわち、
ゲート電圧が基準セル１０８のスレッショルド電圧より
低い時、基準ノードＶRを通して流れる電流すなわち基
準電流は、抵抗１１６を通じて流れる電流により決定さ
れる。一方、メモリセル／基準セルのゲート電圧が基準
セル１０８のスレッショルド電圧より高い時、ロードト
ランジスタ１１２から供給される電流はトランジスタ１
１４及び抵抗１１６を通じて流れるだけでなく基準セル
１０８を通じて流れる。すなわち、ゲート電圧が基準セ
ル１０８のスレッショルド電圧より高い時、基準電流
は、抵抗１１６および基準セル１０８を通じて流れる電
流によって決定される。
【００１８】図４はオンセル電流、オフセル電流、基準
セル電流、抵抗を通じて流れる電流の特性を示すグラフ
である。図４で、参照符号Ｉｏｎはプログラムされない
（消去された）、即ちオン状態のメモリセルを通じて流
れる電流を示し、参照符号Ｉｏｆｆはプログラムされ
た、即ちオフ状態のメモリセルを通じて流れる電流を示
す。さらに、参照符号Ｉｒｅｆは基準セル１０８を通じ
て流れる電流を示し、参照符号ＩRは抵抗１１６を通じ
て流れる電流を示す。
セル電流、抵抗を通じて流れる電流の特性を示すグラフ
である。図４で、参照符号Ｉｏｎはプログラムされない
（消去された）、即ちオン状態のメモリセルを通じて流
れる電流を示し、参照符号Ｉｏｆｆはプログラムされ
た、即ちオフ状態のメモリセルを通じて流れる電流を示
す。さらに、参照符号Ｉｒｅｆは基準セル１０８を通じ
て流れる電流を示し、参照符号ＩRは抵抗１１６を通じ
て流れる電流を示す。
【００１９】図４で分かるように、基準セル１０８のス
レッショルド電圧Ｖｔｈ３がオンセルのスレッショルド
電圧Ｖｔｈ１とオフセルのスレッショルド電圧Ｖｔｈ２
の中間値に設定されているから、基準セル電流Ｉｒｅｆ
はゲート電圧Ｖｇ（又は電源電圧）が増加する時オンセ
ル電流Ｉｏｎとオフセル電流Ｉｏｆｆの中央部分を沿っ
て変化する。さらに、抵抗１１６を通じて流れる電流Ｉ
Rは電源が供給された後読み動作の間に一定に流れるこ
とが分かる。結果的に、基準ノードＶRを通じて流れる
電流即ち、基準電流はオンセル電流Ｉｏｎとオフセル電
流Ｉｏｆｆの間に存在する。これは電源電圧Ｖｃｃ又は
メモリセル／基準セルのゲート電圧Ｖｇが増加するとし
ても基準ノードＶRの電流（基準電流）がオフセル電流
Ｉｏｆｆと交差しないことを意味する。即ち、本発明に
従う感知増幅器回路１００の動作電圧範囲が電源電圧Ｖ
ｃｃ（又はメモリセル／基準セルのゲート電圧）の変化
に制限を受けない（これは感知増幅器回路の動作電圧範
囲が広まることを意味する）。
レッショルド電圧Ｖｔｈ３がオンセルのスレッショルド
電圧Ｖｔｈ１とオフセルのスレッショルド電圧Ｖｔｈ２
の中間値に設定されているから、基準セル電流Ｉｒｅｆ
はゲート電圧Ｖｇ（又は電源電圧）が増加する時オンセ
ル電流Ｉｏｎとオフセル電流Ｉｏｆｆの中央部分を沿っ
て変化する。さらに、抵抗１１６を通じて流れる電流Ｉ
Rは電源が供給された後読み動作の間に一定に流れるこ
とが分かる。結果的に、基準ノードＶRを通じて流れる
電流即ち、基準電流はオンセル電流Ｉｏｎとオフセル電
流Ｉｏｆｆの間に存在する。これは電源電圧Ｖｃｃ又は
メモリセル／基準セルのゲート電圧Ｖｇが増加するとし
ても基準ノードＶRの電流（基準電流）がオフセル電流
Ｉｏｆｆと交差しないことを意味する。即ち、本発明に
従う感知増幅器回路１００の動作電圧範囲が電源電圧Ｖ
ｃｃ（又はメモリセル／基準セルのゲート電圧）の変化
に制限を受けない（これは感知増幅器回路の動作電圧範
囲が広まることを意味する）。
【００２０】
【発明の効果】上述したように、本発明では、基準セル
のスレッショルド電圧をオンセルのスレッショルド電圧
とオフセルのスレッショルド電圧の中間値に対応するス
レッショルド電圧にプログラムし、かつ基準セルに並列
に抵抗を接続することで基準電流がオンセル電流とオフ
セル電流の間に存在する。結果的に、電源電圧又はメモ
リセル／基準セルのゲート電圧が所定電圧以上（図２
で、オフセル電流と基準セル電流が交差する点に対応す
る電圧以上）に増加する時、基準電流がオフセル電流Ｉ
ｏｆｆと交差しないので、本発明に従う感知増幅器回路
の動作電圧範囲は電源電圧（又はメモリセル／基準セル
のゲート電圧）の変化に制限を受けない。
のスレッショルド電圧をオンセルのスレッショルド電圧
とオフセルのスレッショルド電圧の中間値に対応するス
レッショルド電圧にプログラムし、かつ基準セルに並列
に抵抗を接続することで基準電流がオンセル電流とオフ
セル電流の間に存在する。結果的に、電源電圧又はメモ
リセル／基準セルのゲート電圧が所定電圧以上（図２
で、オフセル電流と基準セル電流が交差する点に対応す
る電圧以上）に増加する時、基準電流がオフセル電流Ｉ
ｏｆｆと交差しないので、本発明に従う感知増幅器回路
の動作電圧範囲は電源電圧（又はメモリセル／基準セル
のゲート電圧）の変化に制限を受けない。
【図１】従来技術に従う感知増幅器回路の詳細回路図で
ある。
ある。
【図２】図１に図示された感知増幅器回路の動作時電流
特性を示す図である。
特性を示す図である。
【図３】本発明の好ましい実施の形態に従う感知増幅器
回路の詳細回路図である。
回路の詳細回路図である。
【図４】図３に図示された感知増幅器回路の動作時電流
特性を示す図である。
特性を示す図である。
１００ 感知増幅器回路 １０２ メモリセル １０４，１１０ ＮＭＯＳトランジスタ １０６，１１２ ロード用トランジスタ １０８ 基準セル １１４ ＮＭＯＳトランジスタ １１６ 抵抗 １１８ 差動増幅器 ＤＬ データライン ＲＤＬ 基準ライン
Claims (6)
- 【請求項１】 第１スレッショルド電圧と第２スレッシ
ョルド電圧のうちの一つを有するメモリセルと、 前記第１スレッショルド電圧と前記第２スレッショルド
電圧の間の第３スレッショルド電圧を有する基準セル
と、 前記メモリセルに接続されたデータラインと電源電圧の
間に接続された第１ロードトランジスタと、 前記基準セルに接続された基準ラインと前記電源電圧の
間に接続された第２ロードトランジスタと、 前記基準セルと並列接続された抵抗素子と、 前記基準セル及び抵抗素子に共通接続された前記基準ラ
インからの信号と前記データラインからの信号を受け入
れ、前記基準ラインの電位を基準にして前記メモリセル
のロジック状態によってハイレベル又はローレベルを出
力する差動増幅器とを含むことを特徴とする半導体メモ
リ装置の感知増幅器回路。 - 【請求項２】 前記基準ラインと抵抗素子の間に接続さ
れるスイッチトランジスタを付加的に含み、このスイッ
チトランジスタは前記メモリ装置が読み動作を実行する
時スイッチオンされることを特徴とする請求項１に記載
の半導体メモリ装置の感知増幅器回路。 - 【請求項３】 前記メモリセルと前記基準セルはフロー
ティングゲートタイプの電界効果トランジスタからなる
ことを特徴とする請求項１に記載の半導体メモリ装置の
感知増幅器回路。 - 【請求項４】 前記第３スレッショルド電圧は前記第１
スレッショルド電圧と前記第２スレッショルド電圧の中
間値に対応することを特徴とする請求項１に記載の半導
体メモリ装置の感知増幅器回路。 - 【請求項５】 データラインに接続されたドレイン、接
地電圧に接続されたソース、フローティングゲート、そ
してワードラインに接続された制御ゲートを有するメモ
リセルトランジスタと、 電源電圧に接続されたソース、前記データラインに共通
接続されたドレイン及びゲートを有する第１ＰＭＯＳト
ランジスタと、 基準ラインに接続されたドレイン、前記接地電圧に接続
されたソース、フローティングゲート、そして基準ワー
ドラインに接続された制御ゲートを有する基準セルトラ
ンジスタと、 前記電源電圧に接続されたソース、前記基準ラインに共
通接続されたドレイン及びゲートを有する第２ＰＭＯＳ
トランジスタと、 前記基準セルトランジスタのドレインに接続されたドレ
イン、スイッチ制御信号に接続されたゲート、そしてソ
ースを有するＮＭＯＳトランジスタと、 このＮＭＯＳトランジスタのソースに接続された一端及
び接地電圧に接続された他端を有する抵抗と、 前記データラインに接続された一入力端子、前記基準ラ
インに接続された他入力端子、そして前記基準ラインの
電位を基準にして前記メモリセルトランジスタのロジッ
ク状態によってハイレベル又はローレベルを出力する端
子を有する差動増幅器とを含み、 前記基準セルトランジスタは第１電圧と第２電圧の中間
値に対応するスレッショルド電圧を有し、前記第１電圧
はオン状態を有するメモリセルトランジスタのスレッシ
ョルド電圧と同じ、前記第２電圧はオフ状態を有するメ
モリセルトランジスタのスレッショルド電圧と同じなこ
とを特徴とする不揮発性半導体メモリ装置の感知増幅器
回路。 - 【請求項６】 前記ワードライン及び前記基準ワードラ
インは前記メモリ装置の読み動作時同一の電圧レベルに
駆動され、前記スイッチ制御信号は前記読み動作の間に
活性化されることを特徴とする請求項５に記載の不揮発
性半導体メモリ装置の感知増幅器回路。
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|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020532040A (ja) * | 2017-08-25 | 2020-11-05 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | フラッシュメモリセル内のデータを読み出すための改善された感知増幅器回路 |
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| EP1324344B1 (en) * | 2001-12-28 | 2007-04-04 | STMicroelectronics S.r.l. | Sense amplifier structure for multilevel non-volatile memory devices and corresponding reading method |
| KR100543448B1 (ko) * | 2003-04-03 | 2006-01-23 | 삼성전자주식회사 | 버스트 읽기 동작 모드를 갖는 플래시 메모리 장치 |
| JP4133692B2 (ja) * | 2003-08-29 | 2008-08-13 | メンター・グラフィクス・コーポレーション | 不揮発性半導体記憶装置 |
| JP2005259330A (ja) * | 2004-02-09 | 2005-09-22 | Sharp Corp | バイアス電圧印加回路及び半導体記憶装置 |
| KR100732633B1 (ko) * | 2006-02-01 | 2007-06-27 | 삼성전자주식회사 | 비연속적인 비트라인 디코딩을 수행하는 플래시 메모리장치 |
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| TWI493554B (zh) * | 2012-11-06 | 2015-07-21 | Winbond Electronics Corp | 快閃記憶體的感測放大器 |
| CN103854698B (zh) * | 2012-11-29 | 2017-05-31 | 华邦电子股份有限公司 | 闪存存储器的感测放大器 |
| CN104795087B (zh) * | 2014-01-22 | 2017-08-25 | 中芯国际集成电路制造(上海)有限公司 | 用于读取数据的灵敏放大器及存储器 |
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-
1999
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2000
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- 2000-09-27 JP JP2000294767A patent/JP4564151B2/ja not_active Expired - Fee Related
- 2000-10-02 US US09/677,287 patent/US6400606B1/en not_active Expired - Fee Related
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