CN103854698B - 闪存存储器的感测放大器 - Google Patents

Abstract

本发明公开了一种闪存存储器的感测放大器，其具有参考胞电流分支，在参考胞电流分支中，参考胞决定参考胞电流，行负载将参考胞电流转换为参考电压，而反馈电路则用以维持参考胞漏极电压。感测放大器也具有主要胞电流分支，在主要胞电流分支中，操作上从闪存记忆胞的阵列所选择的主要胞决定主要胞电流，行负载将主要胞电流转换为主要电压，而反馈电路则用以维持主要胞漏极电压。差动放大器比较参考电压与主要电压，并且相依于两者的相对值而在其输出提供逻辑电平。升压电路具有与行负载跨接的上拉部分以及具有与主要胞跨接且用以加速逻辑零感测时间的下拉部分。

Description

闪存存储器的感测放大器

技术领域

本发明是关于一种闪存存储器，且特别是有关于闪存存储器的感测放大器。

背景技术

图1是适用于如闪存存储器的非挥发性存储器技术的现有感测放大器10的高阶功能方块示意图。感测放大器10具有两个分支，即：参考胞电流分支20与主要胞电流分支40。在参考胞电流分支20中，参考胞26决定参考胞电流，行负载(column 1oad)22将参考胞电流转换为电压VRC，而漏极偏压24则会将用于参考胞26的漏极电压维持在适当的电平。在主要胞电流分支40中，操作上从闪存记忆胞的阵列中所选择的主要胞46将基于储存于其内的数据而决定主要胞电流，行负载42将主要胞电流转换为电压VMC，而漏极偏压44则会将用于选择记忆胞的漏极电压维持在适当的电平。差动放大器30比较参考胞电压VRC与主要胞电压VMC，并且相依于VRC与VMC的相对值而在其输出提供逻辑电平。

许多不同电路与装置可能用于行负载22与42、漏极偏压24与44、参考胞26、主要胞46的阵列，以及差动放大器30。图2与图3展示出两种不同的实现方式。

图2是基于图1所展示的手段的现有感测放大器110的电路图。感测放大器110具有两个分支，即：参考胞电流分支120与主要胞电流分支140。在参考胞电流分支120中，参考胞129决定参考胞电流，而金氧半导体场效应晶体管(MOSFET)负载125则会将参考胞电流转换为电压RIN。漏极偏压电路由金氧半导体场效应晶体管122、123与126所组成，用以将用于参考胞129的漏极电压维持在适当的电平。在参考胞电流分支120中另外的金氧半导体场效应晶体管包含有：参考YB选择晶体管127、参考YA选择晶体管128，以及栅极连接至参考字元线的参考胞129。在主要胞电流分支140中，从闪存存储器阵列中所选择的主要胞149会决定主要胞电流，且金氧半导体场效应晶体管负载145会将主要胞电流转换为电压SIN。漏极偏压电路由金氧半导体场效应晶体管142、143与146所组成，用以将用于主要胞129的漏极电压维持在适当的电平。在主要胞电流分支140中另外的金氧半导体场效应晶体管包括有：YB选择晶体管147、YA选择晶体管148，以及栅极连接至存储器阵列字元线的主要胞149。差动放大器130比较参考胞电压RIN与主要胞电压SIN，并且相依于RIN与SIN的相对值而在其输出提供逻辑电平(如，输出数字数据(DIGITAL DATA))。

感测放大器110的运作如下。参考胞电流分支120的参考胞电流是由参考YB选择晶体管127、参考YA选择晶体管128以及特别是参考胞129所建立。电压RIN由流经金氧半导体场效应晶体管负载125的参考胞电流所建立。一个预设的漏极电压会建立在参考胞129的漏极。

主要胞电流分支140的主要胞电流由YB选择晶体管147、YA选择晶体管148以及特别是从闪存记忆胞的阵列里所选择的主要胞149所建立。若主要胞149的栅极上没有电荷的话，则主要胞会对应至逻辑一(“1”)，且主要胞电流会基于导通程度较大的主要胞149而相对大。基于跨在金氧半导体场效应晶体管负载145的高电压降，电压SIN有往低跑的趋向，但跨在晶体管146的低电压降却会在主要胞149的漏极建立出预设漏极电压。另一方面，若主要胞149的栅极上有负电荷的话，则主要胞149会对应至逻辑零(“0”)，且主要胞电流即使在主要胞149微弱地导通还是会变小或变为零。基于跨在金氧半导体场效应晶体管负载145的低电压降，电压SIN有往高的趋向，但跨在晶体管146的高电压降却会在主要胞149的漏极建立出预设漏极电压。

电压RIN与SIN分别施加于差动放大器130的正与负输入。相依于RIN与SIN的相对值，差动放大器130的输出数字数据(DIGITAL DATA)将表示为逻辑零(“0”)或逻辑一(“1”)。

图3也是基于图1所展示的手段的另一现有感测放大器210的电路图。感测放大器210有两个分支，即：参考胞电流分支220与主要胞电流分支240。在参考胞电流分支220中，参考胞228决定参考胞电流，且电阻性负载221会将参考胞电流转换为电压RIN。漏极偏压电路由金氧半导体场效应晶体管222、224与225所组成，用以将用于参考胞228的漏极电压维持在适当的电平。金氧半导体场效应晶体管223是用于位元线的快充晶体管。在参考胞电流分支220中另外的金氧半导体场效应晶体管包含有：迷你阵列W-选择晶体管226，迷你阵列Y-选择晶体管227，以及栅极连接到迷你阵列字元线的参考胞228。在主要胞电流分支240中，从闪存存储器阵列中所选择的主要胞248会决定主要胞电流，且电阻性负载241会将主要胞电流转换为电压SIN。漏极偏压电路由金氧半导体场效应晶体管242、244与245所组成，用以将用于主要胞248的漏极电压维持在适当的电平。金氧半导体场效应晶体管243是用于位元线的快充晶体管。在主要胞电流分支240中另外的金氧半导体场效应晶体管包含有：W-选择晶体管246，Y-选择晶体管247，以及栅极连接到阵列字元线的选择主要胞248。差动放大器230比较参考胞电压RIN与主要胞电压SIN，并且相依于RIN与SIN的相对值而在其输出提供逻辑电平(如，输出数字数据(DIGITAL DATA))。

图4为说明感测放大器210用于抹除主要胞、参考胞以及程式化主要胞的漏极电流ID对应栅极电压VGATE的示意图。以5伏特的读取栅极电压(VGATE)来说：对于程式化胞而言，漏极电流ID是零；且对于抹除胞而言，则是稍微超过100μA。对于参考胞而言，由于漏极电流ID是50μA，故感测放大器210可迅速地区别出归于抹除胞超过100μA的电流与归于程式化胞的零电流。这些数值为说明用的，因为实际数值系相依于特定的实施方式与所选择的元件值。

发明内容

本发明的目的在于提供一种感测放大器，以解决上述现有技术中存在的问题。

本发明的一实施例提供一种感测放大器，用以感测储存于闪存存储器阵列的选择记忆胞内的数据。所提的感测放大器包括：差动放大器、参考胞电流分支、主要胞电流分支，以及升压电路。参考胞电流分支包括：参考胞；第一漏极偏压部分，其耦接至参考胞；以及第一负载部分，其耦接至第一漏极偏压部分与差动放大器的第一输入。主要胞电流分支包括：选择记忆胞；第二漏极偏压部分，其耦接至选择记忆胞；以及第二负载部分，其耦接至第二漏极偏压部分与差动放大器的第二输入。升压电路包括：上拉部分，其耦接至差动放大器的第二输入；以及下拉部分，其耦接至选择记忆胞。

本发明另一实施例提供一种操作感测放大器的方法，其中感测放大器用以读取储存于闪存存储器阵列的选择记忆胞的数据，且所提的方法包括：启动参考胞电流分支，参考胞电流分支包括：参考胞、耦接至参考胞的第一漏极偏压部分，以及耦接至第一漏极偏压部分与感测放大器的差动放大器的第一输入的第一负载部分，其中一参考电压被建立横跨于第一负载部分；启动主要胞电流分支，主要胞电流分支包括：选择记忆胞、耦接至选择记忆胞的第二漏极偏压部分，以及耦接至第二漏极偏压部分与差动放大器的第二输入的第二负载部分，其中相依于储存在选择记忆胞内的数据的一感测电压被建立横跨于第二负载部分；启动升压电路，升压电路包括：耦接至差动放大器的第二输入的上拉部分，以及耦接至选择记忆胞的下拉部分；施加所述参考电压至差动放大器的第一输入，并且施加所述感测电压至差动放大器的第二输入；以及根据差动放大器的第一输入上的参考电压与差动放大器的第二输入上的感测电压两者之间的差异而从差动放大器提供一数字输出电平。

本发明另一实施例提供一种感测放大器，用以感测储存于闪存存储器阵列的选择记忆胞内的数据。所提的感测放大器包括：差动放大器、VCC电压节点、VSS电压节点、参考胞电流分支启动信号节点、第一胞选择NMOS晶体管、第二胞选择NMOS晶体管、参考胞浮动栅极金氧半导体场效应晶体管、第一PMOS晶体管开关、第一NMOS晶体管负载、第一NMOS晶体管可变传导器、第一NMOS晶体管反馈元件、第二PMOS晶体管开关、第一PMOS晶体管负载、主要胞电流分支启动信号节点、第三胞选择NMOS晶体管、第四胞选择NMOS晶体管、主要胞浮动栅极金氧半导体场效应晶体管、第三PMOS晶体管开关、第二NMOS晶体管负载、第二NMOS晶体管可变传导器、第二NMOS晶体管反馈元件、第四PMOS晶体管开关、第二PMOS晶体管负载、升压电路启动信号节点、第五PMOS晶体管开关、NMOS上拉晶体管、升压电路偏压节点，以及NMOS下拉晶体管。第一PMOS晶体管开关具有：源极，耦接至VCC电压节点；栅极，耦接至参考胞电流分支启动信号节点；以及漏极。第一NMOS晶体管负载具有：漏极，耦接至第一PMOS晶体管开关的漏极；源极，耦接至差动放大器的正输入；以及栅极，耦接至VCC电压节点。第一NMOS晶体管可变传导器具有：漏极，耦接至第一NMOS晶体管负载的源极；源极，通过第一与第二胞选择NMOS晶体管以耦接至参考胞浮动栅极金氧半导体场效应晶体管；以及栅极。第一NMOS晶体管反馈元件具有：一漏极，耦接至该第一NMOS晶体管可变传导器的栅极；源极，耦接至VSS电压节点；以及栅极，耦接至第一NMOS晶体管可变传导器的源极。第二PMOS晶体管开关具有：源极，耦接至VCC电压节点；栅极，耦接至参考胞电流分支启动信号节点；以及漏极。第一PMOS晶体管负载具有：源极，耦接至第二PMOS晶体管开关的漏极；漏极，耦接至第一NMOS晶体管反馈元件的漏极；以及栅极，耦接至第一PMOS晶体管负载的漏极。主要胞浮动栅极金氧半导体场效应晶体管通过第三与第四胞选择NMOS晶体管而从浮动栅极金氧半导体场效应晶体管的阵列中被选择。第三PMOS晶体管开关具有：源极，耦接至VCC电压节点；栅极，耦接至主要胞电流分支启动信号节点；以及漏极。第二NMOS晶体管负载具有：漏极，耦接至第三PMOS晶体管开关的漏极；源极，耦接至差动放大器的负输入；以及栅极，耦接至VCC电压节点。第二NMOS晶体管可变传导器具有：漏极，耦接至第二NMOS晶体管负载的源极；源极，通过第三与第四胞选择NMOS晶体管以耦接至主要胞浮动栅极金氧半导体场效应晶体管；以及栅极。第二NMOS晶体管反馈元件具有：漏极，耦接至第二NMOS晶体管可变传导器的栅极；源极，耦接至VSS电压节点；以及栅极，耦接至第二NMOS晶体管可变传导器的源极。第四PMOS晶体管开关具有：源极，耦接至VCC电压节点；栅极，耦接至主要胞电流分支启动信号节点，以及漏极。第二PMOS晶体管负载具有：源极，耦接至第四PMOS晶体管开关的漏极；漏极，耦接至第二NMOS晶体管反馈元件的漏极；以及栅极，耦接至第二PMOS晶体管负载的漏极。第五PMOS晶体管开关具有：源极，耦接至VCC电压节点；栅极，耦接至升压电路启动信号节点；以及漏极。NMOS上拉晶体管具有：漏极，耦接至第五PMOS晶体管开关的漏极；源极，耦接至第二NMOS晶体管负载的源极；以及栅极，耦接至VCC电压节点。NMOS下拉晶体管具有：源极，耦接至VSS电压节点；漏极，耦接至第二NMOS晶体管可变传导器的源极；以及栅极，耦接至升压电路偏压节点。

附图说明

图1是用于闪存存储器的感测放大器的功能方块图。

图2是图1中感测放大器的一个实施方式示意图。

图3是图1中感测放大器的另一个实施方式示意图。

图4是有助对图3中感测放大器的运作解释的示意图。

图5是有助对图2中感测放大器的感测时间解释的示意图。

图6是有升压电路的感测放大器的例示性实施电路示意图。

图7是有助对图6中感测放大器的感测时间解释的示意图。

图8是有助对图6中感测放大器的快速感测时间解释的功能方块图。

图9是多种实施方式的感测放大器的相对效能示意图。

图10是有助对感测限度解释的示意图。

其中，附图标记说明如下：

10、110、210、510：感测放大器

20、120、220、520：参考胞电流分支

30、130、230、530：差动放大器

40、140、240、540：主要胞电流分支

550：升压电路

22、42：行负载

24、44：漏极偏压

26、129、228、529：参考胞

46、149、248、549：主要胞

121～128、141～148、222～227、242～247、521～528、541～548、552、554、556：MOS晶体管

221、241：电阻性负载

700、710、720、730：等效电路图示

810、860、870：解说图示

702、704、722、724、711～716、731～736：阻抗

706、718、726、738：电容

VRC、VMC、SIN、RIN、VOUT-0、VOUT-1、SAIN、SAINR：电压

VGATE：栅极电压

ID：漏极电流

VCC、VSS：电压节点

V_BIAS：信号

600、610、820、830、840、850、900：所指处

具体实施方式

高存储器速度是所需的。举例来说，在图2所示的现有感测放大器110中，若主要胞149的栅极上有负电荷的话，则主要胞149会对应至逻辑零(“0”)，且此主要胞会微弱地导通且主要胞电流是小的。感测放大器110的速度受限于需要充电至总体位元线容量以进而感测储存于主要胞的”零”值的时间。图5呈现对于逻辑零的感测时间，其是在参考电压RIN稳定之后且于感测放大器(110)受感测放大器致能信号而致能时开始。感测时间是电压SIN在所指400处从零上升至与参考电压RIN交叉的410处所需的时间。

图6是实现较快感测时间的感测放大器510的电路图。感测放大器510有两个分支，即：参考胞电流分支520与主要胞电流分支540，其分别地提供各自的电压SAINR与SAIN至差动放大器530的正与负输入。在参考胞电流分支520中，参考胞529会决定参考胞电流，且以操作在饱和区的N通道金氧半导体场效应晶体管(“NMOS晶体管”)525为例子的负载元件会将参考胞电流转换为参考电压SAINR。NMOS晶体管525的栅极耦接至V_CC，而NMOS晶体管525的源极则耦接至差动放大器530的正输入。漏极偏压电路由金氧半导体场效应晶体管(“NMOS晶体管”)522、523与526所组成，用以将用于参考胞529的漏极电压维持在一个适当的电平。NMOS晶体管526可为原生性(native)或具有低(low)临限电压(V_T)的NMOS晶体管，且NMOS晶体管526的漏极耦接至NMOS晶体管525的源极，而NMOS晶体管526的源极则耦接至由参考YBNMOS晶体管527、参考YA NMOS晶体管528以及栅极耦接至参考字元线(REFWL)的参考胞529所形成的串联电路。NMOS晶体管523的栅极耦接至NMOS晶体管526的源极，NMOS晶体管523的源极耦接至V_SS，而NMOS晶体管523的漏极则耦接至NMOS晶体管526的栅极。PMOS晶体管522的漏极耦接至NMOS晶体管523的漏极，而PMOS晶体管522的栅极与漏极则耦接在一起。PMOS晶体管521与PMOS晶体管524为开关晶体管，用以控制参考胞分支520的启/闭(on/off)状态。为此目的，PMOS晶体管521的源极耦接至V_CC，PMOS晶体管521的漏极耦接至PMOS晶体管522的源极，PMOS晶体管521的栅极则耦接至控制线PMOS晶体管524的源极耦接至V_CC，PMOS晶体管524的漏极耦接至NMOS晶体管525的漏极，而PMOS晶体管524的栅极则耦接至控制线在主要胞电流分支540中，经由YB选择NMOS晶体管547以及YA选择NMOS晶体管548而从闪存记忆胞的阵列所选出的主要胞549会决定主要胞电流，而且以操作在饱和区的NMOS晶体管545为例子的负载元件会将主要胞电流转换为主要电压SAIN。NMOS晶体管545的栅极耦接至V_CC，而NMOS晶体管545的源极则耦接至差动放大器530的负输入。漏极偏压电路由金氧半导体场效应晶体管542、543与546所组成，用以将用于主要胞549的漏极电压维持在一个适当的电平。原生性NMOS晶体管546的漏极耦接至NMOS晶体管545的源极，原生性NMOS晶体管546的源极耦接至由YB选择NMOS晶体管547、YA选择NMOS晶体管548以及栅极耦接至字元线WL的主要胞549所形成的串联电路。NMOS晶体管543的栅极耦接至NMOS晶体管546的源极，NMOS晶体管543的源极耦接至V_SS，而NMOS晶体管543的漏极耦接至NMOS晶体管546的栅极。PMOS晶体管542的漏极耦接至NMOS晶体管543的漏极，而PMOS晶体管542的栅极与漏极则耦接在一起。PMOS晶体管541与PMOS晶体管544为开关晶体管，用以控制主要胞分支540的启/闭状态。为此目的，PMOS晶体管541的源极耦接至V_CC，PMOS晶体管541的漏极耦接至PMOS晶体管542的源极，PMOS晶体管541的栅极耦接至控制线PMOS晶体管544的源极耦接至V_CC，PMOS晶体管544的漏极耦接至NMOS晶体管545的漏极，而PMOS晶体管544的栅极则耦接至控制线

图6也展示了升压电路550，用以增进感测放大器510的感测速度。升压电路550包括上拉部份，其例示性地使用PMOS晶体管552来控制上拉时间，并且使用操作在饱和区的NMOS晶体管554以提供充电电流给位元线感测。PMOS晶体管552的栅极耦接至信号线PMOS晶体管552的源极耦接至V_CC，而PMOS晶体管552的漏极则耦接至NMOS晶体管554的漏极。NMOS晶体管554的栅极耦接至V_CC，而NMOS晶体管554的源极则耦接至用于作为主要胞电流分支540的负载元件的NMOS晶体管545的源极。PMOS晶体管552与NMOS晶体管554的尺寸经设计以使得其上拉强度(能力)例示性地为行负载NMOS晶体管545的上拉强度(能力)的两倍。升压电路550也包括下拉部分，其例示性地使用NMOS晶体管556，NMOS晶体管556的栅极耦接至V_BIAS，NMOS晶体管556的源极耦接至V_SS，而NMOS晶体管556的漏极则耦接至位元线并通过YB与YA选择NMOS晶体管547与548以耦接至主要胞549。NMOS晶体管556的尺寸经设计以使得其下拉强度(能力)例示性地为主要胞549之下拉强度(能力)的两倍(当主要胞549没有储存电荷(即，逻辑一“1”)时)。电压V_BIAS控制NMOS晶体管556产生两倍开启胞电流(ONcell current)，藉以消除来自上拉部分的额外两次上拉的直流电平。

升压电路550的效果绘示于图7中，图7呈现出逻辑零的感测时间，即电压SAIN(“0”)。电压SAIN(“1”)也完整的呈现出，但既然它从不会与参考电压SAINR交叉，则用以感测逻辑“1”不会有速度的考量。感测操作会始于设置(assert)以致能参考胞电流分支520，并且于参考电压SAINR稳定之后，以进而再通过设置(assert)以致能主要胞电流分支540。感测时间是电压SAIN在所指600处从零上升至与参考电压SAINR交叉的610处所需的时间。

带有升压电路550的感测放大器510操作如下。基于参考YB晶体管NMOS晶体管527、参考YA晶体管NMOS晶体管528以及特别是参考胞529，信号会建立参考胞电流于参考电流分支520中。特别地，当处于低态时时，PMOS晶体管521会被导通以启动漏极偏压电路，而且PMOS晶体管524也会被导通以通过NMOS晶体管525建立参考胞电流。跨在NMOS晶体管525的电压降会建立出电压SAINR以施加至差动放大器530。用于参考胞529的预设漏极偏压会基于排列成反馈电路的PMOS晶体管522、NMOS晶体管523以及原生性NMOS晶体管526而被维持在一个预设容忍范围内，其中排列而成的反馈电路会按照以下方式而将用于参考胞529的预设漏极偏压维持在一个预设容忍范围内。在原生性NMOS晶体管526的源极的偏压会被施加至NMOS晶体管523的栅极。若偏压有增加的倾向，NMOS晶体管523有增强导通的倾向，由此减少施加于NMOS晶体管526的栅极的电压。NMOS晶体管526转而更微弱地导通，由此将可使得偏压恢复到预设的电平。另一方面，若偏压有减少的倾向，NMOS晶体管523有更微弱地导通的倾向，由此增加施加于NMOS晶体管526的栅极的电压。NMOS晶体管526转而更增强地导通，由此将可使得偏压恢复到预设的电平。

在参考胞电流分支520被启动之后，基于YB选择NMOS晶体管547、YA选择NMOS晶体管548以及尤其是主要胞549，信号会建立主要胞电流于主要胞电流分支540中。特别地，当处于低态时，PMOS晶体管541会被导通以启动漏极偏压电路，而且PMOS晶体管544也会被导通以通过NMOS晶体管545建立主要胞电流。跨在NMOS晶体管545的电压降会建立出电压SAIN以施加于差动放大器530。此外，信号会被设置而处于低态，藉以导通PMOS晶体管552来启动升压电路550的上拉部分。此外，电压V_BIAS会被施加于NMOS晶体管556以启动升压电路550的下拉部分。主要胞电流分支540与升压电路550的上拉与下拉部分可依需求而同时启动或者在不同的时间启动，藉以达到加快感测速度以及避免任何感测过冲效应(sensing overshoot effect)的预期结果。用于主要胞549的预设漏极偏压会基于排列成反馈电路的PMOS晶体管542、NMOS晶体管543以及原生性NMOS晶体管546而被维持在一个预设容忍范围内，无关乎主要胞549内所储存的电荷状态为何。在原生性NMOS晶体管546的源极的偏压会被施加至NMOS晶体管543的栅极。若偏压有增加的倾向，NMOS晶体管543有增强导通的倾向，由此减少施加于NMOS晶体管546的栅极的电压。NMOS晶体管546转而更微弱地导通，由此将可使得偏压恢复到预设的电平。另一方面，若偏压有减少的倾向，NMOS晶体管543有更微弱地导通的倾向，由此增加施加于NMOS晶体管546的栅极的电压。NMOS晶体管546转而更增强地导通，由此将可使得偏压恢复到预设的电平。

电压SAINR与SAIN分别被施加至差动放大器530的正与负输入。电压SAINR等于V_CC减去跨在PMOS晶体管524的电压降以及特别是跨在NMOS晶体管525的电压降，而电压SAIN等于V_CC减去跨在PMOS晶体管544的电压降以及特别是跨在NMOS晶体管545的电压降。根据电压SAINR与SAIN的相对值，差动放大器(530)的输出数字数据将表示为逻辑零(“0”)或逻辑一(“1”)。

图8呈现出升压电路550(图6)如何以分压器原理运作以加速感测运作。标记“ZPU”代表在主要胞电流分支中的负载的上拉阻抗，以及也代表在升压电路550的上拉部分中的NMOS晶体管554的上拉阻抗。标记“Z PD0”代表在主要胞电流分支的存储器元件储存负电荷(即，逻辑“0”)在其浮动栅极上的下拉阻抗。标记“Z PD1”代表在主要胞电流分支中的存储器元件未储存电荷(即，逻辑“1”)在其浮动栅极上的下拉阻抗。标记“Z PD1”也代表着升压电路550的下拉部分中的NMOS晶体管556的下拉阻抗。电容706、718、726以及738代表位元线电容。

图示700代表当记忆胞149无电荷在其浮动栅极(逻辑“1”)时的感测放大器110(图2)的主要胞电流分支140。上拉阻抗702代表NMOS晶体管145，而下拉阻抗一704代表无电荷在其浮动栅极的记忆胞149(加上选择NMOS晶体管147与148的小附加阻抗)。V_OUT-1描述成方程式：

V_OUT-1＝V_DD*(Z_PD1/(Z_PU+Z_PD1)) (1)

而且，主要胞电流分支140的阻抗Z140描述成方程式：

Z140＝Z_PU+Z_PD1 (2)

图示710代表当记忆胞549无电荷在其浮动栅极(逻辑“1”)的感测放大器510(图6)的主要胞电流分支540。上拉阻抗715代表NMOS晶体管545，而下拉组抗716代表无电荷在其浮动栅极的记忆胞549(加上选择NMOS晶体管547与548的小附加阻抗)。升压电路550的上拉部分的NMOS晶体管554表示为上拉阻抗711与713，因为其(上拉)强度(能力)是NMOS晶体管545的(上拉)强度的两倍。升压电路550的下拉部分的NMOS晶体管556表示为下拉阻抗712与714，因为其(下拉)强度(能力)是记忆胞549的(下拉)强度的两倍。V_OUT-1描述成方程式：

而且，主要胞电流分支540的阻抗Z540描述成方程式：

Z540＝(Z_PU/3)+(Z_PD1/3) (4)

因此，当感测逻辑“1”时，比较方程式(1)与(3)，V_OUT-1对于感测放大器110与感测放大器510是相同的，但比较方程式2与4可知，基于主要胞电流分支540中的较低阻抗Z540的缘故，故而感测时间较快。虽然用于感测逻辑“1”的较快的感测时间无法决定出感测放大器的感测时间，但相同的原理也适用于感测逻辑“0”。

图示720代表当记忆胞149有负电荷在其浮动栅极(逻辑“0”)的感测放大器110(图2)的主要胞电流分支140。上拉阻抗722代表NMOS晶体管145，而下拉阻抗零724代表有负电荷在其浮动栅极的记忆胞149(加上选择NMOS晶体管147与148的小附加阻抗)。V_OUT-1以描述成方程式：

V_OUT-0＝V_DD*(Z_PD0/(Z_PU+Z_PD0)) (5)

而且，主要胞电流分支140的阻抗Z140描述成方程式：

Z140＝Z_PU+Z_PD0 (6)

图示730代表当记忆胞549有负电荷在其浮动栅极(逻辑“0”)的感测放大器510(图6)的主要胞电流分支540。上拉阻抗735代表NMOS晶体管545，而下拉阻抗零736代表有负电荷在其浮动栅极的记忆胞549(加上选择NMOS晶体管547与548的小附加阻抗)。升压电路550的上拉部分的NMOS晶体管554表示为上拉阻抗731与733，因为其(上拉)强度(能力)是NMOS晶体管545的(上拉)强度的两倍。升压电路550的下拉部分的NMOS晶体管556表示为下拉阻抗732与734，因为其(下拉)强度(能力)是记忆胞549的(下拉)强度的两倍。然而，NMOS晶体管556的下拉阻抗小于两倍的记忆胞549的下拉阻抗。V_OUT-0描述成方程式：

V_OUT-0＝V_DD*(Z2/Z1+Z2) (7)

其中，

Z1＝Z_PU/3；以及

Z2＝(Z_PD1*Z_PD1*Z_PD0)/((Z_PD1*Z_PD1)+(Z_PD1*ZPD0))

而且，主要胞电流分支540的阻抗Z540描述成方程式：

Z540＝Z1+Z2(8)

因此，当感测逻辑“0”时，比较方程式(5)与(7)，感测放大器510的V_OUT-0比感测放大器110的相同电压稍微低一些。然而，因为电压SAIN仍然会横跨电压SAINR，故感测仍可实现，尽管以较少感测容忍限度(lesser sense margin)，其仍可能考虑达到好的电路设计。然而，更重要的是，比较方程式(6)与(8)，感测时间因为在主要胞电流分支540中的较低阻抗Z540而更快。基此，感测逻辑“0”的较快感测时间将决定感测放大器的感测时间。

升压电路550的好处可显见于图9。因为SIN相对慢的上升时间，表示于解说图示810的零感测时间相对长。如解说图示860所示，比较在解说图示860中对应于电压SAIN曲线的时间标示830以及在解说图示810中对应于SIN曲线的时间标示850，升压电路550在电压SAIN上产生较快的上升时间。

在此针对逻辑零(“0”)所描述的特定强度仅为说明之用，即三倍(3X)上拉与两倍(2X)下拉。实现增进对逻辑零的感测时间一致的其他强度亦可随需求而适用。

尽管图6的感测放大器510使用时间信号与V_BIAS，但其他给予信号的来源(包括非时间来源)，若需要即可使用。PMOS晶体管552的栅极可接地，藉以使得PMOS晶体管552保持致能，而且V_BIAS可连续地施加至NMOS晶体管556。相似地，与可接地，藉以使得参考胞电流分支520与主要胞电流分支540保持致能。

若需求较大的感测容忍范围，信号与V_BIAS实际上可于储存零值的电压SAIN横越电压SAINR之后被控制以从电路中将升压电路550移除，藉以回复原本的感测容忍范围。如图10所示，与V_BIAS仅在“0”感测之后被移除，藉以使得升压电路550停止启动，且电压SAIN从所指的900处上升，从而回复原本的感测容忍范围。如图9所示，相同增进“0”感测时间可以实现在图7所示的信号与V_BIAS，但全感测容忍范围另外被回复在大约时间标示840。

发明说明包括在此提出说明的应用与好处，且不限制于本发明的范围，其范围在申请专利权利要求范围中提出。本领域技术人员通过研读此专利文件了解实施例的各种元件实用的变化与相等元件，可变化与修改在此揭示的实施例。当电路被特别地以PMOS晶体管与NMOS晶体管描述时，金氧半导体场效应晶体管(P通道或N通道)的种类在一些状况下可改变。虽然负载以NMOS晶体管的形式被描述，其他类型的负载也可使用，例如，电阻器、PMOS晶体管以及电流镜。漏极偏压电路可依需求变化，且不同类型的参考胞、选择晶体管以及记忆胞可被使用。更进一步，特殊值在此给定用以说明，可视需求变化。在此实施例揭示的此些与其他变化与修改，包括实施例的不同的元件的变化与相同，在不背离本发明的范围与精神可达成，包括发明权利要求所提出的发明。

Claims (9)

1.一种感测放大器，用以感测储存于闪存存储器阵列的选择记忆胞内的数据，该感测放大器包括：

一差动放大器；

一参考胞电流分支，包括：

一参考胞；

一第一漏极偏压部分，耦接至该参考胞；以及

一第一负载部分，耦接至该第一漏极偏压部分与该差动放大器的一第一输入；

一主要胞电流分支，包括：

一选择记忆胞；

一第二漏极偏压部分，耦接至该选择记忆胞；以及

一第二负载部分，耦接至该第二漏极偏压部分与该差动放大器的一第二输入；以及

一升压电路，包括：

一上拉部分，耦接至该差动放大器的该第二输入，并且该上拉部分的上拉强度大于该第二负载部分的上拉强度；以及

一下拉部分，耦接至该选择记忆胞。

2.如权利要求1所述的感测放大器，更包括：

一升压启动信号节点；以及

一偏压节点；

其中，该升压电路的该上拉部分包括：一金氧半导体场效应上拉晶体管，其栅极耦接至该升压启动信号节点；以及

其中，该升压电路的该下拉部分包括：一金氧半导体场效应下拉晶体管，其栅极耦接至该偏压节点。

3.如权利要求2所述的感测放大器，其中：

该第二负载部分包括：一金氧半导体场效应负载晶体管，其具有预设的上拉强度；

该金氧半导体场效应上拉晶体管所具有的上拉强度大于该金氧半导体场效应负载晶体管的上拉强度；以及

该金氧半导体场效应下拉晶体管具有一下拉强度，以补偿来自该金氧半导体场效应上拉晶体管在该主要胞电流支路中的直流电压电平的任何改变。

4.如权利要求3所述的感测放大器，其中：

该金氧半导体场效应上拉晶体管的上拉强度是该金氧半导体场效应负载晶体管的上拉强度的两倍；以及

该金氧半导体场效应下拉晶体管的下拉强度是处于逻辑“1”状态的记忆胞的下拉强度的两倍。

5.如权利要求1所述的感测放大器，更包括：

一升压启动信号节点，耦接至该升压电路的该上拉部分；以及

一偏压节点，耦接至该升压电路的该下拉部分。

6.一种操作感测放大器的方法，该感测放大器用以读取储存于闪存存储器阵列的选择记忆胞的数据，该方法包括：

启动一参考胞电流分支，该参考胞电流分支包括：一参考胞；一第一漏极偏压部分，耦接至该参考胞；以及一第一负载部分，耦接至该第一漏极偏压部分与该感测放大器的一差动放大器的一第一输入，其中一参考电压被建立横跨于该第一负载部分；

启动一主要胞电流分支，该主要胞电流分支包括：一选择记忆胞；一第二漏极偏压部分，耦接至该选择记忆胞；以及一第二负载部分，耦接至该第二漏极偏压部分与该差动放大器的一第二输入，其中相依于储存在该选择记忆胞内的数据的一感测电压被建立横跨于该第二负载部分；

启动一升压电路，该升压电路包括：一上拉部分，耦接至该差动放大器的该第二输入；以及一下拉部分，耦接至该选择记忆胞；

施加该参考电压至该差动放大器的该第一输入，并且施加该感测电压至该差动放大器的该第二输入；以及

根据该差动放大器的该第一输入上的该参考电压与该差动放大器的该第二输入上的该感测电压两者之间的差异而从该差动放大器提供一数字输出电平。

7.如权利要求6所述的方法，其中启动该参考胞电流分支的步骤在启动该主要胞电流分支的步骤之前，且启动该主要胞电流分支的步骤与启动该升压电路的步骤同时发生。

8.如权利要求6所述的方法，其中该升压电路建立一预设零感测时间，且该方法更包括：于该预设零感测时间，停止启动该升压电路。

9.一种感测放大器，用以感测储存于闪存存储器阵列的选择记忆胞的数据，该感测放大器包括：

一差动放大器；

一V_CC电压节点；

一V_SS电压节点；

一参考胞电流分支启动信号节点；

一第一胞选择NMOS晶体管；

一第二胞选择NMOS晶体管；

一参考胞浮动栅极金氧半导体场效应晶体管；

一第一PMOS晶体管开关，其具有：一源极，耦接至该V_CC电压节点；一栅极，耦接至该参考胞电流分支启动信号节点；以及一漏极；

一第一NMOS晶体管负载，其具有：一漏极，耦接至该第一PMOS晶体管开关的漏极；一源极，耦接至该差动放大器的正输入；以及一栅极，耦接至该V_CC电压节点；

一第一NMOS晶体管可变传导器，其具有：一漏极，耦接至该第一NMOS晶体管负载的源极；一源极，通过该第一与该第二胞选择NMOS晶体管以耦接至该参考胞浮动栅极金氧半导体场效应晶体管；以及一栅极；

一第一NMOS晶体管反馈元件，其具有：一漏极，耦接至该第一NMOS晶体管可变传导器的栅极；一源极，耦接至该V_SS电压节点；以及一栅极，耦接至该第一NMOS晶体管可变传导器的源极；

一第二PMOS晶体管开关，其具有：一源极，耦接至该V_CC电压节点；一栅极，耦接至该参考胞电流分支启动信号节点；以及一漏极；

一第一PMOS晶体管负载，其具有：一源极，耦接至该第二PMOS晶体管开关的漏极；一漏极，耦接至该第一NMOS晶体管反馈元件的漏极；以及一栅极，耦接至该第一PMOS晶体管负载的漏极；

一主要胞电流分支启动信号节点；

一第三胞选择NMOS晶体管；

一第四胞选择NMOS晶体管；

一主要胞浮动栅极金氧半导体场效应晶体管，其通过该第三与该第四胞选择NMOS晶体管而从浮动栅极金氧半导体场效应晶体管的阵列中被选择；

一第三PMOS晶体管开关，其具有：一源极，耦接至该V_CC电压节点；一栅极，耦接至该主要胞电流分支启动信号节点；以及一漏极；

一第二NMOS晶体管负载，其具有：一漏极，耦接至该第三PMOS晶体管开关的漏极；一源极，耦接至该差动放大器的一负输入；以及一栅极，耦接至该V_CC电压节点；

一第二NMOS晶体管可变传导器，其具有：一漏极，耦接至该第二NMOS晶体管负载的源极；一源极，通过该第三与该第四胞选择NMOS晶体管以耦接至该主要胞浮动栅极金氧半导体场效应晶体管；以及一栅极；

一第二NMOS晶体管反馈元件，其具有：一漏极，耦接至该第二NMOS晶体管可变传导器的栅极；一源极，耦接至该V_SS电压节点；以及一栅极，耦接至该第二NMOS晶体管可变传导器的源极；

一第四PMOS晶体管开关，其具有：一源极，耦接至该V_CC电压节点；一栅极，耦接至该主要胞电流分支启动信号节点，以及一漏极；

一第二PMOS晶体管负载，其具有：一源极，耦接至该第四PMOS晶体管开关的漏极；一漏极，耦接至该第二NMOS晶体管反馈元件的漏极；以及一栅极，耦接至该第二PMOS晶体管负载的漏极；

一升压电路启动信号节点；

一第五PMOS晶体管开关，其具有：一源极，耦接至该V_CC电压节点；一栅极，耦接至该升压电路启动信号节点；以及一漏极；

一NMOS上拉晶体管，其具有：一漏极，耦接至该第五PMOS晶体管开关的漏极；一源极，耦接至该第二NMOS晶体管负载的源极；以及一栅极，耦接至该V_CC电压节点；

一升压电路偏压节点；以及

一NMOS下拉晶体管，其具有：一源极，耦接至该V_SS电压节点；一漏极，耦接至该第二NMOS晶体管可变传导器的源极；以及一栅极，耦接至该升压电路偏压节点。