CN107430881A - 半导体存储装置 - Google Patents

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Abstract

根据一个实施例，一种半导体存储装置包含存储器单元、连接到所述存储器单元的位线及连接到所述位线的感测电路，其中所述感测电路包含：第一晶体管，其具有连接到所述位线的第一端；第二晶体管，其具有连接到所述第一晶体管的第二端的第一端；第三晶体管，其具有连接到所述位线的第一端；第四晶体管，其具有连接到所述第三晶体管的第二端的第一端；及放大器，其连接到所述第二晶体管的第二端及所述第四晶体管的第二端。

Description

半导体存储装置
相关申请案的交叉参考
本申请案基于并主张2015年3月9日提出申请的先前美国临时申请案第62/130,484号的优先权权益，所述先前美国专利申请案的全部内容以引用方式并入本文中。
技术领域
本发明的实施例涉及一种半导体存储装置。
背景技术
MRAM(磁阻式随机存取存储器)为使用具有磁阻效应的磁性元件作为存储器单元的存储器装置，所述存储器单元存储信息且作为由高速操作、大容量及非易失性表征的下一代存储器装置一直都吸引注意力。此外，已进行研究及开发以使MRAM能够替换例如DRAM及SRAM的易失性存储器。在此情形中，MRAM根据与DRAM及SRAM的规范相同的规范合意地操作以便保持开发成本低廉且允许顺利地达成替换。
附图说明
图1是描绘根据第一实施例的半导体存储装置的配置的框图；
图2是图解说明根据第一实施例对半导体存储装置中的存储器单元执行的写入操作的图式；
图3描绘根据第一实施例的半导体存储装置中的单元阵列及所述单元阵列的外围电路的布局的实例；
图4是图解说明根据第一实施例的半导体存储装置中的单元阵列和位线与源极线控制器之间的关系的框图；
图5是图解说明根据第一实施例的半导体存储装置中的单元阵列和位线与源极线控制器之间的关系的电路图；
图6是图解说明根据第一实施例的半导体存储装置中的感测放大器与所述感测放大器的外围电路之间的关系的图式；
图7是描绘根据第一实施例的半导体存储装置中的感测放大器的基本配置的电路图；
图8是根据第一实施例的半导体存储装置中的转换器的布局；
图9是根据第一实施例的半导体存储装置中的转换器的布局；
图10是图解说明根据第一实施例的半导体存储装置中的读取操作的波形图；
图11是图解说明根据第一实施例的比较实例1的半导体存储装置中的读取操作的波形图；
图12是图解说明根据第一实施例的比较实例2的半导体存储装置中的读取操作的波形图；
图13是图解说明根据第一实施例的半导体存储装置中的读取操作的波形图；
图14是描绘根据第一实施例的比较实例的半导体存储装置中的感测放大器的基本配置的电路图；
图15是图解说明根据第一实施例的比较实例3的半导体存储装置中的读取操作的波形图；
图16是描绘根据第二实施例的半导体存储装置中的感测放大器的基本配置的电路图；
图17是描绘根据第三实施例的半导体存储装置中的感测放大器的基本配置的电路图；
图18是描绘根据第三实施例的修改的半导体存储装置中的感测放大器的基本配置的电路图；
图19是描绘根据第四实施例的半导体存储装置中的感测放大器的基本配置的电路图；
图20是图解说明存储器单元及参考电路的温度性质的图表；
图21是图解说明根据第四实施例的半导体存储装置中的感测放大器与所述感测放大器的外围电路之间的关系的图式；且
图22是图解说明根据第五实施例的半导体存储装置中的感测放大器与所述感测放大器的外围电路之间的关系的图式。
具体实施方式
一般来说，根据一个实施例，一种半导体存储装置包含存储器单元、连接到所述存储器单元的位线及连接到所述位线的感测电路，其中所述感测电路包含：第一晶体管，其具有连接到所述位线的第一端及第一信号输入到的栅极；第二晶体管，其具有连接到所述第一晶体管的第二端的第一端及第二信号输入到的栅极；第三晶体管，其具有连接到所述位线的第一端及所述第二信号输入到的栅极；第四晶体管，其具有连接到所述第三晶体管的第二端的第一端及所述第一信号输入到的栅极；及放大器，其连接到所述第二晶体管的第二端及所述第四晶体管的第二端。
下文将参考图式来描述实施例。具有基本上相同功能及配置的组件由相同元件符号表示，且仅在需要时给出重复说明。此外，下文所揭示的实施例图解说明用于体现所述实施例的技术概念的设备及方法，且所述实施例的技术概念并不打算将组件的材料、形状、布置及类似者限于下文所描述的材料、形状、布置及类似者。可在权利要求书的范围内对实施例的技术概念做出各种改变。
(第一实施例)
<1-1>根据第一实施例的半导体存储装置的配置
首先，将使用图1简要地描述根据第一实施例的半导体存储装置的基本配置。
根据第一实施例的半导体存储装置1包含存储器单元阵列(下文也简称为单元阵列)11、控制器12、DQ电路13、地址命令电路14、行解码器15、列解码器16、位线与源极线控制器17、感测放大器写入驱动器18、字线驱动器20及内部电压产生器21。对于每一存储器单元阵列11，列解码器16产生用于字线驱动器20的控制信号及用于位线与源极线控制器17的控制信号。
存储器单元阵列11为MRAM且包含二维地布置于矩阵中的多个存储器单元MC。存储器单元MC中的每一者包含MTJ元件22(未描绘于图式中)及单元晶体管23(未描绘于图式中)。MTJ元件22为磁穿隧结元件，所述磁穿隧结元件根据电阻状态的改变存储数据且使得能够根据电流对数据进行重写。单元晶体管23与MTJ元件22相关联地经提供且经配置以在将电流传递到对应MTJ元件22时设定到电连续状态。
多个字线WL沿行方向选线且多个位线BL沿列方向选线，使得字线WL与位线BL相交。两个邻近位线BL形成一对，且存储器单元MC和字线WL与位线对(在本发明实施例中，为方便起见称为位线BL、源极线SL)之间的相交点相关联地经提供。每一存储器单元MC中的MTJ元件22及单元晶体管23与位线对串联地连接于位线对之间(举例来说，BL与SL之间)。此外，单元晶体管23的栅极连接到字线WL。
各种外部控制信号(举例来说，芯片选择信号CS、时钟信号CK及时钟启用信号CKE)输入到控制器12。控制器12控制地址命令电路14以将地址与命令区分开。
命令地址信号CAi输入到地址命令电路14。地址命令电路14将命令地址信号CAi传送到行解码器15及列解码器16。
行解码器15沿字线方向布置于存储器单元阵列11的相对侧上以解码由地址命令电路14供应的命令地址信号CAi中的地址。
列解码器16基于外部控制信号而辨识命令地址信号CAi中的命令及地址以控制位线与源极线控制器17。
位线与源极线控制器17沿位线方向布置于存储器单元阵列11的相对侧上以基于来自列解码器16的控制信号而控制位线BL及源极线SL。
感测放大器写入驱动器18沿存储器单元阵列11的位线方向布置。感测放大器连接到位线BL以检测流动穿过连接到选定字线WL的存储器单元MC的电流以读取存储于存储器单元中的数据。写入驱动器连接到位线BL以使电流通过连接到选定字线WL的存储器单元MC以将数据写入到存储器单元MC。
此外，感测放大器写入驱动器18包含未描绘于图式中的页面缓冲器。页面缓冲器保持由感测放大器读取的数据或经由数据总线19及DQ电路13接收的数据。
感测放大器写入驱动器18与外部I/O端子DQ之间的数据传输及接收经由数据总线19及DQ电路13执行。
字线驱动器20沿字线方向布置于存储器单元阵列11的相对侧上。字线驱动器20连接到字线且经配置以在数据读取或数据写入时将电压施加到选定字线WL。更具体来说，字线驱动器20经配置以能够根据由行解码器15解码的行地址将电压施加到选定字线WL。
内部电压产生器21经提供以产生半导体存储装置1中的每一操作所需要的内部电压(举例来说，电力供应电压增加到的电压)。内部电压产生器21也受控制器12控制以执行升压操作以产生所需电压。
<1-2>存储器单元MC的配置
随后，将使用图2简要地描述根据第一实施例的存储器单元MC的配置。
如图2中所描绘，根据第一实施例的存储器单元MC中的MTJ元件22的第一端连接到位线BL，且MTJ元件22的第二端连接到单元晶体管23的第一端。单元晶体管23的第二端连接到源极线SL。利用TMR(穿隧磁阻)效应的MTJ元件22包含堆叠结构，所述堆叠结构包含两个铁磁层F、P及夹在铁磁层F、P之间的非磁性层(隧道绝缘膜)B。MTJ元件22根据与自旋极化穿隧效应相关联的磁阻的改变存储数字数据。MTJ元件22可取决于两个铁磁层F、P中的磁化布置而处于低电阻状态或高电阻状态中。举例来说，当低电阻状态经定义为数据“0”且高电阻状态经定义为数据“1”时，可在MTJ元件22中记录1位元数据。自然地，低电阻状态可经定义为数据“1”且高电阻状态可经定义为数据“0”。
举例来说，MTJ元件22通过顺序地堆叠固定层(钉扎层)P、隧道势垒层B、记录层(自由层)F来配置。钉扎层P及自由层F由铁磁物质形成，且隧道势垒层B由绝缘膜(举例来说，Al2O3、MgO)形成。钉扎层P为其中磁化布置的方向为固定的层，且磁化布置的方向在自由层F中是可变的。根据磁化方向记录数据。
当在写入时沿箭头A1的方向传递电流时，自由层F中的磁化的方向变得反平行于钉扎层P中的磁化的方向(AP状态)，且MTJ元件22经设定到高电阻状态(数据“1”)。当在写入时沿箭头A2的方向传递电流时，钉扎层P及自由层F中的磁化的方向变得彼此平行(P状态)，且MTJ元件22经设定到低电阻状态(数据“0”)。以此方式，可取决于电流经传递的方向而将不同数据写入到MTJ元件。
<1-3>存储器单元阵列的配置
现在，将使用图3到5简要地描述根据第一实施例的存储器单元阵列的配置。
如图3中所描绘，存储器单元阵列11包含多个单元阵列11a。位线与源极线控制器17沿着X方向沿着每一单元阵列11a的相对端经提供。沿着每一单元阵列11a布置的两个位线与源极线控制器17用以控制单元阵列11a。
此外，如图3中所描绘，字线驱动器20沿着Y方向沿着每一单元阵列11a的相对端经提供。沿着每一单元阵列11a布置的两个字线驱动器20用以控制单元阵列11a。
随后，如图4中所描绘，位线与源极线控制器17包含位线选择电路(CG_BL)17a及源极线选择电路(CG_SL)17b。
位线选择电路17a包含开关晶体管24-1到24-n(n是至少为1的整数)以将全局位线GBL从感测放大器写入驱动器18选择性地连接到n个局部位线LBL1到LBLn。
此外，源极线选择电路17b包含开关晶体管26-1到26-n以将全局源极线GSL从感测放大器写入驱动器18选择性地连接到n个局部源极线LSL1到LSLn。
来自字线驱动器20的输出连接到单元阵列11a以启动对应于选定单元的字线。
位线选择电路17a从列解码器16接收输出信号。在位线选择电路17a中，基于输出信号，接通n个开关晶体管24-1到24-n中与选定局部位线LBLi(i是至少为1的整数)相关的开关晶体管24-i。接着，选定局部位线LBLi连接到全局位线GBL且因此连接到感测放大器写入驱动器18。
类似地，源极线选择电路17b从列解码器16接收输出信号。在源极线选择电路17b中，基于输出信号，接通n个开关晶体管26-1到26-n中与选定局部源极线LSLi相关的开关晶体管26-i。接着，选定局部源极线LSLi连接到全局源极线GSL且因此连接到感测放大器写入驱动器18。
如图5中所描绘，位线选择电路17a包含列选择电路17B1及位线放电电路17B2。
列选择电路17B1包含充当开关晶体管24-1到24-n的单元晶体管24-1到24-n。来自列解码器16的输出信号输入到单元晶体管24-1到24-n中的每一者的栅极电极，且全局位线GBL连接到单元晶体管24-1到24-n中的每一者的第一端。此外，局部位线LBL1到LBLn中的对应者连接到单元晶体管24-1到24-n中的每一者的第二端。
位线放电电路17B2包含复位晶体管25，每一复位晶体管25位于单元晶体管24-1到24-n的对应者与局部位线LBL1到LBLn的对应者之间。位线放电电路17B2基于来自列解码器16的复位信号而将局部位线LBL连接到接地电势(VSS)。更具体来说，来自列解码器16的输出信号输入到复位晶体管25的栅极。此外，局部位线LBL1到LBLn中的一者连接到复位晶体管25的第一端，且复位晶体管25的第二端连接到接地电势。
此外，如图5中所描绘，源极线选择电路17b包含列选择电路17S1及源极线放电电路17S2。
列选择电路17S1包含充当开关晶体管26-1到26-n的单元晶体管26-1到26-n。来自列解码器16的输出信号输入到单元晶体管26-1到26-n中的每一者的栅极电极，且全局源极线GSL连接到单元晶体管26-1到26-n中的每一者的第一端。此外，局部源极线LSL1到LSLn中的对应者连接到单元晶体管26-1到26-n中的每一者的第二端。
源极线放电电路17S2包含复位晶体管27，每一复位晶体管27位于单元晶体管26-1到26-n中的对应者与局部源极线LSL1到LSLn中的对应者之间。源极线放电电路17S2基于来自列解码器16的复位信号而将局部源极线LSL连接到接地电势。更具体来说，来自列解码器16的输出信号输入到复位晶体管27的栅极。此外，局部源极线LSL1到LSLn中的一者连接到复位晶体管27的第一端，且复位晶体管27的第二端连接到接地电势。
<1-4>感测放大器的配置
将使用图6及图7描述根据本发明实施例的感测放大器。将在下文仅描述感测放大器写入驱动器18的感测放大器18a。
如图6中所描绘，感测放大器18a经由全局位线GBL连接到存储器单元MC。此外，感测放大器18a经由参考全局位线RGBL连接到参考电路(RREF)30。参考电路30包含(举例来说)电阻元件30a。
如图7中所描绘，感测放大器18a包含将存储器单元MC及参考电路30的电阻值转换为电流值的转换器181，及将从转换器181输出的两个输出信号进行比较并放大的放大器180。
放大器180包含PMOS晶体管180a、180b、180c及180d以及NMOS晶体管180e、180f、180g及180h。此外，转换器181包含NMOS晶体管181a、181b、181c、181d、181e、181f、181g及181h。
<1-4-1>放大器的特定电路配置
随后，将描述放大器180。电力供应器(Vdd)经施加到PMOS晶体管180a的源极。PMOS晶体管180a的漏极连接到节点N1。信号“SEN1”输入到PMOS晶体管180a的栅极。电力供应器(Vdd)经施加到PMOS晶体管180b的源极。PMOS晶体管180a的漏极连接到节点N2。信号“SEN1”输入到PMOS晶体管180b的栅极。PMOS晶体管180c的源极连接到电力供应器(Vdd)施加到的节点N3。PMOS晶体管180c的漏极连接到节点N1。PMOS晶体管180c的栅极连接到节点N2。PMOS晶体管180d的源极连接到电力供应器(Vdd)施加到的节点N3。PMOS晶体管180d的漏极连接到节点N2。PMOS晶体管180d的栅极连接到节点N1。NMOS晶体管180e的漏极连接到节点N1。NMOS晶体管180e的源极连接到节点4(MCEL)。NMOS晶体管180e的栅极连接到节点N2。NMOS晶体管180f的漏极连接到节点N2。NMOS晶体管180f的源极连接到节点6(MREF)。NMOS晶体管180f的栅极连接到节点N1。NMOS晶体管180g的漏极连接到节点N4。NMOS晶体管180g的源极连接到接地电势(Vss)。NMOS晶体管180g的栅极连接到信号“SEN2”输入到的节点5。NMOS晶体管180h的漏极连接到节点N6。NMOS晶体管180h的源极连接到接地电势(Vss)。NMOS晶体管180h的栅极连接到节点5。
<1-4-2>转换器的特定电路配置
随后，将描述转换器181。NMOS晶体管181a(箝位晶体管)的漏极连接到节点N4。NMOS晶体管181a的源极连接到节点N7(CCEL)。箝位信号“VCLAMP”输入到NMOS晶体管181a的栅极。NMOS晶体管181g的漏极(读取启用晶体管)连接到节点N7。NMOS晶体管181g的源极经由节点N8连接到全局位线GBL。信号“REN”输入到NMOS晶体管181g的栅极。
NMOS晶体管181c(读取启用晶体管)的漏极连接到节点N4。NMOS晶体管181c的源极连接到节点N9(NCEL)。信号“REN”输入到NMOS晶体管181c的栅极。NMOS晶体管181e(箝位晶体管)的漏极连接到节点N9。NMOS晶体管181e的源极经由节点N8连接到全局位线GBL。信号“VCLAMP”输入到NMOS晶体管181e的栅极。
NMOS晶体管181b(箝位晶体管)的漏极连接到节点N6。NMOS晶体管181b的源极连接到节点N10(CREF)。信号“VREF”输入到NMOS晶体管181b的栅极。NMOS晶体管181h(读取启用晶体管)的漏极连接到节点N10。NMOS晶体管181h的源极经由节点N11连接到参考全局位线RGBL。信号“REN”输入到NMOS晶体管181h的栅极。
NMOS晶体管181d(箝位晶体管)的漏极连接到节点N6。NMOS晶体管181d的源极连接到节点N12(NREF)。信号“REN”输入到NMOS晶体管181d的栅极。NMOS晶体管181f(读取启用晶体管)的漏极连接到节点N12。NMOS晶体管181f的源极经由节点N11连接到参考全局位线RGBL。信号“VREF”输入到NMOS晶体管181f的栅极。
如上文所描述，在转换器181中，两个电流路径在读取操作期间平行形成于全局位线GBL与放大器180之间。此外，在转换器181中，两个电流路径在读取操作期间并联形成于参考全局位线RGBL与放大器180之间。
介于全局位线GBL与放大器180之间的两个电流路径经配置使得箝位晶体管及读取启用晶体管在一个电流路径中的位置与箝位晶体管及读取启用晶体管在另一电流路径中的位置相对。类似地，介于参考全局位线RGBL与放大器180之间的两个电流路径经配置使得箝位晶体管及读取启用晶体管在一个电流路径中的位置与箝位晶体管及读取启用晶体管在另一电流路径中的位置相对。下文将描述关于箝位晶体管及读取启用晶体管为何经布置于全局位线GBL与放大器180之间及参考全局位线RGBL之间以便形成两个电流路径的原因。
<1-4-2-1>晶体管的大小
现在，将描述根据本发明实施例提供于转换器181中的箝位晶体管及读取启用晶体管的大小。在本发明实施例中，NMOS晶体管181a与181e之间的尺寸关系为(1-N):N(0≤N≤1)。此外，NMOS晶体管181g与181c之间的尺寸关系为(1-N):N。此外，NMOS晶体管181b与181f之间的尺寸关系为(1-N):N。此外，NMOS晶体管181h与181d之间的尺寸关系为(1-N):N。
现在，将简要地描述晶体管的配置。晶体管包含：杂质扩散区(源极或漏极)，其经提供于半导体衬底中；栅极绝缘膜，其经提供于位于沟道上的区中，所述区形成于半导体衬底中且由杂质扩散区封围；及栅极电极，其经提供于栅极绝缘膜上。就此来说，杂质扩散区沿着正交于沟道经形成的方向的方向的长度经定义为晶体管的宽度W。
在此情形中，NMOS晶体管181a的宽度W为W＝W0×(1-N)(W0为正数)，且NMOS晶体管181e的宽度W为W＝W0×N。类似关系存在于上述其它晶体管之间。换句话说，上述“晶体管的大小”与晶体管的宽度W同义。
NMOS晶体管181a不需要为单一晶体管而是可包含多个晶体管。换句话说，提供于NMOS晶体管181a中的多个晶体管的总宽度W与提供于NMOS晶体管181e中的多个晶体管的总宽度W之间的关系可为(1-N):N。此也适用于提供于转换器181中的其它晶体管。
在以上说明中，NMOS晶体管181a与181e之间的尺寸关系、NMOS晶体管181g与181c之间的尺寸关系、NMOS晶体管181b与181f之间的尺寸关系以及NMOS晶体管181h与181d之间的尺寸关系为类似的。然而，NMOS晶体管181a与181e之间的尺寸关系、NMOS晶体管181g与181c之间的尺寸关系、NMOS晶体管181b与181f之间的尺寸关系以及NMOS晶体管181h与181d之间的尺寸关系可彼此不同。
鉴于下文所描述的效应，NMOS晶体管181a与181e之间的尺寸关系、NMOS晶体管181g与181c之间的尺寸关系、NMOS晶体管181b与181f之间的尺寸关系以及NMOS晶体管181h与181d之间的尺寸关系类似是合意的。
<1-4-2-2>转换器的布局实例
现在，将描述在其中箝位晶体管及读取启用晶体管各自包含多个晶体管的情形中的布局。将使用图8描述转换器181的特定布局实例。在图8中，为简化起见，省略层间绝缘膜及类似者。
举例来说，根据本发明实施例的NMOS晶体管181a、181b、181c、181d、181e、181f、181g及181h各自包含多个晶体管。
如图8中所描绘，NMOS晶体管181a包含五个晶体管TCP1到TCP5。NMOS晶体管181e包含五个晶体管TCP6到TCP10。晶体管TCP1到TCP10为具有类似大小或性质的晶体管。
NMOS晶体管181c包含五个晶体管TCN1到TCN5。NMOS晶体管181g包含五个晶体管TCN6到TCN10。晶体管TCN1到TCN10为具有类似大小或性质的晶体管。
如图8中所描绘，NMOS晶体管181b包含五个晶体管TRF1到TRF5。NMOS晶体管181f包含五个晶体管TRF6到TRF10。晶体管TRF1到TRF10为具有类似大小或性质的晶体管。
NMOS晶体管181d包含五个晶体管TRN1到TRN5。NMOS晶体管181h包含五个晶体管TRN6到TRN10。晶体管TRNl到TRN10为具有类似大小及性质的晶体管。
晶体管TCP1到TCP10、TCN1到TCN10、TRF1到TRF10及TRN1到TRN10各自包含：杂质扩散区(源极或漏极)，其经提供于半导体衬底中；栅极绝缘膜，其经提供于区中，所述区位于半导体衬底上且由杂质扩散区封围且在所述区中形成沟道；及栅极电极，其经提供于栅极绝缘膜上。
晶体管经由提供于杂质扩散区上的触点连接到相应节点。此外，节点及栅极电极经由未描绘于图式中的触点连接到相应导线。
举例来说，晶体管TCP1到TCP10、TCN1到TCN10、TRF1到TRF10及TRN1到TRN10之间的连接关系如图9中所图解说明。具体来说，如图9中所描绘，NMOS晶体管181a包含六个晶体管TCP1到TCP6。NMOS晶体管181e包含四个晶体管TCP7到TCP10。NMOS晶体管181c包含四个晶体管TCN1到TCN4。NMOS晶体管181g包含六个晶体管TCN5到TCN10。NMOS晶体管181b包含六个晶体管TRF1到TRF6。NMOS晶体管181f包含四个晶体管TRF7到TRF10。NMOS晶体管181d包含四个晶体管TRN1到TRN4。NMOS晶体管181h包含六个晶体管TRN5到TRN10。
如上文所描述，在本发明实施例中，可对晶体管TCP1到TCP10、TCN1到TCN10、TRF1到TRF10及TRN1到TRN10之间的连接关系做出各种改变。此外，可仅通过改变一个层(写入层)的布局对连接关系做出各种改变，且因此，可视需要做出改变。下文将描述为何对晶体管之间的连接关系做出各种改变的原因。
<1-5>读取操作
将使用图10描述根据本发明实施例的半导体存储装置中的基本读取操作。图10图解说明其中在时间T0与时间T5之间的周期期间读取“0”数据的情形及其中在开始于时间T6处的周期期间读取“1”数据的情形。在下文所描述的读取操作中，控制器12控制信号。
[时间T0]
在时间T0处，控制器12将信号“REN”、“SEN”及“SEN2”的电平设定到“L(低)”电平，且将信号“VCLAMP”及“VREF”设定到“H(高)”电平。就此来说，“L”电平为将NMOS晶体管设定到关断状态而将PMOS晶体管设定到接通状态的电压。此外，“H”电平为将PMOS晶体管设定到关断状态而将NMOS晶体管设定到接通状态的电压。
因此，PMOS晶体管180a及180b以及NMOS晶体管180e、180f、181a、181b、181e及181f经设定到接通状态。此外，PMOS晶体管180c及180d以及NMOS晶体管180g、180h、181c、181d、181g及181h经设定到关断状态。
[时间T1]
在时间T1处，控制器12将信号“REN”的电平从“L”电平提高到“H”电平。此将NMOS晶体管181c及181g设定到接通状态以允许单元电流(Icell)从感测放大器18a流动到存储器单元MC。此外，NMOS晶体管181d及181h经设定到接通状态以允许参考电流(Iref)从感测放大器18a流动到参考电路30。
[时间T2]
在预期单元电流(Icell)与参考电流(Iref)之间的差足以由放大器180检测到的时间T2处，控制器12将信号“SEN1”的电平从“L”电平提高到“H”电平。
此将PMOS晶体管180a及180b设定到关断状态。因此，单元电流(Icell)致使电荷从节点N1被拉出，且参考电流(Iref)致使电荷从节点N2被拉出。此时，信号“bSO”与信号“SO”之间的差在放大器180中经放大。
当存储于存储器单元MC中的数据为“0”数据时，电阻经减小以使单元电流(Icell)增加到高于参考电流(Iref)。因此，在时间T2处，从节点N1比从节点N2拉出更多电荷。因此，PMOS晶体管180d经设定到接通状态，且NMOS晶体管180f经设定到关断状态，从而致使电压经由节点N3施加到节点N2。因此，节点N2经设定到“H”电平，PMOS晶体管180c经设定到关断状态，且NMOS晶体管180e经设定到接通状态。
[时间T3]
在时间T3处，控制器12将信号“SEN2”的电平从“L”电平提高到“H”电平。
此将NMOS晶体管180g及180h设定到接通状态以将节点N4及节点N6设定到接地电势。如上文所描述，NMOS晶体管180e经设定到接通状态，且NMOS晶体管180f经设定到关断状态。因此，节点N1连接到接地电势，且从节点N1拉出电荷。因此，基于数据而放大的信号“bSO”及“SO”通过未描绘于图式中的页面缓冲器锁存。
[时间T4及时间T5]
在从时间T4及时间T5的时间段期间，控制器12将信号“REN”、“SEN1”及“SEN2”的电平从“H”电平降低到“L”电平。此开始对节点N1及节点N2进行充电的操作。[时间T6到时间T9]
控制器12在时间T6与时间T9之间的操作类似于时间T1与时间T4之间的上述操作且因此将不进行描述。
<1-5-1>关于读取操作期间的信号“VCLAMP”
现在，将描述信号“VCLAMP”在上述读取操作期间经受的噪声。信号“VREF”在读取操作期间经受的噪声类似于信号“VCLAMP”经受的噪声且因此将不进行描述。
如上文所描述，根据本发明实施例的转换器181具有介于放大器180与全局位线GBL之间的两个电流路径。
<1-5-2>比较实例1
将使用图11描述当在读取操作期间不操作NMOS晶体管181c及181e时信号“VCLAMP”经受的噪声(比较实例1)。
如图11中所描绘，在读取操作期间，当控制器12将信号“REN”从“L”电平提高到“H”电平时，NMOS晶体管181a及181g形成电流路径。存储于节点N4中的电荷被拉出到全局位线GBL。因此，节点N4及节点N7的电势降低。
此经由NMOS晶体管181a的栅极与源极之间以及栅极与漏极之间的电容性耦合降低信号“VCLAMP”。
NMOS晶体管181a为将电流供应到全局位线GBL的晶体管。信号“VCLAMP”确定待供应到全局位线GBL的电流，且因此电压由于噪声而发生变化是不合意的。在读取操作期间的信号“VCLAMP”的电平合意地对应于如由虚线所描绘的此电压(如图11中所描绘)。
如上文所描述，当在读取操作期间不操作NMOS晶体管181c及181e时，信号“VCLAMP”由于噪声而降低。
<1-5-3>比较实例2
现在，将使用图12描述当在读取操作期间不操作NMOS晶体管181a及181g时信号“VCLAMP”经受的噪声(比较实例2)。
如图12中所描绘，在读取操作期间，当控制器12将信号“REN”从“L”电平提高到“H”电平时，NMOS晶体管181c及181e形成电流路径。存储于节点N4中的电荷被拉出到全局位线GBL。因此，节点N9及节点N8的电势上升。
此经由NMOS晶体管181e的栅极与源极之间以及栅极与漏极之间的电容性耦合提高信号“VCLAMP”。
如上文所描述，当在读取操作期间不操作NMOS晶体管181a及181g时，信号“VCLAMP”由于噪声而提高。
<1-5-4>晶体管的大小与信号“VCLAMP”经受的噪声之间的关系
现在，将使用图13描述当在读取操作期间操作NMOS晶体管181a、181c、181e及181g时信号“VCLAMP”经受的噪声。
图13描绘通过模拟获得的电压波形，其中NMOS晶体管181a及181e具有相同沟道长度及(1-N):N(0≤N≤1)的沟道宽度比率，且其中NMOS晶体管181c及181g具有相同沟道长度及(1-N):N的沟道宽度比率(其中数值N是变化的)。
如图13中所描绘，转换器181中的晶体管经布置以便形成将放大器180及全局位线GBL连接在一起的两个电流路径，且晶体管的沟道宽度经调整以达成信号“VCLAMP”经受的噪声的减少。
尽管未规定晶体管的沟道长度及沟道宽度，但NMOS晶体管181a及181e合意地具有相同沟道长度及(1-N):N(0≤N≤1)的沟道宽度比率，如此实例中所图解说明。此外，NMOS晶体管181c及181g具有相同沟道长度及(1-N):N的沟道宽度比率。另外，NMOS晶体管181a与181e的沟道宽度比率和NMOS晶体管181c与181g的沟道宽度比率相同。
如针对图8及图9所描述，可通过在设计阶段中改变每一晶体管的布线图案来获得上述模拟结果。
以上说明也适用于NMOS晶体管181b、181d、181f及181h。
这使信号“VCLAMP”及信号“VREF”经受的噪声能够视需要减少。
<1-6>有利效应
根据上述实施例，在转换器181中，晶体管经布置以便形成将放大器180及全局位线GBL连接在一起以调整晶体管的沟道宽度的两个电流路径。
在读取操作期间，信号“REN”的上升使箝位晶体管的漏极及源极的电势变化。因此，信号“VCLAMP”及“VREF”经由NMOS晶体管181e的栅极与源极之间以及栅极与漏极之间的电容性耦合变化。信号“VCLAMP”及“VREF”的变化不利地增加或减小单元电流或参考电流(参见上文所描述的比较实例1及2)。
在使用磁阻元件作为存储器单元的半导体存储装置中，大单元电流以指数方式增加读取干扰的概率，且小单元电流增加形成单元信号所需要的时间，因此延长读取时间。因此，噪声经抑制以使所施加电压等于预定值以达成对读取干扰概率及读取时间增加的抑制。
将如图14中所图解说明的比较实例3假定为用于解决上述问题的方法。比较实例3中的转换器183具备介于节点N3a与信号“VCLAMP”输入到的节点之间的电容183e及183f。此打算达成对信号“VCLAMP”及“VREF”经受的噪声的上述抑制。
如比较实例2中所描述，当不提供对应于NMOS晶体管181a及181g的晶体管时，信号“VCLAMP”随信号“REN”上升而提高。
电容183e及183f沿其中信号“VCLAMP”随信号“REN”上升而降低的方向起作用。因此，电容183e及183f在某种程度上抑制上升(参见图15)。图4中所描绘的电容183g及183h类似地在某种程度上抑制信号“VREF”的上升。
然而，此噪声消除方法需要额外电容，此不利地增加面积。
在感测放大器中，箝位晶体管对噪声最敏感且最易受噪声影响，且由箝位晶体管接收的噪声需要被充分抑制。因此，箝位晶体管的面积比其它晶体管大。举例来说，箝位晶体管183c及183d的大小等效于感测放大器的整个面积的约90％。
为具有充分噪声消除能力，电容183e、183f、183g及183h需要具有大于箝位晶体管的大小。在图15中，电容183e、183f、183g及183h的面积等效于箝位晶体管183c及183d的面积。然而，甚至此未达成充分的噪声消除。为具有充分噪声消除能力，电容183e、183f、183g及183h需要具有大小为箝位晶体管183c及183d的面积的约10倍的面积。此对芯片面积具有大的影响。
然而，与比较实例3对比，根据上述本发明实施例的转换器181不需要具有额外电容。在本发明实施例中，如果箝位晶体管181a及181b的总面积等于箝位晶体管183c的面积，那么可产生上述本发明实施例的效应。此外，尽管晶体管经布置以便形成介于放大器180与全局位线GBL之间的两个电流路径，但导线的数目的增加对芯片面积不具有大的影响。因此，与比较实例3相比，本发明实施例可提供半导体存储装置，所述半导体存储装置可充分消除信号“VCLAMP”及“VREF”经受的噪声同时抑制电路面积的增加。
此外，难以在半导体存储装置中为比所需要更多的电容提供大的面积，所述半导体存储装置的芯片面积需要被减小。因此，比较实例3中的方法减小噪声调整的范围。在本发明实施例中，在布局期间使用许多小晶体管建构转换器181，且因此可详细地且在宽广范围内调整噪声。
(第二实施例)
将使用图16描述第二实施例。在第二实施例中，将描述其中在上述放大器180中提供新晶体管的情形。根据第二实施例的存储装置的基本配置及操作类似于根据上述第一实施例的存储装置的基本配置及操作。因此，将不描述上文在第一实施例中所描述的事项及可从上述第一实施例容易推断的事项。
<2-1>感测放大器的配置
将使用图16描述根据本发明实施例的感测放大器。
如图16中所描绘，感测放大器18a包含转换器181及放大器184，放大器184将从转换器181输出的两个输出信号进行比较及放大。
放大器184包含PMOS晶体管180a、180b、180c、180d、180i及180j以及NMOS晶体管180e、180f、180g及180h。
电力供应电压Vdd经施加到PMOS晶体管180i的源极。PMOS晶体管180i的漏极连接到节点N3。信号“bSEN2(SEN2的逆变信号)”输入到PMOS晶体管180i的栅极。PMOS晶体管180j的源极连接到节点N1。PMOS晶体管180j的漏极连接到节点N2。信号“SEN1”输入到PMOS晶体管180j的栅极。
<2-2>有利效应
根据本发明实施例，放大器184具备PMOS晶体管180i。此允许将电力供应器与包括PMOS晶体管180c及180d以及NMOS晶体管180e及180f的锁存电路断开连接，直到“SEN2”经设定到“H”电平为止。此允许防止其中在信号“bSO”及“SO”经充分放大之前锁存电路的一部分操作以锁存不正确数据的情况。因此，本发明实施例对于抑制读取误差是有效的。
此外，PMOS晶体管180j的提供允许通过使信号“bSO”及“SO”短路而将信号“bSO”及“SO”的电压设定为相同的，直到紧接着信号“SEN1”被设定到“H”电平以开始放大操作为止。举例来说，当在放大操作之前输出电压彼此不同时，可发生读取误差。因此，本发明实施例对于抑制读取误差是有效的。
已描述具备PMOS晶体管180i及PMOS晶体管180j两者的放大器184。然而，本发明并不限于此。具体来说，可删除PMOS晶体管180i及PMOS晶体管180j中的任一者。
(第三实施例)
将使用图17描述第三实施例。在第三实施例中，将描述其中在上述转换器181中提供新晶体管的情形。根据第三实施例的存储装置的基本配置及操作类似于根据上述第一实施例的存储装置的基本配置及操作。因此，将不描述上文在第一实施例中所描述的事项及可从上述第一实施例容易推断的事项。
<3-1>感测放大器的配置
将使用图17描述根据本发明实施例的感测放大器。
如图17中所描绘，感测放大器18a包含转换器185及放大器180。
转换器185包含NMOS晶体管181a、181b、181c、181d、181e、181f、181g及180h以及PMOS晶体管181i、181j、181k及181l。
PMOS晶体管181i的源极连接到电力供应电压Vdd经施加到的节点N13。PMOS晶体管181i的漏极连接到节点N4。信号“REN”输入到PMOS晶体管181i的栅极。PMOS晶体管181j的源极连接到电力供应电压Vdd经施加到的节点N13。PMOS晶体管181j的漏极连接到节点N6。信号“REN”输入到PMOS晶体管181j的栅极。PMOS晶体管181k的源极连接到电力供应电压Vdd经施加到的节点N13。PMOS晶体管181k的漏极连接到节点N7。信号“REN”输入到PMOS晶体管181k的栅极。PMOS晶体管1811的源极连接到电力供应电压Vdd经施加到的节点N13。PMOS晶体管181l的漏极连接到节点N10。信号“REN”输入到PMOS晶体管1811的栅极。
<3-2>操作
在数据读取结束之后，控制器12将信号“REN”设定到“L”电平以将PMOS晶体管181i、181j、181k及181l设定到接通状态，因此对转换器185的节点进行充电。
举例来说，当不提供PMOS晶体管181i、181j、181k及181l时，在读取结束之后经由PMOS晶体管180a及NMOS晶体管180e对节点N4进行充电。在此情形中，NMOS晶体管180e逐步移位到次阈值区域中的操作。因此，需要很多时间来对节点N4进行充电。经由PMOS晶体管180a以及NMOS晶体管180e及181a对节点N7进行充电。在此情形中，NMOS晶体管180e及181a逐步移位到次阈值区域中的操作。因此，对节点N7进行充电比对节点N4进行充电需要多得多的时间。此也适用于节点N6及节点N10。
如果在将节点N4、N6、N7及N10充满电之前开始读取操作，那么所述节点的波形不同于其在上一读取操作中的波形。因此，经由电容性耦合施加于信号“VCLAMP”上的效应也改变。此导致如第一实施例中所描述的提供两个电流路径的噪声减小效应减弱。
<3-3>有利效应
因此，如上文所描述，转换器185具备PMOS晶体管181i、181j、181k及181l以通过不同于具备NMOS晶体管180e、180f、181a及181b的路径的路径达成充电操作。换句话说，可在读取操作结束之后以高速执行节点N4、N6、N7及N10的充电操作。换句话说，读取操作之间的时间间隔可经减小。因此，可以较高速度达成读取操作。
在上文所描述的实施例中，转换器185具备PMOS晶体管181i、181j、181k及1811。然而，可删除PMOS晶体管181i及181j的集合或PMOS晶体管181k及1811的集合。
此外，如图18中所描绘，可将第二实施例中的放大器184及第三实施例中的转换器185组合在一起。
(第四实施例)
将使用图19描述第四实施例。在第四实施例中，将描述其中使用一个信号控制四个箝位晶体管的情形。根据第四实施例的存储装置的基本配置及操作类似于根据上述第一实施例的存储装置的基本配置及操作。因此，将不描述上文在第一实施例中所描述的事项及可从上述第一实施例容易推断的事项。
<4-1>感测放大器的配置
将使用图19描述根据本发明实施例的感测放大器。
如图19中所描绘，感测放大器18a包含转换器186及放大器180。
转换器186包含NMOS晶体管181a、181c、181d、181e、181g、180h、181m及181n。
NMOS晶体管181m(箝位晶体管)的漏极连接到节点N6。NMOS晶体管181m的源极连接到节点N10(CREF)。信号“VCLAMP”输入到NMOS晶体管181m的栅极。信号“VCLAMP”与输入到NMOS晶体管181a及181e的栅极的信号相同。
NMOS晶体管181n(箝位晶体管)的漏极连接到节点N12(NREF)。NMOS晶体管181n的源极连接到节点N11。信号“VCLAMP”输入到NMOS晶体管181n的栅极。
如上文所描述，根据本发明实施例的转换器186使用信号“VCLAMP”来控制控制单元电流的箝位晶体管181a及181e以及控制参考电流的箝位晶体管181m及181n。输入到箝位晶体管181m及181n的栅极的信号不同于第一实施例中所描述的输入到箝位晶体管181b及181f的栅极的信号。然而，这些晶体管具有类似结构。
<4-2>温度性质
存储器单元MC的温度性质及参考电路30的温度性质不必为相同的。举例来说，当参考电路30包含如上文使用图6所描述的具有固定电阻值的电阻元件30a时，存储器单元MC及参考电路30的温度性质取决于温度而彼此不同，如图20中所描绘。当存储器单元及参考电路30具有不同温度性质时，参考电路30的电阻在整个操作温度范围内不具有最优值(用于“0”数据的单元电流与用于“1”数据的单元电流之间的中间值)。<4-3>参考电路
因此，在本发明实施例中，为使得能够调整参考电路30的温度，提供经配置为可变电阻元件的NMOS晶体管30b，如图21中所描绘。参考全局位线RGBL连接到NMOS晶体管30b的漏极。接地电势连接到NMOS晶体管30b的源极。信号“VG”输入到NMOS晶体管30b的栅极。信号“VG”是由未描绘于图式中的信号产生电路产生。信号产生电路产生信号“VG”，使得参考电路30的电阻值在整个操作温度范围内为最优。此外，信号产生电路使用升压电压合意地产生信号“VG”。此使NMOS晶体管30b的栅极不易受栅极-源极电压的变化的影响。
参考电路30包含NMOS晶体管30b，但本发明实施例不限于此。使电阻值能够根据存储器单元MC的温度性质的变化变得可变的任何电阻元件均可适用。
如上文所描述，当参考电路30包含可变电阻元件时，可高效地利用本发明实施例中的感测放大器。
<4-4>有利效应
根据上述实施例，控制器12使用单一信号“VCLAMP”来控制控制单元电流的两个箝位晶体管181a及181e以及控制参考电流的两个箝位晶体管181m及181n。参考电路30包含根据存储器单元MC的温度性质操作的可变电阻元件。
用于箝位晶体管的操作的单一信号的使用改进对在噪声消除之后剩余的及信号“VCLAMP”经受的噪声的抗性，因此增加读取裕量。此外，具有NMOS晶体管30b的参考电路30的面积小于具有电阻元件的参考电路30的面积。
第四实施例也可适用于上述第二及第三实施例。
(第五实施例)
将使用图22描述第五实施例。在第五实施例中，将描述读取操作的修改。根据第五实施例的存储装置的基本配置及操作类似于根据上述第一实施例的存储装置的基本配置及操作。因此，将不描述上文在第一实施例中所描述的事项及可从上述第一实施例容易推断的事项。
<5-1>电路配置
在图22中，位线选择电路17a、源极线选择电路17b、参考电路30及晶体管40经描绘为单元阵列单位CAU。晶体管40的第一端连接到全局位线GBL。晶体管40的第二端连接到参考电路30。
将晶体管40设定到关断状态允许从单元阵列11a读取数据且将数据写入到单元阵列11a。在本发明实施例中，使用单元阵列11a作为存储器区域的单元阵列单位经标记为“CCAU”。
将晶体管40设定到接通状态允许参考电路30操作。在本发明实施例中，允许参考电路30操作的单元阵列单位经标记为“RCAU”。
感测放大器18a经由全局位线GBL连接到单元阵列单位CCAU。感测放大器18a经由参考全局位线RGBL连接到单元阵列单位RCAU。
单元阵列单位CCAU及单元阵列单位RCAU具有类似结构。然而，由单元阵列单位CCAU驱动的晶体管不同于由单元阵列单位RCAU驱动的晶体管。假定所驱动晶体管执行与下文所图解说明的操作相反的操作，那么单元阵列单位CCAU可变成单元阵列单位RCAU且单元阵列单位RCAU可变成单元阵列单位CCAU。
<5-2>操作
当对单元阵列单位CCAU中的存储器单元MC执行读取操作时，控制器12将所述单元阵列单位CCAU中的晶体管40设定到关断状态。此外，控制器12将单元阵列单位CCAU中的对应于被执行读取的存储器单元MC的多个晶体管、晶体管24、晶体管23及晶体管26中的一者设定到接通状态。感测放大器18a经由单元阵列单位CCAU中的全局位线GBL、晶体管24及局部位线LBL连接到存储器单元MC。此外，感测放大器18a经由单元阵列单位CCAU中的存储器单元ML、晶体管23、局部源极线LSL、晶体管26及全局源极线GSL连接到接地电势。
当对单元阵列单位CCAU中的存储器单元MC执行读取操作时，控制器12将单元阵列单位RCAU中的晶体管40设定到接通状态。此外，控制器12将单元阵列单位RCAU中的所述多个晶体管24中的任一者设定到接通状态。另外，控制器12将单元阵列单位RCAU中的所有晶体管23设定到关断状态。在此情形中，单元阵列单位RCAU中的晶体管26可处于接通状态中或处于关断状态中。感测放大器18a经由单元阵列单位RCAU中的参考全局位线及晶体管40连接到参考电路30。感测放大器18a经由单元阵列单位RCAU中的参考电路30连接到接地电势。此外，感测放大器18a经由单元阵列单位RCAU中的参考全局位线及晶体管24连接到至少一个参考局部位线LBL。
<5-3>有利效应
根据上述实施例，在操作参考电路30的单元阵列单位RCAU中，控制器12将至少一个晶体管24设定到接通状态且将所有晶体管26设定到关断状态。因此，在单元阵列单位RCAU中，将参考局部位线RLBL上的寄生电容添加到参考全局位线RGBL。因此，添加到单元阵列单位CCAU中的全局位线GBL的寄生电容基本上等于添加到单元阵列单位RCAU中的参考全局位线RGBL的寄生电容，从而达成读取时间的减少。
第五实施例也可适用于上述第二到第四实施例。
(修改及类似者)
在上述实施例中，使用磁阻元件的MRAM被视为半导体存储装置的实例。然而，所述实施例并不限于此而是可适用于各种类型的半导体存储装置(无论半导体存储装置是易失性存储器还是非易失性存储器)。此外，所述实施例可适用于属于与MRAM相同类型的电阻可变存储器，举例来说，FeRAM(铁电式随机存取存储器)、PCRAM(相变随机存取存储器)及ReRAM(电阻式随机存取存储器)。
另外，在上述实施例的特定部分中，晶体管并不限于NMOS晶体管或PMOS晶体管。然而，实施例并不限于这些实施例。
另外，在上述实施例中，为方便起见，位线对被称为位线BL及源极线SL。然而，所述实施例并不限于此。位线对可被称为(举例来说)第一位线及第二位线。
虽然已描述了特定实施例，但仅以实例方式呈现了这些实施例，且这些实施例并不打算限制本发明的范围。实际上，本文中所描述的新颖方法及系统可以各种其它形式来体现；此外，可在不背离本发明的精神的情况下对本文中所描述的方法及系统的形式做出各种省略、替代及改变。随附权利要求书及其等效形式打算涵盖如将归属于本发明的范围及精神内的此些形式或修改。

Claims (20)

1.一种半导体存储装置，其包括：
存储器单元；
位线，其连接到所述存储器单元；及
感测电路，其连接到所述位线，
其中所述感测电路包括：
第一晶体管，其具有连接到所述位线的第一端及第一信号输入到的栅极；
第二晶体管，其具有连接到所述第一晶体管的第二端的第一端及第二信号输入到的栅极；
第三晶体管，其具有连接到所述位线的第一端及所述第二信号输入到的栅极；
第四晶体管，其具有连接到所述第三晶体管的第二端的第一端及所述第一信号输入到的栅极；及
放大器，其连接到所述第二晶体管的第二端及所述第四晶体管的第二端。
2.根据权利要求1所述的半导体存储装置，其中：
所述第一晶体管与所述第四晶体管之间的尺寸比率等同于所述第二晶体管与所述第三晶体管之间的尺寸比率。
3.根据权利要求1所述的半导体存储装置，其进一步包括：
参考电路；及
参考位线，其连接到所述参考电路，
其中所述感测电路包括：
第五晶体管，其具有连接到所述参考位线的第一端及所述第一信号输入到的栅极；
第六晶体管，其具有连接到所述第五晶体管的第二端的第一端、连接到所述放大器的第二端及第三信号输入到的栅极；
第七晶体管，其具有连接到所述参考位线的第一端及所述第三信号输入到的栅极；及
第八晶体管，其具有连接到所述第七晶体管的第二端的第一端、连接到所述放大器的第二端及所述第一信号输入到的栅极。
4.根据权利要求3所述的半导体存储装置，其中：
所述第一晶体管与所述第四晶体管之间的尺寸比率等同于所述第二晶体管与所述第三晶体管之间的尺寸比率，且
所述第五晶体管与所述第八晶体管之间的尺寸比率等同于所述第六晶体管与所述第七晶体管之间的尺寸比率。
5.根据权利要求3所述的半导体存储装置，其中所述第二信号为等同于所述第三信号的信号。
6.根据权利要求5所述的半导体存储装置，其中所述参考电路包括晶体管。
7.根据权利要求3所述的半导体存储装置，其中所述放大器包括：
具有第一导电类型的第九晶体管，其具有连接到所述第二晶体管的所述第二端及所述第四晶体管的所述第二端的第一端、连接到第一节点的第二端及连接到第二节点的栅极；
具有不同于所述第一导电类型的第二导电类型的第十晶体管，所述第十晶体管包括连接到所述第一节点的第一端、连接到电力供应电压施加到的第三节点的第二端及连接到所述第二节点的栅极；
具有所述第一导电类型的第十一晶体管，其具有连接到所述第六晶体管的所述第二端及所述第八晶体管的所述第二端的第一端、连接到所述第二节点的第二端及连接到所述第一节点的栅极；及
具有所述第二导电类型的第十二晶体管，其具有连接到所述第二节点的第一端、连接到所述第三节点的第二端及连接到所述第一节点的栅极。
8.根据权利要求7所述的半导体存储装置，其中所述放大器进一步包括：
第十三晶体管，其具有所述电力供应电压施加到的第一端、连接到所述第三节点的第二端及第四信号输入到的栅极；及
第十四晶体管，其具有连接到所述第一节点的第一端、连接到所述第二节点的第二端及第五信号输入到的栅极。
9.根据权利要求3所述的半导体存储装置，其进一步包括：
第十五晶体管，其具有连接到所述第一晶体管的所述第二端的第一端、连接到第四节点的第二端及所述第一信号输入到的栅极；及
第十六晶体管，其具有连接到所述第五晶体管的所述第二端的第一端、连接到所述第四节点的第二端及所述第一信号输入到的栅极；
第十七晶体管，其具有连接到所述第二晶体管的所述第二端的第一端、连接到所述第四节点的第二端及所述第一信号输入到的栅极；及
第十八晶体管，其具有连接到所述第六晶体管的所述第二端的第一端、连接到所述第四节点的第二端及所述第一信号输入到的栅极，
其中所述第一晶体管到所述第八晶体管为具有第一导电类型的晶体管，且
所述第十五晶体管到所述第十八晶体管为具有不同于所述第一导电类型的第二导电类型的晶体管。
10.一种半导体存储装置，其包括：
存储器单元；
位线，其连接到所述存储器单元；及
感测电路，其连接到所述位线，
其中所述感测电路包括：
放大器；
第一路径，其将所述位线与所述放大器连接在一起；及
第二路径，其将所述位线与所述放大器连接在一起。
11.根据权利要求10所述的半导体存储装置，其中所述第一路径包括：
第一晶体管，其具有连接到所述位线的第一端及第一信号输入到的栅极；及
第二晶体管，其具有连接到所述第一晶体管的第二端的第一端、连接到所述放大器的第二端及第二信号输入到的栅极，且
所述第二路径包括：
第三晶体管，其具有连接到所述位线的第一端及所述第二信号输入到的栅极；及
第四晶体管，其具有连接到所述第三晶体管的第二端的第一端、连接到所述放大器的第二端及所述第一信号输入到的栅极。
12.根据权利要求11所述的半导体存储装置，其中：
所述第一晶体管与所述第四晶体管之间的尺寸比率等同于所述第二晶体管与所述第三晶体管之间的尺寸比率。
13.根据权利要求11所述的半导体存储装置，其进一步包括：
参考电路；及
参考位线，其连接到所述参考电路，
其中所述感测电路包括：
第三路径，其将所述参考位线与所述放大器连接在一起；及
第四路径，其将所述参考位线与所述放大器连接在一起。
14.根据权利要求13所述的半导体存储装置，其中所述第三路径包括：
第五晶体管，其具有连接到所述参考位线的第一端及所述第一信号输入到的栅极；
第六晶体管，其具有连接到所述第五晶体管的第二端的第一端、连接到所述放大器的第二端及第三信号输入到的栅极，且
第四路径包括：
第七晶体管，其具有连接到所述参考位线的第一端及所述第三信号输入到的栅极；及
第八晶体管，其具有连接到所述第七晶体管的第二端的第一端、连接到所述放大器的第二端及所述第一信号输入到的栅极。
15.根据权利要求14所述的半导体存储装置，其中：
所述第一晶体管与所述第四晶体管之间的尺寸比率等同于所述第二晶体管与所述第三晶体管之间的尺寸比率，且
所述第五晶体管与所述第八晶体管之间的尺寸比率等同于所述第六晶体管与所述第七晶体管之间的尺寸比率。
16.根据权利要求14所述的半导体存储装置，其中所述第二信号为等同于所述第三信号的信号，且
所述参考电路包括晶体管。
17.根据权利要求14所述的半导体存储装置，其中所述放大器包括：
具有第一导电类型的第九晶体管，其具有连接到所述第二晶体管的所述第二端及所述第四晶体管的所述第二端的第一端、连接到第一节点的第二端及连接到第二节点的栅极；
具有不同于所述第一导电类型的第二导电类型的第十晶体管，所述第十晶体管包括连接到所述第一节点的第一端、连接到电力供应电压施加到的第三节点的第二端及连接到所述第二节点的栅极；
具有所述第一导电类型的第十一晶体管，其具有连接到所述第六晶体管的所述第二端及所述第八晶体管的所述第二端的第一端、连接到所述第二节点的第二端及连接到所述第一节点的栅极；及
具有所述第二导电类型的第十二晶体管，其具有连接到所述第二节点的第一端、连接到所述第三节点的第二端及连接到所述第一节点的栅极。
18.根据权利要求17所述的半导体存储装置，其中所述放大器进一步包括：
第十三晶体管，其具有所述电力供应电压施加到的第一端、连接到所述第三节点的第二端及第四信号输入到的栅极；及
第十四晶体管，其具有连接到所述第一节点的第一端、连接到所述第二节点的第二端及第五信号输入到的栅极。
19.根据权利要求14所述的半导体存储装置，其进一步包括：
第十五晶体管，其具有连接到所述第一晶体管的所述第二端的第一端、连接到所述第四节点的第二端及所述第一信号输入到的栅极；及
第十六晶体管，其具有连接到所述第五晶体管的所述第二端的第一端、连接到第四节点的第二端及所述第一信号输入到的栅极；
第十七晶体管，其具有连接到所述第二晶体管的所述第二端的第一端、连接到所述第四节点的第二端及所述第一信号输入到的栅极；及
第十八晶体管，其具有连接到所述第六晶体管的所述第二端的第一端、连接到所述第四节点的第二端及所述第一信号输入到的栅极，
其中所述第一晶体管到所述第八晶体管为具有第一导电类型的晶体管，且
所述第十五晶体管到所述第十八晶体管为具有不同于所述第一导电类型的第二导电类型的晶体管。
20.一种半导体存储装置，其包括：
第一存储器单元；
第一位线，其连接到所述第一存储器单元；
第一晶体管，其在所述第一晶体管的第一端处连接到所述第一位线；
第二位线，其连接到所述第一晶体管的第二端；
第一参考电路，其连接到所述第二位线；
第二存储器单元；
第三位线，其连接到所述第二存储器单元；
第二晶体管，其在所述第二晶体管的第一端处连接到所述第三位线；
第四位线，其连接到所述第二晶体管的第二端；
第二参考电路，其连接到所述第四位线；及
感测电路，其连接到所述第二位线及所述第四位线，
其中所述感测电路包括：
第三晶体管，其具有连接到所述位线的第一端及第一信号输入到的栅极；
第四晶体管，其具有连接到所述第三晶体管的第二端的第一端及第二信号输入到的栅极；及
第五晶体管，其具有连接到所述第一位线的第一端及所述第二信号输入到的栅极；
第六晶体管，其具有连接到所述第五晶体管的第二端的第一端及所述第一信号输入到的栅极；
放大器，其连接到所述第四晶体管的第二端及所述第六晶体管的第二端；
第七晶体管，其具有连接到所述第四位线的第一端及所述第一信号输入到的栅极；
第八晶体管，其具有连接到所述第七晶体管的第二端的第一端、连接到所述放大器的第二端及第三信号输入到的栅极；及
第九晶体管，其具有连接到所述第四位线的第一端及所述第三信号输入到的栅极；及
第十晶体管，其具有连接到所述第九晶体管的第二端的第一端、连接到所述放大器的第二端及所述第一信号输入到的栅极，
其中，当使用所述感测电路读取所述第一存储器单元中的数据时，
所述第一存储器单元、所述第一晶体管、所述第二晶体管及所述第二参考电路被设定到接通状态，且所述第二存储器单元及所述第一参考电路被设定到关断状态。
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