CN107851451A - 阻变型存储器 - Google Patents

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Abstract

根据一个实施例，存储器包括连接到所述存储器单元的位线；以及执行从所述存储器单元读取数据的读取电路。所述读取电路包括：第一电路，其具有第一输入端并检测来自所述存储器单元的输出信号；第一晶体管，其基于第一控制信号来控制提供给所述存储器单元的电流；以及第二晶体管。所述第一晶体管的一端连接到所述第一输入端，所述第一晶体管的另一端连接到所述第二晶体管的一端，所述第二晶体管的另一端连接到所述位线，以及在从所述存储器单元读取数据之前，对所述第一晶体管的一端和另一端充电。

Description

阻变型存储器
相关申请的交叉引用
本申请要求2015年9月11日提交的美国临时申请62/217,680的权益，其全部内容通过引用并入本文。
技术领域
本实施例涉及阻变型存储器。
背景技术
近年来，作为下一代存储器装置的诸如MRAM的阻变型存储器受到了关注。
MRAM(磁阻随机存取存储器)是使用利用磁阻效应的元件作为存储器元件的存储器装置。
发明内容
通常，根据一个实施例，阻变型存储器包括存储器单元；连接到所述存储器单元的位线；以及执行从所述存储器单元读取数据的读取电路。所述读取电路包括：第一电路，其具有第一输入端并检测来自所述存储器单元的输出信号；第一晶体管，其基于第一控制信号来控制提供给所述存储器单元的电流；以及第二晶体管。所述第一晶体管的一端连接到所述第一输入端，所述第一晶体管的另一端连接到所述第二晶体管的一端，所述第二晶体管的另一端连接到所述位线，且在从所述存储器单元读取数据之前，所述第一晶体管的一端和另一端被充电。
附图说明
图1是示例出实施例中的阻变型存储器的结构示例的框图；
图2是示例出实施例中的阻变型存储器中的存储器单元阵列的结构示例的等效电路图；
图3是示例出实施例中的阻变型存储器中的存储器单元和写入电路的结构示例的等效电路图；
图4是示例出实施例中的阻变型存储器中的读取电路的基本结构的等效电路；
图5是示例出第一实施例中的阻变型存储器中的读取电路的内部结构示例的等效电路图；
图6是示例出第一实施例中的阻变型存储器的操作示例的时序(timing)图；
图7是示例出第一实施例中的阻变型存储器的操作示例的模拟结果的图；
图8是示出第二实施例中的阻变型存储器的结构示例的等效电路图；
图9是示例出第二实施例中的阻变型存储器的操作示例的模拟结果的图；
图10是示出第三实施例中的阻变型存储器的结构示例的等效电路图；以及
图11是示出实施例中的阻变型存储器的变型的图。
具体实施方式
以下将参照附图描述实施例。在下面的描述中，具有基本上相同的功能和结构的组件由相同的附图标记表示，并且仅在需要时才给出重复的描述。
对于在其末尾添加了字母或数字的组件，如果具有不同后缀的字母或数字的组成成员不相互区分，则省略附图标记末尾的字母或数字。
(1)第一实施例
将参考图1至7描述第一实施例中的阻变型存储器。
(a)结构示例
将参考图1至5描述第一实施例中的阻变型存储器的结构示例。
图1是示意性地示出包括本实施例中的阻变型存储器的存储器系统的示意图。
如图1所示，在本实施例中，存储器装置100耦接到存储器控制器(或主机装置)200。例如，存储器控制器和存储器装置被设置在存储装置或存储器系统中。
存储器控制器200(或主机装置)请求存储器装置100执行数据写入或读取。
在请求数据写入时，存储器控制器200向存储器装置100发送写入命令、要写入数据的地址(在下文中称为写入地址)以及要写入的数据。
在请求数据读取时，存储器控制器200将读取命令和将要从其读取数据的地址(在下文中称为读取地址)发送到存储器装置100。存储器控制器200基于读取命令和读取地址接收从存储器装置100读取的数据。存储器控制器200将读取的数据传送到另一装置(例如，主机装置)。
存储器装置100基于读取命令和写入命令进行操作。
存储器装置100包括输入/输出电路12、命令地址锁存电路13、电压发生器14、定序器15和多个存储库(bank)BK(BKA、...、BKX)。
输入/输出电路12暂时保存(hold)来自存储器控制器200的数据和来自存储库BK的数据。
命令地址锁存电路13暂时保存从存储器控制器200提供的命令地址CA(CMD、ADR)。命令地址锁存电路13在一定(a certain)时序将命令CMD和地址ADR传送到存储器装置100中的电路。命令地址锁存电路13将命令CMD输出到定序器15。命令地址锁存电路13将地址ADR输出到存储库BK。
电压发生器14使用外部供应的电源电压来产生用于存储器装置100的操作的各种电压。
定序器15接收来自存储器控制器200的控制信号CNT。定序器15基于命令CMD和控制信号CNT来控制存储器装置100内部的每个电路的操作。
每个存储库BK包括存储器单元阵列11。
存储器单元阵列11包括多个存储器单元MC。存储器单元MC连接到字线WL和位线BL、bBL。
每个存储库BK包括列解码器16和位线控制电路17，以便控制存储器单元阵列11中的列(位线)。
列解码器16解码地址中的列地址。
位线控制电路(例如，列开关电路)17基于解码后的列地址选择位线BL、bBL并激活位线BL、bBL。
每个存储库BK包括行解码器20和字线驱动器21，以便控制存储器单元阵列11中的行(字线)。
行解码器20解码地址ADR中的行地址。行解码器20基于解码后的行地址选择字线WL并激活字线WL。
字线驱动器21向所选择的字线WL施加电压。
每个存储库BK包括写入电路18和读取电路19。
写入电路18是用于向存储器单元MC写入数据的电路。写入电路18包括用于产生写入电流(或写入电压)的源/吸收(sink)电路。
读取电路19是用于从存储器单元MC读取数据的电路。读取电路19包括感测放大器电路和锁存电路。
例如，本实施例中的存储器装置是阻变型存储器。阻变型存储器使用阻变元件作为存储器元件。
图2是示出本实施例中的阻变型存储器中的存储器单元阵列的内部结构示例的等效电路图。
如图2所示，多个存储器单元MC在存储器单元阵列11中排列成矩阵。
多个字线WL(WL<0>、WL<1>、...、WL<n>)设置在存储器单元阵列11中。字线WL沿X方向延伸。沿X方向排列的多个存储器单元MC连接到字线WL中的一者。n是1或更大的整数。
多个位线BL(BL<0>、BL<1>、...、BL<m>)和多个位线bBL(bBL<0>、bBL<1>、...、bBL<m>)设置在存储器单元阵列11中。位线BL、bBL沿Y方向延伸。m是1或更大的整数。在X方向上彼此相邻的两条位线BL、bBL形成一对。包括形成该对的两条位线BL、bBL的对在下文中被称为位线对。
沿Y方向排列的多个存储器单元MC连接到一个位线对(位线BL、bBL)。
例如，当存储器单元阵列11具有分层位线结构时，位线BL经由开关元件M1(M1<0>、M1<1>、...、M1<m>)与全局位线GBL连接。此外，位线bBL经由开关元件M2(M2<0>、M2<1>、...、M2<m>)与全局位线bGBL连接。
多个全局位线GBL和多个全局位线bGBL可以设置在一个存储器单元阵列11中。
控制信号CSL(CSL<0>、CSL<1>、...、CSL<m>)被提供给开关元件M1、M2的控制端。开关元件M1、M2的接通/关断基于控制信号CSL而被控制。例如，开关元件M1、M2是场效应晶体管(例如，N型MOS晶体管)。
例如，写入电路18(18A、18B)连接到全局位线GBL、bGBL。根据数据写入，写入电路18中的一个用作源电路，另一个写入电路18用作吸收电路。
例如，读取电路19连接到全局位线GBL。在数据读取期间，一个全局位线GBL(和位线BL)被设置到高电压侧，而另一个全局位线bGBL(和位线bBL)被设置到低电压侧(接地侧)。
为了使描述清楚，在数据读取期间设置到低电势侧的全局位线bGBL被称为全局源线GSL，并且在数据读取期间设置到低电压侧的位线bBL被称为源线SL。
如图2所示，一个存储器单元MC包括一个存储器元件3和一个选择元件4。
存储器元件3的一端连接到位线BL。存储器元件3的另一端连接到选择元件4的一端。选择元件4的另一端连接到位线(源线)bBL。选择元件4的控制端连接到字线WL。
存储器元件3是阻变元件3。阻变元件3可以取多个电阻值(电阻状态)。要存储的数据(例如，“1”或“0”)与阻变元件3的电阻值相关联。由此，阻变元件3用作存储器元件3。
选择元件4例如是场效应晶体管(在下文中称为单元晶体管)4。根据存储器单元MC的操作来控制单元晶体管4的接通/关断，以选择要写入数据到其中或者要从其中读取数据的存储器单元(在下文中称为所选择的单元)。
图3是示例出本实施例中的阻变型存储器中的存储器单元和写入电路的结构示例的图。
在本实施例中，阻变型存储器是磁存储器。磁存储器包括作为存储器元件(电阻改变元件)的磁阻元件。例如，磁存储器是MRAM。然而，作为本实施例中的存储器装置的磁存储器可以是除MRAM之外的存储器装置，只要使用磁阻元件作为存储器元件。
磁阻元件3例如是包括磁隧道结(MTJ元件)的元件。MTJ元件3至少包括存储层30、参考层31和隧道势垒层32。隧道势垒层32设置在存储层30与参考层31之间。
存储层30是其中磁化在方向上是可变的磁性层。参考层31是其中磁化在方向上基本不变的磁性层。作为存储层30和参考层31的磁性层(例如，CoFeB系磁性层)具有垂直的磁各向异性。隧道势垒层32例如是包括MgO作为主要成分的绝缘膜。
MTJ元件3的电阻值根据参考层31中的磁化方向和存储层30中的磁化方向之间的相对关系而改变。当如图3(a)所示，存储层30中的磁化方向与参考层31的磁化方向相同时(当MTJ元件处于磁化平行状态时)，MTJ元件3具有第一电阻值R1。当如图3(b)所示，存储层30中的磁化方向与参考层31中的磁化方向不同时(当MTJ元件处于磁化反平行状态时)，MTJ元件3具有第二电阻值R2。
在MTJ元件3具有第一电阻值R1的状态(第一电阻状态)下，第一数据(例如，“1”数据)与MTJ元件3相关联。在MTJ元件3具有第二电阻值的状态(第二电阻状态)下，第二数据(例如，“0”数据)与MTJ元件3相关联。
在自旋转移矩(STT)型MRAM中，通过使用STT控制MTJ元件3中的磁化排列来执行数据写入(写入操作)。
通过使电流(在下文中称为写入电流)Iwr通过MTJ元件3以改变存储层30中的磁化方向来执行对包括MTJ元件3的存储器单元的写入操作。写入电流Iwr的电流值等于或大于存储层30的磁化反转阈值并且小于参考层31的磁化反转阈值。磁化反转阈值是用于使磁性层中的磁化反转的电流值。
当写入电流Iwr被提供给所选择的单元中的MTJ元件3时，单元晶体管4被设置为接通状态。
在SST型MRAM中，存储层30中的磁化方向根据写入电流Iwr流过MTJ元件3的方向而改变。
当如图3的(a)所示存储层30中的磁化方向被设定为与参考层31中的磁化方向相同(磁化平行状态)时，写入电路18(18A、18B)使写入电流Iwr从存储层30向参考层31的方向通过。在图3(a)中，MTJ元件3的存储层30侧端连接到源侧写入电路18A，并且MTJ元件3的参考层31侧端连接到吸收侧写入电路18B。
写入电流Iwr使与参考层31中的磁化方向相同的自旋产生的自旋转矩作用于存储层30中的磁化。由此，存储层30中的磁化方向与参考层31中的磁化方向对准。因此，存储层30的电阻值是第一电阻值R1。由此，第一数据被写入存储器单元MC(MTJ元件3)。
当如图3(b)所示存储层30中的磁化方向被设置为与参考层31中的磁化方向相反(磁化反平行状态)时，写入电路18使写入电流Iwr从参考层31朝向存储层30的方向通过。在图3(b)中，MTJ元件3的存储层30侧端连接到吸收侧写入电路18B，并且MTJ元件3的参考层31侧端连接到源侧写入电路18A。
写入电流Iwr使与参考层31中的磁化方向相反的方向上的自旋产生的自旋转矩作用于存储层30中的磁化。由此，存储层30中的磁化方向与参考层31中的磁化方向相反。因此，MTJ元件3的电阻值是第二电阻值R2。由此，第二数据被写入存储器单元MC(MTJ元件3)。
在图3中，参考层31连接到全局位线GBL侧，并且存储层30经由单元晶体管4连接到全局源线GSL侧。然而，依赖于存储器单元MC的内部结构，参考层31可以连接到全局源线GSL侧，并且存储层30可以连接到全局位线GBL侧。
图4是示例出本实施例中的阻变型存储器中的读取电路的结构示例的等效电路图。
如图4所示，在从阻变型存储器(例如，MRAM)中读取(读取操作)数据期间，读取电路19中的感测放大器电路50连接到存储器单元MC。
感测放大器电路50的一个输入端连接到存储器单元MC(所选择的单元)。在数据读取期间，存储器单元MC的一端经由全局位线GBL、位线BL和多个开关元件M1、51、52连接到一个输入端。存储器单元MC的另一端经由源线SL(bBL)、全局源线GSL(bGBL)和开关元件M2连接到接地端Vss。
感测放大器电路50检测来自存储器单元MC的输出信号并放大检测到的信号。
读取电路19将放大的信号作为从存储器单元MC读取的数据DT输出到读取电路19的外部(例如，I/O电路12)。
以这种方式，读取电路19读取存储在存储器单元MC中的数据。
通过使读取电流(单元电流)Ird通过MTJ元件3来执行对包括MTJ元件的存储器单元的读取操作。读取电流Ird的电流值小于用于存储层30的磁化反转阈值。
当读取电流Ird通过所选择的单元MC中的MTJ元件3时，单元晶体管4和开关元件M1、M2接通。
感测放大器电路50检测流过MTJ元件3的读取电流Ird的电流值作为来自存储器单元MC的输出信号。
流过具有第一电阻值R1的MTJ元件3的读取电流Ird具有第一电流值i1。流过具有第二电阻值R2(R2>R1)的MTJ元件3的读取电流Ird的第二电流值i2小于第一电流值i1。
感测放大器电路50将来自存储器单元MC的输出信号(读取电流)与特定参考信号进行比较以确定输出信号的幅值(magnitude)。例如，为了允许确定读取电流Ird的幅值，将参考电流Iref提供给感测放大器电路50的另一个输入端(在下文中也称为参考输入端)。
为了允许产生和提供感测放大器电路50的参考电流Iref，将参考电路RC连接到感测放大器电路50的参考输入端。
参考电路RC的一端经由第一参考互连RL和多个元件51R、52R连接到感测放大器电路50的另一个输入端。第一参考互连RL包括参考全局位线RGBL和参考位线RBL。
参考电路RC的另一端经由第二参考互连bRL和多个元件(附图中未示出)与接地端Vss连接。第二参考互连RL包括参考全局源线RGSL和参考源线RSL。
参考电路RC例如具有与存储器单元MC的电路结构类似的电路结构。参考电路RC被称为参考单元。
参考单元RC例如包括电阻元件(参考电阻元件)5和作为选择元件的单元晶体管(附图中未示出)。例如，参考电阻元件5包括硅电阻元件、金属电阻元件和MTJ元件3中的至少一者。
例如，参考电阻元件5的电阻值是第一电阻值R1与第二电阻值R2之间的中间值(R1+R2)/2。由此，参考电流Iref的电流值小于流过具有第一电阻值R1的MTJ元件3的读取电流Ird的电流值i1，并且大于流过具有第二电阻值R2的MTJ元件3的读取电流Ird的电流值i2。
读取电流Ird与参考电流Iref之间的比较允许确定存储在存储器单元MC中的数据。
在读取电路19中，两个晶体管51、52连接在感测放大器电路50与全局位线GBL之间，以便控制读取操作。晶体管51、52是N型晶体管(例如，N型MOS晶体管)。
晶体管51中的电流路径的一端连接到感测放大器电路50的输入端处的节点ND1。晶体管51中的电流路径的另一端经由节点ND2连接到晶体管52中的电流路径的一端。晶体管52中的电流路径的一端连接到节点ND2。晶体管52中的电流路径的另一端连接到全局位线GBL。
控制信号(钳位信号)CLM被提供给晶体管51的栅极。控制信号CLM是具有一定幅值的栅极电压。晶体管51根据控制信号(栅极电压)CLM将全局位线GBL的电势和位线BL的电势钳制(clamp)到电压值VCLM。由此，控制通过存储器单元MC的电流Ird的幅值。为了区分其他晶体管，在下文中将晶体管51称为钳位晶体管。
控制信号(读取使能信号)REN被提供给晶体管52的栅极。晶体管52基于控制信号REN而被接通。由此，存储器单元被设置为可以读取数据的状态。为了区别于其他晶体管，晶体管52在下文中被称为读取晶体管52。
钳位晶体管51设置得比读取晶体管52更靠近感测放大器电路50。节点ND1被更靠近感测放大器电路50而定位，而节点ND2被更靠近存储器单元MC而定位。读取晶体管52设置在钳位晶体管51的电流路径与全局位线GBL(位线BL)之间。写入电路18连接到读取晶体管52的另一端。
与存储器单元MC侧的钳位晶体管51和读取晶体管52一样，钳位晶体管51R和读取晶体管52R被设置在参考单元RC侧。
钳位晶体管(例如，N型晶体管)51R中的电流路径的一端(源极/漏极)连接到感测放大器电路50的节点ND1R。钳位晶体管51R中的电流路径的另一端(源极/漏极)经由节点ND2R连接到读取晶体管52R中的电流路径的一端。读取晶体管(例如，N型晶体管)52R中的电流路径的一端连接到节点ND2R。晶体管52R中的电流路径的另一端连接到参考全局位线RGBL。钳位晶体管51R设置得比读取晶体管52R更靠近感测放大器电路50。
控制信号REF被提供给晶体管51R的栅极。
钳位晶体管51R根据控制信号(参考钳位信号)REF将参考全局位线RGBL的电势和参考位线RBL的电势钳制到电压值VREF。例如，控制信号REF的电压值VREF与钳位信号CLM的电压值VCLM相同。然而，控制信号REF可以具有与钳位信号CLM的电压值VCLM不同的电压值。
控制信号REN被提供给读取晶体管52的栅极。读取晶体管52基于控制信号REN被接通，以使参考单元RC与感测放大器电路50电连续。公共读取使能信号REN被提供给两个读取晶体管52、52R。
对于参考单元侧的钳位晶体管51R和读取晶体管52R，与存储器单元侧的钳位晶体管51和读取晶体管52类似，钳位晶体管51R位于感测放大器侧(在高电压侧)，读取晶体管52R位于参考单元侧(低电压侧)。
如上所述，晶体管51、51R、52、52R是用于读取操作的控制元件，并且还用作电压-电流转换器(或电流源)。根据施加到栅极的电压，连接到存储器单元MC的晶体管51、52产生并输出读取电流Ird，而连接到参考单元RC的晶体管51R、52R产生并输出参考电流Iref。
例如，钳位晶体管51、51R是高击穿电压晶体管。此外，读取晶体管52、52R是低击穿电压晶体管。例如，高击穿电压晶体管中的栅极绝缘膜高于低击穿电压晶体管中的栅极绝缘膜。例如，钳位晶体管51、51R的阈值电压高于读取晶体管52、52R的阈值电压。
当钳位晶体管51、51R和读取晶体管52、52R具有不同的特性时，例如，钳位晶体管51、51R的栅极尺寸不同于读取晶体管52、52R的栅极尺寸。作为高击穿电压晶体管的钳位晶体管51、51R的栅极尺寸大于作为低击穿电压晶体管的读取晶体管52、52R的栅极尺寸。
钳位晶体管51、51R可以具有与读取晶体管52、52R相同的特性/栅极尺寸。
图5是示出本实施例的阻变型存储器的读取电路中的感测放大器的结构示例的等效电路图。
感测放大器190包括多个P型晶体管(例如，P型MOS晶体管)53a、53b、54a、54b和多个N型晶体管(例如，N型MOS晶体管)55a、55b、56a、56b。
P型晶体管53a中的电流路径的一端(源极/漏极)连接到被施加电源电压Vdd的端(在下文中称为电源端Vdd)。P型晶体管53a中的电流路径的另一端(源极/漏极)连接到节点(互连)NDa。控制信号(第一感测使能信号)SEN1被提供给P型晶体管53a的控制端(栅极)。
P型晶体管53b中的电流路径的一端连接到电源端Vdd。P型晶体管53a中的电流路径的另一端连接到节点(布线)NDb。控制信号(第一感测使能信号)SEN1被提供给P型晶体管53b的栅极。
P型晶体管54a中的电流路径的一端连接到节点NDc，并且P型晶体管54a中的电流路径的另一端连接到节点NDa。P型晶体管54a的栅极连接到节点NDb。节点NDc连接到电源端Vdd。
P型晶体管54b中的电流路径的一端连接到节点NDc，并且P型晶体管54b中的电流路径的另一端连接到节点NDb。P型晶体管54b的栅极连接到节点NDa。
N型晶体管55a中的电流路径的一端连接到节点ND1。N型晶体管55a中的电流路径的另一端连接到节点NDa。N型晶体管55a的栅极连接到节点NDb。
N型晶体管55b中的电流路径的一端连接到节点ND1R。N型晶体管55b中的电流路径的另一端连接到节点NDb。N型晶体管55b的栅极连接到节点NDa。
N型晶体管56a中的电流路径的一端连接到被施加接地电势Vss的端(接地端)。N型晶体管56a中的电流路径的另一端连接到节点ND1。N型晶体管56a的栅极连接到节点NDd。控制信号(第二感测使能信号)SEN2被提供给节点NDd。
N型晶体管56b中的电流路径的一端连接到接地端Vss，并且N型晶体管56b中的电流路径的另一端连接到节点ND1R。N型晶体管56b的栅极连接到节点NDd。
感测放大器电路50的感测操作的时序由感测使能信号SEN1控制。用于感测放大器电路50的放大操作和信号采集的时序由感测使能信号SEN2控制。
如上所述，在本实施例中，读取晶体管52设置在钳位晶体管51与全局位线GBL之间。
在本实施例中的MRAM中，读取晶体管52允许在读取操作之前，使与钳位晶体管51连接的节点ND1、ND2预充电。由此，本实施例中的MRAM允许防止由施加到钳位晶体管的噪声引起的大读取电流的发生。
在本实施例中的MRAM中，读取晶体管52允许钳位晶体管51与写入电路18电分离。由此，本实施例中的MRAM允许阻止操作作为在写入操作之后执行的读取操作期间来自写入电路18的噪声的结果的钳位晶体管的不稳定。
(b)操作示例
参考图6，将描述本实施例中的阻变型存储器的操作示例。在这方面，除了图6之外，根据需要参考图1至5。
图6表示示例出本实施例中的阻变型存储器(例如，MRAM)上的读取操作的时序图。图6中横坐标轴对应于时间。图6中的纵坐标轴对应于每个信号的信号电平(level)和每个节点的电压值。
[时刻T0]
如图6所示，在本实施例中的阻变型存储器(MRAM)中，定序器15在命令接收之前的时刻T0将感测使能信号SEN1、SEN2和读取使能信号REN的电平设置为L(低)电平。定序器15将控制信号CLM的电平设定为H(高)电平。
L电平是在将P型晶体管设置为接通状态的同时将N型晶体管设置为关断状态的电压。H电平是在将N型晶体管设置为接通状态的同时将P型晶体管设置为关断状态的电压。对应于L/H电平的电压值可以根据晶体管的特性(例如，晶体管的阈值电压)而在晶体管之间变化。
通过位于L电平的信号SEN1，感测放大器电路50中的P型晶体管53a、53b被接通。通过位于L电平的信号SEN2，感测放大器电路50中的N型晶体管56a、56b被关断。
接通状态的P型晶体管53a、53b将节点NDa、NDb充电至一定电势(例如，电源电压Vdd)。
由于节点NDa、NDb的电势升高，P型晶体管54a、54b被关断，N型晶体管55a、55b被接通。
此时，由于位于L电平的信号SEN2，N型晶体管56a、56b被关断。由此，节点ND1、ND1R被保持在充电状态。
在本实施例中，读取晶体管52设置在钳位晶体管51与全局位线GBL之间。通过处于关断状态的读取晶体管52，钳位晶体管51与全局位线GBL电分离。
因此，本实施例中的MRAM允许钳位晶体管51的电流路径两端的节点ND1、ND2(钳位晶体管51的源极和漏极)通过将钳位晶体管51设置为接通状态而被预充电。根据钳位晶体管51的特性(例如，阈值电压)，节点ND2的电势低于节点ND1的电势。
参考单元RC侧上的钳位晶体管51R和读取晶体管52R具有与存储器单元MC侧上的钳位晶体管51和读取晶体管52的连接关系相同的连接关系。因此，连接到钳位晶体管51R的节点ND1R、ND2R被预充电。
[时刻T1]
如图6所示，在时刻T1处，存储器控制器200将所选择的库BK的行地址ADR-Row和所选择的库BK的列地址ADR-Col连同激活命令和读取命令一起发送到MRAM 100。
在MRAM 100中，命令地址锁存电路13在与时钟信号CLK同步的时序接收命令和地址ADR-Row、ADR-Col。
定序器15控制电压发生器14和读取电路19的操作，以基于控制信号CNT和从命令地址锁存电路13传送的读取命令来执行读取操作。
行解码器20和字线驱动器21基于行地址ADR-Row来选择字线WL。将位于H电平的信号施加到所选择的字线以接通所选择的单元中的单元晶体管4。
列解码器16和位线控制电路17基于列地址ADR-COl接通开关元件M1、M2以选择全局位线/源线GBL、GSL和位线/源线BL、SL。
[时刻T2]
在时刻T2处，定序器15将读取使能信号REN的电平从L电平转换到H电平。由此，读取晶体管52、52R被接通。
通过处于接通状态的晶体管51、52，读取电流Ird从感测放大器电路50流过存储器单元MC。通过处于接通状态的晶体管51R、52R，参考电流Iref从感测放大器电路50流过参考单元RC。
在本实施例中，在读取使能信号REN和感测使能信号SEN1、SEN2被设置为H电平之前，节点ND1、ND2被充电。
节点ND1的电势从一定电势V1(例如，电压Vdd)降低到电势V2(例如，接地电压Vss)。节点ND2的电势从电势V1降低到一定电势V3。电势V3高于电势V2。
结合节点ND1、ND2的电势的波动，钳位信号CLM的电势(钳位晶体管51的栅极电压)暂时从期望电势VCLM降低。
例如，在读取晶体管52接通时，钳位晶体管51、51R的栅极电压降低，以防止读取电流Ird过冲到比期望电流值大的值。
当读取使能信号REN从L电平改变到H电平时，参考端侧上的ND1R、ND2R的电势如节点ND1、ND2的情况那样波动。结合节点ND1R、ND2R的电势的波动，参考钳位信号REF的电势波动。
在时刻T2Z，钳位信号CLM、REF的电平返回到目标电压值VCLM。
[时刻T3]
在时刻T2Z之后，在时刻T3处，定序器15将感测使能信号SEN1从L电平转换到H电平。
提供从时刻T2(T2Z)到时刻T3的时段(信号发展时间)以稳定读取电流Ird的电流值和参考电流Iref的电流值，并且允许开始检测处于稳定状态的读取电流Ird与处于稳定状态的参考电流Iref之差。
通过处于H电平的感测使能信号SEN1，P型晶体管53a、53b关断。节点NDa、NDb通过处于关断状态的P型晶体管而与电源端Vdd电分离。使通过P型晶体管53a、53b对节点NDa、NDb的充电停止。将读取电流Ird与参考电流Iref进行比较。
当存储器元件(MTJ元件)3处于低电阻状态(电阻值R1)时，读取电流Ird的电流值大于参考电流Iref的电流值。在这种情况下，节点NDa(ND1)比节点NDb(ND1R)放电更多，并且节点NDa的电势低于节点NDb的电势。由此，P型晶体管54b被接通，而N型晶体管55b被关断。因此，节点NDb通过处于接通状态的P型晶体管54b而被充电，从而使节点NDb的电势升高。因此，P型晶体管54a被关断，而N型晶体管55a被接通。
另一方面，当存储器元件3处于高电阻状态时，读取电流Ird的电流值小于参考电流Iref的电流值。在这种情况下，节点NDb比节点NDa放电得更多，并且节点NDb的电势低于节点NDa的电势。由此，P型晶体管54a被接通，而N型晶体管55a被关断。因此，节点NDa通过处于接通状态的P型晶体管54a而被充电，从而使节点NDa的电势升高。因此，P型晶体管54b被关断，而N型晶体管55b被接通。
[时刻T4]
在时刻T4处，定序器15将感测使能信号SEN2的电平从L电平改变到H电平。N型晶体管56a、56b基于处于H电平的信号SEN2被接通。
当N型晶体管55a接通时，节点NDa通过处于接通状态的N型晶体管55a、56a而放电，并且节点NDa的信号电平被设定为L电平。在这种情况下，N型晶体管55b被关断，由此，即使晶体管56b处于接通状态，节点NDb的信号电平也为H电平。
端SO处的H电平的信号和端bSO处的L电平的信号由读取电路19中的锁存电路(例如，页面缓冲器)锁存。
另一方面，当N型晶体管55b接通时，节点NDb通过处于接通状态的N型晶体管55b、56b而放电，并且节点NDb的信号电平被设定为L电平。在这种情况下，N型晶体管55a被关断，由此，节点NDa的信号电平为H电平。
端SO处的L电平的信号和端bSO处的H电平的信号由读取电路19中的锁存电路锁存。
由此，在感测放大器电路50中，根据读取电流Ird与参考电流Iref之间的幅值关系，节点NDa的电势不同于节点NDb的电势。节点NDa、NDb的电势被大致放大到感测放大器电路50的驱动电压。放大的信号从感测放大器电路50输出，并且来自感测放大器电路50的信号被载入读取电路19作为来自存储器单元MC的输出信号(数据)。
[时刻T5]
在时刻T5或更晚处的时段期间，定序器15将读取使能信号REN和感测使能信号SEN1、SEN2的电平从H电平改变到L电平。
通过处于关断状态的读取晶体管52、52R，钳位晶体管51、51R与全局位线GBL(和写入电路18)电分离。由此，感测放大器电路50停止加载来自存储器单元的输出信号。因此，节点ND1、ND1R、ND2、ND2R被充电。
随后，预充电命令CMD-Pre从存储器控制器200被传送到MRAM100。基于预充电命令CMD-Pre，定序器15对库BK中的互连(例如，存储器单元阵列中的全局位线和位线)预充电。
从存储器单元输出的数据经由输入/输出电路12被传送到存储器控制器200。
如上所述，执行本实施例中对MRAM的读取操作。
如图6所示，在时刻TZ，写入命令CMDW和选择地址ADRW由MRAM 10接收，然后MRAM10执行写入操作。在这种情况下，通过处于关断状态的读取晶体管52，钳位晶体管51与全局位线GBL和写入电路18电分离。
因此，本实施例中的MRAM允许限制由写入操作产生的噪声施加到钳位晶体管51。结果，本实施例中的MRAM允许阻止钳位信号CLM的电势(钳位晶体管51的栅极电压)被噪声改变。
(c)效果
如在本实施例中的阻变型存储器中那样，当在钳位晶体管与位线(全局位线)之间设置晶体管时，可以抑制钳位晶体管可能经受的噪声。
钳位晶体管是向全局位线GBL提供电流的晶体管。钳位信号CLM是钳位晶体管的栅极电压，并控制提供给全局位线GBL的读取电流的幅值。
当钳位信号CLM的电平由于施加到钳位信号CLM的噪声而增加时，读取电流的电流值增加。
例如，当钳位晶体管连接在图4中的全局位线GBL与节点ND2之间以及读取使能晶体管连接在图4中的节点ND1与节点ND2之间(在下文中被称为比较示例)时，如下所述在钳位晶体管中可能产生噪声。
在比较示例中，钳位晶体管中的电流路径的一端和另一端的电势为L电平。然后，在读取晶体管接通的时刻，感测放大器电路的输入端中的电荷被拉到(draw)全局位线GBL。由此，钳位晶体管中的电流路径的一端和另一端(源极/漏极)的电势升高。因此，栅极与源极之间的耦合以及栅极与漏极之间的耦合用于提高钳位信号的信号电平(钳位晶体管的栅极电压)以增加读取电流的电流值。读取电流的电流值的增加可能导致电流值过冲并超过期望值(存储层的磁化反转阈值)。
在这种情况下，由于向存储器单元提供具有大电流值的读取电流，所以MTJ元件中的存储层中的磁化可能反转。结果，在比较示例中，在MRAM中可能发生读取干扰。
相比之下，在本实施例中的阻变型存储器中，晶体管52将钳位晶体管51从全局位线GBL分离，以允许在读取操作之前钳位晶体管52中的电流路径的一端和另一端被预充电。
因此，本实施例中的阻变型存储器允许钳位晶体管51中的电流路径的一端和另一端的电势在晶体管52接通时被限制上升，并且允许避免钳位晶体管的栅极电压CLM的电压值的增加。
图7示出了本实施例中的阻变型存储器的读取操作的模拟结果。
图7中横坐标轴对应于时间。图7中的纵坐标轴对应于信号CLM、REF的电平和读取电流Ird的幅值。
在图7中，实线表示本实施例中的阻变型存储器的模拟结果，虚线表示上述比较示例中的阻变型存储器的模拟结果。
如图7所示，在读取使能信号REN被设定为H电平的时刻T2，钳位信号CLM的电平降低到电平(电压值)VCLM以下。
由此，读取电流Ird流过存储器单元MC而不会过冲到一定电流值或更大(例如，磁化反转阈值)。
因此，本实施例中的阻变型存储器允许抑制由大的读取电流导致的读取干扰。
此外，在本实施例中，在写入操作期间，钳位晶体管51与全局位线GBL之间的晶体管52将钳位晶体管51与写入电路18和全局位线GBL(位线BL)电分离。
由此，本实施例中的阻变型存储器允许限制由写入操作产生的噪声施加到钳位晶体管51。
因此，本实施例中的阻变型存储器使能缩短直到信号从写入操作之后信号由噪声改变的状态返回到稳定状态的时段。结果，本实施例中的MRAM使能缩短操作序列的时段，从而允许加速操作。
此外，根据本实施例，可以在不增加钳位晶体管的栅极尺寸的情况下减小噪声对钳位信号(钳位晶体管的栅极电压)的不利影响。由此，本实施例中的阻变型存储器使能减少芯片尺寸或芯片成本。
如上所述，第一实施例中的阻变型存储器允许改善的数据读取。
(2)第二实施例
将参照图8和图9描述第二实施例中的阻变型存储器。
图8是包括在第二实施例中的阻变型存储器中的读取电路的等效电路图。
如图8所示，读取电路19包括稳定电路600(600A、600B)。
稳定电路600稳定钳位晶体管51的操作。
稳定电路600A包括位于存储器单元MC侧的N型晶体管61。
N型晶体管61中的电流路径的一端连接到N型晶体管61中的电流路径的另一端。N型晶体管61的栅极连接到钳位晶体管51的栅极。钳位信号CLM被提供给N型晶体管61的栅极。
稳定电路600B包括位于参考单元侧的N型晶体管61R。
N型晶体管61R中的电流路径的一端连接到N型晶体管61R中的电流路径的另一端。N型晶体管61R的栅极连接到钳位晶体管51R的栅极。参考钳位信号REF被提供给N型晶体管61R的栅极。
N型晶体管61、61R用作稳定电容器。作为电容器的N型晶体管61、61R抑制钳位晶体管51、51R的栅极电压(钳位信号CLM、REF)的波动。例如，当读取使能信号REN上升时，N型晶体管61、61R作用于钳位信号CLM、REF的电压值减小的方向。由此，作为电容器的N型晶体管61、61R在一定程度上抑制了钳位信号CLM、REF的信号电平的升高。
由此，本实施例中的MRAM允许使读取操作稳定。
如图8所示，读取电路19包括初始化电路601(601A、601B)。
在读取操作开始之前/时，初始化电路601将连接到钳位晶体管51、51R的节点ND1和连接到读取晶体管52、52R的节点ND2设置为初始状态。
初始化电路601包括多个P型晶体管60、60R、62、62R。P型晶体管60、62设置在存储器单元MC侧，P型晶体管60R、62R设置在参考单元侧。
P型晶体管60中的电流路径的一端连接到节点ND1，并且P型晶体管60中的电流路径的另一端连接到电源端Vdd。读取使能信号REN被提供给P型晶体管60的栅极。
P型晶体管60R中的电流路径的一端连接到电源端Vdd，并且P型晶体管60R中的电流路径的另一端连接到节点ND1R。读取使能信号REN被提供给P型晶体管60R的栅极。
P型晶体管62中的电流路径的一端连接到电源端Vdd，并且P型晶体管62中的电流路径的另一端连接到节点ND2。读取使能信号REN被提供给P型晶体管62的栅极。
P型晶体管62R中的电流路径的一端连接到电源端Vdd，P型晶体管62R中的电流路径的另一端连接到节点ND2R。读取使能信号REN被提供给P型晶体管62R的栅极。
通过读取晶体管52、52R共同的控制信号REN来控制P型晶体管60、60R、62、62R的接通/关断。
通过处于H电平的读取使能信号REN，在读取晶体管52、52R接通的同时，P型晶体管60、60R、62、62R关断。因此，在读取操作期间，P型晶体管60、60R、62、62R将电源端与节点ND1、ND2电分离。
通过处于L电平的读取使能信号REN，在读取晶体管52、52R关断的同时，P型晶体管60、60R、62、62R接通。
由此，在读取晶体管52、52R关断的同时(例如，在图6的时刻T0至时刻T2的时段期间)，P型晶体管60、60R、62、62R对节点ND1、ND1R、ND2、ND2R预充电。
如上所述，初始化电路601包括对节点预充电的电路(预充电电路)。
初始化电路601将节点ND2的电势充电到电源电压电平(H电平)。
因此，在本实施例中的MRAM中，初始化电路601允许连接到钳位晶体管51的节点ND2的电势被限制而不随每个读取操作变化。
图9是示出第二实施例中的MRAM的模拟结果的图。
图9中横坐标轴对应于时间。图9中的纵坐标轴对应于信号REN、SEN1、SEN2、CLM的电平和读取电流Ird。
在图9中，实线表示本实施例中的阻变型存储器的模拟结果，虚线表示比较示例中的阻变型存储器的模拟结果。
在本实施例中的MRAM中，节点N1、ND2通过初始化电路601而预充电。
因此，与比较示例中的节点未被预充电的MRAM相比，当读取使能信号REN被设定为H电平时(当开始读取电流的提供时)，本实施例中的MRAM允许抑制在钳位信号CLM、REF中的每一者的电势从低电势返回到目标值期间的波动(过冲)和波动的变化。由此，本实施例中的MRAM允许使读取操作稳定(均匀化)。
此外，在本实施例中的MRAM中，当提供读取电流Ird、Iref时，节点ND1、ND1R、ND2、ND2R的预充电允许钳位信号CLM、REF中的每一者的电势被限制而不具有大于目标值VCLM的值。
由此，包括初始化电路601的本实施例中的MRAM使能减少在读取操作期间在钳位晶体管中产生的噪声。
本实施例中的MRAM对用于读取操作的节点预充电，以允许读取操作加速并稳定。
如上所述，第二实施例中的阻变型存储器使能读取操作稳定并加速。
(3)第三实施例
将参考图10描述第三实施例中的阻变型存储器。
图10是包括在第三实施例中的阻变型存储器中的读取电路的等效电路。
如图10所示，在本实施例中，读取电路19包括隔离电路700(700A、700B)。
隔离电路700在读取操作未被执行的同时(例如，在写入操作期间)将读取电路19从写入电路18和全局位线GBL、RGBL分离。
存储器单元侧(感测放大器的第一输入端侧)上的隔离电路700A与在节点ND1和全局位线GBL之间的钳位晶体管51和读取晶体管52中的电流路径并联连接。
隔离电路700在存储器单元MC侧(感测放大器的一个输入端侧)包括N型晶体管71、72、73、74。
N型晶体管71中的电流路径的一端连接到节点ND1，并且N型晶体管71中的电流路径的另一端连接到N型晶体管72中的电流路径的一端。N型晶体管72中的电流路径的另一端连接到N型晶体管73中的电流路径的一端。N型晶体管73中的电流路径的另一端连接到全球位线GBL。
N型晶体管74中的电流路径的一端连接到在N型晶体管72与N型晶体管73之间的连接节点ND3。N型晶体管74中的电流路径的另一端连接到接地端Vss。
参考单元侧(感测放大器的第二(参考)输入端侧)上的隔离电路700B与在节点ND1R和全局位线RGBL之间的钳位晶体管51R和读取晶体管52R中的电流路径并联连接。
参考单元RC侧的隔离电路700B包括N型晶体管71R、72R、73R、74R。
参考单元RC侧上的晶体管71R、72R、3R、74R如下连接。
N型晶体管71R中的电流路径的一端连接到节点ND1R。N型晶体管71R中的电流路径的另一端连接到N型晶体管72R中的电流路径的一端，并且N型晶体管72R中的电流路径的另一端连接到N型晶体管73R中的电流路径的一端。N型晶体管73R中的电流路径的另一端连接到参考全局位线RGBL。
N型晶体管74R中的电流路径的一端连接到在N型晶体管72R与N型晶体管73R之间的连接节点ND3R。N型晶体管74R中的电流路径的另一端连接到接地端Vss。
钳位信号CLM被提供给N型晶体管72的栅极。参考钳位信号REF被提供给N型晶体管72R的栅极。读取使能信号REN被提供给N型晶体管71、71R、73、73R的栅极。控制信号bREN被提供给N型晶体管74、74R的栅极。控制信号bREN是读取使能信号REN的反转信号。
由此，隔离电路700的操作由钳位晶体管51、51R和读取使能晶体管52、52R共同的信号控制。
当钳位信号CLM、REF被设置为H电平时，N型晶体管72、72R接通。晶体管72、72R具有与钳位晶体管51、51R基本相同的功能。隔离电路700用作电压-电流转换器(电流源)。
在读取操作期间，当读取使能信号REN被设定为H电平时，N型晶体管71、73接通。此时，控制信号bREN被设定为L电平以关断晶体管74。
由此，在读取操作期间，N型晶体管71、72、73在将节点ND1连接到全局位线GBL时与钳位晶体管51和读取晶体管52配合。
类似地，在读取操作期间，N型晶体管71R、73R通过处于H电平的读取使能信号REN而接通，并且N型晶体管74、74R通过反转信号(处于L电平的信号)bREN而关断。处于接通状态的N型晶体管71R、72R、73R将节点ND1R连接到参考全局位线RGBL。
如上所述，在读取操作期间，隔离电路700用作全局位线GBL与节点ND1之间的电流路径以及用作参考全局位线RGBL与节点ND1R之间的电流路径。
当如在写入操作的情况下，读取使能信号REN处于L电平时，控制信号bREN处于H电平。晶体管74、74R通过处于H电平的控制信号bREN而接通。
节点ND3、ND3R经由处于接通状态的N型晶体管74、74R与接地端Vss连接。由此，在执行读取操作之前，节点ND3、ND3R被设定为初始状态(放电状态)。
处于接通状态的晶体管74、74R吸收由全局位线GBL、RGBL的电势的波动引起的电流。
因此，在本实施例中的MRAM中，即使当写入操作产生噪声时，也会减少在钳位晶体管51、51R中的节点ND2、ND2R以及感测放大器电路50中的节点中产生的噪声。
本实施例中的MRAM包括在感测放大器电路50中的节点ND1与全局位线GBL之间的多个并联的电流路径。钳位晶体管51、51R、72、72R设置在各个电流路径上。钳位晶体管51、51R、72、72R的电流路径并联连接。结果，钳位晶体管51、51R、72、72R的尺寸相对增加，从而改善了对噪声的容忍度。
因此，本实施例中的MRAM使能降低施加到钳位晶体管的噪声，从而允许使提供给存储器单元的读取电流(和参考电流)稳定。
本实施例中的MRAM中的读取电路19可省略稳定电路600和初始化电路601。
如上所述，本实施例中的MRAM允许改善读取操作的可靠性和操作特性。
(4)变型
将使用图11描述本实施例中的阻变型存储器的变型。
图11是示出本实施例中的阻变型存储器(例如，MRAM)的变型的等效电路图。
如图11所示，读取晶体管52设置在钳位晶体管52中的电流路径的节点ND1与端ND1A之间。另外，读取晶体管52R设置在钳位晶体管52R的电流路径的节点ND1R与端ND1Z之间。
在本变型中，晶体管59设置在钳位晶体管52与全局位线GBL之间。晶体管59R设置在钳位晶体管52R与参考全局位线RGBL之间。
在除了读取操作之外的操作期间，晶体管59、59R将钳位晶体管51、51R与全局位线GBL、RGBL电分离。
控制信号ISR被提供给晶体管59、59R的栅极。
控制信号ISR的信号电平在与用于读取使能信号REN的时序基本上相同的时序被控制。
然而，在图6中的时刻T2与时刻T3之间的时段期间，控制信号ISR可以被设置为H电平。读取使能信号REN可以被提供给晶体管59、59R的栅极。
同样在图11中的读取电路19中，在读操作之前，晶体管59、59R允许钳位晶体管52与全局位线GBL(和写入电路18)电分离，如上述实施例的情况那样。
因此，本变型中的MRAM产生与上述实施例的效果类似的效果。
为了给节点ND1、ND1A、ND1R、ND1Z、ND2、ND2R充电，图11所示的读取电路19可以被设置具有第二实施例中的预充电电路601。此外，图11所示的读取电路19可以被设置具有第三实施例中的隔离电路700。
使用磁阻元件的存储器被示例出作为上述实施例的存储器装置。然而，本实施例中的存储器装置适用于另一存储器装置，诸如FeRAM(铁电随机存取存储器)、PCRAM(相变随机存取存储器)、ReRAM(电阻随机存取存储器)、或离子存储器。
尽管已经描述了某些实施例，但是这些实施例仅通过示例的方式呈现，并不旨在限制本发明的范围。实际上，本文描述的新颖的方法和系统可以体现为各种其他形式；此外，在不脱离本发明的精神的情况下，可以对本文描述的方法和系统的形式进行各种省略、替换和改变。所附权利要求书及其等同物旨在覆盖将落入本发明的范围和精神内的这些形式或变型。

Claims (20)

1.一种阻变型存储器，包括：
存储器单元；
连接到所述存储器单元的位线；以及
执行从所述存储器单元读取数据的读取电路；
其中，
所述读取电路包括：
第一电路，其具有第一输入端并检测来自所述存储器单元的输出信号；
第一晶体管，其基于第一控制信号来控制提供给所述存储器单元的电流；以及
第二晶体管，
所述第一晶体管的一端连接到所述第一输入端，
所述第一晶体管的另一端连接到所述第二晶体管的一端，
所述第二晶体管的另一端连接到所述位线，以及
在从所述存储器单元读取数据之前，对所述第一晶体管的一端和另一端充电。
2.根据权利要求1所述的阻变型存储器，其中，
在读取所述数据之前关断所述第二晶体管。
3.根据权利要求1所述的阻变型存储器，其中，
第二控制信号被提供给所述第二晶体管的栅极，以及
所述第二晶体管基于所述第二控制信号将所述存储器单元设置为使能从所述存储器单元读取数据的状态。
4.根据权利要求1所述的阻变型存储器，其中，
所述读取电路包括连接到所述第一晶体管的第二电路，并且
所述第二电路对所述第一晶体管的一端和另一端中的至少一者充电。
5.根据权利要求1所述的阻变型存储器，其中，
所述读取电路进一步包括第三晶体管，以及
所述第三晶体管的一端连接到所述第一晶体管的另一端，并且所述第三晶体管的另一端连接到电源端。
6.根据权利要求5所述的阻变型存储器，其中，
所述第二晶体管是第一导电类型的晶体管，以及所述第三晶体管是第二导电类型的晶体管，以及
第二控制信号被提供给所述第二晶体管的栅极和所述第三晶体管的栅极。
7.根据权利要求5所述的阻变型存储器，其中，
所述读取电路进一步包括第四晶体管，以及
所述第四晶体管的一端连接到所述第一晶体管的一端，并且所述第四晶体管的另一端连接到所述电源端，以及
第二控制信号被提供给所述第二晶体管的栅极和所述第四晶体管的栅极。
8.根据权利要求1所述的阻变型存储器，其中，
所述读取电路包括第五晶体管、第六晶体管、第七晶体管和第八晶体管，
所述第五晶体管的一端连接到所述第一晶体管的一端，
所述第五晶体管的另一端连接到所述第六晶体管的一端，
所述第六晶体管的另一端连接到所述第七晶体管的一端，
所述第七晶体管的另一端连接到所述第二晶体管的另一端，
所述第八晶体管的一端连接到所述第六晶体管的另一端，
所述第八晶体管的另一端连接到接地端，
当所述第二晶体管关断时，所述第八晶体管接通，以及
所述第八晶体管将所述第六晶体管的另一端的电势设置为接地电势。
9.根据权利要求1所述的阻变型存储器，进一步包括：
执行到所述存储器单元的数据的写入的写入电路，
其中，
在所述数据的所述写入期间，所述第二晶体管将所述第一晶体管与所述写入电路电分离。
10.根据权利要求1所述的阻变型存储器，其中，
所述读取电路进一步包括第九晶体管，
所述第九晶体管的一端连接到所述第九晶体管的另一端，以及
所述第九晶体管的栅极连接到所述第一晶体管的栅极。
11.一种阻变型存储器，包括：
存储器单元；
连接到所述存储器单元的位线；以及
执行从所述存储器单元读取数据的读取电路；
其中，
所述读取电路包括：
第一电路，其具有第一输入端并检测来自所述存储器单元的输出信号；
第一晶体管，其基于第一控制信号来控制提供给所述存储器单元的电流；
第二晶体管；以及
连接在所述第一输入端与所述位线之间的第二电路，
所述第一晶体管的一端连接到所述第一输入端，
所述第一晶体管的另一端连接到所述第二晶体管的一端，
所述第二晶体管的另一端连接到所述位线，
所述第二电路的一端连接到所述第一晶体管的一端，
所述第二电路的另一端连接到所述第二晶体管的另一端，以及
所述第二电路包括与所述第一晶体管并联的电流路径。
12.根据权利要求11所述的阻变型存储器，其中，
在从所述存储器单元读取数据之前，对所述第一晶体管的一端和另一端充电。
13.根据权利要求11所述的阻变型存储器，其中，
所述第二电路包括第三晶体管、第四晶体管、第五晶体管和第六晶体管，
所述第三晶体管的一端连接到所述第一晶体管的一端，
所述第三晶体管的另一端连接到所述第四晶体管的一端，
所述第四晶体管的另一端连接到所述第五晶体管的一端，
所述第五晶体管的另一端连接到所述第二晶体管的另一端，
所述第六晶体管的一端连接到所述第四晶体管的另一端，以及
所述第六晶体管的一端连接到接地端。
14.根据权利要求13所述的阻变型存储器，其中，
所述第一控制信号被提供给所述第四晶体管的栅极，
第二控制信号被提供给所述第二晶体管的栅极、所述第三晶体管的栅极和所述第五晶体管的栅极，以及
所述第二控制信号的反转信号被提供给所述第六晶体管的栅极。
15.根据权利要求13所述的阻变型存储器，其中，
当所述第二晶体管关断时，所述第六晶体管接通，以及
所述第六晶体管将所述第四晶体管的另一端的电势设置为接地电势。
16.根据权利要求11所述的阻变型存储器，其中，
所述读取电路包括连接到所述第一晶体管的第三电路，以及
所述第三电路对所述第一晶体管的一端和另一端中的至少一者预充电。
17.根据权利要求11所述的阻变型存储器，其中，
所述读取电路进一步包括第七晶体管和第八晶体管，
所述第七晶体管的一端连接到所述第一晶体管的一端，并且所述第七晶体管的另一端连接到电源端，以及
所述第八晶体管的一端连接到所述第一晶体管的另一端，并且所述第八晶体管的另一端连接到所述电源端。
18.根据权利要求17所述的阻变型存储器，其中，
所述第二晶体管是第一导电类型的晶体管，以及所述第七和所述第八晶体管是第二导电类型的晶体管，以及
第二控制信号被提供给所述第二晶体管、所述第七晶体管和所述第八晶体管的栅极。
19.根据权利要求11所述的阻变型存储器，进一步包括：
执行到所述存储器单元的数据的写入的写入电路，
其中，
在所述数据的所述写入期间，所述第二晶体管将所述第一晶体管与所述写入电路电分离。
20.根据权利要求11所述的阻变型存储器，其中，
所述读取电路进一步包括第九晶体管，
所述第九晶体管的一端连接到所述第九晶体管的另一端，以及
所述第九晶体管的栅极连接到所述第一晶体管的栅极。
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