TW201711033A

TW201711033A - 電阻變化型記憶體

Info

Publication number: TW201711033A
Application number: TW105106196A
Authority: TW
Inventors: 片山明; 藤田勝之
Original assignee: 東芝股份有限公司
Priority date: 2015-09-11
Filing date: 2016-03-01
Publication date: 2017-03-16
Also published as: US20180197592A1; TWI613651B; WO2017043105A1; CN107851451B; US10410706B2; CN107851451A

Abstract

根據一項實施例，一種記憶體包含：一位元線，其連接至一記憶體單元；及一讀取電路，其用以執行自該記憶體單元讀取資料。該讀取電路包含：一第一電路，其具有一第一輸入終端且自該記憶體單元偵測一輸出信號；一第一電晶體，其用以基於一第一控制信號控制供應至該記憶體單元之一電流；及一第二電晶體。該第一電晶體之一終端連接至該第一輸入終端，該第一電晶體之另一終端連接至該第二電晶體之一終端，該第二電晶體之另一終端連接至該位元線，且在自該記憶體單元讀取資料之前對該第一電晶體之該一終端及該另一終端充電。

Description

電阻變化型記憶體

[相關申請案之交叉參考]

本申請案主張2015年9月11日申請之美國臨時申請案第62/217,680號之權利，該申請案之全部內容以引用的方式併入本文中。

本實施例係關於一種電阻變化型記憶體。

在最近幾年，已關注電阻變化型記憶體(諸如MRAM)作為下一代記憶體裝置。

一MRAM(磁阻隨機存取記憶體)係使用利用磁阻效應之元件作為記憶體元件之一記憶體裝置。

3‧‧‧記憶體元件/電阻變化元件/磁穿隧接面(MTJ)元件

4‧‧‧選擇元件

5‧‧‧電阻元件/參考電阻元件

11‧‧‧記憶體單元陣列

12‧‧‧輸入/輸出電路

13‧‧‧命令-位址鎖存電路

14‧‧‧電壓產生器

15‧‧‧定序器

16‧‧‧行解碼器

17‧‧‧位元線控制電路

18‧‧‧寫入電路

18A‧‧‧寫入電路/流出側寫入電流

18B‧‧‧寫入電路/汲入側寫入電路

19‧‧‧讀取電路

20‧‧‧列解碼器

21‧‧‧字線驅動器

30‧‧‧儲存層

31‧‧‧參考層

32‧‧‧穿隧障壁層

50‧‧‧感測放大器電路

51‧‧‧開關元件/電晶體/箝位電晶體

51R‧‧‧元件/箝位電晶體

52‧‧‧開關元件/電晶體/讀取電晶體

52R‧‧‧元件/讀取電晶體

53a‧‧‧P型電晶體

53b‧‧‧P型電晶體

54a‧‧‧P型電晶體

54b‧‧‧P型電晶體

55a‧‧‧N型電晶體

55b‧‧‧N型電晶體

56a‧‧‧N型電晶體

56b‧‧‧N型電晶體

59‧‧‧電晶體

59R‧‧‧電晶體

60‧‧‧P型電晶體

60R‧‧‧P型電晶體

61‧‧‧N型電晶體

61R‧‧‧N型電晶體

62‧‧‧P型電晶體

62R‧‧‧P型電晶體

71‧‧‧N型電晶體

71R‧‧‧N型電晶體

72‧‧‧N型電晶體

72R‧‧‧N型電晶體

73‧‧‧N型電晶體

73R‧‧‧N型電晶體

74‧‧‧N型電晶體

74R‧‧‧N型電晶體

100‧‧‧記憶體裝置

200‧‧‧記憶體控制器

600A‧‧‧穩定電路

600B‧‧‧穩定電路

601A‧‧‧初始化電路

601B‧‧‧初始化電路

700A‧‧‧隔離電路

700B‧‧‧隔離電路

ADR‧‧‧位址

ADR-Col‧‧‧行位址

ADR-Row‧‧‧列位址

ADRW‧‧‧選擇位址

bBL‧‧‧位元線

bGBL‧‧‧全域位元線

BL‧‧‧位元線

BKA至BKX‧‧‧記憶體庫

bREN‧‧‧控制信號

bRL‧‧‧第二參考內連線

bSO‧‧‧終端

CA‧‧‧命令-位址

CLK‧‧‧時脈信號

CLM‧‧‧控制信號/箝位信號

CMD‧‧‧命令

CMD-Pre‧‧‧預充電命令

CMDW‧‧‧寫入命令

CNT‧‧‧控制信號

CSL‧‧‧控制信號

DT‧‧‧資料

GBL‧‧‧全域位元線

GSL‧‧‧全域源極線

Ird‧‧‧讀取電流

Iref‧‧‧參考電流

Iwr‧‧‧寫入電流

ISR‧‧‧控制信號

M1‧‧‧開關元件

M2‧‧‧開關元件

MC‧‧‧記憶體單元

ND1‧‧‧節點

ND1A‧‧‧端

ND1R‧‧‧節點

ND1Z‧‧‧端

ND2‧‧‧節點

ND2R‧‧‧節點

ND3‧‧‧連接節點

ND3R‧‧‧連接節點

NDa‧‧‧節點

NDb‧‧‧節點

NDc‧‧‧節點

NDd‧‧‧節點

RBL‧‧‧參考位元線

RC‧‧‧參考電路/參考單元

REF‧‧‧控制信號/參考箝位信號

REN‧‧‧控制信號/讀取啟用信號

RGBL‧‧‧參考全域位元線

RL‧‧‧第一參考內連線

SEN1‧‧‧控制信號/第一感測啟用信號

SEN2‧‧‧控制信號/第二感測啟用信號

SL‧‧‧源極線

SO‧‧‧終端

V1‧‧‧電位

V2‧‧‧電位

VCLM‧‧‧電壓值

Vdd‧‧‧電源供應終端/電源供應電壓

Vss‧‧‧接地終端/接地電位

WL‧‧‧字線

圖1係繪示一實施例中之一電阻變化型記憶體之一組態實例之一方塊圖；圖2係繪示該實施例中之電阻變化型記憶體中之一記憶體單元陣列之一組態實例之一等效電路圖；圖3係繪示該實施例中之電阻變化型記憶體中之一記憶體單元及一寫入電路之一組態實例之一等效電路圖；圖4係繪示該實施例中之電阻變化型記憶體中之一讀取電路之一基本組態之一等效電路；圖5係繪示一第一實施例中之一電阻變化型記憶體中之一讀取電路之一內部組態實例之一等效電路圖；圖6係繪示第一實施例中之電阻變化型記憶體之一操作實例之一時序圖表；圖7係繪示用於第一實施例中之電阻變化型記憶體之操作實例之模擬結果之一圖式；圖8係描繪一第二實施例中之一電阻變化型記憶體之一組態實例之一等效電路圖；圖9係繪示用於第二實施例中之電阻變化型記憶體之一操作實例之模擬結果之一圖式；圖10係描繪一第三實施例中之一電阻變化型記憶體之一組態實例之一等效電路圖；及圖11係描繪實施例中之電阻變化型記憶體之一修改之一圖式。

一般言之，根據一項實施例，一種電阻變化型記憶體包含：一記憶體單元；一位元線，其連接至記憶體單元；及一讀取電路，其用以執行自記憶體單元讀取資料。讀取電路包含：一第一電路，其具有一第一輸入終端且自記憶體單元偵測一輸出信號；一第一電晶體，其用以基於一第一控制信號控制供應至記憶體單元之一電流；及一第二電晶體。第一電晶體之一終端連接至第一輸入終端，第一電晶體之另一終端連接至第二電晶體之一終端，第二電晶體之另一終端連接至位元線，且在自記憶體單元讀取資料之前對第一電晶體之一終端及另一終端充電。

將在下文中參考圖式描述一實施例。在下文中之描述中，具有實質上相同功能及組態之組件由相同元件符號指示，且僅當需要時給出重複描述。

對於在其等之末端處添加有字母或數字之組件，若具有不同後綴字母或數字之組成部件不彼此區分，則省略元件符號之末端處之字母或數字。

(1)第一實施例

將參考圖1至圖7描述一第一實施例中之一電阻變化型記憶體。

(a)組態實例

將參考圖1至圖5描述第一實施例中之電阻變化型記憶體之一組態實例。

圖1係示意性描繪包含本實施例中之電阻變化型記憶體之一記憶體系統之一示意圖。

如圖1中所描繪，在本實施例中，一記憶體裝置100耦合至一記憶體控制器(或一主機裝置)200。舉例而言，在一儲存裝置或一記憶體系統中提供記憶體控制器及記憶體裝置。

記憶體控制器200(或主機裝置)請求記憶體裝置100執行資料寫入或讀取。

在請求資料寫入時，記憶體控制器200將一寫入命令、待寫入資料之一位址(在下文中稱為一寫入位址)及待寫入之資料傳輸至記憶體裝置100。

在請求資料讀取時，記憶體控制器200將一讀取命令及自其讀取資料之一位址(在下文中稱為一讀取位址)傳輸至記憶體裝置100。記憶體控制器200接收基於讀取命令及讀取位址自記憶體裝置100讀取之資料。記憶體控制器200將所讀取資料傳送至另一裝置(例如，一主機裝置)。

記憶體裝置100基於讀取命令及寫入命令操作。

記憶體裝置100包含一輸入/輸出電路12、命令-位址鎖存電路13、一電壓產生器14、一定序器15及複數個記憶體庫BK(BKA、...、 BKX)。

輸入/輸出電路12暫時保持來自記憶體控制器200之資料及來自記憶體庫BK之資料。

命令-位址鎖存電路13暫時保持自記憶體控制器200供應之一命令-位址CA(CMD、ADR)。命令-位址鎖存電路13在一特定時序將命令CMD及位址ADR傳送至記憶體裝置100中之一電路。命令-位址鎖存電路13將命令CMD輸出至定序器15。命令-位址鎖存電路13將位址ADR輸出至記憶體庫BK。

電壓產生器14使用一外部供應之電源供應電壓以產生用於記憶體裝置100之操作之多種電壓。

定序器15自記憶體控制器200接收一控制信號CNT。定序器15基於命令CMD及控制信號CNT控制記憶體裝置100內部之各電路之操作。

各記憶體庫BK包含一記憶體單元陣列11。

記憶體單元陣列11包含複數個記憶體單元MC。記憶體單元MC連接至字線WL及位元線BL、bBL。

各記憶體庫BK包含一行解碼器16及一位元線控制電路17以控制記憶體單元陣列11中之行(位元線)。

行解碼器16解碼位址中之一行位址。

位元線控制電路(例如，一行開關電路)17基於所解碼行位址選擇位元線BL、bBL且啟動位元線BL、bBL。

各記憶體庫BK包含一列解碼器20及一字線驅動器21以控制記憶體單元陣列11中之列(字線)。

列解碼器20解碼位址ADR中之一列位址。列解碼器20基於所解碼列位址選擇字線WL且啟動字線WL。

字線驅動器21將一電壓施加至選定字線WL。

各記憶體庫BK包含一寫入電路18及一讀取電路19。

寫入電路18係用於將資料寫入至記憶體單元MC之一電路。寫入電路18包含用於產生一寫入電流(或一寫入電壓)之一流出/汲入電路。

讀取電路19係用於自記憶體單元MC讀取資料之一電路。讀取電路19包含一感測放大器電路及一鎖存電路。

舉例而言，本實施例中之記憶體裝置係一電阻變化型記憶體。電阻變化型記憶體使用電阻變化元件作為記憶體元件。

圖2係描繪本實施例中之電阻變化型記憶體中之記憶體單元陣列之一內部組態之一實例之一等效電路圖。

如圖2中所描繪，複數個記憶體單元MC以一矩陣配置成記憶體單元陣列11。

在記憶體單元陣列11中提供複數個字線WL(WL<0>、WL<1>、...、WL<n>)。字線WL在X方向上延伸。配置於X方向上之複數個記憶體單元MC連接至字線WL之一者。n係1或更大之一整數。

在記憶體單元陣列11中提供複數個位元線BL(BL<0>、BL<1>、...、BL<m>)及複數個位元線bBL(bBL<0>、bBL<1>、...、bBL<m>)。位元線BL、bBL在Y方向上延伸。m係1或更大之一整數。在X方向上彼此鄰近之兩個位元線BL、bBL形成一對。包含形成對之兩個位元線BL、bBL之一對在下文中稱為一位元線對。

配置於Y方向上之複數個記憶體單元MC連接至一位元線對(位元線BL、bBL)。

舉例而言，當記憶體單元陣列11具有一階層式位元線結構時，位元線BL經由一開關元件M1(M1<0>、M1<1>、...、M1<m>)而連接至一全域位元線GBL。此外，位元線bBL經由一開關元件M2(M2<0>、M2<1>、...、M2<m>)而連接至一全域位元線bGBL。

可在一記憶體單元陣列11中提供複數個全域位元線GBL及複數個全域位元線bGBL。

將一控制信號CSL(CSL<0>、CSL<1>、...、CSL<m>)供應至開關元件M1、M2之控制終端。基於控制信號CSL控制開關元件M1、M2之開啟/關閉。舉例而言，開關元件M1、M2係場效電晶體(例如，N型MOS電晶體)。

舉例而言，寫入電路18(18A、18B)連接至全域位元線GBL、bGBL。根據資料寫入，寫入電路18之一者充當一流出電路，且另一寫入電路18充當一汲入電路。

舉例而言，讀取電路19連接至全域位元線GBL。在資料讀取期間，將一全域位元線GBL(及位元線BL)設定至一高電壓側，而將另一全域位元線bGBL(及位元線bBL)設定至一低電壓側(接地側)。

為了清楚描述起見，將在資料讀取期間設定至低電位側之全域位元線bGBL稱為一全域源極線GSL，且將在資料讀取期間設定至低電壓側之位元線bBL稱為一源極線SL。

如圖2中所描繪，一記憶體單元MC包含一記憶體元件3及一選擇元件4。

記憶體元件3之一端連接至位元線BL。記憶體元件3之另一端連接至選擇元件4之一端。選擇元件4之另一端連接至位元線(源極線)bBL。選擇元件4之一控制終端連接至字線WL。

記憶體元件3係一電阻變化元件3。電阻變化元件3可採取複數個電阻值(電阻狀態)。待儲存之資料(例如，「1」或「0」)與電阻變化元件3之一電阻值相關聯。因此，電阻變化元件3用作記憶體元件3。

選擇元件4係(例如)一場效電晶體(在下文中稱為一單元電晶體)4。根據記憶體單元MC之一操作控制單元電晶體4之開啟/關閉以選擇待寫入資料或自其讀取資料之一記憶體單元(在下文中稱為一選定單元)。

圖3係繪示本實施例中之電阻變化型記憶體中之記憶體單元及寫入電路之一組態實例之一圖式。

在本實施例中，電阻變化型記憶體係一磁性記憶體。磁性記憶體包含作為記憶體元件(電阻變化元件)之磁阻元件。舉例而言，磁性記憶體係一MRAM。然而，作為本實施例中之一記憶體裝置之磁性記憶體可係除MRAM之外之一記憶體裝置，只要磁阻元件用作記憶體元件。

磁阻元件3係(例如)包含一磁性穿隧接面(MTJ元件)之一元件。MTJ元件3包含至少一儲存層30、一參考層31及一穿隧障壁層32。穿隧障壁層32提供在儲存層30與參考層31之間。

儲存層30係其中磁化方向可變之一磁性層。參考層31係其中磁化方向實質上不可變之一磁性層。作為儲存層30及參考層31(例如，CoFeB系統磁性層)之磁性層具有垂直磁各向異性。穿隧障壁層32係(例如)包含MgO作為一主要組分之一絕緣膜。

MTJ元件3之電阻值根據參考層31中之磁化方向與儲存層30中之磁化方向之間之一相對關係而變化。當如圖3之(a)中所描繪般儲存層30中之磁化方向與參考層31中之磁化方向相同時(當MTJ元件處於一磁化平行狀態中時)，MTJ元件3具有一第一電阻值R1。當如圖3之(b)中所描繪般儲存層30中之磁化方向與參考層31中之磁化方向不同時(當MTJ元件處於一磁化反平行狀態中時)，MTJ元件3具有一第二電阻值R2。

第一資料(例如，「1」資料)與處於其中MTJ元件3具有第一電阻值R1之一狀態(第一電阻狀態)中之MTJ元件3相關聯。第二資料(例如，「0」資料)與處於其中MTJ元件3具有第二電阻值之一狀態(第二電阻狀態)中之MTJ元件3相關聯。

在一自旋轉移力矩(STT)型MRAM中，藉由使用STT控制MTJ元件3中之一磁化配置而執行資料寫入(寫入操作)。

藉由使一電流(在下文中稱為一寫入電流)Iwr通過MTJ元件3以改變儲存層30中之磁化方向而執行對包含MTJ元件3之記憶體單元之一寫入操作。寫入電流Iwr之一電流值等於或大於針對儲存層30之一磁化反轉臨限值且小於針對參考層31之一磁化反轉臨限值。磁化反轉臨限值係用於反轉磁性層中之磁化之一電流值。

當將寫入電流Iwr供應至選定單元中之MTJ元件3時，將單元電晶體4設定至一開啟狀態。

在SST型MRAM中，儲存層30中之磁化方向根據寫入電流Iwr流動通過MTJ元件3之方向而變化。

當如圖3之(a)中描繪般將儲存層30中之磁化方向設定成與參考層31中之磁化方向相同(磁化平行狀態)時，寫入電路18(18A、18B)使寫入電流Iwr沿著自儲存層30朝向參考層31之一方向通過。在圖3之(a)中，MTJ元件3之一儲存層30側終端連接至流出側寫入電路18A，且MTJ元件3之一參考層31側終端連接至一汲入側寫入電路18B。

寫入電流Iwr導致源自在與參考層31中之磁化方向相同之方向上之一自旋之一自旋力矩作用於儲存層30中之磁化上。因此，儲存層30中之磁化方向與參考層31中之磁化方向對準。因此，儲存層30之電阻值係第一電阻值R1。因此，將第一資料寫入記憶體單元MC(MTJ元件3)中。

當如圖3之(b)中描繪般將儲存層30中之磁化方向設定成與參考層31中之磁化方向相對(磁化反平行狀態)時，寫入電路18在自參考層31朝向儲存層30之一方向上使寫入電流Iwr通過。在圖3之(b)中，MTJ元件3之儲存層30側終端連接至汲入側寫入電路18B，且MTJ元件3之參考層31側終端連接至流出側寫入電路18A。

寫入電流Iwr導致源自在與參考層31中之磁化方向相反之方向上之一自旋之一自旋力矩作用於儲存層30中之磁化上。因此，儲存層30中之磁化方向與參考層31中之磁化方向相反。因此，MTJ元件3之電阻值係第二電阻值R2。因此，將第二資料寫入至記憶體單元MC(MTJ元件3)。

在圖3中，參考層31連接至全域位元線GBL側，且儲存層30經由單元電晶體4而連接至全域源極線GSL側。然而，取決於記憶體單元MC之內部組態，參考層31可連接至全域源極線GSL側，且儲存層30可連接至全域位元線GBL側。

圖4係繪示本實施例中之電阻變化型記憶體中之讀取電路之一組態實例之一等效電路圖。

如圖4中描繪，在自電阻變化型記憶體(例如，MRAM)讀取資料(讀取操作)期間，讀取電路19中之一感測放大器電路50連接至記憶體單元MC。

感測放大器電路50之一輸入終端連接至記憶體單元MC(選定單元)。在資料讀取期間，記憶體單元MC之一端經由全域位元線GBL、位元線BL及複數個開關元件M1、51、52而連接至一輸入終端。記憶體單元MC之另一端經由源極線SL(bBL)、全域源極線GSL(bGBL)及開關元件M2而連接至一接地終端Vss。

感測放大器電路50自記憶體單元MC偵測一輸出信號且放大所偵測信號。

讀取電路19將作為自記憶體單元MC讀取之資料DT之所放大信號輸出至讀取電路19之外部(例如，I/O電路12)。

以此方式，讀取電路19讀取儲存於記憶體單元MC中之資料。

藉由使一讀取電流(單元電流)Ird通過MTJ元件3而執行對包含MTJ元件之記憶體單元之一讀取操作。讀取電流Ird之一電流值小於針對儲存層30之磁化反轉臨限值。

當讀取電流Ird通過選定單元MC中之MTJ元件3時，開啟單元電晶體4及開關元件M1、M2。

感測放大器電路50偵測流動通過MTJ元件3之讀取電流Ird之電流值作為來自記憶體單元MC之一輸出信號。

流動通過具有第一電阻值R1之MTJ元件3之讀取電流Ird具有一第一電流值i1。流動通過具有第二電阻值R2(R2>R1)之MTJ元件3之讀取電流Ird之一第二電流值i2小於第一電流值i1。

感測放大器電路50比較來自記憶體單元MC之輸出信號(讀取電流)與一特定參考信號以判定輸出信號之量值。舉例而言，為了容許判定讀取電流Ird之量值，將一參考電流Iref供應至感測放大器電路50之另一輸入終端(在下文中亦稱為一參考輸入終端)。

為了容許產生且供應用於感測放大器電路50之參考電流Iref，將一參考電路RC連接至感測放大器電路50之參考輸入終端。

參考電路RC之一端經由一第一參考內連線RL及複數個元件51R、52R而連接至感測放大器電路50之另一輸入終端。第一參考內連線RL包含一參考全域位元線RGBL及一參考位元線RBL。

參考電路RC之另一端經由一第二參考內連線bRL及複數個元件(圖式中未描繪)而連接至接地終端Vss。第二參考內連線bRL包含一參考全域源極線RGSL及一參考源極線RSL。

參考電路RC(例如)具有類似於記憶體單元MC之電路組態之一電路組態。參考電路RC稱為一參考單元。

參考單元RC包含(例如)一電阻元件(參考電阻元件)5及作為一選擇元件之一單元電晶體(圖式中未描繪)。舉例而言，參考電阻元件5包含矽電阻元件、金屬電阻元件及MTJ元件3之至少一者。

舉例而言，參考電阻元件5之電阻值係第一電阻值R1與第二電阻值R2之一中間值(R1+R2)/2。因此，參考電流Iref之電流值小於流動通過具有第一電阻值R1之MTJ元件3之讀取電流Ird之電流值i1且大於流動通過具有第二電阻值R2之MTJ元件3之讀取電流Ird之電流值i2。

讀取電流Ird與參考電流Iref之間之一比較容許判定儲存於記憶體單元MC中之資料。

在讀取電路19中，兩個電晶體51、52連接在感測放大器電路50與全域位元線GBL之間以控制讀取操作。電晶體51、52係N型電晶體(例如，N型MOS電晶體)。

電晶體51中之一電流路徑之一端連接至感測放大器電路50之輸入終端處之一節點ND1。電晶體51中之電流路徑之另一端經由一節點ND2而連接至電晶體52中之一電流路徑之一端。電晶體52中之電流路徑之一端連接至節點ND2。電晶體52中之電流路徑之另一端連接至全域位元線GBL。

將一控制信號(箝位信號)CLM供應至電晶體51之一閘極。控制信號CLM係具有一特定量值之一閘極電壓。電晶體51根據控制信號(閘極電壓)CLM將全域位元線GBL之電位及位元線BL之電位箝位至一電壓值VCLM。因此，控制通過記憶體單元MC之電流Ird之量值。為了與其他電晶體區分，在下文中將電晶體51稱為箝位電晶體。

將一控制信號(讀取啟用信號)REN供應至電晶體52之一閘極。基於控制信號REN開啟電晶體52。因此，將記憶體單元設定至其中可讀取資料之一狀態。為了與其他電晶體區分，在下文中將電晶體52稱為讀取電晶體52。

箝位電晶體51經提供比讀取電晶體52更接近感測放大器電路50。節點ND1經定位更接近感測放大器電路50，且節點ND2經定位更接近記憶體單元MC。讀取電晶體52提供於箝位電晶體51中之電流路徑與全域位元線GBL(位元線BL)之間。寫入電路18連接至讀取電晶體52之另一端。

如同記憶體單元MC側上之箝位電晶體51及讀取電晶體52，在參考單元RC側上提供一箝位電晶體51R及一讀取電晶體52R。

箝位電晶體(例如，一N型電晶體)51R中之一電流路徑之一端(源極/汲極)連接至感測放大器電路50之一節點ND1R。箝位電晶體51R中之電流路徑之另一端(源極/汲極)經由一節點ND2R而連接至讀取電晶體52R中之一電流路徑之一端。讀取電晶體(例如，一N型電晶體)52R中之電流路徑之一端連接至一節點ND2R。電晶體52R中之電流路徑之另一端連接至參考全域位元線RGBL。箝位電晶體51R經提供比讀取電晶體52R更接近感測放大器電路50。

將控制信號REF供應至電晶體51R之一閘極。

箝位電晶體51R根據一控制信號(參考箝位信號)REF將參考全域位元線RGBL之電位及參考位元線RBL之電位箝位至一電壓值VREF。舉例而言，控制信號REF之電壓值VREF與箝位信號CLM之一電壓值VCLM相同。然而，控制信號REF可具有與箝位信號CLM之電壓值VCLM不同之一電壓值。

將控制信號REN供應至讀取電晶體52之一閘極。基於控制信號REN開啟讀取電晶體52以使參考單元RC與感測放大器電路50電連續。將一共同讀取啟用信號REN供應至兩個讀取電晶體52、52R。

對於參考單元側上之箝位電晶體51R及讀取電晶體52R，類似於記憶體單元側上之箝位電晶體51及讀取電晶體52，箝位電晶體51R定位於感測放大器側上(高電壓側上)且讀取電晶體52R定位於參考單元側(低電壓側)上。

如上文中描述，電晶體51、51R、52、52R係用於讀取操作之控制元件且亦用作電壓-電流轉換器(或電流源)。根據供應至閘極之電壓，連接至記憶體單元MC之電晶體51、52產生且輸出讀取電流Ird，且連接至參考單元RC之電晶體51R、52R產生且輸出參考電流Iref。

舉例而言，箝位電晶體51、51R係高崩潰電壓電晶體。此外，讀取電晶體52、52R係低崩潰電壓電晶體。舉例而言，高崩潰電壓電晶體中之一閘極絕緣膜高於低崩潰電壓電晶體中之一閘極絕緣膜。舉例而言，箝位電晶體51、51R之臨限值電壓高於讀取電晶體52、52R之臨限值電壓。

當箝位電晶體51、51R及讀取電晶體52、52R具有不同特性時，(例如)箝位電晶體51、51R之閘極大小與讀取電晶體52、52R之閘極大小不同。箝位電晶體51、51R(其等係高崩潰電壓電晶體)之閘極大小大於讀取電晶體52、52R(其等係低崩潰電壓電晶體)之閘極大小。

箝位電晶體51、51R可具有與讀取電晶體52、52R之特性/閘極大小相同之特性/閘極大小。

圖5係描繪本實施例之電阻變化型記憶體中之讀取電路中之感測放大器之一組態實例之一等效電路圖。

一感測放大器50包含複數個P型電晶體(例如，P型MOS電晶體)53a、53b、54a、54b及複數個N型電晶體(例如，N型MOS電晶體)55a、55b、56a、56b。

P型電晶體53a中之一電流路徑之一端(源極/汲極)連接至一電源供應電壓Vdd所施加至之一終端(在下文中稱為一電源供應終端Vdd)。P型電晶體53a中之電流路徑之另一端(源極/汲極)連接至一節點(內連線)NDa。將一控制信號(第一感測啟用信號)SEN1供應至P型電晶體53a之一控制終端(閘極)。

P型電晶體53b中之一電流路徑之一端連接至電源終端Vdd。P型電晶體53b中之電流路徑之另一端連接至一節點(導線)NDb。將控制信號(第一感測啟用信號)SEN1供應至P型電晶體53b之一閘極。

P型電晶體54a中之一電流路徑之一端連接至一節點NDc且P型電晶體54a中之電流路徑之另一端連接至節點NDa。P型電晶體54a之一閘極連接至節點NDb。節點NDc連接至電源供應終端Vdd。

P型電晶體54b中之一電流路徑之一端連接至節點NDc且P型電晶體54b中之電流路徑之另一端連接至節點NDb。P型電晶體54b之一閘極連接至節點NDa。

N型電晶體55a中之一電流路徑之一端連接至節點ND1。N型電晶體55a中之電流路徑之另一端連接至節點NDa。N型電晶體55a之一閘極連接至節點NDb。

N型電晶體55b中之一電流路徑之一端連接至一節點ND1R。N型電晶體55b中之電流路徑之另一端連接至節點NDb。N型電晶體55b之一閘極連接至節點NDa。

N型電晶體56a中之一電流路徑之一端連接至接地電位Vss所施加至之一終端(接地終端)。N型電晶體56a中之電流路徑之另一端連接至節點ND1。N型電晶體56a之一閘極連接至一節點NDd。將一控制信號(第二感測啟用信號)SEN2供應至節點NDd。

N型電晶體56b中之一電流路徑之一端連接至接地終端Vss且N型電晶體56b中之電流路徑之另一端連接至節點ND1R。N型電晶體56b之一閘極連接至節點NDd。

用於感測放大器電路50之一感測操作之一時序由感測啟用信號SEN1控制。用於感測放大器電路50之一放大操作及信號擷取之時序由感測啟用信號SEN2控制。

如上文中描述，在本實施例中，讀取電晶體52提供於箝位電晶體51與全域位元線GBL之間。

在本實施例中之MRAM中，讀取電晶體52容許在讀取操作之前對箝位電晶體51所連接至之節點ND1、ND2預充電。因此，本實施例中之MRAM容許防止出現源自施加至箝位電晶體之雜訊之一大讀取電流。

在本實施例中之MRAM中，讀取電晶體52容許箝位電晶體51與寫入電路18電分離。因此，本實施例中之MRAM容許阻止箝位電晶體之操作由於在寫入操作之後執行之讀取操作期間來自寫入電路18之雜訊而不穩定。

(b)操作實例

參考圖6，將描述本實施例中之電阻變化型記憶體之一操作實例。在此方面，除了圖6之外，亦視需要參考圖1至圖5。

圖6表示繪示對本實施例中之電阻變化型記憶體(例如，MRAM)之讀取操作之一時序圖表。圖6中之橫坐標軸對應於時間。圖6中之縱坐標軸對應於各信號之一信號位準及各節點之一電壓值。

[時間T0]

如圖6中所描繪，在本實施例中之電阻變化型記憶體(MRAM)中，在命令接收之前之時間T0處，定序器15將感測啟用信號SEN1、SEN2及讀取啟用信號REN之位準設定至一L(低)位準。定序器15將控制信號CLM之位準設定至一H(高)位準。

L位準係將N型電晶體設定至一關閉狀態而將P型電晶體設定至一開啟狀態之一電壓。H位準係將P型電晶體設定至關閉狀態而將N型電晶體設定至開啟狀態之一電壓。對應於L/H位準之電壓值可根據電晶體之特性(例如，針對電晶體之一臨限值電壓)而在電晶體當中變動。

藉由L位準處之信號SEN1，開啟感測放大器電路50中之P型電晶體53a、53b。藉由L位準處之信號SEN2，關閉感測放大器電路50中之N型電晶體56a、56b。

在開啟狀態中之P型電晶體53a、53b將節點NDa、NDb充電至一特定電位(例如，電源供應電壓Vdd)。

歸因於節點NDa、NDb之電位之一升高，關閉P型電晶體54a、 54b，且開啟N型電晶體55a、55b。

此時，歸因於在L位準處之信號SEN2，N型電晶體56a、56b關閉。因此，節點ND1、ND1R保持於一帶電狀態中。

在本實施例中，讀取電晶體52提供於箝位電晶體51與全域位元線GBL之間。藉由在關閉狀態中之讀取電晶體52，箝位電晶體51與全域位元線GBL電分離。

因此，本實施例中之MRAM容許藉由將箝位電晶體51設定至開啟狀態而對箝位電晶體51中之電流路徑之兩端(箝位電晶體51之源極及汲極)處之節點ND1、ND2預充電。根據箝位電晶體51之特性(例如，臨限值電壓)，節點ND2之電位低於節點ND1之電位。

參考單元RC側上之箝位電晶體51R及讀取電晶體52R具有與記憶體單元MC側上之箝位電晶體51及讀取電晶體52相同之連接關係。因此，對連接至箝位電晶體51R之節點ND1R、ND2R預充電。

[時間T1]

如圖6中所描繪，在時間T1處，記憶體控制器200將一選定記憶體庫BK之一列位址ADR-Row及選定記憶體庫BK之一行位址ADR-Col連同一作用中命令及一讀取命令一起傳輸至MRAM 100。

在MRAM 100中，命令-位址鎖存電路13在與一時脈信號CLK同步之一時序處接收命令及位址ADR-Row、ADR-Col。

定序器15控制電壓產生器14及讀取電路19之操作以便基於自命令-位址鎖存電路13傳送之一控制信號CNT及讀取命令執行讀取操作。

列解碼器20及字線驅動器21基於列位址ADR-Row選擇字線WL。將H位準之一信號施加至選定字線以開啟選定單元中之單元電晶體4。

行解碼器16及位元線控制電路17開啟開關元件M1、M2以基於行位址ADR-Col選擇全域位元線/源極線GBL、GSL及位元線/源極線BL、SL。

[時間T2]

在時間T2處，定序器15將讀取啟用信號REN之位準自L位準偏移至H位準。因此，開啟讀取電晶體52、52R。

藉由在開啟狀態中之電晶體51、52，讀取電流Ird自感測放大器電路50流動通過記憶體單元MC。藉由在開啟狀態中之電晶體51R、52R，參考電流Iref自感測放大器電路50流動通過參考單元RC。

在本實施例中，在將讀取啟用信號REN及感測啟用信號SEN1、SEN2設定至H位準之前對節點ND1、ND2充電。

節點ND1之電位自一特定電位V1(例如，電壓Vdd)降低至一電位V2(例如，接地電壓Vss)。節點ND2之電位自電位V1降低至一特定電位V3。電位V3高於電位V2。

結合節點ND1、ND2之電位之一波動，箝位信號CLM之電位(箝位電晶體51之一閘極電壓)自所要電位VCLM暫時降低。

舉例而言，在開啟讀取電晶體52之一時序處，降低箝位電晶體51、51R之閘極電壓以防止讀取電流Ird過衝至大於所要電流值之一值。

與節點ND1、ND2之情況相同，隨著讀取啟用信號REN自L位準變化至H位準，參考終端側上之ND1R、ND2R之電位波動。結合節點ND1R、ND2R之電位之一波動，參考箝位信號REF之電位波動。

在時間T2Z處，箝位信號CLM、REF之位準返回至目標電壓值VCLM。

[時間T3]

在時間T2Z之後，在時間T3處，定序器15使感測啟用信號SEN1自L位準偏移至H位準。

提供自時間T2(T2Z)至時間T3之一週期(信號發展時間)以穩定讀取電流Ird之電流值及參考電流Iref之電流值且容許開始偵測在一穩定狀態中之讀取電流Ird與在穩定狀態中之參考電流Iref之間之差異。

藉由H位準之感測啟用信號SEN1關閉P型電晶體53a、53b。藉由在關閉狀態中之P型電晶體使節點NDa、NDb與電源供應終端Vdd電分離。停止節點NDa、NDb藉由P型電晶體53a、53b之一充電。比較讀取電流Ird與參考電流Iref。

當記憶體元件(MTJ元件)3處於一低電阻狀態(電阻值R1)中時，讀取電流Ird之電流值大於參考電流Iref之電流值。在此情況中，節點NDa(ND1)比節點NDb(ND1R)更顯著地放電，且節點NDa之電位低於節點NDb之電位。因此，開啟P型電晶體54b而關閉N型電晶體55b。因此，節點NDb藉由開啟狀態中之P型電晶體54b充電，從而升高節點NDb之電位。因此，關閉P型電晶體54a而開啟N型電晶體55a。

另一方面，當記憶體元件3處於一高電阻狀態中時，讀取電流Ird之電流值小於參考電流Iref之電流值。在此情況中，節點NDb比節點NDa更顯著放電，且節點NDb之電位低於節點NDa之電位。因此，開啟P型電晶體54a而關閉N型電晶體55a。因此，節點NDa藉由開啟狀態中之P型電晶體54a充電，從而升高節點NDa之電位。因此，關閉P型電晶體54b而開啟N型電晶體55b。

[時間T4]

在時間T4處，定序器15將感測啟用信號SEN2之位準自L位準變化至H位準。基於H位準之信號SEN2開啟N型電晶體56a、56b。

當N型電晶體55a開啟時，節點NDa藉由在開啟狀態中之N型電晶體55a、56a放電，且將節點NDa之信號位準設定至L位準。在此情況中，N型電晶體55b關閉，且因此，即使電晶體56b處於開啟狀態中，節點NDb之信號位準仍係H位準。

在一終端SO處之H位準之一信號及在一終端bSO處之L位準之一信號由讀取電路19中之一鎖存電路(例如，一頁面緩衝器)鎖存。

另一方面，當N型電晶體55b開啟時，節點NDb藉由在開啟狀態中之N型電晶體55b、56b放電，且將節點NDb之信號位準設定至L位準。在此情況中，N型電晶體55a關閉，且因此節點NDa之信號位準係H位準。

在一終端SO處之L位準之一信號及在一終端bSO處之H位準之一信號藉由讀取電路19中之鎖存電路鎖存。

因此，在感測放大器電路50中，根據讀取電流Ird與參考電流Iref之間之一量值關係，節點NDa之電位與節點NDb之電位不同。將節點NDa、NDb之電位近似放大至用於感測放大器電路50之一驅動電壓。自感測放大器電路50輸出經放大信號，且將來自感測放大器電路50之一信號載入至讀取電路19中作為來自記憶體單元MC之一輸出信號(資料)。

[時間T5]

在一時間T5或隨後之一時間段期間，定序器15將讀取啟用信號REN及感測啟用信號SEN1、SEN2之位準自H位準變化至L位準。

藉由在關閉狀態中之讀取電晶體52、52R，使箝位電晶體51、51R與全域位元線GBL(及讀取電路18)電分離。因此，感測放大器電路50停止載入來自記憶體單元之輸出信號。因此，對節點ND1、ND1R、ND2、ND2R充電。

隨後，將一預充電命令CMD-Pre自記憶體控制器200傳送至MRAM 100。基於預充電命令CMD-Pre，定序器15對記憶體庫BK中之內連線(例如，記憶體單元陣列中之全域位元線及位元線)預充電。

自記憶體單元輸出之資料經由輸入/輸出電路12而傳送至記憶體控制器200。

如上文中描述，執行對本實施例中之MRAM之讀取操作。

如圖6中描繪，在時間TZ處，藉由一MRAM 10接收一寫入命令CMDW及一選擇位址ADRW，該MRAM 100接著執行寫入操作。在此情況中，藉由在關閉狀態中之讀取電晶體52，使箝位電晶體51與全域位元線GBL及寫入電路18電分離。

因此，本實施例中之MRAM容許阻止源自寫入操作之雜訊施加至箝位電晶體51。因此，本實施例中之MRAM容許阻止箝位信號CLM之電位(箝位電晶體51之閘極電壓)因雜訊而變動。

(c)效應

當如在本實施例中之電阻變化型記憶體中般在箝位電晶體與位元線(全域位元線)之間提供電晶體時，可抑制箝位電晶體可經受之雜訊。

箝位電晶體係將一電流供應至全域位元線GBL之一電晶體。箝位信號CLM係箝位電晶體之閘極電壓且控制供應至全域位元線GBL之讀取電流之量值。

當箝位信號CLM之位準歸因於施加至箝位信號CLM之雜訊而增加時，讀取電流之電流值增加。

舉例而言，當箝位電晶體連接於圖4中之全域位元線GBL與節點ND2之間且讀取啟用電晶體連接於圖4中之節點ND1與節點ND2之間時(此在下文中稱為一比較實例)，雜訊可出現於箝位電晶體中，如下文中描述。

在比較實例中，在箝位電晶體中之電流路徑之一端及另一端處之電位係L位準。接著，在開啟讀取電晶體之一時序處，將感測放大器電路之輸入終端中之電荷汲取至全域位元線GBL。因此，箝位電晶體中之電流路徑之一端及另一端(源極/汲極)之電位升高。因此，閘極與源極之間之耦合及閘極與汲極之間之耦合用於升高箝位信號之信號位準(箝位電晶體之閘極電壓)以增加讀取電流之電流值。讀取電流之電流值之增加可導致電流值過衝且超過所要值(針對儲存層之磁化反轉臨限值)。

在此情況中，歸因於將具有一大電流值之讀取電流供應至記憶體單元，MTJ元件中之儲存層中之磁化可反轉。因此，在比較實例中之MRAM中可出現讀取干擾。

相比之下，在本實施例中之電阻變化型記憶體中，電晶體52使箝位電晶體51與全域位元線GBL分離以容許在讀取操作之前對箝位電晶體52中之電流路徑之一端及另一端預充電。

因此，本實施例中之電阻變化型記憶體容許在開啟電晶體52時阻止箝位電晶體51中之電流路徑之一端及另一端之電容升高且容許避免箝位電晶體之閘極電壓CLM之電壓值之一增加。

圖7繪示對本實施例中之電阻變化型記憶體之讀取操作之模擬結果。

圖7中之橫坐標軸對應於時間。圖7中之縱坐標軸對應於信號CLM、REF之位準及讀取電流Ird之量值。

在圖7中，實線表示針對本實施例中之電阻變化型記憶體之模擬結果且虛線表示針對上述比較實例中之電阻變化型記憶體之模擬結果。

如圖7中描繪，在將讀取啟用信號REN設定至H位準之一時序T2處，箝位信號CLM之位準減小至低於一位準(電壓值)VCLM。

因此，讀取電流Ird流動通過記憶體單元MC而不過衝至一特定電流值或更大值(例如，磁化反轉臨限值)。

因此，本實施例中之電阻變化型記憶體容許抑制源自一大讀取電流之讀取干擾。

此外，在本實施例中，在寫入操作期間，箝位電晶體51與全域位元線GBL之間之電晶體52使箝位電晶體51與寫入電路18及全域位元線GBL(位元線BL)電分離。

因此，本實施例中之電阻變化型記憶體容許阻止源自寫入操作之雜訊施加至箝位電晶體51。

因此，本實施例中之電阻變化型記憶體實現縮短一週期直到一信號自其中在寫入操作之後信號因雜訊變化之一狀態返回至一穩定狀態。因此，本實施例中之MRAM能夠縮短操作序列之時間段，從而容許加速操作。

此外，根據本實施例，可減少雜訊對箝位信號(箝位電晶體之閘極電壓)之不利影響而不增加箝位電晶體之閘極大小。因此，本實施例中之電阻變化型記憶體實現晶片大小或晶片成本之一縮減。

如上文中描述，第一實施例中之電阻變化型記憶體容許改良資料讀取。

(2)第二實施例

將參考圖8及圖9描述一第二實施例中之一電阻變化型記憶體。

圖8係包含於第二實施例中之電阻變化型記憶體中之一讀取電路之一等效電路圖。

如圖8中所描繪，讀取電路19包含一穩定電路600(600A、600B)。

穩定電路600穩定箝位電晶體51之操作。

穩定電路600A包含記憶體單元MC側上之一N型電晶體61。

N型電晶體61中之一電流路徑之一端連接至N型電晶體61中之一電流路徑之另一端。N型電晶體61之一閘極連接至箝位電晶體51之閘極。將箝位信號CLM供應至N型電晶體61之閘極。

穩定電路600B包含參考單元側上之一N型電晶體61R。

N型電晶體61R中之一電流路徑之一端連接至N型電晶體61R中之一電流路徑之另一端。N型電晶體61R之一閘極連接至箝位電晶體51R之閘極。將參考箝位信號REF供應至N型電晶體61R之閘極。

N型電晶體61、61R用作穩定電容器。作為電容器之N型電晶體61、61R抑制箝位電晶體51、51R之閘極電壓(箝位信號CLM、REF)之一波動。舉例而言，N型電晶體61、61R作用於當讀取啟用信號REN升高時箝位信號CLM、REF之電壓值降低之一方向上。因此，作為電容器之N型電晶體61、61R在某種程度上抑制箝位信號CLM、REF之信號位準之一升高。

因此，本實施例中之MRAM容許穩定讀取操作。

如圖8中描繪，讀取電路19包含一初始化電路601(601A、601B)。

在讀取操作開始之前/時，初始化電路601將連接至箝位電晶體51、51R之節點ND1及連接至讀取電晶體52、52R之節點ND2設定至一初始狀態。

初始化電路601包含複數個P型電晶體60、60R、62、62R。P型電晶體60、62提供於記憶體單元MC側上，且P型電晶體60R、62R提供於參考單元側上。

P型電晶體60中之電流路徑之一端連接至節點ND1，且P型電晶體60中之電流路徑之另一端連接至電源供應終端Vdd。將讀取啟用信號REN供應至P型電晶體60之閘極。

P型電晶體60R中之電流路徑之一端連接至電源供應終端Vdd，且P型電晶體60R中之電流路徑之另一端連接至節點ND1R。將讀取啟用信號REN供應至P型電晶體60R之閘極。

P型電晶體62中之電流路徑之一端連接至電源供應終端Vdd，且P型電晶體62中之電流路徑之另一端連接至節點ND2。將讀取啟用信號REN供應至P型電晶體62之閘極。

P型電晶體62R中之電流路徑之一端連接至電源供應終端Vdd，且P型電晶體62R中之電流路徑之另一端連接至節點ND2R。將讀取啟用信號REN供應至P型電晶體62R之閘極。

藉由為讀取電晶體52、52R所共有之控制信號REN控制P型電晶體60、60R、62、62R之開啟/關閉。

藉由H位準之讀取啟用信號REN，P型電晶體60、60R、62、62R關閉而讀取電晶體52、52R開啟。因此，在讀取操作期間，P型電晶體60、60R、62、62R使電源供應終端與節點ND1、ND2電分離。

藉由L位準之讀取啟用信號REN，P型電晶體60、60R、62、62R開啟而讀取電晶體52、52R關閉。

因此，當讀取電晶體52、52R關閉時(例如，在自圖6中之時間T0至時間T2之一週期期間)，P型電晶體60、60R、62、62R對節點ND1、ND1R、ND2、ND2R預充電。

如上文中描述，初始化電路601包含對節點預充電之一電路(預充電電路)。

初始化電路601將節點ND2之電位充電至一電源供應電壓位準(H位準)。

因此，在本實施例中之MRAM中，初始化電路601容許阻止連接至箝位電晶體51之節點ND2之電位隨著各讀取操作而變動。

圖9係繪示針對第二實施例中之MRAM之模擬結果之一圖式。

圖9中之橫坐標軸對應於時間。圖9中之縱坐標軸對應於信號REN、SEN1、SEN2、CLM及讀取電流Ird之位準。

在圖9中，實線表示針對本實施例中之電阻變化型記憶體之模擬結果且虛線表示針對一比較實例中之一電阻變化型記憶體之模擬結果。

在本實施例中之MRAM中，節點ND1、ND2藉由初始化電路601 預充電。

因此，相較於其中未對該等節點預充電之比較實例中之一MRAM，本實施例中之MRAM容許抑制在將讀取啟用信號REN設定至H位準時(當開始供應讀取電流時)箝位信號CLM、REF之各者之電位自一低電位返回至一目標值期間之波動(過衝)及波動之變動。因此，本實施例中之MRAM容許穩定(均質化)讀取操作。

此外，在本實施例中之MRAM中，節點ND1、ND1R、ND2、ND2R之預充電容許在供應讀取電流Ird、Iref時阻止箝位信號CLM、REF之各者之電位具有大於目標值VCLM之一值。

因此，包含初始化電路601之本實施例中之MRAM實現在讀取操作期間出現於箝位電晶體中之雜訊之一降低。

本實施例中之MRAM對用於讀取操作之節點預充電以容許加速且穩定讀取操作。

如上文中描述，第二實施例中之電阻變化型記憶體能夠穩定且加速讀取操作。

(3)第三實施例

將參考圖10描述一第三實施例中之一電阻變化型記憶體。

圖10係包含於第三實施例中之電阻變化型記憶體中之一讀取電路之一等效電路。

如圖10中描繪，在本實施例中，讀取電路19包含一隔離電路700(700A、700B)。

當未執行讀取操作時(例如，在寫入操作期間)，隔離電路700使讀取電路19與寫入電路18及全域位元線GBL、RGBL分離。

記憶體單元側(感測放大器之第一輸入終端之一側)上之隔離電路700A與箝位電晶體51及讀取電晶體52中之電流路徑並聯連接在節點ND1與全域位元線GBL之間。

隔離電路700包含記憶體單元MC側(感測放大器之一輸入終端之一側)上之N型電晶體71、72、73、74。

N型電晶體71中之一電流路徑之一端連接至節點ND1，且N型電晶體71中之電流路徑之另一端連接至N型電晶體72中之一電流路徑之一端。N型電晶體72中之電流路徑之另一端連接至N型電晶體73中之一電流路徑之一端。N型電晶體73中之電流路徑之另一端連接至全域位元線GBL。

N型電晶體74中之一電流路徑之一端連接至N型電晶體72與N型電晶體73之間之一連接節點ND3。N型電晶體74中之電流路徑之另一端連接至接地終端Vss。

參考單元側(感測放大器之第二(參考)輸入終端之一側)上之隔離電路700B與箝位電晶體51R及讀取電晶體52R中之電流路徑並聯連接在節點ND1R與全域位元線RGBL之間。

參考單元RC側上之隔離電路700B包含N型電晶體71R、72R、73R、74R。

如下般連接參考單元RC側上之電晶體71R、72R、73R、74R。

N型電晶體71R中之一電流路徑之一端連接至節點ND1R。N型電晶體71R中之電流路徑之另一端連接至N型電晶體72R中之一電流路徑之一端，且N型電晶體72R中之電流路徑之另一端連接至N型電晶體73R中之一電流路徑之一端。N型電晶體73R中之電流路徑之另一端連接至參考全域位元線RGBL。

N型電晶體74R中之一電流路徑之一端連接至N型電晶體72R與N型電晶體73R之間之一連接節點ND3R。N型電晶體74R中之電流路徑之另一端連接至接地終端Vss。

將箝位信號CLM供應至N型電晶體72之一閘極。將參考箝位信號REF供應至N型電晶體72R之一閘極。將讀取啟用信號REN供應至N型電晶體71、71R、73、73R之閘極。將一控制信號bREN供應至N型電晶體74、74R之閘極。控制信號bREN係讀取啟用信號REN之一反轉信號。

因此，隔離電路700之操作藉由為箝位電晶體51、51R及讀取啟用電晶體52、52R所共有之信號控制。

當將箝位信號CLM、REF設定至H位準時，開啟N型電晶體72、72R。電晶體72、72R具有與箝位電晶體51、51R實質上相同之功能。隔離電路700用作一電壓-電流轉換器(電流源)。

在讀取操作期間，當將讀取啟用信號REN設定至H位準時，開啟N型電晶體71、73。此時，將控制信號bREN設定至L位準以關閉電晶體74。

因此，在讀取操作期間，N型電晶體71、72、73與箝位電晶體51及讀取電晶體52協作以將節點ND1連接至全域位元線GBL。

類似地，在讀取操作期間，藉由H位準之讀取啟用信號REN開啟N型電晶體71R、73R，且藉由反轉信號(L位準之信號)bREN關閉N型電晶體74、74R。在開啟狀態中之N型電晶體71R、72R、73R使節點ND1R連接至參考全域位元線RGBL。

如上文中描述，在讀取操作期間，隔離電路700充當全域位元線GBL與節點ND1之間之一電流路徑及參考全域位元線RGBL與節點ND1R之間之一電流路徑。

當如寫入操作之情況中般讀取啟用信號REN處在L位準時，控制信號bREN處在H位準。藉由H位準之控制信號bREN開啟電晶體74、74R。

節點ND3、ND3R經由在開啟狀態中之N型電晶體74、74R而連接至接地終端Vss。因此，在執行讀取操作之前，將節點ND3、ND3R設定至初始狀態(放電狀態)。

在開啟狀態中之電晶體74、74R吸收源自全域位元線GBL、RGBL之電位之一波動之一電流。

因此，在本實施例中之MRAM中，甚至當雜訊源自寫入操作時，仍降低出現於箝位電晶體51、51R之節點ND2、ND2R中及感測放大器電路50中之節點中之雜訊。

本實施例中之MRAM包含感測放大器電路50中之節點ND1與全域位元線GBL之間之複數個並聯電流路徑。箝位電晶體51、51R、72、72R提供於各自電流路徑上。用於箝位電晶體51、51R、72、72R之電流路徑並聯連接。因此，箝位電晶體51、51R、72、72R之大小相對增加，從而改良對雜訊之容許度。

因此，本實施例中之MRAM實現施加至箝位電晶體之雜訊之一降低，從而容許穩定供應至記憶體單元之讀取電流(及參考電流)。

本實施例中之MRAM中之讀取電路19可省略穩定電路600及初始化電路601。

如上文中描述，本實施例中之MRAM容許改良讀取操作之可靠性及操作特性。

(4)修改

將使用圖11描述本實施例中之電阻變化型記憶體之一修改。

圖11係描繪本實施例中之電阻變化型記憶體(例如，一MRAM)之一修改之一等效電路圖。

如圖11中所描繪，讀取電晶體52提供於節點ND1與箝位電晶體51中之電流路徑之一端ND1A之間。此外，讀取電晶體52R提供於節點ND1R與箝位電晶體51R中之電流路徑之一端ND1Z之間。

在當前修改中，一電晶體59提供於箝位電晶體51與全域位元線GBL之間。一電晶體59R提供於箝位電晶體51R與參考全域位元線RGBL之間。

在除了讀取操作之外之操作期間，電晶體59、59R使箝位電晶體51、51R與全域位元線GBL、RGBL電分離。

將一控制信號ISR供應至電晶體59、59R之閘極。

在與用於讀取啟用信號REN之時序實質上相同之時序處控制控制信號ISR之信號位準。

然而，可在圖6中之時間T2與T3之間之一週期期間將控制信號ISR設定至H位準。可將讀取啟用信號REN供應至電晶體59、59R之閘極。

亦在圖11中之讀取電路19中，電晶體59、59R容許在讀取操作之前使箝位電晶體51與全域位元線GBL(及讀取電路18)電分離，如同上述實施例之情況。

因此，本修改中之MRAM產生與上述實施例之效應類似之效應。

圖11中描繪之讀取電路19可具備第二實施例中之預充電電路601以對節點ND1、ND1A、ND1R、ND1Z、ND2、ND2R充電。此外，圖11中描繪之讀取電路19可具備第三實施例中之隔離電路700。

將使用磁阻元件之記憶體繪示為上述實施例中之記憶體裝置。然而，本實施例中之記憶體裝置可應用至諸如一FeRAM(鐵電隨機存取記憶體)、一PCRAM(相變隨機存取記憶體)、一ReRAM(電阻性隨機存取記憶體)或一離子記憶體之另一記憶體裝置。

雖然已描繪某些實施例，但此等實施例僅藉由實例呈現且不意欲限制本發明之範疇。當然，可以多種其他形式體現本文中描述之新穎方法及系統；此外，可在不脫離本發明之精神之情況下做出本文中描述之方法及系統之形式之多種省略、取代及變化。隨附申請專利範圍及其等效物意欲涵蓋如落於本發明之範疇及精神內之此等形式或修改。