JP2022049383A - メモリデバイス - Google Patents

Abstract

【課題】メモリデバイスの特性を向上する【解決手段】実施形態のメモリデバイスは、メモリセルＭＣ－ｓ内のデータを読み出す読み出し回路は、第１及び第２の信号ＶＳＭＰＬ，ＶＥＶＡＬをセンスするセンスアンプ１４１を含む。センスアンプ１４１は、メモリセルの第１のノードＮＤｃに電流Ｉｃｅｌｌを流し、センスアンプ１４１内の第２のノードＮＤｄに第１のノードＮＤｃの電位に基づいて電流Ｉｍｒを流すカレントミラー回路７０と、第２のノードＮＤｄに接続された端子とセンスアンプ１４１内の第３のノードＮＤｅに接続されたゲートとを含む第３のトランジスタＴＲｅと、第２及び第３のノードに接続され、第３のノードの電位に基づいて第２のノードＮＤｄに電流Ｉｏｆｓｔを流す第１の回路７１ａと、を含む。【選択図】図８

Description

実施形態は、メモリデバイスに関する。

可変抵抗素子（例えば、磁気抵抗効果素子）をメモリ素子として用いたメモリデバイスが知られている。

特許第３８３６８２３号明細書

メモリデバイスの特性を向上する。

実施形態のメモリデバイスは、メモリセルと、前記メモリセル内の第１のデータに基づく第１の信号をセンスし、前記メモリセルに第２のデータを書き込み、前記メモリセル内の第２のデータに基づく第２の信号をセンスし、前記第１の信号と前記第２の信号との比較結果に基づいて前記メモリセル内のデータを読み出す読み出し回路と、を含み、前記読み出し回路は、前記第１の信号及び前記第２の信号をセンスする第１のセンスアンプを含み、前記第１のセンスアンプは、前記メモリセルに接続された第１のノードに第１の電流を流し、前記第１のノードの電位に基づいて第２のノードに第２の電流を流すカレントミラー回路と、前記第２のノードに接続された第１の端子と、第３のノードに接続された第２の端子と、を含む第１のスイッチング素子と、前記第２のノードに接続された第３の端子と、前記第３のノードに接続された第１のゲートと、を含む第１のトランジスタと、前記第２のノードに接続された第４の端子と、第４のノードに接続された第５の端子と、を含む第２のスイッチング素子と、前記第２のノード及び前記第３のノードに接続され、前記第３のノードの電位に基づいて前記第２のノードに第３の電流を流す第１の回路と、を含む。

第１の実施形態のメモリデバイスの構成例を示す図。 第１の実施形態のメモリデバイスのメモリセルアレイの等価回路図。 第１の実施形態のメモリデバイスのメモリセルアレイの構造例を示す図。 第１の実施形態のメモリデバイスのメモリセルアレイの構造例を示す図。 第１の実施形態のメモリデバイスのメモリ素子の構成例を示す図。 第１の実施形態のメモリデバイスの読み出し回路の構成例を示す図。 第１の実施形態のメモリデバイスの読み出し回路の等価回路図。 第１の実施形態のメモリデバイスの読み出し回路の等価回路図。 第１の実施形態のメモリデバイスの動作例を示すフローチャート。 第１の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第１の実施形態のメモリデバイスの動作例を示す模式図。 第１の実施形態のメモリデバイスの動作例を示す模式図。 第１の実施形態のメモリデバイスの特性を示す図。 第１の実施形態のメモリデバイスの特性を示す図。 第１の実施形態のメモリデバイスの特性を示す図。 第１の実施形態のメモリデバイスの特性を示す図。 第２の実施形態のメモリデバイスの構成例を示す等価回路図。 第２の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第２の実施形態のメモリデバイスの動作例を示す模式図。 第２の実施形態のメモリデバイスの動作例を示す模式図。 第３の実施形態のメモリデバイスの動作例を示す模式図。 第３の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第４の実施形態のメモリデバイスの動作例を示す模式図。 第４の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第５の実施形態のメモリデバイスの構成例を示す等価回路図。 第６の実施形態のメモリデバイスの構成例を示す等価回路図。 第７の実施形態のメモリデバイスの構成例を示す等価回路図。

以下、図面を参照して実施形態について説明する。尚、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。尚、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。ここで、添え字は、下付き文字や上付き文字に限らず、例えば、参照符号の末尾に添加される、配列を意味するインデックス等を含む。

（１）第１の実施形態
図１乃至図１６を参照して、第１の実施形態のメモリデバイスについて説明する。

（１ａ） 構成例
図１乃至図８を参照して、本実施形態のメモリデバイスの構成例について説明する。

図１は、本実施形態のメモリデバイスの構成例を示すブロック図である。

図１に示されるように、例えば、メモリデバイス１は、メモリデバイス１の外部のデバイス（以下では、外部デバイスとよばれる）９に接続されている。外部デバイス９は、メモリデバイス１に、コマンドＣＭＤ、アドレスＡＤＲ、制御信号ＣＮＴを、送る。外部デバイス９は、書き込み動作時に、メモリデバイス１に書き込むデータ（以下では、書き込みデータとよばれる）を、メモリデバイス１に送る。外部デバイス９は、読み出し動作時に、メモリデバイス１から読み出されたデータ（以下では、読み出しデータとよばれる）をメモリデバイス１から受ける。

メモリデバイス１は、メモリセルアレイ１０、ロウ制御回路１１、カラム制御回路１２、書き込み回路１３、読み出し回路１４、電圧生成回路１５、入出力回路１６、及び制御回路１７を含む。

メモリセルアレイ１０は、複数のメモリセルＭＣ、複数のワード線及び複数のビット線を含む。

複数のメモリセルの各々は、ロウ及びカラムの組に対応付けられている。各メモリセルＭＣは、複数のワード線ＷＬのうち対応する１つに接続される。各メモリセルＭＣは、複数のビット線ＢＬのうち対応する１つに接続される。

ロウ制御回路１１は、ワード線ＷＬを介してメモリセルアレイ１０と接続される。ロウ制御回路１１に、アドレスＡＤＲのロウに関するデコード結果（ロウアドレス）が供給される。ロウ制御回路１１は、アドレスＡＤＲのデコード結果に基づいて、複数のワード線ＷＬを、制御する。これによって、ロウ制御回路１１は、複数のワード線ＷＬ（複数のロウ）を、選択状態及び非選択状態に設定する。以下において、選択状態に設定されたワード線ＷＬは、選択ワード線ＷＬとよばれ、選択ワード線ＷＬ以外のワード線ＷＬは、非選択ワード線ＷＬとよばれる。

カラム制御回路１２は、ビット線ＢＬを介してメモリセルアレイ１０と接続される。カラム制御回路１２に、アドレスＡＤＲのカラムに関するデコード結果（カラムアドレス）が供給される。カラム制御回路１２は、アドレスＡＤＲのデコード結果に基づいて、複数のビット線ＢＬを制御する。これによって、カラム制御回路１２は、複数のビット線ＢＬ（複数のカラム）を選択状態及び非選択状態に設定する。以下において、選択状態に設定されたビット線ＢＬは、選択ビット線ＢＬとよばれ、選択ビット線ＢＬ以外のビット線ＢＬは、非選択ビット線ＢＬとよばれる。

書き込み回路１３は、メモリセルＭＣへのデータの書き込みを行う。書き込み回路１３は、例えば、書き込みドライバ（図示せず）を含む。

読み出し回路１４は、メモリセルＭＣからのデータの読み出しを行う。読み出し回路１４は、例えば、プリアンプ１４１及びセンスアンプ１４２を含む。プリアンプ１４１及びセンスアンプ１４２の構成の詳細は、後述される。

電圧生成回路１５は、外部デバイス９から提供された電源電圧を用いて、メモリセルアレイ１０の各種の動作のための電圧を生成する。例えば、電圧生成回路１５は、書き込み動作に用いられる種々の電圧を生成する。電圧生成回路１５は、生成した電圧を、書き込み回路１３に出力する。例えば、電圧生成回路１５は、読み出し動作に用いられる種々の電圧を生成する。電圧生成回路１５は、生成した電圧を、読み出し回路１４に出力する。

入出力回路１６は、メモリデバイス１と外部デバイス９と間の各種の信号ＡＤＲ，ＣＭＤ，ＣＮＴ，ＤＴのインターフェイス回路として機能する。
入出力回路１６は、外部デバイス９からのアドレスＡＤＲを、制御回路１７に転送する。入出力回路１６は、外部デバイス９からのコマンドＣＭＤを、制御回路１７に転送する。入出力回路１６は、種々の制御信号ＣＮＴを、外部デバイス９と制御回路１７との間で転送する。入出力回路１６は、外部デバイス９からのデータＤＴを書き込み回路１３に転送する。入出力回路１６は、読み出し回路１４から転送されたデータＤＴを外部デバイス９に転送する。

制御回路（シーケンサ、ステートマシン、内部コントローラともよばれる）１７は、コマンドＣＭＤをデコードする。制御回路１７は、コマンドＣＭＤのデコード結果及び制御信号ＣＮＴ及びコマンドＣＭＤに基づいて、メモリデバイス１内のロウ制御回路１１、カラム制御回路１２、書き込み回路１３、読み出し回路１４、電圧生成回路１５、及び入出力回路１６の動作を制御する。
制御回路１７は、アドレスＡＤＲをデコードする。制御回路１７は、アドレスのデコード結果を、ロウ制御回路１１及びカラム制御回路１２などに送る。尚、コマンドのデコードのための回路（コマンドデコーダ）及びアドレスのデコードのための回路（アドレスデコーダ）が、制御回路１７の外部において、メモリデバイス１内に設けられてもよい。

（１ａ－１）メモリセルアレイの構成例
図２は、本実施形態のメモリデバイスのメモリセルアレイの構成例を示す等価回路図である。図２において、ワード線ＷＬ、ビット線ＢＬ及びメモリセルＭＣが、添え字（インデックス）によって区別化されて示されている。

図２に示されるように、複数のメモリセルＭＣは、メモリセルアレイ１０内でマトリクス状に配置されている。各メモリセルＭＣは、複数のビット線ＢＬ（ＢＬ＜０＞、ＢＬ＜１＞、…、ＢＬ＜ｎ－１＞））のうち対応する１つと、複数のワード線ＷＬ（ＷＬ＜０＞、ＷＬ＜１＞、…、ＷＬ＜ｍ－１＞）のうち対応する１つと、に接続されている。ｍ及びｎは、任意の整数である。メモリセルＭＣ＜ｉ，ｊ＞（０≦ｉ≦ｍ－１、０≦ｊ≦ｎ－１）は、ワード線ＷＬ＜ｉ＞とビット線ＢＬ＜ｊ＞との間に接続される。

各メモリセルＭＣは、スイッチング素子２０及びメモリ素子（可変抵抗素子）２１を含む。

スイッチング素子２０は、対応するメモリ素子２１に対するデータの書き込み及び読み出し時において、メモリ素子２１に対する電流（又は電圧）の供給を制御する選択素子としての機能を有する。

例えば、或るメモリセルＭＣに印加される電圧が、そのメモリセルＭＣ内のスイッチング素子２０のしきい値電圧Ｖｔｈより低い場合、スイッチング素子２０は、オフ状態（高抵抗状態、絶縁状態）に設定される。この場合において、スイッチング素子２０は、メモリセルＭＣに対する電流を、遮断する。

或るメモリセルＭＣに印加される電圧が、そのメモリセルＭＣ内のスイッチング素子２０のしきい値電圧Ｖｔｈ以上である場合、スイッチング素子２０は、オン状態（低抵抗状態、導通状態）に設定される。この場合において、スイッチング素子２０は、メモリセルＭＣ内に電流を流す。

スイッチング素子２０は、電流の流れる方向に依らずに、メモリセルＭＣに印加される電圧の大きさに応じて、メモリセルＭＣに電流を流すか流さないかを切り替え可能な機能を有する。

スイッチング素子２０は、例えば、２端子間素子である。２端子間素子のスイッチング素子２０は、２つの端子間に設けられた層を、含む。スイッチング素子２０は、層の抵抗状態がスイッチングする機能を有する層（以下では、スイッチング層又は抵抗変化層ともよばれる）を、含む。

スイッチング素子２０の２端子間に印加される電圧が、スイッチング素子２０のしきい値電圧より小さい場合、そのスイッチング素子２０は高抵抗状態（オフ状態）である。この場合において、スイッチング素子２０、電気的に非導通状態になる。
スイッチング素子２０の２端子間に印加される電圧がしきい値電圧以上である場合、スイッチング素子２０は低抵抗状態（オン状態）になる。この場合において、スイッチング素子２０は、電気的に非導通状態になる。

スイッチング素子２０は、スイッチング素子２０に印加される電圧の極性が正の極性及び負の極性の両方で、スイッチング機能（特性）を有することが好ましい。但し、スイッチング素子２０は、スイッチング素子２０に印加される電圧の極性が正の極性及び負の極性のうち少なくとも一方で、スイッチング機能（特性）を有してもよい。

例えば、メモリ素子２１は、可変抵抗素子である。可変抵抗素子２１の抵抗状態は、スイッチング素子２０によって供給を制御された電流（又は電圧）によって、複数の抵抗状態（例えば、低抵抗状態及び高抵抗状態）に変わる。可変抵抗素子２１は、素子２１の抵抗状態とデータ（例えば、“０”データ及び“１”データ）との関連付けによって、データを記憶できる。

図３及び図４は、本実施形態のメモリデバイスのメモリセルアレイの構造例を説明するための図である。図３は、メモリセルアレイのＸ方向に沿う断面構造を示す模式的断面図である。図４は、メモリセルアレイのＹ方向に沿う断面構造を示す模式的断面図である。

図３及び図４に示されるように、メモリセルアレイ１０は、基板１００の上面の上方に設けられている。
以下において、基板１００の上面と平行な面は、Ｘ－Ｙ平面とする。Ｘ－Ｙ平面に垂直な方向（軸）は、Ｚ方向（Ｚ軸）とする。

複数の導電層５０は、Ｚ方向において、基板１００の上面の上方に設けられる。複数の導電層５０は、Ｙ方向に沿って並ぶ。各導電層５０は、Ｘ方向に沿って延びる。複数の導電層５０は、例えば、ワード線ＷＬとして機能する。
図３及び図４において、複数の導電層５０は、基板１００に接する例が示されている。但し、絶縁層（図示せず）が、複数の導電層５０と基板１００との間に、設けられてもよい。

複数の導電層５１は、Ｚ方向において、複数の導電層５０の上方に設けられている。複数の導電層５１は、Ｘ方向に沿って並ぶ。各導電層５１は、Ｙ方向に沿って延びる。 複数の導電層５１は、例えば、ビット線ＢＬとして機能する。

複数のメモリセルＭＣが、複数の導電層５０と複数の導電層５１との間に、設けられている。複数のメモリセルＭＣは、Ｘ－Ｙ平面内において、マトリクス状に配列されている。

Ｘ方向に並ぶ複数のメモリセルＭＣは、１つの導電層５０上に設けられている。Ｘ方向に並ぶ複数のメモリセルＭＣは、共通のワード線ＷＬに接続される。
Ｙ方向に並ぶ複数のメモリセルＭＣは、１つの導電層５１下に設けられている。Ｙ方向に並ぶ複数のメモリセルＭＣは、共通のビット線ＢＬに接続される。

例えば、各メモリセルＭＣ内において、メモリ素子（可変抵抗素子）２１が、Ｚ方向において、スイッチング素子２０上に設けられている。この場合において、スイッチング素子２０が、導電層（ワード線）５０上に設けられている。導電層（ビット線）５１が、可変抵抗素子２１上に設けられている。

尚、Ｚ方向におけるスイッチング素子２０及びメモリ素子２１の配列が、図３及び図４の例と反対でもよい。この場合において、素子２０が、素子２１上に設けられる。
メモリセルアレイ及びメモリセルの構成に応じて、導電層５０が、ビット線ＢＬとして用いられ、導電層５１がワード線ＷＬとして用いられてもよい。

メモリセルＭＣは、スイッチング素子２０とメモリ素子２１とを含む積層体である。

２端子素子のスイッチング素子２０は、２つの電極２０１，２０３と、スイッチング層（抵抗変化層）２０２とを、含む。スイッチング層２０２は、Ｚ方向において、２つの電極２０１，２０３間に設けられている。

メモリ素子２１は、可変抵抗素子である。可変抵抗素子２１は、複数の抵抗状態（抵抗値）を有し得る。可変抵抗素子２１の抵抗状態とデータ（例えば、１ビットのデータ）との関連付けによって、可変抵抗素子２１が、メモリ素子として利用される。
例えば、可変抵抗素子２１は、磁気抵抗効果素子である。この場合において、本実施形態のメモリデバイスは、ＭＲＡＭ（Magnetoresistive random access memory）のような磁気メモリである。

＜磁気抵抗効果素子＞
図５を用いて、本実施形態のメモリデバイスのメモリ素子（磁気抵抗効果素子）の構成例について、説明する。

図５は、本実施形態における、磁気抵抗効果素子の構成例を示す断面図である。図５は、例えば、図３及び図４に示された素子２１のＺ方向に平行な平面（例えば、Ｘ－Ｚ平面）に沿う断面の一例を、示す。

例えば、磁気抵抗効果素子２１は、少なくとも、２つの磁性層２１１，２１３と非磁性層２１２とを含む。非磁性層２１２は、Ｚ方向において２つの磁性層２１１，２１３の間に設けられている。例えば、ワード線ＷＬ側からビット線ＢＬ側に向けて、磁性層２１１、非磁性層２１２、及び磁性層２１３の順に、複数の層が積層される。
Ｚ方向に配列された２つの磁性層２１１，２１３及び非磁性層２１２は、磁気トンネル接合（ＭＴＪ）を形成する。以下において、磁気トンネル接合を含む磁気抵抗効果素子２１は、ＭＴＪ素子２１を適用した場合を例として説明される。ＭＴＪ素子２１における非磁性層２１２は、トンネルバリア層とよばれる。

磁性層２１１，２１３は、例えば、コバルト、鉄及び／又はボロンなどを含む強磁性層である。磁性層２１１，２１３は、単層膜でもよいし、多層膜（例えば、人工格子膜）でもよい。トンネルバリア層２１２は、例えば、酸化マグネシウムを含む絶縁膜である。トンネルバリア層は、単層膜でもよいし、多層膜でもよい。

例えば、各磁性層２１１，２１３は、垂直磁気異方性を有する。各磁性層２１１，２１３の磁化容易軸方向は、磁性層２１１，２１３の層面（膜面）に対して垂直である。各磁性層２１１，２１３の磁化の方向は、磁性層２１１，２１３の配列方向（Ｚ方向）に対して平行である。各磁性層２１１，２１３は、磁性層２１１，２１３の層面に対して垂直な磁化を有する。
このように、本実施形態において、ＭＴＪ素子２１は、垂直磁化型の磁気抵抗効果素子である。

２つの磁性層２１１，２１３のうち、一方の磁性層は、磁化の向きが可変であり、他方の磁性層は、磁化の向きが不変である。ＭＴＪ素子２１は、一方の磁性層の磁化の向きと他方の磁性層の磁化の向きとの相対的な関係（磁化配列）に応じて、複数の抵抗状態（抵抗値）を有し得る。
図５の例において、磁性層２１３の磁化の向きは、可変である。磁性層２１１の磁化の向きは、不変（固定状態）である。以下において、磁化の向きが可変な磁性層２１３は、記憶層とよばれる。以下において、磁化の向きが不変（固定状態）の磁性層２１１は、参照層とよばれる。尚、記憶層２１３は、自由層、磁化自由層、又は、磁化可変層とよばれる場合もある。参照層２１１は、ピン層、ピンド層、磁化不変層、又は、磁化固定層とよばれる場合もある。

本実施形態において、「参照層（磁性層）の磁化の向きが不変である」、又は、「参照層（磁性層）の磁化の向きが固定状態である」とは、記憶層の磁化の向きを変えるための電流又は電圧が磁気抵抗効果素子に供給された場合において、参照層の磁化の向きが、電流／電圧の供給の前後で供給された電流又は電圧によって変化しないことを、意味する。

例えば、ＭＴＪ素子２１は、２つの電極２１９Ａ，２１９Ｂを含む。磁性層２１１，２１３及びトンネルバリア層２１２は、Ｚ方向において、２つの電極２１９Ａ，２１９Ｂ間に設けられている。参照層２１１は、電極２１９Ａとトンネルバリア層２１２との間に設けられている。記憶層２１３は、電極２１９Ｂとトンネルバリア層２１２との間に設けられている。

例えば、シフトキャンセル層（図示せず）が、ＭＴＪ素子２１内に設けられてもよい。シフトキャンセル層は、参照層２１１と電極２１９Ａとの間に設けられている。シフトキャンセル層は、参照層２１１の漏れ磁場の影響を緩和するための磁性層である。

非磁性層（図示せず）が、シフトキャンセル層と参照層２１１との間に設けられる。非磁性層は、例えば、Ｒｕ層などの金属層である。

参照層２１１は、非磁性層を介してシフトキャンセル層と反強磁性的に結合する。これによって、参照層２１１及びシフトキャンセル層を含む積層体は、ＳＡＦ（synthetic antiferromagnetic）構造を形成する。ＳＡＦ構造において、シフトキャンセル層の磁化の向きは、参照層２１１の磁化の向きと反対になる。ＳＡＦ構造によって、参照層２１１の磁化の向きは、固定状態に設定される。

例えば、ＭＴＪ素子２１は、下地層（図示せず）及びキャップ層（図示せず）の少なくとも一方を含んでもよい。下地層は、磁性層（ここでは、参照層）２１１と電極２１９Ａとの間に設けられている。下地層は、非磁性層（例えば、導電性化合物層）である。下地層は、下地層に接する磁性層２１１の特性（例えば、結晶性及び／又は磁気特性）を改善するための層である。キャップ層は、磁性層（ここでは、記憶層）２１３と電極２１９Ｂとの間の非磁性層（例えば、導電性化合物層）である。キャップ層は、キャップ層に接する磁性層２１３の特性（例えば、結晶性及び磁気特性）を改善するための層である。
尚、下地層及びキャップ層は、電極２１９（２１９Ａ，２１９Ｂ）の構成要素としてみなされてもよい。

記憶層２１３の磁化の向きと参照層２１１の磁化の向きとが同じである場合、ＭＴＪ素子２１の磁化配列の状態は、磁化平行状態（以下では、Ｐ状態と表記する）である。記憶層２１３の磁化の向きが参照層２１１の磁化の向きと反対である場合、ＭＴＪ素子２１の磁化配列の状態は、磁化反平行状態（以下では、ＡＰ状態と表記する）である。

ＭＴＪ素子２１の磁化配列状態とＭＴＪ素子２１の抵抗値（磁気抵抗）との関係の一例としては、Ｐ状態のＭＴＪ素子２１の抵抗値は、ＡＰ状態のＭＴＪ素子２１の抵抗値より低い。この場合において、Ｐ状態のＭＴＪ素子の抵抗状態は、低抵抗状態に相当し、ＡＰ状態のＭＴＪ素子の抵抗状態は、高抵抗状態に相当する。

例えば、“０”データが、Ｐ状態（低抵抗状態）のＭＴＪ素子２１に関連付けられ、“１データが、ＡＰ状態（高抵抗状態）のＭＴＪ素子２１に関連付けられる。但し、ＭＴＪ素子２１の磁化配列状態（抵抗状態）と“１”／“０”データとの関連付けは、上述の例に限られない。

このようなＭＴＪ素子２１の特性によって、ＭＴＪ素子２１は、メモリ素子として機能する。

ＭＴＪ素子２１を用いたメモリセルＭＣに対するデータの書き込みは、ＭＴＪ素子２１の記憶層２１３の磁化の向きの制御によって、実行される。データの書き込みによって、ＭＴＪ素子１の抵抗状態（抵抗値）は、ＭＴＪ素子２１の磁化配列状態に応じて変化する。

例えば、ＳＴＴ（Spin transfer torque）によって、記憶層２１３の磁化の向きがスイッチングされる場合、書き込み電流ＩＷＲ（ＩＷＲ０，ＩＷＲ１）が、ＭＴＪ素子２１に供給される。

書き込み電流ＩＷＲが、記憶層２１３から参照層２１１へ流れるか、又は、参照層２１１から記憶層２１３へ流れるかに応じて、ＭＴＪ素子２１の磁化配列状態のＡＰ状態からＰ状態への変化、又は、ＭＴＪ素子２１の磁化配列状態のＰ状態からＡＰ状態への変化が、制御される。書き込み電流ＩＷＲの電流値は、参照層２１１の磁化反転しきい値より小さく、記憶層２１３の磁化反転しきい値以上に設定される。尚、記憶層２１３の磁化反転しきい値は、スイッチング素子２０を低抵抗状態に設定するためのしきい値電流より大きいことが望ましい。

記憶層２１３の磁化スイッチング（磁化の反転）に寄与するスピントルクが、ＭＴＪ素子２１内を流れる書き込み電流ＩＷＲによって発生する。発生したスピントルクが、記憶層２１３に印加される。

ＭＴＪ素子２１の磁化配列状態がＡＰ状態からＰ状態へ変化される場合（以下では、Ｐ書き込みともよばれる）、記憶層２１３から参照層２１１に向かって流れる書き込み電流ＩＷＲ０が、ＭＴＪ素子２１に供給される。これによって、参照層２１１の磁化の向きと同じ向きのスピン（電子）のスピントルクが、記憶層２１３の磁化に印加される。記憶層２１３の磁化の向きが参照層２１１の磁化の向きに対して反対である場合、記憶層２１３の磁化の向きは、印加されたスピントルクによって、参照層２１１の磁化の向きと同じ向きに変わる。
この結果として、ＭＴＪ素子２１の磁化配列状態は、Ｐ状態に設定される。この場合において、ＭＴＪ素子２１は、“０”データを保持する。

ＭＴＪ素子２１の磁化配列状態がＰ状態からＡＰ状態へ変化される場合（以下では、ＡＰ書き込みともよばれる）、参照層２１１から記憶層２１３に向かって流れる書き込み電流ＩＷＲ１が、ＭＴＪ素子２１に供給される。これによって、参照層２１１の磁化の向きに対して反対の向きのスピンのスピントルクが、記憶層２１３の磁化に印加される。記憶層２１３の磁化の向きが参照層２１１の磁化の向きと同じである場合、記憶層２１３の磁化の向きは、印加されたスピントルクによって、参照層２１１の磁化の向きに対して反対の向きに変わる。
この結果として、ＭＴＪ素子２１の磁化配列状態は、ＡＰ状態に設定される。この場合において、ＭＴＪ素子２１は、“１”データを保持する。

メモリセルＭＣからのデータの読み出しは、ＭＴＪ素子２１の磁化配列状態（抵抗値）の判別によって、実行される。データの読み出し時、メモリセルＭＣに対する電圧の印加に応じて、電流がＭＴＪ素子２１を流れる。データの読み出し時における電流の電流値は、記憶層２１３の磁化反転しきい値より小さい値に設定される。

メモリセルＭＣに対する電圧の印加時におけるＭＴＪ素子２１からの出力信号（例えば、電流、又は、電圧）の大きさに基づいて、ＭＴＪ素子２１の抵抗値（磁化配列状態）が、等価的に判別される。
これによって、メモリセルＭＣ内のデータが、判別され、読み出される。

本実施形態において、読み出し動作は、自己参照方式に基づいて実行される。自己参照方式の読み出し動作の詳細は、後述する。

（ａ－２）読み出し回路の構成
図６、図７及び図８を参照して、本実施形態のメモリデバイス（例えば、ＭＲＡＭ）の読み出し回路の構成例について説明する。

図６は、本実施形態のＭＲＡＭの読み出し回路の構成を説明するためのブロック図である。

図６に示されるように、読み出し回路１４は、１つ以上のプリアンプ（前段センスアンプ回路ともよばれる）１４１及び１つ以上のセンスアンプ（後段センスアンプ回路ともよばれる）１４２を含む。

プリアンプ１４１及びセンスアンプ１４２は、例えば、ビット線ＢＬ（カラム）に対応づけられている。１つのプリアンプ１４１及び１つのセンスアンプ１４２の１つの組は、１つのビット線ＢＬに対して設けられる。尚、プリアンプ１４１及びセンスアンプ１４２の組は、２つ以上のビット線ＢＬの組に対して、設けられてもよい。

プリアンプ１４１は、対応するビット線ＢＬを介してメモリセルＭＣに接続される。プリアンプ１４１は、メモリセルＭＣ内のデータに基づく信号をセンスできる。

プリアンプ１４１は、ノードＮＤｅ，ＮＤｆを介して、対応するセンスアンプ１４２に接続される。尚、ノードは、配線、接点及び端子を含む構成要素である。

プリアンプ１４１は、メモリセルＭＣからの複数の信号（電圧又は電流）をセンスし、増幅する。プリアンプ１４１は、センス及び増幅された信号を、ノードＮＤｅ及びノードＮＤｆに保持する。

センスアンプ１４２は、ノードＮＤｅ及びノードＮＤｆに供給された信号（電圧又は電流）をセンスし、センスされた信号を増幅する。

センスアンプ１４１は、センス及び増幅された信号に基づいて、メモリセルＭＣのデータを判別する。メモリセルＭＣのデータは、信号ＤＯ及び信号ＤＯＢとして読み出し回路１４の外部に、出力される。

このように、読み出し回路１４は、プリアンプ１４１及びセンスアンプ１４２を用いて、メモリセルＭＣ（メモリセルアレイ）内のデータを、読み出す。

＜センスアンプ＞
図７を参照して、本実施形態のメモリデバイスのセンスアンプ（後段センスアンプ回路）の構成例について説明する。

図７は、本実施形態のメモリデバイスのセンスアンプの構成を説明するための回路図である。図７に示されるように、センスアンプ１４２は、複数のトランジスタＴＲ１～ＴＲ１８を含む。

トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４，ＴＲ５，ＴＲ６は、例えば、ｐ型の導電型を有する電界効果トランジスタ（例えば、ＭＯＳトランジスタ）である。トランジスタＴＲ７，ＴＲ８，ＴＲ９，ＴＲ１０，ＴＲ１１，ＴＲ１２，ＴＲ１３，ＴＲ１４，ＴＲ１５，ＴＲ１６，ＴＲ１７，ＴＲ１８は、例えば、ｎ型の導電型を有する電界効果トランジスタ（例えば、ＭＯＳトランジスタ）である。
各トランジスタＴＲ１～ＴＲ１８は、複数の端子（例えば、ソース及びドレイン）とゲートとを含む。

トランジスタＴＲ１の一方の端子（ソース及びドレインのうち一方）は、電圧（例えば、電源電圧）ＶＤＤが印加された端子に接続される。電圧ＶＤＤが、トランジスタＴＲ１の一方の端子（ソース及びドレインのうち一方）に供給される。以下では、電源電圧ＶＤＤが印加された端子は、電源端子ＶＤＤと表記される。
トランジスタＴＲ１の他方の端子（ソース及びドレインのうち他方）は、ノードＮＤ１に接続される。
信号ＬＡＴＮＢが、トランジスタＴＲ１のゲートに供給される。信号ＬＡＴＮＢは、例えば、後述する信号ＬＡＴＮの反転信号である。

トランジスタＴＲ２の一方の端子は、ノードＮＤ１に接続される。トランジスタＴＲ２の他方の端子は、ノードＮＤ２に接続される。トランジスタＴＲ２のゲートは、ノードＮＤ３に接続される。

トランジスタＴＲ３の一方の端子は、ノードＮＤ１に接続される。トランジスタＴＲ３の他方の端子は、ノードＮＤ３に接続される。トランジスタＴＲ３のゲートは、ノードＮＤ２に接続される。

トランジスタＴＲ４の一方の端子は、ノードＮＤ３に接続される。トランジスタＴＲ４の他方の端子は、ノードＮＤ２に接続される。トランジスタＴＲ４のゲートに、信号ＳＥＮが供給される。信号ＳＥＮは、例えば、ノードＮＤｅ，ＮＤｆに供給される電圧をセンスする処理（以下では、センス処理とよばれる）の開始（センスアンプ１４２の活性化）を示す信号の１つである。

トランジスタＴＲ５の一方の端子は、電源端子ＶＤＤに接続される。電源電圧ＶＤＤが、トランジスタＴＲ５の一方の端子に供給される。トランジスタＴＲ５の他方の端子は、ノードＮＤ２に接続される。トランジスタＴＲ５のゲートに、信号ＳＥＮが供給される。

トランジスタＴＲ６の一方の端子は、電圧端子ＶＤＤに接続される。電源電圧ＶＤＤが、トランジスタＴＲ６の一方の端子に供給される。トランジスタＴＲ６の他方の端子は、ノードＮＤ３に接続される。トランジスタＴＲ６のゲートに、信号ＳＥＮが供給される。

トランジスタＴＲ７の一方の端子は、ノードＮＤ２に接続される。トランジスタＴＲ７の他方の端子は、ノードＮＤ４に接続される。トランジスタＴＲ７のゲートは、ノードＮＤ３に接続される。

トランジスタＴＲ８の一方の端子は、ノードＮＤ３に接続される。トランジスタＴＲ８の他方の端子は、ノードＮＤ５に接続される。トランジスタＴＲ８のゲートは、ノードＮＤ２に接続される。

トランジスタＴＲ９の一方の端子は、ノードＮＤ４に接続される。トランジスタＴＲ９の他方の端子は、グランド電圧ＶＳＳが印加された端子に接続される。グランド電圧ＶＳＳが、トランジスタＴＲ９の一方の端子に、供給される。以下では、グランド電圧ＶＳＳが印加された端子は、グランド端子ＶＳＳと表記される。トランジスタＴＲ９のゲートに、信号ＬＡＴＮが供給される。信号ＬＡＴＮは、例えば、センス処理の終了を指示する信号の１つである。

トランジスタＴＲ１０の一方の端子は、ノードＮＤ５に接続される。トランジスタＴＲ１０の他方の端子は、グランド端子ＶＳＳに接続される。トランジスタＴＲ１０のゲートに、信号ＬＡＴＮが供給される。

トランジスタＴＲ１１の一方の端子は、ノードＮＤ４に接続される。トランジスタＴＲ１１の他方の端子は、ノードＮＤ６に接続される。トランジスタＴＲ１１のゲートに、信号ＳＥＮ２が供給される。信号ＳＥＮ２は、例えば、信号ＳＥＮと共に、センス処理の開始を指示する信号の１つである。

トランジスタＴＲ１２の一方の端子は、ノードＮＤ５に接続される。トランジスタＴＲ１２の他方の端子は、ノードＮＤ７に接続される。トランジスタＴＲ１１のゲートに、信号ＳＥＮ２が供給される。

トランジスタＴＲ１３の一方の端子は、ノードＮＤ６に接続される。トランジスタＴＲ１３の他方の端子は、グランド端子ＶＳＳに接続される。トランジスタのＴＲ１３の他方の端子に、グランド電圧ＶＳＳが供給される。トランジスタＴＲ１３のゲートは、ノードＮＤｅに接続される。プリアンプ１４１からの信号（電圧）ＶＳＭＰＬが、ノードＮＤｅを介して、トランジスタＴＲ１３のゲートに、供給される。トランジスタＴＲ１３のゲートは、センスアンプ１４２の一方の入力端子となる。トランジスタＴＲ１３は、プリアンプ１４１からセンスアンプ１４２への信号（電圧ＶＳＭＰＬ）の入力部として機能する。

トランジスタＴＲ１４の一方の端子は、ノードＮＤ７に接続される。トランジスタＴＲ１４の他方の端子は、グランド端子ＶＳＳに接続される。トランジスタのＴＲ１４の他方の端子に、グランド電圧ＶＳＳが供給される。トランジスタＴＲ１４のゲートは、ノードＮＤｆに接続される。プリアンプ１４１からの信号（電圧）ＶＥＶＡＬが、ノードＮＤｆを介して、トランジスタＴＲ１４のゲートに、供給される。トランジスタＴＲ１４のゲートは、センスアンプ１４２の他方の入力端子（入力部）となる。トランジスタＴＲ１４は、プリアンプ１４１からセンスアンプ１４２への信号（電圧ＶＥＶＡＬ）の入力部として機能する。

トランジスタＴＲ１５の一方の端子は、ノードＮＤ６に接続される。トランジスタＴＲ１５の他方の端子は、トランジスタＴＲ１６の一方の端子に接続される。トランジスタＴＲ１５のゲートに、信号ＳＨＦＴＤＯＢが供給される。信号ＳＨＦＴＤＯＢは、例えば、センスアンプ１４２がノードＮＤｅの電圧ＶＳＭＰＬに応じた値をオフセット（バイアス）させてセンスするか否かを指示する信号である。
トランジスタＴ１６の他方の端子は、グランド端子ＶＳＳに接続される。トランジスタＴＲ１６のゲートに、電圧ＶＳＨＦＴａが供給される。電圧ＶＳＨＦＴａは、例えば、ノードＮＤｅの電圧ＶＳＭＰＬ（又は、電圧ＶＳＭＰＬに応じた値）のオフセット値（バイアス量）を示す信号電圧である。

トランジスタＴＲ１７の一方の端子は、ノードＮＤ７に接続される。トランジスタＴＲ１７の他方の端子は、トランジスタＴＲ１８の一方の端子に接続される。トランジスタＴＲ１７のゲートに、信号ＳＨＦＴＤＯが供給される。信号ＳＨＦＴＤＯは、信号ＳＨＦＴＤＯの反転信号である。信号ＳＨＦＴＤＯは、例えば、センスアンプ１４２がノードＮＤｆの電圧ＶＥＶＡＬ（又は、電圧ＶＥＶＡＬに応じた値）をオフセット（バイアス）させてセンスするか否かを指示する信号である。

トランジスタＴＲ１８の他方の端子は、グランド端子ＶＳＳに接続される。トランジスタＴＲ１８のゲートに、電圧ＶＳＨＦＴｂが供給される。

電圧ＶＳＨＦＴｂは、ノードＮＤｆの電圧ＶＥＶＡＬに応じた値のオフセット値を示す信号である。

センスアンプ１４２の出力端子ＯＴ１は、ノードＮＤ２に接続される。信号ＤＯが、出力端子ＯＴ１からセンスアンプ１４２の外部に出力される。
センスアンプ１４２の出力端子ＯＴ２は、ノードＮＤ３に接続される。信号ＤＯＢが、出力端子ＯＴ１からセンスアンプ１４２の外部に出力される。信号ＤＯＢは、信号ＤＯの反転信号である。

本実施形態において、トランジスタＴＲ１５，ＴＲ１６は、オフセット回路７２ａとして機能する。
トランジスタＴＲ１５，ＴＲ１６を含むオフセット回路７２ａは、ノードＮＤｅの電圧ＶＳＭＰＬに応じたトランジスタＴＲ１３の出力（電流）に、或るオフセット値（オフセット電流）を付加する。これによって、センスアンプ１４２内において、電圧ＶＳＡＭＰＬの値を、等価的にオフセットさせることができる。オフセット回路７２ａによって付加されるオフセット量は、信号ＶＳＨＦＴの電圧値に応じて設定される。

本実施形態において、トランジスタＴＲ１７，ＴＲ１８は、オフセット回路７２ｂとして機能する。
トランジスタＴＲ１７，ＴＲ１８を含むオフセット回路７２ｂは、ノードＮＤｆの電圧ＶＥＶＡＬに応じたトランジスタＴＲ１４の出力（電流）に、或るオフセット値を付加する。これによって、センスアンプ１４２内において、電圧ＶＥＶＡＬの値を、等価的にオフセットさせることができる。オフセット回路７２ｂによって付加されるオフセット量は、信号ＶＳＨＦＴの電圧値に応じて設定される。

図７のセンスアンプ１４２は、ノードＮＤｅの電圧ＶＳＭＰＬ及びノードＮＤｆの電圧ＶＥＶＡＬの大小関係を比較できる。
センスアンプ１４２は、その比較結果に基づく信号を、信号ＤＯ，ＤＯＢとして、出力端子ＯＴ１，ＯＴ２のそれぞれから出力することができる。

＜プリアンプ＞
図８を参照して、本実施形態のメモリデバイスのプリアンプ（前段センスアンプ回路）の構成例について説明する。

図８は、本実施形態のＭＲＡＭのプリアンプの構成例を説明するための回路図である。

プリアンプ１４１は、図８の構成によって、メモリセル内のデータ（ＭＴＪ素子の抵抗状態）に基づくメモリセルＭＣからの信号を、センス結果として、センス、増幅及び保持できる。

図８に示されるように、センスアンプ１４２は、複数のトランジスタＴＲａ，ＴＲｂ，ＴＲｃ，ＴＲｄ，ＴＲｅ，ＴＲｆ，ＴＲｇ，ＴＲｈ，ＴＲｉ，ＴＲｐ，ＴＲｑを含む。
トランジスタＴＲａ，ＴＲｂ，ＴＲｅ，ＴＲｆ，ＴＲｈ，ＴＲｐ，ＴＲｑは、例えば、ｎ型の導電型の電界効果トランジスタ（例えば、ＭＯＳトランジスタ）である。トランジスタＴＲｃ，ＴＲｄ，ＴＲｇ，ＴＲｉは、例えば、ｐ型の導電型の電界効果トランジスタ（例えば、ＭＯＳトランジスタ）である。

各トランジスタＴＲａ，ＴＲｂ，ＴＲｃ，ＴＲｄ，ＴＲｅ，ＴＲｆ，ＴＲｇ，ＴＲｈ，ＴＲｉ，ＴＲｐ，ＴＲｑは、複数の端子（ソース及びドレイン）及びゲートを含む。

トランジスタＴＲａの一方の端子は、ノードＮＤａを介して、ビット線ＢＬに接続される。トランジスタＴＲａの他方の端子は、ノードＮＤｂに接続される。トランジスタＴＲａのゲートに、信号ＲＥＮが供給される。信号ＲＥＮは、例えば、メモリセルＭＣからのデータの読み出し動作の開始及び終了を指示する信号である。

トランジスタＴＲｂの一方の端子は、ノードＮＤｂに接続される。トランジスタＴＲｂの他方の端子は、ノードＮＤｃに接続される。トランジスタＴＲｂのゲートに、信号ＶＣＬＭＰが供給される。信号ＶＣＬＭＰは、例えば、トランジスタＴＲａ，ＴＲｂを介してメモリセルＭＣに印加される電圧を所定の大きさに調整（クランプ）するための信号である。

トランジスタＴＲｃの一方の端子は、ノードＮＤｃに接続される。トランジスタＴＲｃの他方の端子は、電源端子ＶＤＤに接続される。トランジスタＴＲｃのゲートは、ノードＮＤｃに接続される。
トランジスタＴＲｄの一方の端子は、電源端子ＶＤＤに接続される。トランジスタＴＲｄの他方の端子は、ノードＮＤｄに接続される。トランジスタＴＲｄのゲートは、ノードＮＤｃに接続される。

トランジスタＴＲｃ，ＴＲｄは、カレントミラー回路７０として機能する。トランジスタＴＲｃ，ＴＲｄを含むカレントミラー回路７０は、読み出し動作時に、メモリセルＭＣに流れる電流（以下では、セル電流ともよばれる）Ｉｃｅｌｌに対応する電流（以下では、ミラー電流又はコピー電流ともよばれる）ＩｍｒをノードＮＤｄに流すように構成される。

カレントミラー回路７０におけるミラー電流Ｉｍｒとセル電流Ｉｃｅｌｌとの電流比は、２つのトランジスタＴＲｃ，ＴＲｄのゲートサイズ（例えば、ゲート幅）の比率に応じて、設定される。例えば、本実施形態において、トランジスタＴＲｄのゲート幅は、トランジスタＴＲｃのゲート幅と実質的に同じ大きさに設定される。この場合において、ミラー電流Ｉｍｒの大きさは、セル電流の大きさと実質的に同じ大きさとなる。

トランジスタＴＲｅの一方の端子は、ノードＮＤｄに接続される。トランジスタＴＲｅの他方の端子は、グランド端子ＶＳＳに接続される。トランジスタＴＲｅのゲートは、ノードＮＤｅに接続される。後述のトランジスタＴＲｇ，ＴＲｆがオン状態である場合、トランジスタＴＲｅのゲートは、オン状態のトランジスタＴＲｇ，ＴＲｆを介して、ノードＮＤｄ（及びトランジスタＴＲｅの一方の端子）に電気的に接続される。この場合において、トランジスタＴＲｅは、ノードＮＤｄに対してダイオード接続されている。以下において、トランジスタＴＲｅは、ダイオード接続トランジスタＴＲｅともよばれる。

トランジスタＴＲｆの一方の端子は、ノードＮＤｄに接続される。トランジスタＴＲｆの他方の端子は、ノードＮＤｅに接続される。トランジスタＴＲｆのゲートに、信号Ｓ１が供給される。
トランジスタＴＲｇの一方の端子は、ノードＮＤｄに接続される。トランジスタＴＲｇの他方の端子は、ノードＮＤｅに接続される。トランジスタＴＲｇのゲートに、信号Ｓ１ｂが供給される。信号Ｓ１ｂは、信号Ｓ１の反転信号である。

トランジスタＴＲｇ，ＴＲｆは、ＭＯＳスイッチ（スイッチング素子）ＳＷ１として機能する。ＭＯＳスイッチＳＷ１は、ノードＮＤｄとノードＮＤｅとの間の電気的な接続及び分離を制御する。相補の関係を有する信号Ｓ１，Ｓ１ｂによって、トランジスタＴＲｇ，ＴＲｆは、同時にオン状態になる、又は、同時にオフ状態になるように制御され得る。

トランジスタＴＲｈの一方の端子は、ノードＮＤｄに接続される。トランジスタＴＲｈの他方の端子は、ノードＮＤｆに接続される。トランジスタＴＲｆのゲートに、信号Ｓ２が供給される。
トランジスタＴＲｉの一方の端子は、ノードＮＤｄに接続される。トランジスタＴＲｉの他方の端子は、ノードＮＤｆに接続される。トランジスタＴＲｉのゲートに、信号Ｓ２ｂが供給される。信号Ｓ２ｂは、信号Ｓ２の反転信号である。

トランジスタＴＲｈ，ＴＲｉは、ＭＯＳスイッチＳＷ２として機能する。ＭＯＳスイッチＳＷ２は、ノードＮＤｄとノードＮＤｆとの間の電気的な接続及び分離を制御する。相補の関係を有する信号Ｓ２，Ｓ２ｂによって、トランジスタＴＲｈ，ＴＲｉは、同時にオン状態になる、又は、同時にオフ状態になるように制御され得る。

ノードＮＤｅ，ＮＤｆは、プリアンプ１４１の出力端子として機能する。

ノードＮＤｅは、上述のセンスアンプ１４２のトランジスタＴＲ１３のゲート（センスアンプ１４２の一方の入力端子）に接続される。ノードＮＤｅは、容量成分Ｃ１を含む。例えば、容量成分Ｃ１は、ノードＮＤｅの配線容量（配線及び端子の寄生容量）である。容量成分Ｃ１に保持される電圧（例えば、ノードＮＤｅの充電電圧）によってトランジスタＴＲｅ，ＴＲ１３を駆動することが可能なように、容量成分Ｃ１の大きさ（及び容量成分Ｃ１の充電時間）が、設定される。

ノードＮＤｆは、上述のセンスアンプ１４２のトランジスタＴＲ１４のゲート（センスアンプ１４２の他方の入力端子）に接続される。ノードＮＤｆは、容量成分Ｃ２を含む。例えば、容量成分Ｃ２は、ノードＮＤｆの配線容量（配線及び端子の寄生容量）である。容量成分Ｃ２に保持される電圧（例えば、ノードＮＤｆの充電電圧）によってトランジスタＴＲ１４を駆動することが可能なように、容量成分Ｃ２の大きさ（及び容量成分Ｃ２の充電時間）が、設定される。

尚、容量成分Ｃ１，Ｃ２のそれぞれは、ノードの配線容量に限定されず、ノードＮＤｅ，ＮＤｆに接続された素子（例えば、キャパシタ）でもよい。

各ノードＮＤｅ，ＮＤｆは、容量成分Ｃ１，Ｃ２によって、センスされた信号を保持できる。
ノードＮＤｅは、容量成分Ｃ１によって、第１の処理時におけるセル電流Ｉｃｅｌｌのセンス結果を保持できる。例えば、ノードＮＤｅに供給された電流によって、ノードＮＤｅは充電される。これによって、ノードＮＤｅは、センス結果として、電圧ＶＳＭＰＬを容量成分Ｃ１内に保持する。

ノードＮＤｆは、容量成分Ｃ２によって、第１の処理の後に実行される第２に処理時におけるセル電流Ｉｃｅｌｌのセンス結果を保持できる。例えば、ノードＮＤｆに供給された電流によって、ノードＮＤｆは充電される。これによって、ノードＮＤｆは、センス結果として、電圧ＶＥＶＡＬを容量成分Ｃ２内に保持する。

本実施形態のＭＲＡＭ１において、プリアンプ１４１は、オフセット回路７１ａを含む。本実施形態において、プリアンプ１４１は、オフセット回路７１ａによって、ダイオード接続トランジスタＴＲｅの電流駆動力を制御できる。

オフセット回路７１ａは、ノードＮＤｄ、ノードＮＤｅ、及びグランド端子ＶＳＳに接続される。

オフセット回路７１ａは、トランジスタＴＲｐ，ＴＲｑを含む。
トランジスタＴＲｐの一方の端子は、ノードＮＤｄに接続される。トランジスタＴＲｐの他方の端子は、トランジスタＴＲｑの一方の端子に接続される。トランジスタＴＲｑの他方の端子は、グランド端子ＶＳＳに接続される。トランジスタＴＲｐのゲートは、ノードＮＤｅ（及びトランジスタＴＲｅのゲート）に接続される。トランジスタＴＲｑのゲートに、信号ＯＦＳＴ１が供給される。

オフセット回路７１ａは、信号ＯＦＳＴ１の信号レベルに応じて、活性化又は非活性化される。トランジスタＴＲｑのオン及びオフは、信号ＯＦＳＴ１の信号レベルに応じて、制御される。

オフセット回路７１ａは、プリアンプ１４１におけるセンス結果のオフセットのために、選択セルＭＣ－ｓのセル電流Ｉｃｅｌｌに基づいたミラー電流Ｉｍｒに、或る大きさのオフセット値を、付加する。オフセット回路７１ａは、電流Ｉｍｒにオフセット値を付加するために、オフセット電流Ｉｏｆｓｔ１を、ノードＮＤｄからグランド端子ＶＳＳに流す。
活性化状態のオフセット回路７１ａにおいて、オフセット電流Ｉｏｆｓｔ１は、トランジスタＴＲｐ，ＴＲｑの電流経路（チャネル）を経由して、ノードＮＤｄからグランド端子ＶＳＳに流れる。

オフセット回路７１が活性化状態に設定される場合、信号ＯＦＳＴ１の信号レベルは、“Ｈ”レベルに設定される。“Ｈ”レベルの信号ＯＦＳＴ１によって、トランジスタＴＲｑは、オン状態に設定される。オン状態のトランジスタＴＲｑは、トランジスタＴＲｐをグランド端子ＶＳＳに電気的に接続する。この場合において、オフセット電流Ｉｏｆｓｔ１が、トランジスタＴＲｐ，ＴＲｑの電流経路内を流れる。

オフセット回路７１ａは、ノードＮＤｄからグランド端子ＶＳＳに電流Ｉｏｆｓｔ１を引き込む。

オフセット回路７１ａが非活性化状態に設定される場合、信号ＯＦＳＴ１の信号レベルは、“Ｌ”レベルに設定される。“Ｌ”レベルの信号ＯＦＳＴ１によって、トランジスタＴＲｑは、オフ状態に設定される。オフ状態のトランジスタＴＲｑは、トランジスタＴＲｐをグランド端子から電気的に分離する。この場合において、オフセット電流Ｉｏｆｓｅｔ１は、トランジスタＴＲｐ，ＴＲｑの電流経路内を流れない。

例えば、オフセット電流Ｉｏｆｓｔ１の電流値は、ミラー電流（トランジスタＴＲｄから出力される電流）Ｉｍｒの電流値より小さい。オフセット電流Ｉｏｆｓｔ１の電流値の大きさは、トランジスタＴＲｐの電流駆動力に応じて、設定される。

トランジスタＴＲｐの電流駆動力は、トランジスタＴＲｐのゲートサイズ（例えば、トランジスタＴＲｐのゲート幅）に応じて設定され得る。トランジスタＴＲｐのゲート幅は、トランジスタＴＲｅのゲート幅より小さい。例えば、トランジスタＴＲｐのゲート幅は、トランジスタＴＲｅのゲート幅の０．１倍から０．２倍程度に設定される。この場合において、オフセット電流Ｉｏｆｓｔ１の電流値は、トランジスタＴＲｄから出力される電流Ｉｍｒの電流値の０．１倍から０．２倍程度になる。
このように、オフセット電流Ｉｏｆｓｔ１の電流値の上限は、トランジスタＴＲｐのゲートサイズに基づいて、設定される。

オフセット電流Ｉｏｆｓｔ１の電流値は、トランジスタＴＲｐのゲートサイズに基づいた電流値を上限値として、トランジスタＴＲｐのゲートに印加されるノードＮＤｅの電位に応じて、変わる。

このように、本実施形態において、オフセット回路７１ａは、トランジスタ（ダイオード接続トランジスタ）ＴＲｅの駆動力を増強できる。

以上の構成によって、プリアンプ１４１は、後述の自己参照方式の読み出し動作において、或るメモリセルＭＣの複数のセル電流のそれぞれに応じた複数の信号（電圧）を、ノードＮＤｅ及びノードＮＤｆにそれぞれ保持することができる。

ノードＮＤｅの電位は、メモリセルＭＣのセル電流Ｉｃｅｌｌ及びプリアンプ１４１内のミラー電流Ｉｍｒに応じる。それゆえ、ノードＮＤｅの電位は、メモリセルＭＣ及びプリアンプ１４１内の素子（例えば、トランジスタＴＲ）の特性ばらつきの影響を含む。
この結果として、メモリセルＭＣ及びトランジスタＴＲの特性ばらつきの影響が、オフセット電流Ｉｏｆｓｔ１の電流値に反映され得る。

それゆえ、本実施形態のＭＲＡＭ１は、センス結果に対するメモリセルＭＣ及びトランジスタＴＲのＰＶＴ（Process-Voltage-Temperature）ばらつきの影響を、オフセット回路７１ａによって、軽減できる。
したがって、本実施形態のＭＲＡＭ１は、センス結果に対するメモリセルＭＣ及びトランジスタＴＲの特性ばらつきの悪影響を、自動的に減少できる。これに伴って、本実施形態のＭＲＡＭ１は、ノードＮＤｅ，ＮＤｆの充電期間（信号電圧の立ち上り期間及び立ち下り期間）を短縮できる。

本実施形態のＭＲＡＭ１は、プリアンプ１４１におけるオフセット電流Ｉｏｆｓｔ１の供給によって、電圧ＶＳＭＰＬと電圧ＶＥＶＡＬとの間の電位差を、大きくできる。これによって、本実施形態のＭＲＡＭ１は、読み出しマージンを向上できる。この結果として、本実施形態のＭＲＡＭ１は、データの読み出しの信頼性を向上できる。

本実施形態のＭＲＡＭ１は、オフセット回路７１を含むプリアンプ１４１によって、読み出し動作の特性を向上できる。

（１ｂ） 動作
図９乃至図１２を参照して、本実施形態のメモリデバイス（例えば、ＭＲＡＭ）の動作例について説明する。以下では、本実施形態のＭＲＡＭにおける、メモリセルＭＣ内のデータの読み出し動作について、説明する。

尚、本実施形態のＭＲＡＭにおいて、メモリセルＭＣに対するデータの書き込みは、周知の技術のデータの書き込みによって実行され得る。それゆえ、本実施形態において、データの書き込みの説明は省略する。

（１ｂ－１）自己参照方式読み出し動作
図９は、本実施形態のＭＲＡＭの自己参照方式の読み出し動作を説明するためのフローチャートである。図９は、或るメモリセルＭＣ内のデータの読み出し時に実行される各種の処理を示す。

＜ＳＴ１０＞
図９に示されるように、自己参照方式の読み出し動作において、ステップＳＴ１０において、ＭＲＡＭ１は、データの読み出し対象のメモリセル（選択セル）ＭＣ－ｓに対して、第１のデータ読み出し（以下では、第１のセルアクセス処理ともよばれる）を実行する。制御回路１７は、第１のセルアクセス処理のために、読み出し回路１４（例えば、プリアンプ１４１）を制御する。

第１のセルアクセス処理は、選択セルＭＣ－ｓに対するアクセスによって、選択セルＭＣ－ｓに記憶されたデータ（以下では、ユーザーデータとよばれる）に基づく電圧ＶＳＭＰＬをプリアンプ１４１のノードＮＤｅに充電する処理を含む。

このように、第１のセルアクセス処理において、制御回路１７は、ステップＳＴ１０において選択セルＭＣ－ｓに記憶されているデータに基づく電圧ＶＳＭＰＬに、ノードＮＤｅを充電する。この結果として、プリアンプ１４１は、第１のセルアクセス処理における選択セルＭＣ－ｓからの信号として、電圧ＶＳＭＰＬをセンスする。

＜ＳＴ２０＞
自己参照方式の読み出し動作において、ステップＳＴ２０において、ＭＲＡＭ１は、選択セルＭＣ－ｓに対する所定のデータの書き込み（以下では、リセット書き込み処理ともよばれる）を実行する。
制御回路１７は、リセット書き込み処理のために、書き込み回路１３を制御する。

リセット書き込み処理は、選択セルＭＣ－ｓに対して所定のデータ（以下では、参照データ又はリセットデータとよばれる）を書き込むことによって、選択セルＭＣ－ｓに記憶されたデータをリセットする処理を含む。

本実施形態において、“０”データが、リセット書き込み処理によって、選択セルＭＣ－ｓ内に書き込まれる。但し、リセット書き込み処理において、“１”データが、選択セルＭＣ－ｓ内に書き込まれてもよい。

＜ＳＴ３０＞
自己参照方式の読み出し動作において、リセット書き込み処理の後、ステップＳＴ３０において、ＭＲＭＡ１は、選択セルＭＣ－ｓに対して、第２のデータ読み出し（以下では、第２のセルアクセス処理ともよばれる）を実行する。制御回路１７は、第２のセルアクセス処理のために、読み出し回路１４（例えば、プリアンプ１４１）を制御する。

第２のセルアクセス処理は、選択セルＭＣ－ｓにアクセスし、選択セルＭＣ－ｓ内のデータに基づく電圧ＶＥＶＡＬをプリアンプ１４１のノードＮＤｆに充電する処理を含む。

このように、第２のセルアクセス処理において、制御回路１７は、ステップＳＴ２０において選択セルＭＣ－ｓに書き込まれた参照データに基づく電圧ＶＥＶＡＬに、ノードＮＤｆを充電する。この結果として、プリアンプ１４１は、第２のセルアクセス処理における選択セルＭＣ－ｓからの信号として、電圧ＥＶＡＬをセンスする。

本実施形態において、制御回路１７は、第２のセルアクセス処理において、プリアンプ１４１のオフセット回路７１ａの動作を制御する。オフセット回路７１ａによって、或る大きさのオフセット値が、第２のセルアクセス処理時におけるセンス結果（例えば、セル電流に基づくミラー電流）に、付加される。

＜ＳＴ４０＞
自己参照方式の読み出し動作において、ステップＳＴ４０において、ＭＲＭＡ１は、センス処理を実行する。制御回路１７は、センス処理のために、読み出し回路１４（例えば、センスアンプ１４２）を制御する。

センス処理は、ステップＳＴ１０においてノードＮＤｅに充電された電圧ＶＳＭＰＬと、ステップＳＴ３０においてノードＮＤｆに充電された電圧ＶＥＶＡＬと、を比較する処理を含む。これによって、センスアンプ１４２は、選択セルＭＣ－ｓに記憶されていたデータ（ユーザーデータ）が参照データと同じであるか否かを判定する。

以上のように、本実施形態のＭＲＡＭ１は、自己参照方式の読み出し動作によって、選択セルＭＣ－ｓからデータを読み出すことができる。

（１ｂ－２） 動作例
図１０は、本実施形態のＭＲＡＭの読み出し動作を説明するためのタイミングチャートである。図１０において、図９に示された自己参照方式の読み出し動作における各種の処理においてプリアンプ１４１及びセンスアンプ１４２に供給される各種の信号と、ノードＮＤｅ，ＮＤｆに充電される電圧と、が示される。なお、図１０の例において、リセット書き込み処理において読み出し対象の選択セルＭＣ－ｓに、参照データとして“０”データが書き込まれる例が示される。

本実施形態のＭＲＡＭ１に対する動作の要求時、外部デバイス９は、コマンドＣＭＤ、アドレスＡＤＲ及び制御信号ＣＮＴを、本実施形態のＭＲＡＭ１に送る。ＭＲＡＭ１は、コマンドＣＭＤ、アドレスＡＤＲ、及び制御信号ＣＮＴを受ける。制御回路１７は、コマンドＣＭＤに応じて、アドレスＡＤＲに基づくメモリセル（選択セル）に対する動作を、実行する。

コマンドＣＭＤが読み出し動作を示す場合、本実施形態のＭＲＡＭ１において、制御回路１７は、自己参照方式の読み出し動作の実行するための各種の制御を行う。

＜時刻ｔ０～ｔ３：Ｓ１０＞
図１０に示されるように、自己参照方式の読み出し動作時において、時刻ｔ０から時刻ｔ２を含む期間において、制御回路１７は、自己参照方式の読み出し動作の処理シーケンスに基づいて、第１のセルアクセス処理（第１のデータ読み出し）を実行する。

制御回路１７は、読み出し回路１４のプリアンプ１４１を活性化する。プリアンプ１４１は、制御回路１７の制御に基づいて、各種の信号の信号レベルを、制御する。

時刻ｔ０において、プリアンプ１４１は、信号ＲＥＮの信号レベルを“Ｌ”レベルから“Ｈ”レベルに変える。プリアンプ１４１において、トランジスタＴＲ１が、オン状態になる。プリアンプ１４１は、トランジスタＴＲ２のゲートに、所定の電圧ＶＣＬＭＰを印加する。トランジスタＴＲ２によって、選択セルＭＣ－ｓが接続されたビット線（選択ビット線）ＢＬの電位が、制御される。

例えば、読み出し回路１４（例えば、プリアンプ１４１）は、選択セルＭＣ－ｓが接続されたワード線（選択ワード線）ＷＬにグランド電圧ＶＳＳを印加する。これによって、所定の電圧（以下では、読み出し電圧ともよばれる）が、読み出し対象の選択セルＭＣ－ｓに印加される。

読み出し電圧の印加（又は、読み出し電圧によって生じた電流）によって、選択セルＭＣ－ｓ内のスイッチング素子２０がオン状態に設定される。これによって、プリアンプ１４１が、選択セルＭＣ－ｓにアクセスされる。

図１１は、本実施形態のＭＲＡＭにおける、自己参照方式の読み出し動作の第１のセルアクセス処理時におけるプリアンプ内の状態を模式的に示す図である。

図１１に示されるように、選択セルＭＣ－ｓは、オン状態のトランジスタＴＲａ，ＴＲｂを介して、プリアンプ１４１内のカレントミラー回路７０のトランジスタＴＲｃに、電気的に接続される。

時刻ｔ０の後、セル電流Ｉｃｅｌｌ１が、選択セルＭＣ－ｓ内（ビット線ＢＬとワード線ＷＬとの間）に流れる。セル電流Ｉｃｅｌｌ１の電流値は、選択セルＭＣ－ｓ内に記憶されたユーザーデータ（ＭＴＪ素子の抵抗状態）に応じる。ノードＮＤｃの電位（電圧値）が、セル電流Ｉｃｅｌｌ１の大きさに応じて、変動する。

トランジスタＴＲｃ，ＴＲｄを含むカレントミラー回路７０は、セル電流Ｉｃｅｌｌ１（ノードＮＤｃの電位）に基づいたミラー電流Ｉｍｒ１を、ノードＮＤｄに流す。トランジスタＴＲｄのゲートサイズ（例えば、ゲート幅）が、トランジスタＴＲｃのゲートサイズ（例えば、ゲート幅）と実質的に同じである場合、トランジスタＴＲｄが出力するミラー電流Ｉｍｒ１の電流値は、セル電流Ｉｃｅｌｌ１の電流値と実質的に等しい。

プリアンプ１４１は、信号Ｓ２の信号レベルを“Ｌ”レベルに設定し、信号Ｓ２ｂの信号レベルを“Ｈ”レベルに設定する。これによって、ＭＯＳスイッチＳＷ２のトランジスタＴＲｈ，ＴＲｉは、オフ状態に設定される。ノードＮＤｄは、オフ状態のＭＯＳスイッチＳＷ２によって、ノードＮＤｆから電気的に分離される。

時刻ｔ１において、プリアンプ１４１は、信号Ｓ１の信号レベルを“Ｌ”レベルから“Ｈ”レベルに変え、信号Ｓ１ｂの信号レベルを“Ｈ”レベルから“Ｌ”レベルに変える。これによって、ＭＯＳスイッチＳＷ１のトランジスタＴＲｆ，ＴＲｇは、オン状態に設定される。ノードＮＤｄは、オン状態のＭＯＳスイッチＳＷ１を介して、ノードＮＤｅに電気的に接続される。

本実施形態において、プリアンプ１４１は、第１のセルアクセス処理時において、信号ＯＦＳＴ１の信号レベルを“Ｌ”レベルに維持する。これによって、オフセット回路７１ａは、非活性化状態に設定される。トランジスタＴＲｐは、電流を流さない。
それゆえ、第１のセルアクセス処理時において、オフセット回路７１ａは、ミラー電流Ｉｍｒ１に対してオフセット電流Ｉｏｆｓｔ１を印加しない。

ミラー電流Ｉｍｒ１が、オン状態のＭＯＳスイッチＳＷ１を経由して、電流Ｉｓｍｐｌ１としてノードＮＤｄからノードＮＤｅに流れる。ノードＮＤｅの容量成分Ｃ１は、供給された電流Ｉｓｍｐｌ１によって、充電される。ノードＮＤｅに流れる電流Ｉｓｍｐｌ１の電流値は、カレントミラー回路７０から出力された電流Ｉｍｒ１の電流値と実質的に同じである。

これによって、ノードＮＤｅの容量成分Ｃ１は、或る電圧値を有する電圧（以下では、充電電圧ともよばれる）ＶＳＭＰＬに充電される。例えば、電圧ＶＳＭＰＬの電圧値（ノードＮＤｅの電位）は、グランド電圧ＶＳＳから或る電圧値に上昇する。

充電電圧ＶＳＭＰＬの電圧値は、電流Ｉｓｍｐｌ１の電流値に応じた大きさを有し得る。ノードＮＤｅの充電電圧ＶＳＭＰＬの電圧値は、選択セルＭＣ－ｓ内のユーザーデータが“０”データである場合の電圧値と、選択セルＭＣ－ｓ内のユーザーデータが“１”データである場合の電圧値とで、僅かに異なる。

例えば、“０”データが選択セルＭＣ－ｓに記憶されている場合における充電電圧ＶＳＭＰＬの電圧値は、“Ｖ１”である。“１”データが選択セルＭＣ－ｓに記憶されている場合における充電電圧ＶＳＭＰＬの電圧値は、電圧値Ｖ１よりも値δａ（＞０）だけ低い値（Ｖ１－δａ）を有する。

例えば、ノードＮＤｅの電圧ＶＳＭＰＬの電圧値は、時刻ｔａで安定する。

この後、時刻ｔ２において、プリアンプ１４１は、信号Ｓ１の信号レベルを“Ｈ”から“Ｌ”レベルに変え、信号Ｓ１ｂの信号レベルを“Ｌ”から“Ｈ”レベルに変える。

これによって、ＭＯＳスイッチＳＷ１のトランジスタＴＲｇ，ＴＲｆは、オフ状態になる。ノードＮＤｅは、オフ状態のＭＯＳスイッチＳＷ１によって、ノードＮＤｄから電気的に分離される。この結果として、ノードＮＤｅの充電が、停止する。

時刻ｔ３において、プリアンプ１４１は、信号ＲＥＮの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。これによって、トランジスタＴＲａは、オフ状態になる。プリアンプ１４１は、オフ状態のトランジスタＴＲａによって、選択セルＭＣ－ｓから電気的に分離される。
この結果として、プリアンプ１４１から選択セルＭＣ－ｓへの電流（及び電圧）の供給が、停止する。

このように、自己参照方式の読み出し動作における、第１のセルアクセス処理が、終了する。

＜時刻ｔ４～ｔ５：Ｓ２０＞
本実施形態のＭＲＡＭ１の自己参照方式の読み出し動作時において、時刻ｔ３から時刻ｔ４の期間に、制御回路１７は、リセット書き込み処理を実行する。

時刻ｔ４において、制御回路１７は、書き込み回路１３の制御信号ＣＮＴ－ＷＲの信号レベルを“Ｌ”レベルから“Ｈ”レベルに変える。これによって、書き込み回路１３は、活性化状態に設定される。書き込み回路１３は、書き込み電流の供給によって、選択セルＭＣ－ｓに参照データ（例えば“０”データ）を書き込む。これによって、選択セルＭＣ－ｓは、リセット状態（参照データの保持状態）に設定される。

尚、リセット書き込み処理中において、プリアンプ１４１のノードＮＤｆは、フローティング状態となる。このため、ノードＮＤｆの電位は、例えば、グランド電圧ＶＳＳ付近まで低下し得る。

時刻ｔ５において、制御回路１７は、信号ＷＲの信号レベルを“Ｈ”レベルから“Ｌ”レベルに変える。“Ｌ”レベルの信号ＷＲによって、書き込み回路１３は、非活性化状態に設定される。書き込み回路１３は、選択セルＭＣ－ｓに対する書き込み電流の供給を停止する。

このように、自己参照方式の読み出し動作における、リセット書き込み処理は、終了する。

＜時刻ｔ６～ｔ９：Ｓ３０＞
ＭＲＡＭ１の自己参照方式の読み出し動作時において、時刻ｔ５から時刻ｔ７の期間に、制御回路１７は、第２のセルアクセス処理を実行する。

制御回路は、プリアンプ１４１を活性化する。プリアンプ１４１は、制御回路１７の制御に応じて、各種の信号の信号レベルを、制御する。

時刻ｔ６において、プリアンプ１４１は、信号ＲＥＮを“Ｌ”レベルから“Ｈ”レベルに変える。トランジスタＴＲａは、オン状態になる。所定の電圧が、選択セルＭＣ－ｓに印加される。選択セルＭＣ－ｓ内のスイッチング素子２０が、印加された電圧（又は電流）によってオン状態に設定される。これによって、プリアンプ１４１が、選択セルＭＣ－ｓにアクセスされる。

図１２は、本実施形態のＭＲＡＭにおける、自己参照方式の読み出し動作の第２のセルアクセス処理時におけるプリアンプ内の状態を模式的に示す図である。

図１２に示されるように、第２のセルアクセス処理時において、参照データ（ここでは、“０”データ）に基づくセル電流Ｉｃｅｌｌ２が、選択セルＭＣ－ｓ内に流れる。
カレントミラー回路７０は、セル電流Ｉｃｅｌｌ２（参照電流Ｉｒｅｆ）に基づくミラー電流Ｉｍｒ２を、ノードＮＤｄに流す。
トランジスタＴＲｅは、ゲートに印加された電圧ＶＳＭＰＬに応じて、電流ＩｘをノードＮＤｄからグランド端子ＶＳＳへ流す。

プリアンプ１４１は、信号Ｓ１の信号レベルを“Ｌ”レベルに設定し、信号Ｓ１ｂの信号レベルを“Ｈ”レベルに設定する。これによって、ＭＯＳスイッチＳ１のトランジスタＴＲｆ，ＴＲｇは、オフ状態に設定される。ノードＮＤｅは、オフ状態のＭＯＳスイッチＳ１によって、ノードＮＤｄから電気的に分離される。ノードＮＤｅは、充電状態（電圧ＶＳＭＰＬの保持状態）を維持する。

時刻ｔ７において、プリアンプ１４１は、信号Ｓ２の信号レベルを“Ｌ”レベルから“Ｈ”レベルへ変え、信号Ｓ２ｂの信号レベルを“Ｈ”レベルから“Ｌ”レベルに変える。これによって、ＭＯＳスイッチＳＷ２のトランジスタＴＲｈ，ＴＲｉは、オン状態になる。オン状態のＭＯＳスイッチＳＷ２を介して、ノードＮＤｄが、ノードＮＤｆに電気的に接続される。
これによって、電流Ｉｅｖａｌ１が、ノードＮＤｆに流れる。

本実施形態において、制御回路１７は、第２のセルアクセス処理時において、プリアンプ１４１にセル電流Ｉｃｅｌｌ２をオフセット（シフト）させる。

プリアンプ１４１は、信号ＯＦＳＴ１の信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。“Ｈ”レベルの信号ＯＦＳＴ１によって、オフセット回路７１ａは、活性化される。“Ｈ”レベルの信号ＯＦＳＴ１が、オフセット回路７１ａのトランジスタＴＲｑのゲートに供給される。これによって、トランジスタＴＲｑは、オン状態に設定される。

オフセット回路７１ａのトランジスタＴＲｐは、オン状態のトランジスタＴＲｑを介して、グランド端子ＶＳＳに接続される。これによって、トランジスタＴＲｐは、オフセット電流Ｉｏｆｓｔ１を出力する。

上述のように、オフセット電流Ｉｏｆｓｔ１の電流値は、トランジスタＴＲｐの電流駆動力（例えば、トランジスタＴＲｐのゲート幅）及びゲート電圧に応じた値を有する。
例えば、トランジスタＴＲｐのゲート幅は、トランジスタＴＲｄのゲート幅の０．１倍から０．２倍程度に設定される。この場合において、オフセット電流Ｉｏｆｓｔ１の電流値は、トランジスタＴＲｄから出力されるミラー電流Ｉｍｒ２の電流値の０．１倍から０．２倍程度になる。
オフセット電流Ｉｏｆｓｔ１の電流値は、トランジスタＴＲｅのゲートに印加された電圧ＶＳＭＰＬに応じて、変動する。

オフセット回路７１ａは、オフセット電流Ｉｏｆｓｔ１をノードＮＤｄに印加する。これによって、オフセット電流Ｉｏｆｓｔ１が、セル電流Ｉｃｅｌｌに基づいたミラー電流Ｉｍｒに、付加される。オフセット電流Ｉｏｆｓｔ１は、オン状態のトランジスタＴＲｐ，ＴＲｑを介して、ノードＮＤｄからグランド端子ＶＳＳに流れる。このように、オフセット回路７１ａにおいて、オン状態のトランジスタＴＲｐ，ＴＲｑは、ノードＮＤｄを流れる電流Ｉｍｒ２の一部（電流Ｉｏｆｓｔ１）を、グランド端子ＶＳＳに引き込む。

この結果として、第２のセルアクセス処理時におけるミラー電流Ｉｍｒ２は、トランジスタＴＲｅの駆動力に応じた電流Ｉｘ及びトランジスタＴＲｐの駆動力に応じた電流Ｉｏｆｓｅｔ１に応じて、オフセットされる。
このように、本実施形態において、トランジスタＴＲｐは、トランジスタＴＲｅの駆動力（出力電流）を増強できる。

トランジスタＴＲｐは、第２のセルアクセス処理時において、第１のセルアクセス処理時に得られた電圧ＶＳＭＰＬによって、駆動する。電圧ＶＳＭＰＬは、選択セル及びプリアンプ内の素子のばらつき（例えば、ＰＶＴばらつき）の影響を含み得る。それゆえ、特性ばらつきの影響が、オフセット電流Ｉｏｆｓｔ１の電流値に反映され得る。

オフセット電流Ｉｏｆｅｓｔ１が印加された電流Ｉｅｖａｌ１によって、ノードＮＤｆの容量成分Ｃ２が、充電される。ノードＮＤｆの充電電圧ＶＥＶＡＬは、或る時刻ｔｂにおいて飽和する。

第２のセルアクセス処理時において、充電電圧ＶＳＭＰＬによって駆動するトランジスタＴＲｅの電流Ｉｘが、ノードＮＤｆに流れる電流に印加されている。ゲートに対する電圧ＶＳＭＰＬの印加によって、トランジスタＴＲｅは、電流Ｉｘを流す。電流Ｉｘの電流値は、充電電圧ＶＳＭＰＬの電圧値Ｖ１又は電圧値Ｖ１－δａに応じる。
また、オフセット回路７１ａにおいて、充電電圧ＶＳＭＰＬが、トランジスタＴＲｐのゲートに印加されている。それゆえ、オフセット電流Ｉｏｆｓｔ１の電流値は、充電電圧ＶＳＭＰＬの電圧値Ｖ１又は電圧値Ｖ１－δａに応じる。

上述の通り、ノードＮＤｅの充電電圧ＶＳＭＰＬは、第１のセルアクセス処理時の選択セルＭＣ－ｓ内のユーザーデータに応じて、ユーザーデータが“１”データである場合における電圧ＶＳＭＰＬの電圧値とユーザーデータが“１”データである場合における電圧ＶＳＭＰＬの電圧値との間において微少な差δａを含む。この差δａによって、第２のセルアクセス処理時におけるトランジスタＴＲｅ，ＴＲｐを流れる電流の大きさが、変化する。このため、選択セルＭＣ－ｓ内のユーザーデータに応じて、ノードＮＤｆ内を流れる電流（容量成分Ｃ２に供給される電流）Ｉｅｖａｌ１の大きさが、変化する。

このように、第１のセルアクセス処理のセンス結果（ＶＳＭＰＬ）に応じて、充電後のノードＮＤｆの電圧ＶＥＶＡＬの電圧値が、変化する。

例えば、充電電圧ＶＳＭＰＬの電圧値が“Ｖ１”である場合（ユーザーデータが“０”データである場合）における電流Ｉｘの電流値は、充電電圧ＶＳＭＰＬの電圧値が“Ｖ１－δａ”である場合（ユーザーデータが“０”データである場合）における電流Ｉｘの電流値より大きい。
また、充電電圧ＶＳＭＰＬの電圧値が“Ｖ１”である場合におけるオフセット電流Ｉｏｆｓｔ１の電流値は、充電電圧ＶＳＭＰＬの電圧値が“Ｖ１－δａ”である場合におけるオフセット電流Ｉｏｆｓｔ１の電流値より大きい。

第２のセルアクセス処理時（リセット書き込み処理後）における選択セルＭＣ－ｓのデータが、第１のセルアクセス処理時（リセット書き込み処理前）における選択セルＭＣ－ｓのデータと同じである場合、ノードＮＤｆの充電電圧ＶＥＶＡＬの電圧値は、電圧値Ｖ２となる。
第２のセルアクセス処理時における選択セルＭＣ－ｓのデータが、第１のセルアクセス処理時における選択セルＭＣ－ｓのデータと異なる場合、ノードＮＤｆの充電電圧ＶＥＶＡＬの電圧値は、電圧値Ｖ２－δｂになる。

電圧値Ｖ２は、電圧値Ｖ２－δｂより大きい。第２のセルアクセス処理における充電電圧ＶＥＶＡＬの電位差δｂは、第１のセルアクセス処理における充電電圧ＶＳＭＰＬの電位差δａに対して十分大きい。

上述のように、本実施形態において、第２のセルアクセス処理時において、セル電流Ｉｃｅｌｌ２に基づいたミラー電流Ｉｍｒ２は、オフセット電流Ｉｏｆｓｔ１によって、オフセットされる。
これによって、電圧値Ｖ２は、電圧値Ｖ１及び電圧値Ｖ１－δａより高くなり、電圧値Ｖ２－δｂは、電圧値Ｖ１及び電圧値Ｖ１－δａより低くなる。

ノードＮＤｆの充電電圧ＶＥＶＡＬの電圧値が安定した後、時刻ｔ８において、プリアンプ１４１は、信号Ｓ２の信号レベルを“Ｈ”レベルから“Ｌ”レベルに変え、信号Ｓ２ｂの信号レベルを“Ｌ”レベルから“Ｈ”レベルに変える。ＭＯＳスイッチＳ２のトランジスタＴＲｈ，ＴＲｉは、オフ状態になる。オフ状態のＭＯＳスイッチＳ２によって、ノードＮＤｆは、ノードＮＤｄから電気的に分離される。
この結果として、ノードＮＤｆの充電が、停止する。

プリアンプ１４１は、信号ＯＦＳＴ１の信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。“Ｈ”レベルの信号ＯＦＳＴ１によって、トランジスタＴＲｑは、オフ状態に設定される。これによって、オフセット回路７は、非活性化状態に設定される。
この結果として、ノードＮＤｄに対するオフセット電流Iｏｆｓｔ１の供給は、停止する。

時刻ｔ９において、プリアンプ１４１は、信号ＲＥＮの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。これによって、トランジスタＴＲａは、オフ状態になる。オフ状態のトランジスタＴＲａによって、プリアンプ１４１は、選択セルＭＣ－ｓから電気的に分離される。
この結果として、プリアンプ１４１から選択セルＭＣ－ｓへの電流（及び電圧）の供給が、停止する。

このように、自己参照方式の読み出し動作における、第２のセルアクセス処理が、終了する。

＜時刻ｔ１０～ｔ１５：Ｓ４０＞
本実施形態のＭＲＡＭ１の自己参照読み出し動作において、時刻ｔ１０から時刻ｔ１５の期間において、制御回路１７は、センス処理を実行する。

時刻ｔ１０の前の期間（時刻ｔ０～時刻ｔ９の期間）において、図７のセンスアンプ１４２内において、“Ｌ”レベルの信号ＳＥＮによって、トランジスタＴＲ４，ＴＲ５，ＴＲ６は、オン状態に設定されている。ノードＮＤ２は、オン状態のトランジスタＴＲ４を介して、ノードＮＤ３によって電気的に接続されている。
オン状態のトランジスタＴＲ５，ＴＲ６によって、ノードＮＤ２，ＮＤ３は、電源電圧ＶＤＤ程度に、プリチャージされている。

時刻ｔ１０において、センスアンプ１４２は、信号ＳＥＮ２の信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。“Ｈ”レベルの信号ＳＥＮ２によって、トランジスタＴＲ９，ＴＲ１０は、オン状態に設定される。

ノードＮＤ２，ＮＤ４は、オン状態のトランジスタＴＲ９を介して、ノードＮＤ６に電気的に接続される。
ノードＮＤ３，ＮＤ５は、オン状態のトランジスタＴＲ１０を介して、ノードＮＤ７に電気的に接続される。

時刻ｔ１１において、信号ＳＥＮの信号レベルを“Ｌ”レベルから“Ｈ”レベルに変える。“Ｈ”レベルの信号ＳＥＮによって、トランジスタＴＲ４，ＴＲ５，ＴＲ６は、オフ状態になる。これによって、オフ状態のトランジスタＴＲ５，ＴＲ６は、ノードＮＤ２，ＮＤ３に対する電源電圧ＶＤＤの供給を、停止する。ノードＮＤ２は、オフ状態のトランジスタＴＲ４によって、ノードＮＤ３から電気的に分離される。

尚、時刻ｔ１０から時刻ｔ１１の期間において、信号ＬＡＴＮの信号レベルは、“Ｌ”レベルに設定され、信号ＬＡＴＮＢの信号レベルは、“Ｈ”レベルに設定されている。これによって、時刻ｔ１０から時刻ｔ１１までの期間において、トランジスタＴＲ１，ＴＲ１１，ＴＲ１２は、オフ状態に設定されている。

ノードＮＤ２，ＮＤ４は、オン状態のトランジスタＴＲ９を介して、ノードＮＤ６に電気的に接続される。ノードＮＤ３，ＮＤ５は、オン状態のトランジスタＴＲ１０を介して、ノードＮＤ７に電気的に接続される。
ノードＮＤｅの電圧ＶＳＭＰＬが、トランジスタＴＲ１３のゲートに印加されている。トランジスタＴＲ１３は、電圧ＶＳＭＰＬの電圧値に応じた電流Ｉ１を、ノードＮＤ２に流す。
ノードＮＤｆの電圧ＶＥＶＡＬが、トランジスタＴＲ１４のゲートに印加されている。トランジスタＴＲ１４は、電圧ＶＥＶＡＬの電圧値に応じた電流Ｉ２を、ノードＮＤ３に流す。

本実施形態において、センスアンプ１４２のセンス処理時において、オフセット回路７２ａ，７２ｂが、信号ＳＨＦＴＤＯ，ＳＨＦＴＤＯＢに基づいて、動作する。電流Ｉ１，Ｉ２のオフセットのために、２つのオフセット回路７２ａ，７２ｂのうち一方が、活性化される。

例えば、第２のセルアクセス処理時においてオフセット電流Ｉｏｆｓｔ１によるセル電流Ｉｃｅｌｌ２（ミラー電流Ｉｍｒ２）のオフセットがプリアンプ１４１によって実行された場合、信号ＳＨＦＴＤＯの信号レベルが“Ｈ”レベルに設定され、信号ＳＨＦＴＤＯＢの信号レベルが“Ｌ”レベルに設定される。これによって、トランジスタＴＲ１４側のオフセット回路７２ｂは活性化され、トランジスタＴＲ１３側のオフセット回路７２ａは非活性化される。

オフセット回路７２ａにおいて、“Ｌ”レベルの信号ＳＨＦＴＤＯＢによって、トランジスタＴＲ１５は、オフ状態になる。トランジスタＴＲ１６は、オフ状態のトランジスタＴＲ１７によって、ノードＮＤ６から電気的に分離される。それゆえ、オフセット回路７２ａは、オフセット電流を流さない。

オフセット回路７２ｂにおいて、“Ｈ”レベルの信号ＳＨＦＴＤＯによって、トランジスタＴＲ１７がオン状態になる。トランジスタＴＲ１８は、ノードＮＤ７に電気的に接続される。トランジスタＴＲ１８は、ゲートに印加された電圧ＶＳＨＦＴに応じた電流Ｉｓｈｉｆｔｂを流す。オフセット電流Ｉｓｈｆｔｂは、ノードＮＤ７からオフセット回路７２ｂに接続されたグランド端子ＶＳＳに流れる。

この結果として、電流Ｉ２と電流Ｉｓｈｆｔｂとの合計の電流Ｉ１＋Ｉｓｈｆｔｂが、ノードＮＤ３に流れる。

このように、本実施形態のＭＲＡＭ１は、オフセット回路７２ａ，７２ｂによって、電流Ｉ１又は電流Ｉ２のいずれか一方を、センスアンプ１４２内でオフセットさせることができる。これによって、センスアンプ１４２は、電圧ＶＳＭＰＬ（電流Ｉｓｍｐｌ１及び電流Ｉ１）の大きさ及び電圧ＶＥＶＡＬ（電流Ｉｅｖａｌ１及び電流Ｉ２）の大きさを、より確実に互いに異ならせることができる。
これによって、本実施形態のＭＲＡＭ１は、電圧ＶＳＭＰＬと電圧ＶＥＶＡＬとに基づく読み出しマージンを、より大きくできる。

尚、オフセット電流Ｉｓｈｆｔ（Ｉｓｈｆｔａ，Ｉｓｈｆｔｂ）の電流値は、電圧ＶＳＨＦＴ（ＶＳＨＦＴａ，ＶＳＨＦＴｂ）の大きさに応じて、設定される。電圧ＶＳＨＦＴの大きさは、ＭＲＡＭのテスト工程、ＭＲＡＭの仕様、及びＭＲＡＭの使用後の調整などに基づいて、適宜設定され得る。但し、オフセット電流Ｉｓｈｆｔの電流値は、電流Ｉ１，Ｉ２の電流値の０．１倍から０．２倍程度に設定される。

ノードＮＤ２の電位は、電流Ｉ１の大きさに応じて、変化する。ノードＮＤ３の電位は、電流Ｉ２＋Ｉｓｈｆｔｂの大きさに応じて、変化する。
電流Ｉ１及び電流Ｉ２＋Ｉｓｈｆｔｂの大小関係は、電圧ＶＳＭＰＬの電圧値と電圧ＶＥＶＡＬの電圧値とに応じて、変わる。

電圧ＶＳＭＰＬの電圧値が電圧ＶＥＶＡＬの電圧値より高い場合、電流Ｉ１の電流値は、電流Ｉ２＋Ｉｓｈｆｔｂの電流値より高い。この場合において、ノードＮＤ２の電位の変動量（ここでは、放電量）は、ノードＮＤ３の電位の変動量（ここでは、放電量）より大きい。それゆえ、ノードＮＤ２の電位は、ノードＮＤ３の電位により低くなる。
電圧ＶＳＭＰＬの電圧値が電圧ＶＥＶＡＬの電圧値より低い場合、電流Ｉ１の電流値は、電流Ｉ２＋Ｉｓｈｆｔｂの電流値より低い。この場合において、ノードＮＤ２の放電量は、ノードＮＤ３の放電量より小さい。それゆえ、ノードＮＤ２の電位は、ノードＮＤ３の電位より高くなる。

このように、プリアンプ１４１によってセンスされた電圧ＶＳＭＰＬ及び電圧ＶＥＶＡＬの大小関係に基づいて、電位差が、ノードＮＤ２とノードＮＤ３との間に生じる。
ノードＮＤ２とノードＮＤ３との間の電位差は、トランジスタＴＲ２，ＴＲ３，ＴＲ７，ＴＲ８によるポジティブフィードバックによって、大きくなる。

時刻ｔ１２において、センスアンプ１４２は、信号ＬＡＴＮの信号レベルを“Ｈ”レベルから“Ｌ”レベルに変え、信号ＬＡＴＮＢの信号レベルを“Ｌ”レベルから“Ｈ”レベルに変える。トランジスタＴＲ１，ＴＲ１１，ＴＲ１２は、オン状態になる。オン状態のトランジスタによって、トランジスタＴＲ１，ＴＲ１１，ＴＲ１２は、ノードＮＤ２，ＮＤ３は、電源端子ＶＤＤ又はグランド端子ＶＳＳに電気的に接続される。
これによって、ノードＮＤ２，ＮＤ３の電位の大小関係に応じて、ノードＮＤ２，ＮＤ３の電位が、電源電圧ＶＤＤ又はグランド電圧ＶＳＳに増幅される。

例えば、ノードＮＤ２の電位がノードＮＤ３の電位より低い場合（電圧ＶＳＭＰＬの電圧値が電圧ＶＥＶＡＬの電圧値より大きい場合）、ノードＮＤ２の電位はグランド電圧ＶＳＳ程度に低下し、ノードＮＤ３の電位は電源電圧ＶＤＤ程度に上昇する。
この場合において、ノードＮＤ２は、“Ｌ”レベルの信号（データ）の保持状態に設定され、ノードＮＤ３は、“Ｈ”レベルの信号（データ）の保持状態に設定される。

例えば、ノードＮＤ２の電位がノードＮＤ３の電位より高い場合（電圧ＶＳＭＰＬの電圧値が電圧ＶＥＶＡＬの電圧値より小さい場合）、ノードＮＤ２の電位は電源電圧ＶＤＤ程度に上昇し、ノードＮＤ３の電位はグランド電圧ＶＳＳ程度に低下する。
この場合において、ノードＮＤ２は、“Ｈ”レベルの信号の保持状態に設定され、ノードＮＤ３は、“Ｌ”レベルの信号の保持状態に設定される。

センス処理の結果において、ノードＮＤ２の電位がノードＮＤ３の電位より低い場合、信号ＤＯの信号レベルは“Ｌ”レベルであり、信号ＤＯＢの信号レベルは“Ｈ”レベルである。これによって、“０”データが、信号ＤＯとしてセンスアンプ１４２の出力端子ＯＴ１から出力され、“１”データが、信号ＤＯＢとしてセンスアンプ１４２の出力端子ＯＴ２から出力される。
これに対して、ノードＮＤ２の電位がノードＮＤ３の電位より高い場合、信号ＤＯの信号レベルは“Ｈ”レベルであり、信号ＤＯＢの信号レベルは“Ｌ”レベルである。これによって、“１”データが、信号ＤＯとして、センスアンプ１４２の出力端子ＯＴ１から出力され、“０”データが、信号ＤＯＢとして、センスアンプ１４２の出力端子ＯＴ２から出力される。

このように、ノードＮＤ２，ＮＤ３の電位に基づいた信号が、選択セルＭＣ－ｓ内のユーザーデータ（読み出しデータ）として、判別される。

時刻ｔ１３において、センスアンプ１４２は、信号ＬＡＴＮの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変え、信号ＬＡＴＮＢの信号レベルを“Ｌ”レベルから“Ｈ”レベルに変える。オフ状態のトランジスタＴＲ１，ＴＲ１１，ＴＲ１２によって、ノードＮＤ２，ＮＤ３は、電源端子ＶＤＤ及びグランド端子ＶＳＳから電気的に分離される。

時刻ｔ１４において、センスアンプ１４２は、信号ＳＥＮの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。オン状態のトランジスタＴＲ２，ＴＲ３，ＴＲ４によって、によって、ノードＮＤ２は、ノードＮＤ３及び電源端子ＶＤＤに電気的に接続される。

時刻ｔ１５において、センスアンプ１４２は、信号ＳＥＮ２の信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。オフ状態のトランジスタＴＲ９，ＴＲ１０によって、ノードＮＤ２はノードＮＤ６から電気的に分離され、ノードＮＤ３はノードＮＤ７から電気的に分離される。

これによって、センスアンプ１４２は、非活性化される。ノードＮＤ２，ＮＤ３は、プリチャージ状態に設定される。

このように、自己参照方式の読み出し動作における、センス処理が終了する。

読み出し動作によって得られたデータＤＯ，ＤＯＢは、入出力回路１６を介して、読み出し回路１４から外部デバイス９に転送される。

尚、本実施形態において、或るタイミング（例えば、次のコマンドに応じた動作の開始の前）において、読み出しデータ（信号ＤＯ）は、ライトバック処理によって、選択セルＭＣ－ｓに書き込まれてもよい。これによって、選択セルＭＣ－ｓは、リセット状態からユーザーデータの保持状態に変わる。

以上のように、本実施形態のＭＲＡＭ１における、自己参照方式の読み出し動作が終了する。

（１ｃ） 特性
図１３乃至図１５を参照して、本実施形態のＭＲＡＭの読み出し回路（プリアンプ及びセンスアンプ）の特性について、説明する。

図１３は、本実施形態のＭＲＡＭにおける、プリアンプの動作点特性を示すグラフである。

図１３の（ａ）は、比較例のプリアンプの動作特性を示すグラフである。図１３の（ｂ）は、本実施形態のＭＲＡＭにおけるプリアンプの動作点解析を示すグラフである。

図１３の（ａ）及び（ｂ）のそれぞれにおいて、グラフの横軸は電圧に対応し、グラフの縦軸は電流に対応する。

図１３の（ａ）及び（ｂ）において、メモリセル（選択セル）のデータ保持状態に関する、プリアンプ内のカレントミラー回路のトランジスタＴＲｄの電圧－電流特性が示されている。

図１３（ａ）及び（ｂ）において、電圧－電流特性に対応する複数の線Ｍ１－０，Ｍ１－１，Ｍ２－０，Ｍ２－１，Ｍ２ａ－０，Ｍ２ａ－１が、示されている。
線Ｍ１－０は、第１のセルアクセス処理時において選択セルが“０”データを保持している場合（ＭＴＪ素子がＰ状態である場合）のトランジスタＴＲｄの電圧－電流特性を示している。線Ｍ１－１は、第１のセルアクセス処理時において選択セルが“０”データを保持している場合（ＭＴＪ素子がＰ状態である場合）のトランジスタＴＲｄの電圧－電流特性を示している。

線Ｍ２－０，Ｍ２ａ－０は、第１のセルアクセス処理時において選択セルが“０”のユーザーデータを保持している場合における第２のセルアクセス処理時のトランジスタＴＲｄ（例えば、トランジスタＴＲｄ，ＴＲｅ，ＴＲｐを含む構成素子）の電圧－電流特性を示している。線Ｍ２－１，Ｍ２ａ－０は、第１のセルアクセス処理時において選択セルが“１”のユーザーデータを保持している場合における第２のセルアクセス処理時のトランジスタＴＲｄ（例えば、トランジスタＴＲｄ，ＴＲｅ，ＴＲｐを含む素子）における電圧－電流特性を示している。

線Ｄ１は、プリアンプのトランジスタ（ダイオード接続トランジスタ）ＴＲｅの電圧－電流特性を示している。

図１３の（ａ）は、比較例のプリアンプの特性を示している。比較例のプリアンプは、オフセット回路を含まない。
図１３の（ｂ）は、本実施形態のＭＲＡＭにおける、プリアンプの特性を示している。上述のように、本実施形態において、プリアンプ１４１は、オフセット回路７１ａを含む。このオフセット回路７１ａは、自己参照方式の読み出し動作における第２のセルアクセス処理時に、オフセット電流を、セル電流に応じた電流に印加する。

図１３の（ａ）に示されるように、各素子の電圧－電流特性に基づくと、ユーザーデータが“０”データである場合における第２のセルアクセス処理によって取得された電圧ＶＥＶＡＬ－０ｘは、第１のセルアクセス処理によって取得された電圧ＶＳＭＰＬ－０，ＶＳＭＰＬ－１と実質的に同じになる。
ユーザーデータが“１”データである場合における第２のセルアクセス処理によって取得された電圧ＶＥＶＡＬ－１ｘは、第１のセルアクセス処理によって取得された電圧ＶＳＭＰＬ－０，ＶＳＭＰＬ－１より高い。

図１３の（ｂ）に示されるように、本実施形態において、オフセット回路による第２のセルアクセス処理に対するオフセットによって、線Ｍ２－０は、線Ｍ２ｘ－０より高い電流値側にシフトする。これと同様に、線Ｍ２－１は、線Ｍ２ｘ－１より高い電流値側にシフトする。
これによって、電圧ＶＥＶＡＬ－０は、電圧ＶＳＭＰＬより低くなる。電圧ＶＥＶＡＬ１は、電圧ＶＳＭＰＬより高い。

このように、本実施形態において、電圧ＶＥＶＡＬ－０と電圧ＶＳＭＰＬとの間に、比較的大きいマージンが確保される。

図１４は、本実施形態のＭＲＡＭにおける、第１のセルアクセス処理によって得られた電圧と第２のセルアクセス処理によって得られた電圧との関係を説明するための模式図である。

図１４において、グラフの横軸は時間に対応し、グラフの縦軸は電圧値に対応する。
尚、図１４において、電圧ＶＳＭＰＬは、ユーザーデータが“０”である場合の電圧値とユーザーデータが“１”である場合の電圧値との差が微小であるため、１つの線で示されている。

図１４に示されるように、電圧ＶＥＶＡＬ－０の電圧値は、プリアンプ１４１内のオフセット回路７１ａによるオフセットによって、比較例の電圧ＶＥＶＡ－０ｘＬよりも低電位側にシフトする。

それゆえ、本実施形態において、第１のセルアクセス処理時にセンスされた電圧ＶＳＭＰＬと第２のセルアクセス処理時にセンスされた電圧ＶＥＶＡＬ－０との差は、比較例における電圧ＶＳＭＰＬと電圧ＶＥＶＡＬ－０ｘとの差よりも大きくなる。

このように、本実施形態のＭＲＡＭにおいて、第２のセルアクセス処理のセンス結果に対応する電圧値は、第１のセルアクセス処理のセンス結果に対応する電圧値に対して、大きい読み出しマージンを確保できる。
この結果として、本実施形態のＭＲＡＭは、データの読み出しの信頼性を向上できる。

図１４に示されるように、後述の理由によって、本実施形態のＭＲＡＭにおいて、オフセット回路７１ａを含むプリアンプ１４１は、電圧ＶＥＶＡＬが所定の電圧値（例えば、最大電圧値の８０％又は最小電圧値の８０％）に達するまでの期間Ｔ１を、比較例のプリアンプにおける電圧ＶＥＶＡＬが所定の電圧値に達するまでの期間Ｔ１ｘよりも短縮できる。

図１５は、本実施形態のＭＲＡＭにおける、プリアンプ内の電圧の時間変化を示すグラフである。
図１５の（ａ）は、第１の比較例のプリアンプの内部電圧の時間変化を示すグラフである。第１の比較例のプリアンプは、オフセット回路を含まない回路構成を有する。図１５の（ｂ）は、第２の比較例のプリアンプの内部電圧の時間変化を示すグラフである。第２の比較例のプリアンプは、固定値の電圧によってオフセット電流を出力するオフセット回路を含む回路構成を有する。図１５の（ｃ）は、本実施形態のＭＲＡＭにおける、プリアンプの内部電圧の時間変化を示すグラフである。

図１５の（ａ）、（ｂ）及び（ｃ）のそれぞれにおいて、グラフの横軸は時間に対応し、グラフの縦軸は電圧に対応する。

図１５の（ａ）、（ｂ）及び（ｃ）のそれぞれにおいて、グループＧ１に属する複数の線は、ユーザーデータが“０”データである場合におけるノードＮＤｅの充電電圧ＶＳＡＭＰＬ－０に対応する。グループＧ２に属する複数の線は、ユーザーデータが“１”データである場合におけるノードＮＤｅの充電電圧ＶＳＡＭＰＬ－１に対応する。グループＧ３に属する複数の線は、ユーザーデータが“０”データである場合におけるノードＮＤｆの充電電圧ＶＥＶＡＬ－０に対応する。グループＧ４に属する複数の線は、ユーザーデータが“１”データである場合におけるノードＮＤｆの充電電圧ＶＥＶＡＬ－１に対応する。

図１５の（ａ）、（ｂ）及び（ｃ）のそれぞれにおいて、上述のプリアンプ１４１内のノードＮＤｄに接続される各トランジスタＴＲｄ，ＴＲｅのしきい値電圧の高低が、実験のパラメータとして設定されている。

図１５の（ａ）において、電圧ＶＥＶＡＬ－０と電圧ＶＳＭＰＬ－０，ＶＳＭＰＬ－１との間の電圧差は、比較的小さい。それゆえ、比較例１のように、プリアンプがオフセット回路を含まない場合、読み出し回路における読み出しマージンは、小さい。

図１５の（ｂ）に示されるように、オフセット電流が固定値の電圧によって生成される場合、メモリセルの特性のばらつき及びトランジスタＴＲｄ，ＴＲｅのしきい値電圧のばらつきに応じて、各電圧ＶＳＭＰＬ，ＶＥＶＡＬのコーナー条件（電圧パルスの立ち上がりエッジ又は立ち下りエッジ）における電圧値のばらつきが大きい。
図１５の（ｂ）の例のプリアンプにおいて、素子の特性ばらつきの影響で、各信号電圧の立ち上り（又は立ち下り）の開始から或る電圧値に達する期間（以下では、ＳＤＴ（Signal development time）とよばれる）Ｔ１ｘが、比較的長い。

図１５の（ｃ）に示されるように、本実施形態のＭＲＡＭにおいて、オフセット回路７１ａを含むプリアンプ１４１は、電圧ＶＥＶＡＬ－０と電圧ＶＳＭＰＬとの間の電圧差、及び、電圧ＶＥＶＡＬ－１と電圧ＶＳＭＰＬとの間の電圧差を、比較的大きくできる。
このため、本実施形態のＭＲＡＭは、大きな読み出しマージンを得ることができる。

本実施形態において、プリアンプ１４１内のオフセット回路７１ａにおいて、セル電流Ｉｃｅｌｌに応じた電圧が、オフセット電流を出力するトランジスタＴＲｐのゲートに印加されている。

この結果として、本実施形態において、特性ばらつきを含み得るメモリセルのセル電流のモニタ結果が、オフセット電流の大きさに反映される。プリアンプ１４１は、より適したオフセット値（オフセット電流）をセンス結果（セル電流）に与えることができる。

それゆえ、本実施形態のＭＲＡＭ１は、プリアンプ１４１のオフセット回路７１ａによって、センス結果（電圧ＶＳＭＰＬ，ＶＥＶＡＬ）に対するＰＶＴ（Process-Voltage-Time）ばらつきの悪影響を、削減できる。

本実施形態のＭＲＡＭ１は、ＰＶＴばらつきの影響の削減に伴って、プリアンプによってセンスされる電圧のＳＤＴ（例えば、期間Ｔ１）を短縮できる。これによって、本実施形態のＭＲＡＭ１は、読み出し動作の期間を、短縮できる。
この結果として、本実施形態のＭＲＡＭは、読み出し動作を高速化できる。

図１６は、本実施形態のＭＲＡＭにおける、読み出し回路の特性を説明するためのグラフである。

図１６は、本実施形態のＭＲＡＭにおける、読み出し回路内のプリアンプ及びセンスアンプの特性を評価するためのグラフである。

図１６の（ａ）は、本実施形態のセンスアンプのみで、プリアンプのセンス結果にオフセットを印加した場合における、読み出し回路の特性を示している。図１６の（ｂ）は、本実施形態のＭＲＡＭにおいて、プリアンプのみで、プリアンプのセンス結果にオフセットを印加した場合における、読み出し回路の特性を示している。図１６の（ｃ）は、本実施形態のＭＲＡＭにおいて、プリアンプ及びセンスアンプの両方で、プリアンプのセンス結果にオフセットを印加した場合における、読み出し回路の特性を示している。

図１６の（ａ）、（ｂ）及び（ｃ）のそれぞれにおいて、グラフの横軸は、センスアンプのオフセット回路に用いられるオフセット電圧（ＶＳＨＦＴ）に対応し、グラフの縦軸は標準偏差（σ）に対応する。図１６の（ａ）、（ｂ）及び（ｃ）において、センスアンプのオフセット電圧のシグマプロットで示されている。

図１６の（ａ）、（ｂ）及び（ｃ）のそれぞれにおいて、オフセット電圧が正の領域は、信号ＳＨＦＴＤＯの信号レベルが“Ｈ”レベルに設定され、信号ＳＨＦＴＤＯＢの信号レベルが“Ｌ”レベルに設定された場合に対応する。図１６の（ａ）、（ｂ）及び（ｃ）のそれぞれにおいて、オフセット電圧が負の領域は、信号ＳＨＦＴＤＯの信号レベルが“Ｌ”レベルに設定され、信号ＳＨＦＴＤＯＢの信号レベルが“Ｈ”レベルに設定された場合に対応する。

図１５において、読み出し回路（プリアンプ及びセンスアンプ）が理想的な特性を有する場合、センスアンプ１４２のオフセット電圧ＶＳＨＦＴと偏差σとの関係を示すシグマプロットは、直線で示される。

図１６の（ａ）に示されるように、センスアンプ１４２のみでオフセット値がセンス結果に印加される場合、プロットは、センスアンプ１４２のオフセット回路７２のＮ型トランジスタのしきい値電圧以下の電圧の範囲（例えば、図１６の領域ＲＸ）において、直線で示されない。

図１６の（ｂ）に示されるように、本実施形態において、プリアンプ１４１のみでオフセット値がセンス結果に印加される場合、シグマプロットは、直線で示される。

図１６の（ｃ）に示されるように、本実施形態において、プリアンプ１４１及びセンスアンプ１４２の両方を用いてオフセット値がセンス結果に付加される場合、Ｎ型トランジスタのしきい値電圧より高い電圧領域において、直線状のシグマプロットが得られる。

このように、本実施形態のＭＲＡＭは、プリアンプのオフセット回路及びセンスアンプのオフセット回路を用いて、読み出しマージンを改善できる。

上述の図１３乃至図１６のように、本実施形態のＭＲＡＭは、読み出し動作の特性及び信頼性を向上できる。

したがって、本実施形態のメモリデバイスは、特性を向上できる。

（２） 第２実施形態
図１７乃至図２０を参照して、第２の実施形態のメモリデバイスについて、説明する。

本実施形態のメモリデバイス（例えば、ＭＲＡＭ）において、読み出し回路のプリアンプの構成が、第１の実施形態で説明されたプリアンプの構成と異なる。

（２ａ） 構成例
図１７は、本実施形態のＭＲＡＭにおける、読み出し回路のプリアンプの構成例を示す等価回路図である。

図１７に示されるように、本実施形態において、プリアンプ１４１内におけるオフセット回路７１ｂの接続位置が、第１の実施形態におけるプリアンプのオフセット回路と異なる。

本実施形態において、プリアンプ１４１は、オフセット回路７１ｂによって、カレントミラー回路７０の駆動力を制御できる。

オフセット回路７１ｂは、プリアンプ１４１内において、ノードＮＤｃ、ノードＮＤｄ及び電源端子ＶＤＤに接続されている。

オフセット回路７１ｂは、トランジスタＴＲｒ，ＴＲｓを含む。各トランジスタＴＲｒ，ＴＲｓは、ｐ型の電界効果トランジスタである。各トランジスタＴＲｒ、ＴＲｓは、２つの端子とゲートとを有する。

トランジスタＴＲｒの一方の端子は、ノードＮＤｄに接続されている。トランジスタＴＲｒの他方の端子は、トランジスタＴＲｓの一方の端子に接続されている。トランジスタＴＲｓの他方の端子は、電源端子ＶＤＤに接続されている。
トランジスタＴＲｒのゲートは、トランジスタＴＲｃ，ＴＲｄのゲートと共通に、ノードＮＤｃに接続されている。
信号ＯＦＳＴ２が、トランジスタＴＲｓのゲートに供給される。トランジスタＴＲｓのオン及びオフは、信号ＯＦＳＴ２の信号レベルに応じて、制御される。

オフセット回路７１ｂが非活性化状態に設定される場合、信号ＯＦＳＴ２の信号レベルは、“Ｈ”レベルに設定される。“Ｈ”レベルの信号ＯＦＳＴ２によって、トランジスタＴＲｓは、オフ状態に設定される。この場合において、オフセット回路７１ｂは、オフセット電流Ｉｏｆｓｔ２を流さない。
オフセット回路７１ｂが活性化状態に設定される場合、信号ＯＦＳＴ２の信号レベルは、“Ｌ”レベルに設定される。“Ｌ”レベルの信号ＯＦＳＴ２によって、トランジスタＴＲｓは、オン状態に設定される。トランジスタＴＲｒは、オン状態のトランジスタＴＲｓを介して、電源端子ＶＤＤに電気的に接続される。これによって、オフセット回路７１ｂは、オフセット電流Ｉｏｆｓｔ２を流す。

活性化状態のオフセット回路７１ｂにおいて、オフセット電流Ｉｏｆｓｔ２は、トランジスタＴＲｒ，ＴＲｓの電流経路（チャネル）を経由して、電源端子ＶＤＤからノードＮＤｄに流れる。
オフセット回路７１ｂは、電源端子ＶＤＤからノードＮＤｄに電流Ｉｏｆｓｔ２を供給する。これによって、オフセット回路７１ｂは、ノードＮＤｄを流れる電流の電流値を、オフセット電流Ｉｏｆｓｔ２の電流値の分だけ増加させる。

オフセット回路７１ｂは、選択セルＭＣ－ｓのセル電流Ｉｃｅｌｌに基づいたミラー電流Ｉｍｒの大きさをオフセットさせる。オフセット回路７１ｂは、或る電流値を有するオフセット電流Ｉｏｆｓｔ２を、ミラー電流Ｉｍｒに印加する。

オフセット電流Ｉｏｆｓｔ２の大きさは、トランジスタＴＲｒの電流駆動力に応じる。

トランジスタＴＲｒの電流駆動力は、トランジスタＴＲｒのゲートサイズ（例えば、トランジスタＴＲｒのゲート幅）に応じて設定され得る。
トランジスタＴＲｒのゲート幅は、トランジスタＴＲｅのゲート幅より小さい。オフセット電流Ｉｏｆｓｔ２の電流値は、トランジスタＴＲｄから出力されるミラー電流Ｉｍｒの電流値より小さい。
例えば、トランジスタＴＲｒのゲート幅は、トランジスタＴＲｄのゲート幅の０．１倍から０．２倍程度に設定される。この場合において、オフセット電流Ｉｏｆｓｔ２の電流値は、ミラー電流Ｉｍｒの電流値の０．１倍から０．２倍程度になる。

オフセット電流Ｉｏｆｓｔ２の大きさは、ノードＮＤｃの電位（例えば、第１のセルアクセス処理におけるセル電流Ｉｃｅｌｌ）に応じて、変わる。

本実施形態において、オフセット回路７１ｂは、自己参照方式の読み出し動作における第１のセルアクセス処理時にノードＮＤｄからノードＮＤｅに流れる電流Ｉｍｒに、オフセット電流Ｉｏｆｓｔ２を印加する。

このように、本実施形態において、オフセット回路７１ｂは、カレントミラー回路４０のトランジスタＴＲｄの駆動力を増強できる。

（２ｂ）動作例
図１８乃至図２０を参照して、本実施形態のＭＲＡＭの動作例について、説明する。

図１８は、本実施形態のＭＲＡＭの動作例を説明するためのタイミングチャートである。本実施形態のＭＲＡＭ１は、第１の実施形態と同様に、図９の自己参照方式の読み出し動作を実行する。

＜時刻ｔ０～ｔ３：Ｓ１０＞
図１８に示されるように、本実施形態のＭＲＡＭ１において、自己参照方式の読み出し動作の時刻ｔ０から時刻ｔ３の期間において、制御回路１７は、第１のセルアクセス処理を実行する。

制御回路１７は、読み出し回路１４のプリアンプ１４１を活性化する。プリアンプ１４１は、制御回路１７の制御に基づいて、各種の信号の信号レベルを、制御する。

時刻ｔ０において、プリアンプ１４１は、信号ＲＥＮの信号レベルを“Ｌ”レベルから“Ｈ”レベルに変える。プリアンプ１４１は、トランジスタＴＲｂのゲートに、所定の電圧ＶＣＬＭＰを印加する。
これによって、セル電流Ｉｃｅｌｌ１が、選択セルＭＣ－ｓ内に流れる。セル電流Ｉｃｅｌｌ１は、選択セルＭＣ－ｓ内のユーザーデータに応じた電流値を有する。

図１９は、本実施形態のＭＲＡＭにおける、自己参照方式の読み出し動作の第１のセルアクセス処理時におけるプリアンプ内の状態を模式的に示す図である。

プリアンプ１４１内において、カレントミラー回路７０は、セル電流Ｉｃｅｌｌ１に基づくミラー電流Ｉｍｒ１を、ノードＮＤｄに流す。

時刻ｔ１において、プリアンプ１４１は、信号Ｓ１の信号レベルを“Ｈ”レベルに設定し、信号Ｓ１ｂの信号レベルを“Ｌ”レベルに設定する。これによって、ＭＯＳスイッチＳＷ１のトランジスタＴＲｇ，ＴＲｈは、オン状態に設定される。ノードＮＤｅは、オン状態のＭＯＳスイッチＳＷ１によって、ノードＮＤｄに電気的に接続される。
尚、ノードＮＤｆは、オフ状態のＭＯＳスイッチＳＷ２によって、ノードＮＤｄから電気的に分離される。

本実施形態において、オフセット回路７１ｂは、第１のセルアクセス処理時に活性化される。
プリアンプ１４１は、第１のセルアクセス処理時において、信号ＯＦＳＴ２の信号レベルを“Ｈ”レベルから“Ｌ”レベルに変える。“Ｌ”レベルの信号ＯＦＳＴ２によって、オフセット回路７１ｂは、活性化状態に設定される。これによって、第１のセルアクセス処理時において、オフセット回路７１ｂは、オフセット電流Ｉｏｆｓｔ２を流す。

オフセット回路７１ｂの活性化状態時において、ノードＮＤｃの電位が、トランジスタＴＲｒのゲートに印加されている。第１のセルアクセス処理時において、オフセット回路７１ｂは、オフセット電流Ｉｏｆｓｔ２を、流す。

オフセット電流Ｉｏｆｓｔ２は、トランジスタＴＲｒ，ＴＲｓの電流経路を介して、電源端子ＶＤＤからノードＮＤｄに流れる。
オフセット電流Ｉｏｆｓｔ２の電流値は、トランジスタＴＲｒが出力する電流の電流値に応じる。それゆえ、オフセット電流Ｉｏｆｓｔ２の電流値は、トランジスタＴＲｒの電流駆動力に応じた範囲において、ノードＮＤｃの電位（セル電流Ｉｃｅｌｌ１の大きさ）に応じて、変化する。

このように、本実施形態において、トランジスタＴＲｒは、トランジスタＴＲｄの駆動力（出力電流）を増強できる。

ミラー電流Ｉｍｒ１とオフセット電流Ｉｏｆｓｔ２とを含む電流は、電流Ｉｓｍｐｌ２として、オン状態のＭＯＳスイッチＳＷ１を経由して、ノードＮＤｄからノードＮＤｅに流れる。ノードＮＤｅは、電流Ｉｓｍｐｌ２によって充電される。本実施形態において、ノードＮＤｅに流れる電流Ｉｓｍｐｌ２の電流値は、ミラー電流Ｉｍｒ１の電流値とオフセット電流Ｉｏｆｓｔ２の電流値との合計に実質的に等しい。

電流Ｉｓｍｐｌ２（電流Ｉｍｒ２＋Ｉｏｆｓｔ２）によるノードＮＤｅの充電によって、ノードＮＤｅの充電電圧ＶＳＭＰＬは、グランド電圧ＶＳＳから或る電圧値に上昇する。
上述のように、選択セルＭＣ－ｓが“０”データを保持している場合、充電電圧ＶＳＭＰＬは、電圧値Ｖ３を有する。選択セルＭＣ－ｓが“１”データを保持している場合、充電電圧ＶＳＭＰＬは、電圧値Ｖ３より低い電圧値Ｖ３－δｃを有する。

例えば、時刻ｔａにおいて、ノードＮＤｅの電位は、飽和する。

時刻ｔ２において、プリアンプ１４１は、信号Ｓ１の信号レベルを“Ｈ”レベルから“Ｌ”レベルに変え、信号Ｓ１ｂの信号レベルを“Ｌ”レベルから“Ｈ”レベルに変える。これによって、ＭＯＳスイッチＳＷ１は、オフ状態に設定される。ノードＮＤｅは、オフ状態のＭＯＳスイッチＳＷ１によって、ノードＮＤｄから電気的に分離される。

時刻ｔ３において、プリアンプ１４１は、信号ＲＥＮの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。これによって、プリアンプ１４１は、選択セルＭＣ－ｓから電気的に分離される。

このように、自己参照方式の読み出し動作における、第１のセルアクセス処理が、終了する。

＜時刻ｔ４～ｔ５：Ｓ２０＞
本実施形態のＭＲＡＭ１の自己参照方式の読み出し動作時において、時刻ｔ３から時刻ｔ４の期間に、制御回路１７は、第１の実施形態と同様に、リセット書き込み処理を実行する。

第１のセルアクセス処理の後、時刻ｔ４において、書き込み回路１３は、“Ｈ”レベルの制御信号ＣＮＴ－ＷＲによって、活性化される。書き込み回路１３は、選択セルＭＣに、参照データ（ここでは“０”データ）を書き込む。これによって、選択セルＭＣ－ｓは、リセット状態（参照データの保持状態）に設定される。

時刻Ｔ５において、書き込み回路１３は、“Ｌ”レベルの制御信号ＣＮＴ－ＷＲによって、非活性化される。

このように、自己参照方式の読み出し動作における、リセット書き込み処理が、終了する。

＜時刻ｔ６～ｔ９：Ｓ３０＞
時刻ｔ６から時刻ｔ９までの期間において、制御回路１７は、第２のセルアクセス処理を実行する。

制御回路１７は、プリアンプ１４１を活性化する。プリアンプ１４１は、制御回路１７の制御に応じて、各種の信号の信号レベルを、制御する。

時刻ｔ６において、プリアンプ１４１は、信号ＲＥＮを“Ｌ”レベルから“Ｈ”レベルに変える。これによって、第１の実施形態と同様に、オン状態のトランジスタＴＲａによって、プリアンプ１４１は、選択セルＭＣ－ｓにアクセスする。

図２０は、本実施形態のＭＲＡＭにおける、読み出し動作の第２のセルアクセス処理時におけるプリアンプ内の状態を示す模式図である。

図２０に示されるように、参照データ（ここでは、“０”データ）に応じたセル電流Ｉｃｅｌｌ２（参照電流Ｉｒｅｆ）が、選択セルＭＣ－ｓ内を流れる。
カレントミラー回路７０は、セル電流Ｉｃｅｌｌ２に基づいたミラー電流Ｉｍｒ２を、ノードＮＤｄに流す。

時刻ｔ７において、プリアンプ１４１は、信号Ｓ１の信号レベルを“Ｌ”レベルに設定し、信号Ｓ１ｂの信号レベルを“Ｈ”レベルに設定する。これによって、ＭＯＳスイッチＳＷ１は、オフ状態に設定される。ノードＮＤｅは、オフ状態のＭＯＳスイッチＳＷ１によって、ノードＮＤｄから電気的に分離される。ノードＮＤｅは、充電状態（電圧ＶＳＭＰＬの保持状態）を維持する。

プリアンプ１４１は、信号Ｓ２の信号レベルを“Ｌ”レベルから“Ｈ”レベルへ変え、信号Ｓ２ｂの信号レベルを“Ｈ”レベルから“Ｌ”レベルに変える。これによって、ＭＯＳスイッチＳＷ２は、オン状態になる。これによって、ノードＮＤｄは、オン状態のＭＯＳスイッチＳＷ２を介して、ノードＮＤｆに電気的に接続される。

第２のセルアクセス処理時において、ノードＮＤｅの充電電圧ＶＳＭＰＬによって、トランジスタＴＲｅがオン状態となっている。
それゆえ、トランジスタＴＲｅは、充電電圧ＶＳＭＰＬの電圧値（Ｖ３又はＶ３－δｃ）に応じた電流値を有する電流Ｉｘを、ノードＮＤｄからグランド端子ＶＳＳに流す。

本実施形態において、プリアンプ１４１は、第２のセルアクセス処理時において、オフセット回路７１ｂを非活性化する。プリアンプ１４１は、信号ＯＦＳＴ２の信号レベルを“Ｈ”レベルに設定する。これによって、オフセット回路７１ｂは、非活性化状態に設定される。この結果として、オフセット電流は、ノードＮＤｄに供給されない。

ミラー電流Ｉｍｒ２は、ノードＮＤｄを流れる。また、電流Ｉｘが、ノードＮＤｄからグランド端子ＶＳＳに流れる。
それゆえ、本実施形態において、ノードＮＤｆに流れる電流Ｉｅｖａｌ２は、“Ｉｍｒ２－Ｉｘ”に相当する。

電流Ｉｅｖａｌ２の供給によって、ノードＮＤｆの容量成分Ｃ２が、充電される。ノードＮＤｆの充電電圧は、時刻ｔｂにおいて飽和する。

例えば、選択セルＭＣ－ｓのユーザーデータが“０”データである場合において、充電電圧ＶＥＶＡＬの電圧値は、“Ｖ４”になる。選択セルＭＣ－ｓのユーザーデータが“１”データである場合において、充電電圧ＶＥＶＡＬの電圧値は、電圧値Ｖ３よりある値δｄだけ小さい値（Ｖ４－δｄ）になる。

このように、本実施形態において、第１の実施形態と同様に、選択セルＭＣ－ｓが“０”データを保持していた場合における充電電圧ＶＥＶＡＬの電圧値と選択セルＭＣ－ｓが“１”データを保持していた場合における電圧ＶＥＶＡＬの電圧値との間において、差δｃに比較して十分大きな差δｄが、確保される。

さらに、本実施形態において、第１の実施形態と同様に、ユーザーデータが“０”データである場合の電圧ＶＥＶＡＬと電圧ＶＳＭＰＬとの間に、比較的大きいマージン（電位差）が、確保される。

ノードＮＤｆの電圧ＶＥＶＡＬが安定した後、時刻ｔ８において、プリアンプ１４１は、信号Ｓ２の信号レベルを“Ｈ”レベルから“Ｌ”レベルに変え、信号Ｓ２ｂの信号レベルを“Ｌ”レベルから“Ｈ”レベルに変える。オフ状態のＭＯＳスイッチＳＷ２によって、ノードＮＤｆは、ノードＮＤｄから電気的に分離される。これによって、ノードＮＤｆの充電は、停止する。

プリアンプ１４１は、信号ＲＥＮの信号レベルを“Ｈ”レベルから“Ｌ”レベルに変える。“Ｌ”レベルの信号ＲＥＮによって、トランジスタＴＲａは、オフ状態になる。オフ状態のトランジスタＴＲａによって、プリアンプ１４１から選択セルＭＣ－ｓへの電流の供給が、停止する。

このように、自己参照方式の読み出し動作における、第２のセルアクセス処理が、終了する。

＜時刻ｔ１０～ｔ１５：Ｓ４０＞
自己参照方式の読み出し動作における第２のセルアクセス処理後、制御回路１７は、第１の実施形態と同様に、センス処理を実行する。

センスアンプ１４２は、第１の実施形態と同様に、信号ＳＥＮ２，ＳＥＮ，ＬＡＴＮの信号レベルを制御する。

ノードＮＤ２がノードＮＤ６に電気的に接続され、ノードＮＤ３がノードＮＤ７に電気的に接続される。
トランジスタＴＲ１３は、ノードＮＤ６に電流Ｉ１を流し、トランジスタＴＲ１４は、ノードＮＤ７に電流Ｉ２を流す。

本実施形態において、第１のセルアクセス処理のセンス結果（電圧ＶＳＭＰＬ）が、オフセットされる。

それゆえ、オフセット回路７２ａは活性化され、オフセット回路７２ｂは非活性化される。“Ｈ”レベルの信号ＳＨＦＴＤＯＢによって、オフセット回路７２ａ内のトランジスタＴＲ１５は、オン状態に設定される。トランジスタＴＲ１６は、電流Ｉｓｈｆｔａを、ノードＮＤ６からグランド端子ＶＳＳに流す。電流Ｉｓｈｆｔａの電流値は、電圧ＶＳＨＦＴａに応じる。
これによって、オフセット電流Ｉｓｈｆｔａが、電圧ＶＥＶＡＬに応じてノードＮＤ６に流れる電流Ｉ１に、印加される。電流Ｉ１＋Ｉｓｈｆｔａが、ノードＮＤ２に流れる。

電流Ｉ１＋Ｉｓｈｆｔａ及び電流Ｉ２に応じて、ノードＮＤ２の電位及びノードＮＤ３の電位が、変動する。ノードＮＤ２，ＮＤ３の電位は、トランジスタＴＲ１，ＴＲ１１，ＴＲ１２からの電圧ＶＤＤ，ＶＳＳの供給及びトランジスタＴＲ２，ＴＲ３，ＴＲ７，ＴＲ８のポジティブフィードバックによって、増幅される。
これによって、ノードＮＤ２の電位及びノードＮＤ３の電位（信号ＤＯ，ＤＯｂの信号レベル）が、決定される。

このように、自己参照方式の読み出し動作における、センス処理が終了する。

読み出し動作によって得られたデータＤＯ，ＤＯＢは、入出力回路１６を介して、読み出し回路１４から外部デバイス９に転送される。

以上のように、本実施形態のＭＲＡＭ１における自己参照方式の読み出し動作が、終了する。

本実施形態のＭＲＡＭ１は、図１３乃至図１６を用いて説明された効果と実質的に同じ効果を得ることができる。

したがって、第２の実施形態のメモリデバイスは、メモリデバイスの特性を向上できる。

（３） 第３の実施形態
図２２及び図２３を参照して、第３の実施形態のメモリデバイスについて、説明する。

図２２は、本実施形態のメモリデバイスの動作例を説明するための模式図である。図２３は、本実施形態のメモリデバイスの動作例を説明するためのタイミングチャートである。

図２２に示されるように、上述の第１の実施形態のＭＲＡＭ１の読み出し回路において、プリアンプ１４１のオフセット回路７１ａは、第２のセルアクセス処理時にオフセット電流を流さずに、第１のセルアクセス処理時にオフセット電流Ｉｏｆｓｔ３を流してもよい。

これによって、本実施形態のＭＲＡＭは、第１のセルアクセス処理時において、オフセット電流Ｉｏｆｓｔ３を、ユーザーデータの保持状態の選択セルＭＣ－ｓのセル電流Ｉｃｅｌｌ１に基づくミラー電流Ｉｍｒ１に印加する。

例えば、図２３に示されるように、第１のセルアクセス処理中の時刻ｔ１において、プリアンプ１４１は、信号ＯＦＳＴ１の信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。これによって、オフセット回路７１ａは、活性化状態に設定される。

図２２に示されるように、本実施形態において、第１のセルアクセス処理中に、オフセット回路７１ａは、オフセット電流Ｉｏｆｓｔ３を、ノードＮＤｄからグランド端子ＶＳＳに流す。これによって、オフセット電流Ｉｏｆｓｔ３が、セル電流Ｉｃｅｌｌ１に基づいたミラー電流Ｉｍｒ１に印加される。

ノードＮＤｅは、オフセット電流Ｉｏｆｓｔ３が印加されたミラー電流Ｉｍｒ１によって充電される。

第２のセルアクセス処理時において、プリアンプ１４１は、信号ＯＦＳＴ１の信号レベルを、“Ｌ”レベルに維持する。これによって、オフセット回路７１ａは、第２のセルアクセス処理時に非活性化状態に設定される。それゆえ、本実施形態において、オフセット回路７１ａは、第２のセルアクセス処理中において、オフセット電流を流さない。
ノードＮＤｆは、オフセット電流が印加されないミラー電流Ｉｍｒ２によって、充電される。

この後、センスアンプ１４２は、上述の第１の実施形態と同様に、センス処理を実行する。但し、本実施形態において、センスアンプ１４２内において、オフセット回路７２ａが活性化され、オフセット回路７２ｂは非活性化される。オフセット回路７２ａのオフセット電流Ｉｓｈｆｔａが、電流Ｉ１に印加される。

これによって、本実施形態において、選択セルＭＣ－ｓ内のデータが、判別される。

例えば、本実施形態において、オフセット回路７１ａによるセンス結果に対するオフセットの方向が、第１の実施形態におけるセンス結果に対するオフセットの方向と異なる。この場合において、電圧ＶＥＶＡＬ－０が電圧ＶＳＭＰＬ（ＶＳＭＰＬ－０，ＶＳＭＰＬ１）より高い電圧値にシフトする。
このように、図８のオフセット回路７１ａを含むプリアンプ１４１は、オフセット回路７１ａの活性化のタイミングを制御することによって、センス結果に対するオフセット方向を、制御できる。

さらに、本実施形態のＭＲＡＭは、図１３乃至図１６を用いて説明された効果と実質的に同じ効果を得ることができる。

したがって、第３の実施形態のメモリデバイスは、上述の実施形態と同様の効果を得ることができる。

（４） 第４の実施形態
図２３及び図２４を参照して、第３の実施形態のメモリデバイスについて、説明する。

図２３は、本実施形態のメモリデバイス（例えば、ＭＲＡＭ）の動作例を説明するための模式図である。図２４は、本実施形態のメモリデバイスの動作例を説明するためのタイミングチャートである。

図２３に示されるように、上述の第２の実施形態のＭＲＡＭ１の読み出し回路において、プリアンプ１４１のオフセット回路７１ｂは、第１のセルアクセス処理時にオフセット電流を流さずに、第２のセルアクセス処理時にオフセット電流Ｉｏｆｓｔ３を流してもよい。

これによって、本実施形態のＭＲＡＭは、第２のセルアクセス処理時において、オフセット電流Ｉｏｆｓｔ４を、参照データの保持状態の選択セルＭＣ－ｓのセル電流Ｉｃｅｌｌ２に基づくミラー電流Ｉｍｒ２に印加する。

例えば、図２４に示されるように、第１のセルアクセス処理時において、プリアンプ１４１は、信号ＯＦＳＴ１の信号レベルを、“Ｈ”レベルに維持する。これによって、オフセット回路７１ｂは、第１のセルアクセス処理時に非活性化状態に設定される。それゆえ、本実施形態において、オフセット回路７１ａは、第１のセルアクセス処理中において、オフセット電流を流さない。
ノードＮＤｅは、オフセット電流が印加されないミラー電流Ｉｍｒ１によって、充電される。

第２のセルアクセス処理中の時刻ｔ６において、プリアンプ１４１は、信号ＯＦＳＴ１の信号レベルを、“Ｈ”レベルから“L”レベルに変える。これによって、オフセット回路７１ｂは、活性化される。

図２３に示されるように、本実施形態において、第２のセルアクセス処理中に、オフセット回路７１ｂは、オフセット電流Ｉｏｆｓｔ４を、電源端子ＶＤＤからノードＮＤｄに流す。これによって、オフセット電流Ｉｏｆｓｔ４が、セル電流Ｉｃｅｌｌ２に基づいたミラー電流Ｉｍｒ２に印加される。

ノードＮＤｆは、オフセット電流Ｉｏｆｓｔ４が印加されたミラー電流Ｉｍｒ２によって、充電される。

この後、センスアンプ１４２は、上述の第２の実施形態と同様に、センス処理を実行する。但し、本実施形態において、センスアンプ１４２内において、オフセット回路７２ａは非活性化され、オフセット回路７２ｂは活性化される。オフセット回路７２ｂのオフセット電流Ｉｓｈｆｔｂが、電流Ｉ２に印加される。

これによって、本実施形態において、選択セルＭＣ－ｓ内のデータが、判別される。

例えば、本実施形態において、オフセット回路７１ｂによるセンス結果に対するオフセットの方向が、第２の実施形態におけるセンス結果に対するオフセットの方向と異なる。この場合において、電圧ＶＥＶＡＬ－０が電圧ＶＳＭＰＬ（ＶＳＭＰＬ－０，ＶＳＭＰＬ１）より高い電圧値にシフトする。

このように、図１７のオフセット回路７１ｂを含むプリアンプ１４１は、オフセット回路７１ｂの活性化のタイミングを制御することによって、センス結果に対するオフセット方向を、制御できる。

本実施形態のＭＲＡＭ１は、図１３乃至図１６を用いて説明された効果と実質的に同じ効果を得ることができる。

したがって、第４の実施形態のメモリデバイスは、上述の実施形態と同様の効果を得ることができる。

（５） 第５の実施形態
図２５を参照して、第５の実施形態のメモリデバイスについて、説明する。

図２５は、本実施形態のメモリデバイス（例えば、ＭＲＡＭ）の構成例を示す回路図である。

図２５に示されるように、オフセット回路７１ａは、複数の電界効果トランジスタＴＲｐ＜０＞～ＴＲｐ＜ｊ－１＞を含む。ｊは、１以上の整数である。オフセット電流を流すトランジスタＴＲｐは、複数の電界効果トランジスタから構成される。
複数のトランジスタＴＲｐ＜０＞～ＴＲｐ＜ｊ－１＞のゲートサイズ（例えば、ゲート幅）は、同じでもよいし、互いに異なってもよい。

複数のトランジスタＴＲｐ＜１＞～ＴＲｐ＜ｊ－１＞の電流経路は、トランジスタＴＲｐ＜０＞の電流経路に対して並列に接続されている。トランジスタＴＲｐ＜０＞～ＴＲｐ＜ｊ－１＞のゲートは、トランジスタＴＲｐ＜１＞のゲートに接続されている。

複数のトランジスタＴＲｐ＜０＞～ＴＲｐ＜ｊ－１＞は、オフセット電流Ｉｏｆｓｔを出力する１つのトランジスタ（以下では、オフセットトランジスタとよばれる）ＴＲｐとして実効的に機能する。

オフセット電流Ｉｏｆｓｔに設定される電流値に応じて、トランジスタＴＲｐ＜０＞～ＴＲｐ＜ｊ－１＞が、トリミングされる。

例えば、複数のトランジスタＴＲｐ＜１＞～ＴＲｐ＜ｊ－１＞のうち或る個数（ｋ個）のトランジスタのゲートが、溶断又はスイッチング回路などによって、トランジスタＴＲｑ＜０＞のゲートから電気的に分離される。ｋは、０以上、ｊ－１以下の整数である。

これによって、（ｊ－ｋ）個のトランジスタＴＲｐ＜０＞～ＴＲｐ＜ｊ－ｋ－１＞を含むオフセットトランジスタＴＲｐの実効的なゲート幅が、ｊ個のトランジスタＴＲｐ＜０＞～ＴＲｐ＜ｊ－１＞を含むオフセットトランジスタＴＲｐの実効的なゲート幅より小さくなる。

この結果として、（ｊ－ｋ）個のトランジスタＴＲｐ＜０＞～ＴＲｐ＜ｊ－ｋ－１＞を含むオフセットトランジスタＴＲｐが流すオフセット電流Ｉｏｆｓｔの電流値は、ｊ個のトランジスタＴＲｐ＜０＞～ＴＲｐ＜ｊ－１＞を含むオフセットトランジスタＴＲｐが流すオフセット電流Ｉｏｆｓｔの電流値より小さくなる。

このように、トランジスタＴＲｐが流すオフセット電流Ｉｏｆｓｔの電流値は、オフセット回路７１ａのトランジスタＴＲｐ＜０＞～ＴＲｐ＜ｊ－１＞の個数に応じて、調整される。

尚、トリミングされるトランジスタＴＲｐ＜０＞～ＴＲｐ＜ｊ－１＞の個数（ｋ個）は、ＭＲＡＭ１のテスト工程などによって、適宜決定される。
オフセット回路７１ａが流すオフセット電流の電流値が、所望の大きさを有している場合、複数のトランジスタＴＲｐ＜０＞～ＴＲｐ＜ｊ－１＞に対するトリミングが、実行されない場合もある。

尚、カレントミラー回路７０のトランジスタＴＲｄが、トランジスタＴＲｐ（ＴＲｐ＜０＞～ＴＲｐ＜ｊ－１＞）と同様に、複数の電界効果トランジスタＴＲｄ＜０＞～ＴＲＤ＜ｈ－１＞によって、構成されてもよい。ｈは、１以上の整数である。
これによって、セル電流Ｉｃｅｌｌに対するミラー電流Ｉｍｒの大きさが、調整され得る。例えば、トランジスタＴＲｄのゲートサイズ（トランジスタＴＲｃとトランジスタＴＲｄとの電流比）は、メモリ素子に用いられるＭＴＪ素子の磁気抵抗値（又は、ＭＲ比）に応じて、適宜設定される。

本実施形態のメモリデバイスは、上述の実施形態と実質的に同じ効果を得ることができる。

（６） 第６の実施形態
図２６を参照して、第６の実施形態のメモリデバイスについて、説明する。

図２６は、本実施形態のメモリデバイス（例えば、ＭＲＡＭ）の構成例を示す回路図である。

図２６に示されるように、オフセット回路７１ｂは、並列に接続された電流経路を有する複数のトランジスタＴＲｒ＜０＞～ＴＲｒ＜ｊ－１＞を含んでもよい。
複数のトランジスタＴＲｒ＜０＞～ＴＲｒ＜ｊ－１＞は、オフセット電流Ｉｏｆｓｔを出力する１つのトランジスタ（以下では、オフセットトランジスタとよばれる）ＴＲｒとして実効的に機能する。

この場合においても、図２５の例と同様に、複数のトランジスタＴＲｒ＜０＞～ＴＲｒ＜ｊ－１＞のうち所定の個数のトランジスタに対するトリミングによって、オフセット電流Ｉｏｆｓｔの電流値が、調整され得る。

尚、トリミングされるトランジスタＴＲｒ＜０＞～ＴＲｐ＜ｊ－１＞の個数（ｋ個）は、ＭＲＡＭ１のテスト工程などによって、適宜決定される。オフセット回路７１ｂが流すオフセット電流の電流値が、所望の大きさを有している場合、複数のトランジスタＴＲｐ＜０＞～ＴＲｐ＜ｊ－１＞に対するトリミングが、実行されない場合もある。

本実施形態のメモリデバイスは、上述の実施形態と実質的に同じ効果を得ることができる。

（７） 第７の実施形態
図２７を参照して、第７の実施形態のメモリデバイスについて、説明する。

図２７は、本実施形態のメモリデバイス（例えば、ＭＲＡＭ）の構成例を示す回路図である。

図２７に示されるように、１つのプリアンプ１４１が、複数のオフセット回路７１ａ，７１ｂを含んでいてもよい。

本実施形態において、１つの読み出し動作時に、２つのオフセット回路７１ａ，７１ｂのうちいずれか一方が、活性化される。これによって、第１及び第２のセルアクセス処理のうちいずれか一方において、オフセット電流（オフセット値）が、センス結果に与えられる。

本実施形態のメモリデバイスは、上述の実施形態と実質的に同じ効果を得ることができる。

（８）その他
実施形態のメモリデバイスは、上述の実施形態に限らず、種々の変形が適用可能である。

例えば、上述の各実施形態におけるメモリセルＭＣは、磁気抵抗効果素子と、２端子スイッチング素子とによって構成される例が示されている。但し、メモリセルＭＣは、磁気抵抗効果素子と、３端子スイッチング素子（例えば、電界効果トランジスタ）とによって構成されていてもよい。

尚、上述の実施形態のメモリデバイスは、メモリ素子として、磁気抵抗効果素子を用いたメモリデバイス（例えば、ＭＲＡＭ）が、示されている。

但し、本実施形態のメモリデバイスは、磁気抵抗効果素子とは異なる可変抵抗素子を、メモリ素子に用いてもよい。

例えば、メモリデバイスは、素子の抵抗変化を利用してデータを記憶する素子を用いたデバイスであれば、抵抗変化メモリ（例えば、ＲｅＲＡＭ）及び相変化メモリ（例えば、ＰＣＲＡＭ）でもよい。

本実施形態のメモリデバイスは、揮発性メモリでもよいし、不揮発性メモリでもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…メモリデバイス、１０…メモリセルアレイ、１１…ロウ制御回路、１２…カラム制御回路、１３…書き込み回路、１４…読み出し回路、１５…電圧生成回路、１６…入出力回路、１８…制御回路、１４１…プリアンプ、１４２…センスアンプ。

Claims (14)

1. メモリセルと、
   前記メモリセル内の第１のデータに基づく第１の信号をセンスし、前記メモリセルに第２のデータを書き込み、前記メモリセル内の第２のデータに基づく第２の信号をセンスし、前記第１の信号と前記第２の信号との比較結果に基づいて前記メモリセル内のデータを読み出す読み出し回路と、
   を具備し、
   前記読み出し回路は、
   前記第１の信号及び前記第２の信号をセンスする第１のセンスアンプ
   を含み、
   前記第１のセンスアンプは、
   前記メモリセルに接続された第１のノードに第１の電流を流し、前記第１のノードの電位に基づいて第２のノードに第２の電流を流すカレントミラー回路と、
   前記第２のノードに接続された第１の端子と、第３のノードに接続された第２の端子と、を含む第１のスイッチング素子と、
   前記第２のノードに接続された第３の端子と、前記第３のノードに接続された第１のゲートと、を含む第１のトランジスタと、
   前記第２のノードに接続された第４の端子と、第４のノードに接続された第５の端子と、を含む第２のスイッチング素子と、
   前記第２のノード及び前記第３のノードに接続され、前記第３のノードの電位に基づいて前記第２のノードに第３の電流を流す第１の回路と、
   を含む、メモリデバイス。
2. メモリセルと、
   前記メモリセル内の第１のデータに対応する第１の信号をセンスし、前記メモリセルに第２のデータを書き込み、前記メモリセル内の第２のデータに対応する第２の信号をセンスし、前記第１の信号と前記第２の信号との比較結果に基づいて、前記メモリセル内のデータを読み出す読み出し回路と、
   を具備し、
   前記読み出し回路は、
   前記第１の信号及び前記第２の信号をセンスする第１のセンスアンプ
   を含み、
   前記第１のセンスアンプは、
   前記メモリセルに接続された第１のノードに第１の電流を流し、前記第１のノードの電位に基づいて第２のノードに第２の電流を流すカレントミラー回路と、
   前記第２のノードに接続された第１の端子と、第３のノードに接続された第２の端子と、を含む第１のスイッチング素子と、
   前記第２のノードに接続された第３の端子と、前記第３のノードに接続された第１のゲートと、を含む第１のトランジスタと、
   前記第２のノードに接続された第４の端子と、第４のノードに接続された第５の端子と、を含む第２のスイッチング素子と、
   前記第１のノード及び前記第２のノードに接続され、前記第１のノードの電位に基づいて前記第２のノードに第３の電流を流す第１の回路と、
   を含む、メモリデバイス。
3. 前記第１の回路は、前記第１のセンスアンプが前記第１の信号をセンスする時において、前記第１の電流を流さず、
   前記第１の回路は、前記第１のセンスアンプが前記第２の信号をセンスする時において、前記第１の電流を流す、
   請求項１又は２に記載のメモリデバイス。
4. 前記第１の回路は、前記第１のセンスアンプが前記第１の信号をセンスする時において、前記第１の電流を流し、
   前記第１の回路は、前記第１のセンスアンプが前記第２の信号をセンスする時において、前記第１の電流を流さない、
   請求項１又は２に記載のメモリデバイス。
5. 前記第１の回路は、
   第６の端子と、前記第２のノードに接続された第７の端子と、前記第３のノードに接続された第２のゲートと、を含む第２のトランジスタと、
   前記第６の端子に接続された第８の端子と、グランド端子に接続された第９の端子と、第１の制御信号が供給される第３のゲートと、を含む第３のトランジスタと、
   を含む、
   請求項１、３及び４のうちいずれか１項に記載のメモリデバイス。
6. 前記第３のトランジスタが、第１のレベルの前記第１の制御信号に基づいて活性化された時、前記第２のトランジスタは、前記第３の電流を前記第２のノードから前記グランド端子に流し、
   前記第３のトランジスタが、第２のレベルの前記第１の制御信号に基づいて非活性化された時、前記第２のトランジスタは、前記第３の電流を流さない、
   請求項５に記載のメモリデバイス。
7. 前記第２のゲートのサイズは、前記第１のゲートのサイズより小さい、
   請求項５又は６に記載のメモリデバイス。
8. 前記第３の電流の電流値は、前記第３のノードの電位に基づく、
   請求項１、３乃至７のうちいずれか１項に記載のメモリデバイス。
9. 前記第１の回路は、
   第６の端子と、前記第２のノードに接続された第７の端子と、前記第１のノードに接続された第２のゲートと、を含む第２のトランジスタと、
   前記第６の端子に接続された第８の端子と、電源端子に接続された第９の端子と、第１の制御信号が供給される第３のゲートと、を含む第３のトランジスタと、
   を含む、
   請求項２乃至４のうちいずれか１項に記載のメモリデバイス。
10. 前記第３のトランジスタが、第１のレベルの前記第１の制御信号に基づいて活性化された時、前記第２のトランジスタは、前記第３の電流を前記電源端子から前記第２のノードに流し、
    前記第３のトランジスタが、第２のレベルの前記第１の制御信号に基づいて非活性化され、前記第２のトランジスタは、前記第３の電流を流さない、
    請求項９に記載のメモリデバイス。
11. 前記カレントミラー回路は、
    前記第１のノードに接続された第１０の端子と、前記第１のノードに接続された第４のゲートとを含む第４のトランジスタと、
    前記第１のノードに接続された第５のゲートと、前記第２のノードに接続された第１１の端子と、を含む第５のトランジスタと、
    を含み、
    前記第２のゲートのサイズは、前記第５のゲートのサイズより小さい、
    請求項９又は１０に記載のメモリデバイス。
12. 前記第１の電流の電流値は、前記第１のノードの電位に基づく、
    請求項２乃至４、９乃至１１のうちいずれか１項に記載のメモリデバイス。
13. 前記読み出し回路は、
    前記第１の信号及び前記第２の信号を比較する第２のセンスアンプを、
    さらに含み、
    前記第２のセンスアンプは、前記第３のノードの前記第１の信号及び前記第４のノードの前記第２の信号のうちいずれか一方にオフセット値を印加する第２の回路を含む、
    請求項１乃至１２のうちいずれか１項に記載のメモリデバイス。
14. 前記メモリセルは、磁気抵抗効果素子を含む、
    請求項１乃至８のうちいずれか１項に記載のメモリデバイス。

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