JP2010061727A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】抵抗値のレベル変化によってデータを記憶する記憶素子を備えた不揮発性半導体記憶装置において、センスアンプ１０の入力信号のオフセットを低減させる。
【解決手段】センスアンプ１０は、記憶素子に定電圧を印加するためのトランジスタ２９，３０と、記憶素子を流れる電流を電圧に変換するための負荷トランジスタ２７，２８と、ノードＮ２７，Ｎ２８の電位差を検出する差動増幅回路４１とを含む。トランジスタ２７〜３０をバイポーラトランジスタで構成することによって、ＭＯＳトランジスタを用いた場合に比べてトランジスタの特性のばらつきを抑えることができるので、オフセットを低減させることができる。
【選択図】図８

Description

この発明は不揮発性半導体記憶装置に関し、特に、抵抗値のレベル変化によってデータを記憶する記憶素子を備えた不揮発性半導体記憶装置に関する。

不揮発性半導体記憶装置は、電源電圧が遮断されても記憶データを保持することができ、待機状態において電源電圧を供給する必要がない。このため、低消費電力が必要な携帯機器において広く用いられている。

このような不揮発性半導体記憶装置の１つに、磁気抵抗効果を利用してデータを記憶するＭＲＡＭ（Magnetic Random Access Memory）がある。また、ＭＲＡＭの１つに、トンネル磁気抵抗（ＴＭＲ：Tunneling Magneto-Resistive）素子を用いたものがある（たとえば、非特許文献１参照）。
辻 高晴、外７名、「A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture」、2004 Symposium on VLSI Circuits Digest of Technical Papers、p.450-453

通常、ＭＲＡＭの読出回路では、データに応じた抵抗値を有するメモリセルを流れる電流と抵抗値の固定された参照セルを流れる電流とを比較することによって、メモリセルの抵抗値のレベルを検出する。このとき、メモリセルの抵抗値の読出マージンをできるだけ大きくするためには、読出回路の入力信号のオフセットをできるだけ減らす必要がある。

この発明の目的は、抵抗値のレベル変化によってデータを記憶する記憶素子を備えた不揮発性半導体記憶装置において、読出回路の入力信号のオフセットを低減させることである。

この発明の一実施の形態は、要約すれば、メモリアレイと読出回路とを備える不揮発性半導体記憶装置である。メモリアレイは、各々が抵抗値のレベルの変化によってデータを記憶する記憶素子を有する複数のメモリセルと、各々が抵抗値の固定された参照用素子を有する複数の参照セルとを含む。また、読出回路は、第１の負荷素子と、第２の負荷素子と、差動増幅回路と、第１のトランジスタと、第２のトランジスタとを含む。第１の負荷素子は、第１の電源ノードと第１のノードとの間に設けられる。第２の負荷素子は、第１の電源ノードと第２のノードとの間に設けられる。差動増幅回路は、第１のノードの電圧と第２のノードの電圧との差を増幅する。第１のトランジスタは、一方の主電極が第１のノードと接続され、他方の主電極が複数のメモリセルのうちの選択されたメモリセルを介して第２の電源ノードと接続され、制御電極に所定の第１の電圧が印加される。第２のトランジスタは、一方の主電極が第２のノードと接続され、他方の主電極が複数の参照セルのうちの選択された１または複数の参照セルを介して第２の電源ノードと接続され、制御電極に第１の電圧が印加される。ここで、第１および第２のトランジスタは、それぞれバイポーラトランジスタによって構成される。

この実施の形態によれば、第１および第２のトランジスタが、それぞれバイポーラトランジスタによって構成されるので、ＭＯＳ（Metal-Oxide Semiconductor）トランジスタによって構成される場合に比べて特性ばらつきを小さくできる。この結果、読出回路の入力信号のオフセットを低減させることが可能になる。

以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

また、以下の各実施の形態では、ＭＲＡＭを例に挙げて説明するが、この発明はＭＲＡＭに限らず、相変化メモリ（ＰＲＡＭ：Phase change RAM）などの抵抗値のレベル変化によってデータを記憶する記憶素子を備えた不揮発性半導体記憶装置に広く適用できる。また、以下の各実施の形態では、オープンビット線方式のＭＲＡＭを例に挙げて説明するが、この発明はフォールデッドビット線方式のＭＲＡＭにも適用できる。

［実施の形態１]
（ＭＲＡＭの構成）
まず、この発明の前提となるＭＲＡＭの概略的な構成を説明する。

図１は、この発明の実施の形態１によるＭＲＡＭ１００の全体構成を示すブロック図である。

また、図２は、図１のメモリアレイ１，２の構成および書込／読出回路６のうちデータ読出に関連する要部を示すブロック図である。図１、図２を参照して、このＭＲＡＭ１００は、２つのメモリアレイ１，２、行デコーダ３、ドライバ４、列デコーダ５、書込／読出回路６、および制御回路７を含む。

メモリアレイ１は、図２に示すように、複数行複数列に配置された複数のメモリセルＭＣと、複数行にそれぞれ対応して設けられた複数のワード線ＷＬＡと、複数行にそれぞれ対応して設けれた複数のディジット線ＤＬＡと、複数列（ここでは、３２列とする）にそれぞれ対応して設けられた複数のビット線ＢＬＡ０〜ＢＬＡ１５，ＢＬＡ３１〜ＢＬＡ１６とを含む。

図３は、図２のメモリセルＭＣの構成を示す回路図である。図３を参照して、各メモリセルＭＣは、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタ（ＮチャネルＭＯＳトランジスタ）ＡＴＲを含む。トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲは対応のビット線ＢＬと接地ノードＶＳＳとの間に直列接続される。アクセストランジスタＡＴＲのゲートは対応のワード線ＷＬに接続される。なお、接地ノードＶＳＳはこの発明の第２の電源ノードに対応し、電源ノードＶＤＤがこの発明の第１の電源ノードに対応する。

図４は、図３のメモリセルＭＣのデータ書込方法を説明するための図である。図４を参照して、トンネル磁気抵抗素子ＴＭＲは、記憶データの論理に応じて電気抵抗値が変化する素子である。すなわちトンネル磁気抵抗素子ＴＭＲは、図４に示すように、電極ＥＬとビット線ＢＬの間に積層された固定磁化膜ＦＬ、トンネル絶縁膜ＴＢおよび自由磁化膜ＶＬを含む。固定磁化膜ＦＬおよび自由磁化膜ＶＬの各々は、強磁性体膜で構成されている。固定磁化膜ＦＬの磁化方向は一方方向に固定されている。自由磁化膜ＶＬの磁化方向は、固定磁化膜ＦＬの磁化方向と同一方向および逆方向の２方向をとり得る。固定磁化膜ＦＬおよび自由磁化膜ＶＬの磁化方向が同一である場合は、両者の磁化方向が逆である場合に比べて、トンネル磁気抵抗素子ＴＭＲの電気抵抗値が低い値になる。トンネル磁気抵抗素子ＴＭＲの２段階の抵抗値は、たとえばデータ１，０にそれぞれ対応付けられる。

データ書込時は、図４に示すように、ワード線ＷＬが非選択レベルの「Ｌ」レベルに設定されてアクセストランジスタＡＴＲが非導通状態にされ、ビット線ＢＬおよびディジット線ＤＬの各々に書込電流が流される。自由磁化膜ＶＬの磁化方向は、ビット線ＢＬおよびディジット線ＤＬに流れる書込電流の方向の組合せによって決定される。

図５は、データ書込時におけるデータ書込電流の方向と磁界方向との関係を示す図である。図５を参照して、横軸で示される磁界Ｈｘは、ディジット線ＤＬを流れるデータ書込電流によって生じる磁界Ｈ（ＤＬ）を示している。一方、縦軸に示される磁界Ｈｙは、ビット線ＢＬを流れるデータ書込電流によって生じる磁界Ｈ（ＢＬ）を示している。

自由磁化膜ＶＬに記憶される磁界方向は、磁界Ｈ（ＤＬ）とＨ（ＢＬ）の和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込まれる。すなわち、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁化膜ＶＬに記憶される磁界方向は更新されない。したがって、トンネル磁気抵抗素子ＴＭＲの記憶データを書込動作によって更新するためには、ディジット線ＤＬとビット線ＢＬとの両方に電流を流す必要がある。トンネル磁気抵抗素子ＴＭＲに一旦記憶された磁界方向すなわち記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。

図６は、図３のメモリセルＭＣのデータ読出方法を説明するための図である。図６を参照して、データ読出時は、ワード線ＷＬが選択レベルの「Ｈ」レベルにされてアクセストランジスタＡＴＲが導通し、ビット線ＢＬからトンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを介して接地ノードＶＳＳに電流Ｉｓが流れる。この電流Ｉｓの値は、トンネル磁気抵抗素子ＴＭＲの抵抗値に応じて変化する。したがって、この電流Ｉｓの値を検知することにより、トンネル磁気抵抗素子ＴＭＲの記憶データを読み出すことができる。

再び図１、図２を参照して、メモリアレイ２は、メモリアレイ１と同じ構成であり、複数行複数列に配置された複数のメモリセルＭＣと、複数行にそれぞれ対応して設けられた複数のワード線ＷＬＢと、複数行にそれぞれ対応して設けれた複数のディジット線ＤＬＢと、複数列（ここでは、３２列とする）にそれぞれ対応して設けられた複数のビット線ＢＬＢ０〜ＢＬＢ１５，ＢＬＢ３１〜ＢＬＢ１６とを含む。

メモリアレイ１，２の同じ列の２本のビット線ＢＬＡｎとＢＬＢｎ（ただし、ｎは０から３１までの整数である）は対を成している。さらに、メモリアレイ１，２の複数のビット線対は予め２対ずつグループ化されている。図２では、メモリアレイ１，２の図中左右の両端から内側に向かって２対ずつグループ化されている。具体的には、ビット線ＢＬＡ０，ＢＬＢ０，ＢＬＡ１６，ＢＬＢ１６の４本で１つのビット線対グループが構成される。さらにその内側のビット線ＢＬＡ１，ＢＬＢ１，ＢＬＡ１７，ＢＬＢ１７；…；ＢＬＡ１５，ＢＬＢ１５，ＢＬＡ３１，ＢＬＢ３１が４本ずつグループ化されている。

各メモリアレイ１，２の予め定められた行（図２では、書込／読出回路６に隣接する行であり、以下、参照行と称する）のメモリセルＭＣは、データ読出時の参照セルとして使用される。さらに、その参照行のワード線ＷＬおよびディジット線ＤＬはそれぞれ参照ワード線ＲＷＬ（ＲＷＬＡ，ＲＷＬＢ）および参照ディジット線ＲＤＬ（ＲＤＬＡ，ＲＤＬＢ）として使用される。各参照行の複数の参照セルは、ビット線対グループに対応して２個ずつグループ化され、一方が高レベルの抵抗値Ｒhighに設定され、他方が低レベルの抵抗値Ｒlowに設定されている。具体的に図２の場合、各ビット線ＢＬＡ０〜ＢＬＡ１５，ＢＬＢ０〜ＢＬＢ１５に対応する参照セルが抵抗値Ｒhighに設定され，各ビット線ＢＬＡ３１〜ＢＬＡ１６，ＢＬＢ３１〜ＢＬＢ１６に対応する参照セルが抵抗値Ｒlowに設定される。

図１の制御回路７は、外部コマンド信号ＣＭＤに従ってＭＲＡＭ全体を制御する。
行デコーダ３は、行アドレス信号ＲＡに従ってメモリアレイ１，２のうちのいずれか一方のメモリアレイと、そのメモリアレイの複数行のうちのいずれかの行のワード線ＷＬおよびディジット線ＤＬと、他方のメモリアレイの参照ワード線ＲＷＬとを選択する。

ドライバ４は、データ書込時は行デコーダ３によって選択されたディジット線ＤＬに書込電流を流し、データ読出時は行デコーダ３によって選択されたワード線ＷＬおよび参照ワード線ＲＷＬの各々を選択レベルの「Ｈ」レベルに立上げる。

列デコーダ５は、列アドレス信号ＣＡに従って、１６個のビット線対グループのうちのいずれかのビット線対グループを選択する。選択されたビット線対グループに対応する後述のコラム選択線が列デコーダ５によって選択されて「Ｈ」レベルになる。

書込／読出回路６は、図２に示すように、１６個のビット線対グループにそれぞれ対応するコラム選択線ＣＳＬ０〜ＣＳＬ１５（総称するときはコラム選択線ＣＳＬとも称する）を含む。なお、図２において、同じ参照符号を付した２本のコラム選択線ＣＳＬは同一の信号が与えられる。コラム選択線ＣＳＬは、対応するビット線対グループの各ビット線に設けられたＮチャネルＭＯＳトランジスタ（列選択ゲートと称する）のゲート電極に接続される。たとえば、コラム選択線ＣＳＬ０は、対応のビット線ＢＬＡ０，ＢＬＡ１６，ＢＬＢ０，ＢＬＢ１６にそれぞれ設けられたＭＯＳトランジスタＴＡ０，ＴＡ１６，ＴＢ０，ＴＢ１６のゲート電極に接続され、選択時にこれらのＭＯＳトランジスタＴＡ０，ＴＡ１６，ＴＢ０，ＴＢ１６を導通させる。

データ書込時には、書込／読出回路６は、列デコーダ５によって選択されたビット線対グループのうち、行デコーダ３によって選択されたメモリアレイに属する２本のビット線ＢＬに、それぞれ書込データ信号Ｄ０，Ｄ１に応じた方向の書込電流を流す。これによって、選択された２本のビット線と選択されたディジット線ＤＬとが交差する位置に設けられた２個のメモリセルＭＣの各々にデータが書き込まれる。

また、書込／読出回路６は、ローカル入出力線ＬＩＯＡ０，ＬＩＯＡ１，ＬＩＯＢ０，ＬＩＯＢ１と、スイッチ回路５０，５１と、データ読出用のセンスアンプ１０，１１とを含む。スイッチ回路５０およびセンスアンプ１０は、ローカル入出力線ＬＩＯＡ０，ＬＩＯＢ０に接続される。スイッチ回路５１およびセンスアンプ１１は、ローカル入出力線ＬＩＯＡ１，ＬＩＯＢ１に接続される。また、ローカル入出力線ＬＩＯＡ０は、ビット線ＢＬＡ０〜ＢＬＡ１５と列選択ゲートを介して接続される。同様に、ローカル入出力線ＬＩＯＡ１は、ビット線ＢＬＡ３１〜ＢＬＡ１６と列選択ゲートを介して接続され、ローカル入出力線ＬＩＯＢ０は、ビット線ＢＬＢ０〜ＢＬＢ１５と列選択ゲートを介して接続され、ローカル入出力線ＬＩＯＢ１は、ビット線ＢＬＢ３１〜ＢＬＢ１６と列選択ゲートを介して接続される。ローカル入出力線ＬＩＯＡ０，ＬＩＯＡ１，ＬＩＯＢ０，ＬＩＯＢ１を総称するとき、または不特定のものを示すときローカル入出力線ＬＩＯと記載する。なお、センスアンプ１０，１１は、この発明の読出回路に対応する。

（データ読出方法）
以下、書込／読出回路６のデータ読出時の動作について説明する。

図７は、図２のうちデータ読出に関連する部分を示す回路図である。図７では、コラム選択線ＣＳＬ０が「Ｈ」レベルに活性化されることによって、ビット線ＢＬＡ０，ＢＬＡ１６，ＢＬＢ０，ＢＬＢ１６が選択され、ローカル入出力線ＬＩＯＡ０，ＬＩＯＡ１，ＬＩＯＢ０，ＬＩＯＢ１にそれぞれ接続された場合が示されている。

また、図７では、メモリアレイ１のワード線ＷＬＡおよび参照ワード線ＲＷＬＡと、メモリアレイ２のワード線ＷＬＢおよび参照ワード線ＲＷＬＢとが１本ずつ代表的に示されている。

具体的に、ワード線ＷＬＡとビット線ＢＬＡ０，ＢＬＡ１６の交差部のメモリセルをそれぞれＭＣ１，ＭＣ２とし、ワード線ＷＬＢとビット線ＢＬＢ０，ＢＬＢ１６の交差部のメモリセルをそれぞれＭＣ３，ＭＣ４とする。メモリセルＭＣ１〜ＭＣ４の各々のトンネル磁気抵抗素子ＴＭＲの抵抗値は、書込データ信号に応じて予め高レベルの抵抗値Ｒhighまたは低レベルの抵抗値Ｒlowに設定されている。

また、参照ワード線ＲＷＬＡとビット線ＢＬＡ０，ＢＬＡ１６の交差部の参照セルをそれぞれＭＣ５，ＭＣ６とし、参照ワード線ＲＷＬＢとビット線ＢＬＢ０，ＢＬＢ１６の交差部の参照セルをそれぞれＭＣ７，ＭＣ８とする。参照セルＭＣ５，ＭＣ６のトンネル磁気抵抗素子ＴＭＲの抵抗値はそれぞれ高レベルの抵抗値Ｒhighおよび低レベルの抵抗値Ｒlowに予め設定され、参照セルＭＣ７，ＭＣ８のトンネル磁気抵抗素子ＴＭＲの抵抗値はそれぞれ高レベルの抵抗値Ｒhighおよび低レベルの抵抗値Ｒlowに予め設定されているものとする。

図７において、センスアンプ１０は、ノードＮ１，Ｎ２に一定の電圧ＶＣを印加してノードＮ１，Ｎ２から流出する電流Ｉ１，Ｉ２を比較し、たとえば、Ｉ１＞Ｉ２の場合は読出データ信号Ｑ０を「Ｌ」レベルにし、Ｉ１＜Ｉ２の場合は読出データ信号Ｑ０を「Ｈ」レベルにする。ここで、この実施の形態では、接地ノードＶＳＳを基準電位としたときの電位差によって各ノードの電圧を表わすものとする。

同様に、センスアンプ１１は、ノードＮ３，Ｎ４に一定の電圧ＶＣを印加してノードＮ３，Ｎ４から流出する電流Ｉ３，Ｉ４を比較し、たとえば、Ｉ３＞Ｉ４の場合は読出データ信号Ｑ１を「Ｌ」レベルにし、Ｉ３＜Ｉ４の場合は読出データ信号Ｑ１を「Ｈ」レベルにする。

スイッチ回路５０は、センスアンプ１０のノードＮ１，Ｎ２とローカル入出力線ＬＩＯＡ０，ＬＩＯＢ０との接続を選択的に切替えるための回路である。行アドレス信号ＲＡ０が「Ｈ」レベル（行アドレス信号／ＲＡ０が「Ｌ」レベル）の場合、ノードＮ１はローカル入出力線ＬＩＯＡ０上のノードＮ５と接続され、ノードＮ２はローカル入出力線ＬＩＯＢ０上のノードＮ６と接続される。逆に、行アドレス信号ＲＡ０が「Ｌ」レベル（行アドレス信号／ＲＡ０が「Ｈ」レベル）の場合、ノードＮ１はローカル入出力線ＬＩＯＢ０上のノードＮ６と接続され、ノードＮ２はローカル入出力線ＬＩＯＡ０上のノードＮ５と接続される。ここで、行アドレス信号ＲＡ０，／ＲＡ０は、メモリアレイ１，２のうちのいずれか一方のメモリアレイを選択するための信号であり、行デコーダ３で生成される。

同様に、スイッチ回路５１は、センスアンプ１１のノードＮ３，Ｎ４とローカル入出力線ＬＩＯＡ１，ＬＩＯＢ１との接続を選択的に切替えるための回路である。行アドレス信号ＲＡ１が「Ｈ」レベル（行アドレス信号／ＲＡ１が「Ｌ」レベル）の場合、ノードＮ３はローカル入出力線ＬＩＯＡ１上のノードＮ７と接続され、ノードＮ４はローカル入出力線ＬＩＯＢ１上のノードＮ８と接続される。逆に、行アドレス信号ＲＡ１が「Ｌ」レベル（行アドレス信号／ＲＡ１が「Ｈ」レベル）の場合、ノードＮ３はローカル入出力線ＬＩＯＢ１上のノードＮ８と接続され、ノードＮ４はローカル入出力線ＬＩＯＡ１上のノードＮ７と接続される。

図７に示すように、スイッチ回路５０はＮチャネルＭＯＳトランジスタ１２〜１５を含み、スイッチ回路５１はＮチャネルＭＯＳトランジスタ１６〜１９を含む。ノードＮ１は、それぞれＭＯＳトランジスタ１２，１４を介してノードＮ５，Ｎ６に接続される。ノードＮ２は、それぞれＭＯＳトランジスタ１３，１５を介してノードＮ５，Ｎ６に接続される。ノードＮ３は、それぞれＭＯＳトランジスタ１６，１８を介してノードＮ７，Ｎ８に接続される。ノードＮ４は、それぞれＭＯＳトランジスタ１７，１９を介してノードＮ７，Ｎ８に接続される。ＭＯＳトランジスタ１２，１５，１６，１９のゲートは行アドレス信号ＲＡ０を受け、ＭＯＳトランジスタ１３，１４，１７，１８のゲートは行アドレス信号／ＲＡ０を受ける。

ここで、ＭＯＳトランジスタ１５のドレインとＭＯＳトランジスタ１９のドレインとは、接続線５２によってシャントされている。したがって、センスアンプ１０のノードＮ２から流出する電流Ｉ２とセンスアンプ１１のノードＮ４から流出する電流Ｉ４とは等しい。行アドレス信号ＲＡ０が「Ｈ」レベル（行アドレス信号／ＲＡ０が「Ｌ」レベル）の場合、電流Ｉ２（電流Ｉ４）はローカル入出力線ＬＩＯＢ０を流れる電流とローカル入出力線ＬＩＯＢ１を流れる電流との平均値に等しい。逆に、行アドレス信号ＲＡ０が「Ｌ」レベル（行アドレス信号／ＲＡ０が「Ｈ」レベル）の場合、電流Ｉ２（電流Ｉ４）はローカル入出力線ＬＩＯＡ０を流れる電流とローカル入出力線ＬＩＯＡ１を流れる電流との平均値に等しい。

以下、行アドレス信号ＲＡ０が「Ｈ」レベル（行アドレス信号／ＲＡ０が「Ｌレベル」）の場合の読出動作について具体的に説明する。この場合、ＮチャネルＭＯＳトランジスタ１２〜１９のうちのＮチャネルＭＯＳトランジスタ１２，１５，１６，１９が導通し、ノードＮ１〜Ｎ４がそれぞれノードＮ５〜Ｎ８に接続される。また、メモリアレイ１が選択され、そのメモリアレイ１の複数のワード線ＷＬＡのうちのいずれかのワード線ＷＬＡが選択レベルの「Ｈ」レベルにされるとともに、他方のメモリアレイ２の参照ワード線ＲＷＬＢが選択レベルの「Ｈ」レベルにされる。

センスアンプ１０は、ノードＮ１，Ｎ２に一定の電圧ＶＣを印加し、ノードＮ１から選択されたメモリセルＭＣ１に流出する電流Ｉ１と、ノードＮ２から選択された参照セルＭＣ７，ＭＣ８に流出する電流Ｉ２とを比較し、比較結果に応じた論理レベルの読出データ信号Ｑ０を出力する。

すなわち、ノードＮ１から接地ノードＶＳＳに流出する電流Ｉ１は、メモリセルＭＣ１の書込データに応じてＶＣ／ＲhighまたはＶＣ／Ｒlowとなる。一方、ノードＮ２と接地ノードＶＳＳとの間には、一対の参照セルＭＣ７，ＭＣ８のトンネル磁気抵抗素子ＴＭＲが並列接続されている。一対の参照セルＭＣのトンネル磁気抵抗素子ＴＭＲの抵抗値は、それぞれ高レベルの抵抗値Ｒhighおよび低レベルの抵抗値Ｒlowに設定されているので、ノードＮ２から接地ノードＶＳＳに流出する電流Ｉ２は、ＶＣ（１／Ｒhigh＋１／Ｒlow）／２となる。したがって、メモリセルＭＣ１のトンネル磁気抵抗素子ＴＭＲの抵抗値が高レベルの抵抗値Ｒhighに設定されている場合はＩ１＜Ｉ２となる。逆に、メモリセルＭＣ１のトンネル磁気抵抗素子ＴＭＲの抵抗値が低レベルの抵抗値Ｒlowに設定されている場合はＩ１＞Ｉ２となる。よって、電流Ｉ１，Ｉ２の大小関係を検出することにより、メモリセルＭＣ１の記憶データを読み出すことができる。

同様に、センスアンプ１１は、ノードＮ３，Ｎ４に一定の電圧ＶＣを印加し、ノードＮ３から選択されたメモリセルＭＣ２に流出する電流Ｉ３と、ノードＮ４から選択された参照セルＭＣ７，ＭＣ８に流出する電流Ｉ４とを比較し、比較結果に応じた論理レベルの読出データ信号Ｑ１を出力する。

また、行アドレス信号ＲＡ０が「Ｌ」レベル（行アドレス信号／ＲＡ０が「Ｈ」レベルの場合の具体的な読出動作も上記の場合と同様である。簡単に説明すると、ＮチャネルＭＯＳトランジスタ１２〜１９のうちのＮチャネルＭＯＳトランジスタ１３，１４，１７，１８が導通し、ノードＮ１〜Ｎ４がそれぞれノードＮ６，Ｎ５，Ｎ８，Ｎ７に接続される。また、メモリアレイ２が選択され、そのメモリアレイ２の複数のワード線ＷＬＢのうちのいずれかのワード線ＷＬＢが選択レベルの「Ｈ」レベルにされるとともに、他方のメモリアレイ１の参照ワード線ＲＷＬＡが選択レベルの「Ｈ」レベルにされる。

センスアンプ１０は、ノードＮ１，Ｎ２に一定の電圧ＶＣを印加し、ノードＮ１から選択されたメモリセルＭＣ３に流出する電流Ｉ１と、ノードＮ２から選択された参照セルＭＣ５，ＭＣ６に流出する電流Ｉ２とを比較し、比較結果に応じた論理レベルの読出データ信号Ｑ０を出力する。

また、センスアンプ１１は、ノードＮ３，Ｎ４に一定の電圧ＶＣを印加し、ノードＮ３から選択されたメモリセルＭＣ４に流出する電流Ｉ３と、ノードＮ４から選択された参照セルＭＣ５，ＭＣ６に流出する電流Ｉ４とを比較し、比較結果に応じた論理レベルの読出データ信号Ｑ１を出力する。

（センスアンプの構成および動作）
次に、この発明の特徴であるセンスアンプ１０，１１の構成および動作について説明する。なお、センスアンプ１１の構成は、センスアンプ１０と同じ構成であるので、以下ではセンスアンプ１０を代表として説明する。

図８は、センスアンプ１０の構成を示す回路図である。図８を参照して、センスアンプ１０は、プリアンプとして用いられるＰＮＰ型バイポーラトランジスタ２７，２８およびＮＰＮ型バイポーラトランジスタ２９，３０と、差動増幅回路４１とを含む。トランジスタ２７〜３０がバイポーラトランジスタによって構成される点がこの発明の特徴となっている。バイポーラトランジスタを用いる理由については後述する。

トランジスタ２７，２９は電源ノードＶＤＤとノードＮ１との間に直列接続され、トランジスタ２８，３０は電源ノードＶＤＤとノードＮ２との間に直列接続される。トランジスタ２７，２９の接続ノードＮ２７の電圧Ｖ２７と、トランジスタ２８，３０の接続ノードＮ２８の電圧Ｖ２８との差が、差動増幅回路４１によって増幅される。

ＰＮＰ型のバイポーラトランジスタ２７，２８の各々は能動負荷として用いられる。負荷トランジスタ２７，２８の抵抗値はほぼ等しい。トランジスタ２７，２８のゲートは一定の電圧ＶＲＥＦを受け、電圧ＶＲＥＦによってトランジスタ２７，２８のオン抵抗が調整される。このとき、トランジスタ２７，２８の各々は、バイポーラトランジスタのエミッタ接地特性の飽和領域（ＭＯＳトランジスタの線形領域（抵抗領域）に相当する）で動作する。この領域では、コレクタ・エミッタ間電圧（ＭＯＳトランジスタの場合のドレイン・ソース間電圧）にほぼ比例したコレクタ電流（ＭＯＳトランジスタの場合のドレイン電流）が流れる。

ＮＰＮ型のバイポーラトランジスタ２９，３０のゲートは一定の電圧ＶＳＡを受け、トランジスタ２９，３０は、それぞれノードＮ１，Ｎ２に一定の電圧ＶＣを印加する定電圧源を構成する。電圧ＶＣは、トンネル磁気抵抗素子ＴＭＲが電界による破壊を引起こさないように電源ノードＶＤＤの電圧よりも低い電圧に抑えられる。このとき、トランジスタ２９，３０は、バイポーラトランジスタのエミッタ接地特性の能動領域（ＭＯＳトランジスタの飽和領域に相当する）で動作する。

図９は、図８のトランジスタ２７，２９のコレクタ電流と接続ノードＮ２７の電圧Ｖ２７との関係を示す図である。図９では、トランジスタ２７のコレクタ電流Ｉ27_Bipおよびトランジスタ２９のコレクタ電流Ｉ29_Bip_Rlow，Ｉ29_Bip_Rhighが実線で示される。また、トランジスタ２７をＭＯＳトランジスタで構成した場合のドレイン電流Ｉ27_MOSおよびトランジスタ２９をＭＯＳトランジスタで構成した場合のドレイン電流Ｉ29_MOS_Rlow，Ｉ29_MOS_Rhighが破線で示される。ここで、電流Ｉ29_Bip_Rlowおよび電流Ｉ29_MOS_Rlowのグラフは、ノードＮ１に接続されたトンネル磁気抵抗素子ＴＭＲが低レベルの抵抗値Ｒlowを有する場合の特性であり、電流Ｉ29_Bip_Rhighおよび電流Ｉ29_MOS_Rhighのグラフは、ノードＮ１に接続されたトンネル磁気抵抗素子ＴＭＲが高レベルの抵抗値Ｒhighを有する場合の特性である。

図９に示すように、バイポーラトランジスタ２９を流れる電流Ｉ29_Bip_Rhigh，Ｉ29_Bip_Rlowは、電圧Ｖ２７が０Ｖから約０．３Ｖまで増加し、電圧Ｖ２７が約０．３Ｖを超えると一定の電流値を示す。この電流値一定の状態では、バイポーラトランジスタ２９は能動領域で動作し、ノードＮ１の電圧ＶＣは一定の値に保持される。

他方、バイポーラトランジスタ２７を流れる電流Ｉ27_Bipは、電圧Ｖ２７が０Ｖから約０．８Ｖまで一定の値を示し、約０．８Ｖを超えると電圧Ｖ２７の増加に伴って減少する。この電流値が減少する状態のとき、バイポーラトランジスタ２７は線形領域にある。

ノードＮ１に接続されたトンネル磁気抵抗素子ＴＭＲが高レベルの抵抗値Ｒhighを有する場合、電流Ｉ29_Bip_Rhighのグラフと電流Ｉ27_Bipのグラフとの交点Ｐ１の電圧が差動増幅回路４１に入力される。また、ノードＮ１に接続されたトンネル磁気抵抗素子ＴＭＲが低レベルの抵抗値Ｒlowを有する場合、電流Ｉ29_Bip_Rlowのグラフと電流Ｉ27_Bipのグラフとの交点Ｐ２の電圧が差動増幅回路４１に入力される。

また、トランジスタ２７，２９がＭＯＳトランジスタによって構成される場合もバイポーラトランジスタの場合と同様である。図９に示すように、ノードＮ１に接続されたトンネル磁気抵抗素子ＴＭＲの抵抗値Ｒhigh，Ｒlowに応じて、電流Ｉ29_MOS_Rhighのグラフと電流Ｉ27_Bipのグラフとの交点Ｐ３の電圧または電流Ｉ29_MOS_Rlowのグラフと電流Ｉ27_Bipのグラフとの交点Ｐ３の電圧が差動増幅回路４１に入力される。

再び図８を参照して、差動増幅回路４１は、ＰチャネルＭＯＳトランジスタ３１〜３４、ＮチャネルＭＯＳトランジスタ３５〜３９、およびインバータ４０を含む。トランジスタ３１，３５，３７は電源ノードＶＤＤとノードＮ３９との間に直列接続され、トランジスタ３２，３６，３８は電源ノードＶＤＤとノードＮ３９との間に直列接続される。トランジスタ３９はノードＮ３９と接地ノードＶＳＳとの間に接続される。トランジスタ３１，３５のゲートはトランジスタ３２，３６の接続ノードＮ３４に接続され、トランジスタ３２，３６のゲートはトランジスタ３１，３５の接続ノードＮ３３に接続される。トランジスタ３７のゲートはトランジスタ２７，２９の接続ノードＮ２７の電圧Ｖ２７を受け、トランジスタ３８のゲートはトランジスタ２８，３０の接続ノードＮ２８の電圧Ｖ２８を受ける。トランジスタ３９のゲートは、活性化信号ＳＥを受ける。

トランジスタ３３，３４のソースはともに電源電圧ＶＤＤを受け、それらのドレインはそれぞれ接続ノードＮ３３，Ｎ３４に接続され、それらのゲートはプリチャージ信号／ＰＣを受ける。インバータ４０は、接続ノードＮ３３に現れる信号の反転信号を、センスアンプ１０の出力信号Ｑ０として出力する。

次に、図７、図８を参照して、上記構成のセンスアンプ１０の動作について説明する。
まず、プリチャージ信号／ＰＣが所定時間だけ活性化レベルの「Ｌ」レベルにされる。これにより、トランジスタ３３，３４が所定時間だけ導通し、ノードＮ３３，Ｎ３４がともに「Ｈ」レベル（電源電圧ＶＤＤ）にプリチャージされる。このとき、インバータ４０の出力信号Ｑ０は、「Ｌ」レベルになっている。また、ローカル入出力線ＬＩＯＡ０，ＬＩＯＢ０も「Ｈ」レベル（電源電圧ＶＤＤ）にプリチャージされる。

次いで、活性化信号ＳＥが活性化レベルの「Ｈ」レベルに立ち上げられると、トランジスタ３９が導通して差動増幅回路４１が活性化される。

その後、コラム選択線ＣＳＬ０が「Ｈレベル」に立ち上げられると、列選択ゲートＴＡ０，ＴＡ１６，ＴＢ０，ＴＢ１６が導通する。これにより、ノードＮ１から電流Ｉ１がビット線ＢＬＡ０に流出し、ノードＮ２から電流Ｉ２がビット線ＢＬＢ０に流出する。

このとき、ノードＮ１から流出する電流Ｉ１がノードＮ２から流出する電流Ｉ２よりも大きい場合（Ｉ１＞Ｉ２）、トランジスタ２７，２８の電圧降下により、ノードＮ２７の電圧Ｖ２７がノードＮ２８の電圧Ｖ２８よりも低くなる。この結果、トランジスタ３７の電流駆動能力がトランジスタ３８の電流駆動能力よりも低くなる。そうすると、ノードＮ３４が「Ｌ」レベルに引き下げられ、データ信号Ｑ０は「Ｌ」レベルに維持される。この「Ｌ」レベルのデータ信号Ｑ０が外部から読み出される。

他方、ノードＮ１から流出する電流Ｉ１がノードＮ２から流出する電流Ｉ２よりも小さい場合（Ｉ１＜Ｉ２）、トランジスタ２７，２８の電圧降下により、ノードＮ２７の電圧Ｖ２７がノードＮ２８の電圧Ｖ２８よりも高くなる。この結果、トランジスタ３７の電流駆動能力がトランジスタ３８の電流駆動能力よりも高くなる。そうすると、ノードＮ３３が「Ｌ」レベルに引き下げられ、データ信号Ｑ０は「Ｈ」レベルに立ち上げられる。この「Ｈ」レベルのデータ信号Ｑ０が外部から読み出される。

次に、プリアンプを構成するトランジスタ２７〜３０にバイポーラトランジスタを用いた理由について説明する。

ＭＲＡＭにおいては、トンネル磁気抵抗素子ＴＭＲの抵抗値（ＲhighまたはＲlow）の読み出しマージンをできるだけ大きくするためには、読出回路の入力信号のオフセットをできるだけ小さくする必要がある。具体的に図８のセンスアンプ１０の場合、電流Ｉ１を検出するためのプリアンプ用のトランジスタ２７，２９と、電流Ｉ２を検出するためのプリアンプ用のトランジスタ２８，３０とのオフセットを減らす必要がある。

このため、トランジスタ２７〜３０を従来技術のようにＭＯＳトランジスタで構成した場合には、閾値電圧Ｖｔｈ、移動度、ゲート容量などのＭＯＳトランジスタの特性のばらつきを減らす必要が生じる。ところが、ＭＯＳトランジスタの特性ばらつきは、ＭＯＳトランジスタのゲート下の薄いチャネル層での不純物の粗密によって起こるので、ゲート面積を小さくするほど特性ばらつきが顕著に現れる。ゲート面積を大きくすることによって特性ばらつき抑えることは可能であるが、トランジスタのレイアウト面積の増大につながるとともに、ゲート・ソース間およびゲート・ドレイン間の寄生容量の増加によって動作速度が遅くなるので好ましくない。

そこで、実施の形態１では、トランジスタ２７〜３０をバイポーラトランジスタによって構成する。バイポーラトランジスタは、ＭＯＳトランジスタと同程度のレイアウト面積で特性ばらつきをＭＯＳトランジスタよりも小さくすることができる。したがって、ＭＯＳトランジスタを使用する場合よりも入力信号のオフセットが小さく、動作速度の速いセンスアンプ１０を構成することができる。

このようなバイポーラトランジスタ作製には、特別なプロセスが必要とされない。ＣＭＯＳ構造中にはバイポーラ素子が自然に形成されるので、この寄生バイポーラトランジスタを用いることができるからである。たとえば、Ｐ型シリコン基板をコレクタ、Ｎウェルをベース、Ｎウェルの表面に設けたＰ＋拡散層をエミッタとして、ＰＮＰ型バイポーラトランジスタを構成することができる。

また、図８では、負荷として用いられるトランジスタ２７，２８と、定電圧源として用いられるトランジスタ２９，３０との両方をバイポーラトランジスタで構成しているけれども、いずれか一方をバイポーラトランジスタで構成し、他方をＭＯＳトランジスタで構成してもよい。

［実施の形態２］
図１０は、この発明の実施の形態２に従うセンスアンプ１０Ａの構成を示す回路図である。図１０のセンスアンプ１０Ａは、バイアス電圧ＶＲＥＦが印加された図８のトランジスタ２７，２８に代えて、ダイオード接続されたトランジスタ２７Ａ，２８Ａを含む点で、図８のセンスアンプ１０と異なる。すなわち、図１０のＰＮＰ型のバイポーラトランジスタ２７Ａのコレクタとベースとが接続され、ＰＮＰ型のバイポーラトランジスタ２８Ａのコレクタとベースとが接続される。その他の点については、図１０のセンスアンプ１０Ａは図８のセンスアンプ１０と共通であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

図１０に示すダイオード接続型のトランジスタ２７Ａ，２９Ａも、図８のトランジスタ２７，２９と同様に負荷として機能し、電流Ｉ１，Ｉ２を電圧に変換するために用いられる。図１０の場合には、センスアンプ１０Ａの外部の電圧ＶＲＥＦをトランジスタ２７Ａ，２９Ａのベースに与えなくてよいので、センスアンプ１０の回路構成をより簡単にすることができる。もっとも、図８のように外部の電圧ＶＲＥＦをトランジスタ２７Ａ，２９Ａのベースに与えた場合には、電圧ＶＲＥＦの大きさを調節することによって、負荷トランジスタ２７Ａ，２９Ａの抵抗値をできるだけ大きな値に設定し、差動増幅回路４１の入力電圧の振幅をより大きくすることができる。

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１によるＭＲＡＭ１００の全体構成を示すブロック図である。 図１のメモリアレイ１，２の構成および書込／読出回路６のうちデータ読出に関連する要部を示すブロック図である。 図２のメモリセルＭＣの構成を示す回路図である。 図３のメモリセルＭＣのデータ書込方法を説明するための図である。 データ書込時におけるデータ書込電流の方向と磁界方向との関係を示す図である。 図３のメモリセルＭＣのデータ読出方法を説明するための図である。 図２のうちデータ読出に関連する部分を示す回路図である。 センスアンプ１０の構成を示す回路図である。 図８のトランジスタ２７，２９のコレクタ電流と接続ノードＮ２７の電圧Ｖ２７との関係を示す図である。 この発明の実施の形態２に従うセンスアンプ１０Ａの構成を示す回路図である。

符号の説明

１，２ メモリアレイ、３ 行デコーダ、４ ドライバ、５ 列デコーダ、６ 書込／読出回路、７ 制御回路、１０，１０Ａ，１１ センスアンプ、２７，２７Ａ，２８，２８Ａ ＰＮＰ型バイポーラトランジスタ、２９，３０ ＮＰＮ型バイポーラトランジスタ、４１ 差動増幅回路、ＢＬＡ０〜ＢＬＡ３１，ＢＬＢ０〜ＢＬＢ３１ ビット線、ＣＳＬ０〜ＣＳＬ１５ コラム選択線、ＤＬＡ，ＤＬＢ ディジット線、ＬＩＯＡ０，ＬＩＯＡ１，ＬＩＯＢ０，ＬＩＯＢ１ ローカル入出力線、ＭＣ メモリセル（参照セル）、ＭＣ１〜ＭＣ４ メモリセル、ＭＣ５〜ＭＣ８ 参照セル、ＲＤＬＡ，ＲＤＬＢ 参照ディジット線、ＲＷＬＡ，ＲＷＬＢ 参照ワード線、ＶＤＤ 電源ノード、ＶＳＳ 接地ノード、ＷＬＡ，ＷＬＢ ワード線。

Claims (6)

1. メモリアレイを備え、前記メモリアレイは、
   各々が抵抗値のレベルの変化によってデータを記憶する記憶素子を有する複数のメモリセルと、
   各々が抵抗値の固定された参照用素子を有する複数の参照セルとを含み、
   さらに、読出回路を備え、前記読出回路は、
   第１の電源ノードと第１のノードとの間に設けられた第１の負荷素子と、
   前記第１の電源ノードと第２のノードとの間に設けられた第２の負荷素子と、
   前記第１のノードの電圧と前記第２のノードの電圧との差を増幅する差動増幅回路と、
   一方の主電極が前記第１のノードと接続され、他方の主電極が前記複数のメモリセルのうちの選択されたメモリセルを介して第２の電源ノードと接続され、制御電極に所定の第１の電圧が印加された第１のトランジスタと、
   一方の主電極が前記第２のノードと接続され、他方の主電極が前記複数の参照セルのうちの選択された１または複数の参照セルを介して前記第２の電源ノードと接続され、制御電極に前記第１の電圧が印加された第２のトランジスタとを含み、
   前記第１および第２のトランジスタは、それぞれバイポーラトランジスタによって構成される、不揮発性半導体記憶装置。
2. メモリアレイを備え、前記メモリアレイは、
   各々が抵抗値のレベルの変化によってデータを記憶する記憶素子を有する複数のメモリセルと、
   各々が抵抗値の固定された参照用素子を有する複数の参照セルとを含み、
   さらに、読出回路を備え、前記読出回路は、
   第１の電源ノードと第１のノードとの間に設けられた第１の負荷素子と、
   前記第１の電源ノードと第２のノードとの間に設けられた第２の負荷素子とを含み、
   前記第１および第２の負荷素子は、それぞれバイポーラトランジスタによって構成され、
   前記読出回路は、さらに、
   前記第１のノードの電圧と前記第２のノードの電圧との差を増幅する差動増幅回路と、
   一方の主電極が前記第１のノードと接続され、他方の主電極が前記複数のメモリセルのうちの選択されたメモリセルを介して第２の電源ノードと接続され、制御電極に所定の第１の電圧が印加された第１のトランジスタと、
   一方の主電極が前記第２のノードと接続され、他方の主電極が前記複数の参照セルのうちの選択された１または複数の参照セルを介して前記第２の電源ノードと接続され、制御電極に前記第１の電圧が印加された第２のトランジスタとを含む、不揮発性半導体記憶装置。
3. 前記第１および第２の負荷素子をそれぞれ構成するバイポーラトランジスタのベースには、共通の第２の電圧が印加される、請求項２に記載の不揮発性半導体記憶装置。
4. 前記第１および第２の負荷素子をそれぞれ構成するバイポーラトランジスタは、バイポーラトランジスタの飽和領域で動作する、請求項３に記載の不揮発性半導体記憶装置。
5. 前記第１および第２の負荷素子をそれぞれ構成するバイポーラトランジスタは、ベースおよびコレクタ間が接続される、請求項２に記載の不揮発性半導体記憶装置。
6. 前記メモリアレイおよび前記差動増幅回路は、複数のＭＯＳトランジスタを含む、請求項１〜５のいずれか１項に記載の不揮発性半導体記憶装置。

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