KR100505769B1 - 데이터 판독 참조용 더미셀을 구비한 박막 자성체 기억 장치 - Google Patents

데이터 판독 참조용 더미셀을 구비한 박막 자성체 기억 장치 Download PDF

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미쓰비시덴키 가부시키가이샤
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Abstract

정규 메모리셀과 같은 형태로 구성되는 더미셀을 이용하여 데이터 판독을 실행할 수 있는 박막 자성체 기억 장치의 구성을 제공하는 것을 목적으로 한다.
본 발명에 있어서, 정규 메모리셀(MC) 및 더미셀(DMC)은 메모리 어레이(10)내에 연속적으로 배치된다. 데이터 판독시에 제1 및 제2 데이터선(LIO, LIOr)은 선택 메모리셀 및 더미셀과 각각 접속되어, 차동 증폭기(60)의 동작 전류가 흐른다. 전압 발생 회로(55, 56)로부터의 제1 및 제2 오프셋 제어 전압(Vofd, Vofr)의 전압차에 따른 오프셋이, 제1 및 제2 데이터선(LIO, LIOr)의 통과 전류간에 부여되어, 더미셀을 통과하는 기준 전류(Iref)는, 선택 메모리셀을 통과하는 데이터 판독 전류(Idat)의 기억 데이터에 따른 2종류 레벨의 중간 레벨로 설정된다.

Description

데이터 판독 참조용 더미셀을 구비한 박막 자성체 기억 장치{THIN FILM MAGNETIC MEMORY DEVICE PROVIDED WITH A DUMMY CELL FOR DATA READ REFERENCE}
본 발명은 박막 자성체 장치에 관한 것으로, 특히 자기 터널 접합(MTJ: Magnetic Tunnel Junction)을 갖는 메모리셀을 구비한 박막 자성체 기억 장치에 관한 것이다.
저소비 전력으로 비휘발적인 데이터 기억이 가능한 기억 장치로서, MRAM 디바이스가 주목받고 있다. MRAM 디바이스는 반도체 집적 회로에 형성된 복수의 박막 자성체를 이용하여, 비휘발적인 데이터 기억을 수행하고, 박막자성체 각각을 메모리셀로서 랜덤 액세스할 수 있는 기억 장치이다.
특히, 최근에는 자기 터널 접합을 이용한 박막 자성체를 메모리셀로서 이용함으로써, MRAM 디바이스 성능이 비약적으로 진보하고 있다는 사실이 발표되고 있다. 자기 터널 접합을 갖는 메모리셀을 구비한 MRAM 디바이스에 대해서는, "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Swicth in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000., "Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000., 및 "A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM", ISSCC Digest of Technical Papers, TA7.6, Feb. 2001. 등의 기술 문헌에 개시되어 있다.
도 30은 자기 터널 접합부를 갖는 메모리셀(이하, 간단히 "MTJ 메모리셀"로도 칭한다)의 구성을 도시한 개략도이다.
도 30을 참조하여 살펴보면, MTJ 메모리셀은 자기적으로 기록된 기억 데이터의 데이터 레벨에 따라서 전기 저항이 변화하는 터널 자기 저항 소자(TMR)와, 액세스 트랜지스터(ATR)를 포함한다. 이 때, 액세스 트렌지스터(ATR)는 비트선(BL) 및 소스 전압선(SRL) 사이에, 터널 자기 저항 소자(TMR)와 직렬로 접속된다. 대표적으로는, 액세스 트랜지스터(ATR)로서, 반도체 기판상에 형성된 전계 효과형 트랜지스터가 적용된다.
상기 MTJ 메모리셀에 대해서는, 데이터 기록시에 다른 방향의 데이터 기록 전류를 각각 흘려보내기 위한 비트선(BL) 및 디지트선(DL)과, 데이터 판독을 지시하기 위한 리드 워드선(RWL)과, 데이터 판독시에 터널 자기 저항 소자(TMR)를 소정 전압(Vss; 예를 들어, 접지 전압)으로 풀 다운하기 위한 소스 전압선(SRL)이 설치된다. 데이터 판독시에는, 액세스 트랜지스터(ATR)의 턴 온에 응답하여, 터널 자기 저항 소자(TMR)는 소스 전압선(SRL) 및 비트선(BL) 사이에 전기적으로 결합된다.
도 31은 MTJ 메모리셀에 대한 데이터 기록 동작을 설명하는 개념도이다.
도 31을 참조하여 살펴보면, 터널 자기 저항 소자(TMR)는 고정된 일정 자화 방향을 갖는 강자성체층(이하, 간단히 "고정 자화층"으로도 칭한다; FL)과, 외부로부터의 인가 자계에 따른 방향으로 자화되는 강자성체층(이하, 간단히 "자유 자화층"으로도 칭한다; VL)을 갖는다. 고정 자화층(FL) 및 자유 자화층(VL)사이에는 절연체막으로 형성되는 터널 배리어(터널막; TB)가 형성된다. 자유 자화층(VL)은 기록되는 기억 데이터의 레벨에 따라서, 고정 자화층(FL)과 동일 방향 또는 고정 자화층(FL)과 반대 방향으로 자화된다. 이들 고정 자화층(FL), 터널 배리어(TB) 및 자유 자화층(VL)에 의해서 자기 터널 접합이 형성된다.
터널 자기 저항 소자(TMR)의 전기 저항은 고정 자화층(FL) 및 자유 자화층(VL) 각각의 자화 방향의 상대적 관계에 따라서 변화한다. 구체적으로 설명하면, 터널 자기 저항 소자(TMR)의 전기 저항은, 고정 자화층(FL)의 자화 방향과 자유 자화층(VL)의 자화 방향이 같을(평행) 경우에 최소치 Rmin이 되고, 양자의 자화 방향이 반대(반평행) 방향인 경우에 최대치 Rmax가 된다.
데이터 기록시에는, 리드 워드선(RWL)이 비활성화되어 액세스 트랜지스터(ATR)는 턴 오프된다. 이와 같은 상태에서 자유 자화층(VL)을 자화하기위한 데이터 기록 전류는, 비트선(BL) 및 디지트선(DL) 각각에 있어서, 기록 데이터 레벨에 따른 방향으로 흐른다.
도 32는 데이터 기록시의 데이터 기록 전류와 터널 자기 저항 소자의 자화 방향과의 관계를 설명하는 개념도이다.
도 32를 참조하여 살펴보면, 횡축 H(EA)는 터널 자기 저항 소자(TMR)내의 자유 자화층(VL)에서 자화 용이축(EA: Easy Axis)방향으로 인가되는 자계를 나타낸다. 한편, 종축 H(HA)는 자유 자화층 VL에서 자화 곤란축(HA; Hard Axis)방향으로 작용하는 자계를 나타낸다. 자계 H(EA) 및 H(HA)는 비트선(BL) 및 디지트선(DL)을 각각 흐르는 전류에 의해서 발생되는 2개 자계의 한쪽씩에 각각 대응한다.
MTJ 메모리셀에 있어서, 고정 자화층(FL)이 고정된 자화 방향은, 자유 자화층(VL)의 자화 용이측을 따르고, 자유 자화층(VL)은 기억 데이터 레벨("1" 및 "0")에 대응하여, 자화 용이축 방향을 따라 고정 자화층(FL)과 평행 또는 반평행(반대) 방향으로 자화된다. MTJ 메모리셀은, 자유 자화층(VL)의 두가지 자화 방향과 대응시켜, 1비트의 데이터("1" 및 "0")를 기억할 수 있다.
자유 자화층(VL)의 자화 방향은 인가되는 자계 H(EA) 및 H(HA)의 합이, 도 32에 도시되는 아스테로이드(asteroid) 특성선의 외측 영역에 이르는 경우에 있어서만 새롭게 재기록 할 수 있다. 즉, 인가된 데이터 기록 자계가 아스테로이드 특성선 내측 영역에 상당하는 강도인 경우에는, 자유 자화층(VL)의 자화 방향은 변하지 않는다.
아스테로이드 특성선에 나타난 바와 같이, 자유 자화층(VL)에 대해서 자화 곤란축 방향의 자계를 인가함으로써, 자화 용이축에 따른 자화 방향을 변화시킬 때 요구되는 자화 임계치를 낮출 수 있다.
도 32에 도시한 예와 같이, 데이터 기록시의 동작점을 설계한 경우에는, 데이터 기록 대상인 MTJ 메모리셀에 있어서, 자화 용이축 방향의 데이터 기록 자계는 그 강도가 HWR이 되도록 설계된다. 즉, 이 데이터 기록 자계(HWR)를 얻을 수 있도록, 비트선(BL) 또는 디지트선(DL)을 흐르는 데이터 기록 전류치가 설계된다. 일반적으로 데이터 기록 자계(HWR)는 자화 방향의 전환에 요구되는 스위칭 자계(Hsw)와, 마진분 와의 합으로 나타내어진다. 즉, HWR = Hsw + 로 나타낸다.
MTJ 메모리셀의 기억 데이터, 즉 터널 자기 저항 소자(TMR)의 자화 방향을 수정하기 위해서는, 디지트선(DL)과 비트선(BL) 양쪽에 소정 레벨 이상의 데이터 기록 전류를 흘려보내야 한다. 이에 따라, 터널 자기 저항 소자(TMR)중의 자유 자화층(VL)은 자화 용이축(EA)에 따른 데이터 기록 자계 방향에 응하여, 고정 자화층(FL)과 평행하거나, 반대(반평행) 방향으로 자화된다. 터널 자기 저항 소자(TMR)에 일단 기록된 자화 방향, 즉, MTJ 메모리셀의 기억 데이터는 새로운 데이터 기록이 실행될 때까지 비휘발적으로 보존된다.
도 33은 MTJ 메모리셀에 대한 데이터 판독 동작을 설명하는 개념도이다.
도 33을 참조하여 살펴보면, 데이터 판독 동작시에 있어서, 액세스 트랜지스터(ATR)는 리드 워드선(RWL)의 활성화에 따라서 턴 온된다. 이에 따라, 터널 자기 저항 소자(TMR)는 소정 전압(Vss)으로 풀 다운된 상태로 비트선(BL)과 전기적으로 결합된다.
이와 같은 상태에서, 비트선(BL)을 다른 소정 전압으로 풀 업하면, 비트선(BL) 및 터널 자기 저항 소자(TMR)를 포함하는 전류 경로를, 터널 전기 저항소자(TMR)의 전기 저항에 따른, 즉 MTJ 메모리셀의 기억 데이터 레벨에 따른 메모리셀 전류(Icell)가 통과하게 된다. 예를 들어, 상기 메모리셀 전류(Icell)를 소정의 기준 전류와 비교함으로써, MTJ 메모리셀로부터 기억 데이터를 판독할 수 있다.
이와 같이 터널 자기 저항 소자(TMR)는, 인가되는 데이터 기록 자계에 의해 재기록 가능한 자화 방향에 따라서 그 전기 저항이 변화하므로, 터널 자기 저항 소자(TMR)의 전기 저항 Rmax 및 Rmin과, 기억 데이터의 레벨("1" 및 "0")을 각각 대응시킴으로써, 비휘발적인 데이터 기억을 실행할 수 있다.
이와 같이, MRAM 디바이스에 있어서는, 각각의 기억 데이터 레벨의 차이에 대응한 터널 자기 저항 소자(TMR)에서의 접합 저항차인 전기 저항차 =(Rmax-Rmin)를 이용하여 데이터 기억이 실행된다. 즉, 검지된 선택 메모리셀의 통과 전류(Icell)에 근거하여 데이터 판독이 실행된다.
일반적으로는, 데이터 기억을 실행하기 위한 정규 MTJ 메모리셀과는 별도로 메모리셀 전류(Icell)와 비교되는 기준 전류를 생성하기 위한 레퍼런스 셀(reference cell)이 설치된다. 이와 같은 레퍼런스 셀에 의해서 생성되는 기준 전류는, MTJ 메모리셀의 2종류의 전기 저항 Rmax 및 Rmin에 각각 대응하는 2종류의 메모리셀 전류(Icell)의 중간치가 되도록 설계된다.
즉, 레퍼런스 셀은 전기 저항 Rmax 및 Rmin의 중간 레벨의 전기 저항을 갖도록 제조할 필요가 있으나, 이와 같은 전기 저항을 실현하기 위해서는 특별한 설계 및 제조를 필요로 한다. 따라서, 레퍼런스 셀의 구조가 복잡하게 되어, 칩 면적의 증대와 메모리셀 어레이 가공 마진 저하와 같은 문제점이 발생될 우려가 있다.
특히, 이와 같은 더미셀을 정규 메모리셀이 배치되는 메모리 어레이와는 별도의 영역에 배치하는 구성에 있어서는, 더미셀을 포함하는 전류 경로와, 액세스 대상으로 선택된 정규 MTJ 메모리셀을 포함하는 전류 경로가, 분리된 영역에 각각 형성되므로, 데이터 판독시의 노이즈등의 영향이 커지게 되어 판독 마진을 저하시킬 우려가 있다.
본 발명의 목적은 정규 MTJ 메모리셀과 같은 형태로 설계 및 제작되는 레퍼런스 셀(더미셀)을 이용하여 데이터 판독을 실행할 수 있는 박막 자성체 기억 장치의 구성을 제공하는 데 있다.
본 발명을 요약하면, 박막 자성체 기억 장치에 있어서, 복수의 메모리셀과, 더미셀과, 제1 및 제2 데이터선과, 차동 증폭부와, 제1 오프셋 조정 회로를 구비한다. 복수의 메모리셀 각각은 자화 방향에 따른 전기 저항을 갖도록 구성되어, 기억 데이터에 대응한 방향으로 자화된다. 더미셀은 각 메모리셀과 같은 구성 및 형상을 갖고, 기억 데이터의 소정 레벨에 대응하는 방향으로 미리 자화된다. 제1 및 제2 데이터선은 데이터 판독시에, 복수의 메모리셀 중의 선택 메모리셀, 및 더미셀의 한쪽씩을 각각 통하여 고정 전압과 전기적으로 결합된다. 차동 증폭부는 선택 메모리셀 및 더미셀의 전기 저항의 비교에 근거하여, 기억 데이터를 판독한다. 차동 증폭부는 동작 전압과 제1, 제2 센스 노드와의 사이에 전기적으로 각각 결합되어, 각각의 게이트가 제1, 제2 센스 노드 중의 하나와 접속되는 제1, 제2 트랜지스터를 갖는 전류 공급 회로와, 제1 및 제2 데이터선과 제1, 제2 센스 노드와의 사이에 전기적으로 각각 결합되는 제3, 제4 트랜지스터를 갖는 전류 증폭 회로를 포함한다. 제1 오프셋 조정 회로는 제3, 제4 트랜지스터 게이트에 대해, 제1 , 제2 오프셋 제어 전압을 각각 공급한다. 차동 증폭부는 필요에 따라서 제1 및 제2 데이터선 중의 더미셀과 전기적으로 결합된 하나의 데이터선의 통과 전류가, 선택 메모리셀과 전기적으로 결합된 다른 한 데이터선에서의 기억 데이터의 레벨에 각각 대응한 2종류의 통과 전류의 중간 레벨로 설정되도록, 제1 및 제2 데이터선 각각의 통과 전류간에 제1 오프셋을 부여한다.
따라서, 본 발명의 주요한 효과는 메모리셀과 같은 구성 및 형상의 더미 메모리셀을 이용하여, 양자와 각각 접속된 데이터선의 통과 전류 비교에 따른 데이터 판독을 실행할 수 있다는 점에 있다. 그 결과, 더미 메모리셀을 제작하기 위해 특별한 설계와 제조 공정을 요하지 않으므로, 복잡한 구조에 따른 칩 면적의 증대 및 메모리 어레이 가공 마진 저하등과 같은 문제를 초래함없이, 정규 메모리셀 및 더미 메모리셀을 동일 메모리 어레이내에 형성하여 데이터 판독 마진을 확보할 수 있다.
본 발명의 다른 실시 형태에 따르면, 박막 자성체 기억 장치에 있어서, 복수의 메모리셀과, 더미셀과, 제1 전압 배선과, 제2 전압 배선과, 제1 및 제2 데이터선과, 데이터 판독부를 구비한다. 복수의 메모리셀 각각은 자화 방향에 따른 전기 저항을 갖도록 구성되어, 기억 데이터에 대응한 방향으로 자화된다. 더미셀은 각 메모리셀과 같은 구성 및 형상을 갖고, 기억 데이터의 소정 레벨에 대응하는 방향으로 미리 자화된다. 제1 전압 배선은 복수의 메모리셀에 대응하여 설치되어, 제1 소정 전압을 전달한다. 제2 전압 배선은 더미셀에 대응하여 설치되어, 제1 소정 전압과는 다른 제2 소정 전압을 전달한다. 제1 및 제2 데이터선은 데이터 판독시에 복수의 메모리셀 중 선택 메모리셀 및 더미셀 각각을 통하여, 제1 , 제2 전압 배선과 각각 전기적으로 결합된다. 데이터 판독부는 제1 및 제2 데이터선의 통과 전류차에 따른 데이터 판독을 수행한다. 제1, 제2 소정 전압은 더미셀 의 통과 전류가, 선택 메모리셀에서의 기억 데이터 레벨에 각각 대응한 2종류의 통과 전류의 중간 레벨로 설정되도록 결정되어진다.
이와 같은 박막 자성체 기억 장치는, 선택 메모리셀 및 더미셀의 통과 전류간에 오프셋을 부여하기 위한 구성을 데이터 판독 회로측에 형성하지 않고, 통상의 MTJ 메모리셀과 같은 구성의 더미셀 DMC를 이용하여 데이터 판독을 실행할 수 있다. 따라서, 더미 메모리셀을 제작하기 위한 특별한 설계와 제조 공정을 요하지 않으므로, 복잡한 구조에 따른 칩 면적의 증대 및 메모리 어레이 가공 마진 저하 등과 같은 문제를 초래함 없이, 정규 메모리셀 및 더미 메모리셀을 동일 메모리 어레이내에 형성하여 데이터 판독 마진을 확보할 수 있다. 또한, 데이터 판독 회로계의 구성을 간략하게 할 수 있다.
본 발명의 또 다른 실시 형태에 따르면, 박막 자성체 기억 장치에 있어서, 복수의 메모리셀과, 더미셀과, 제1 및 제2 데이터선과, 데이터 판독부를 구비한다. 복수의 메모리셀 각각은 기억 데이터의 레벨에 대응한 방향으로 자화되어 자화 방향에 따라서 제1 및 제2 전기 저항 중의 어느 하나를 갖도록 구성된 자기 저항 소자, 및 자기 저항 소자와 직렬로 접속되어 데이터 판독시에 선택적으로 온하는 액세스 트랜지스터를 포함한다. 더미셀은 데이터 판독시에, 복수의 메모리셀 중의 액세스 대상으로 선택된 선택 메모리셀과의 사이에서 통과 전류를 비교하기 위해 형성된다. 제1 및 제2 데이터선은 데이터 판독시에, 선택 메모리셀 및 더미셀 각각을 통하여 고정 전압과 전기적으로 결합된다. 데이터 판독부는 제1 및 제2 데이터선의 통과 전류차에 따른 데이터 판독을 수행한다. 더미셀은 자기 저항 소자와 같은 구성 및 형상을 갖고, 제1 및 제2 전기 저항 중 보다 작은 하나를 갖도록 미리 자화된 더미 자기 저항 소자와, 더미 자기 저항 소자와 직렬로 접속되어 데이터 판독시에 선택적으로 온되고, 액세스 트랜지스터와 같은 형태로 설계된 더미 액세스 트랜지스터와, 더미 자기 저항 소자와 직렬로 접속되어, 제1 및 제2 전기 저항 중 보다 작은 전기 저항을 갖는 더미 저항 부가부를 포함한다. 더미 저항 부가부는 액세스 트랜지스터와 같은 형태로 설계된 적어도 1개의 트랜지스터를 갖고, 트랜지스터 각 게이트로는 조정가능한 제어 전압이 입력된다.
이와 같은 박막 자성체 기억 장치는, 더미 저항 부가부를 구성하는 트랜지스터 및 더미 액세스 소자가 액세스 소자와 같은 사이즈로 설계되므로, 더미셀을 메모리셀의 배치 피치에 맞추어서 효율적으로 배치할 수 있다. 메모리셀과 더미셀을 연속적으로 배치하여 메모리 어레이 가공 마진 저하를 방지할 수 있다.
본 발명의 또 다른 실시 형태에 따르면, 박막 자성체 기억 장치에 있어서, 메모리 어레이와, 제1 전압 배선과, 제2 전압 배선과, 더미 저항 부가부와, 제1 및 제2 데이터선과, 데이터 판독부를 구비한다. 메모리 어레이에는 복수의 메모리셀, 및 데이터 판독시에 복수의 메모리셀 중 액세스 대상으로 선택된 선택 메모리셀과의 사이에서 통과 전류를 비교하기 위한 더미셀이 배치된다. 각 메모리셀은 기억 데이터 레벨에 대응한 방향으로 자화되어, 자화 방향에 따라서 제1 및 제2 전기 저항 중 어느 하나를 갖도록 구성된 자기 저항 소자와, 자기 저항 소자와 직렬로 접속되어 데이터 판독시에 선택적으로 온되는 액세스 트랜지스터를 포함한다. 더미셀은 자기 저항 소자와 같은 구성 및 형상을 갖고, 제1 및 제2 전기 저항 중 보다 작은 하나를 고정적으로 갖도록 미리 자화된 더미 자기 저항 소자와, 더미 자기 저항 소자와 직렬로 접속되어 데이터 판독시에 선택적으로 온되고, 액세스 트랜지스터와 같은 형태로 설계된 더미 액세스 트랜지스터를 포함한다. 제1 전압 배선은 복수의 메모리셀에 대응하여 설치되어, 고정 전압을 전달하고, 제2 전압 배선은 더미셀에 대응하여 설치되어, 고정 전압을 전달한다. 제1 및 제2 데이터선은 데이터 판독시에, 선택 메모리셀 및 더미셀 각각을 통하여 제1 및 제2 전압 배선과 각각 전기적으로 결합된다. 데이터 판독부는 제1 및 제2 데이터선 통과 전류차에 따른 데이터 판독을 실행한다. 더미 저항 부가부는 메모리 어레이 외부에서 제2 전압 배선에 대해서 직렬로 접속되어, 제1 및 제2 전기 저항차보다도 작은 전기 저항을 갖는다.
이와 같은 박막 자성체 기억 장치는, 메모리 어레이 외부에 배치된 더미 저항 부가부와 더미셀과의 합성 저항이, 선택 메모리셀의 기억 데이터에 대응한 2종류의 전기 저항의 중간치가 되도록 구성된다. 따라서, 선택 메모리셀 및 더미셀의 통과 전류간에 오프셋을 부여하기 위한 구성을 데이터 판독 회로측에 형성하지 않고, 통상의 MTJ 메모리셀과 같은 구성의 더미셀 DMC를 이용하여 데이터 판독을 실행할 수 있다. 그 결과, 더미 메모리셀을 제작하기 위해 특별한 설계, 제조 공정, 자화 공정 등을 필요로 하지 않으므로, 구조의 복잡화에 따른 칩 면적의 증대 및 메모리 어레이의 가공 마진 저하 등과 같은 문제를 초래하지 않고, 정규 메모리셀 및 더미 메모리셀을 동일 메모리 어레이내에 형성하여 데이터 판독 마진을 확보할 수 있다. 또한, 데이터 판독 회로계의 구성을 간략하게 할 수 있다.
본 발명의 또 다른 실시 형태에 따르면, 박막 자성체 기억 장치에 있어서, 메모리 어레이와, 제1 및 제2 데이터선과, 데이터 판독부와, 제1 저항 부가부와, 제2 저항 부가부를 구비한다. 메모리 어레이에는 복수의 메모리셀, 및 데이터 판독시에 복수 메모리셀 중 액세스 대상으로 선택된 선택 메모리셀과의 사이에서 통과 전류를 비교하기 위한 더미셀이 배치된다. 각 메모리셀은 기억 데이터의 레벨에 대응한 방향으로 자화되어, 자화 방향에 따라 제1 및 제2 전기 저항 중의 어느 하나를 갖도록 구성된 자기 저항 소자와, 자기 저항 소자와 직렬로 접속되어 데이터 판독시에 선택적으로 온되는 액세스 트랜지스터를 포함한다. 더미셀은 자기 저항 소자와 같은 구성 및 형상을 갖고, 제1 및 제2 전기 저항 중 어느 하나를 고정적으로 갖도록 미리 자화된 더미 자기 저항 소자와, 더미 자기 저항 소자와 직렬로 접속되어 데이터 판독시에 선택적으로 온되고, 액세스 트랜지스터와 같은 형태로 설계된 더미 액세스 트랜지스터를 포함한다. 제1 및 제2 데이터선은 데이터 판독시에, 선택 메모리셀 및 더미셀의 하나씩을 각각 통하여, 고정 전압과 전기적으로 결합된다. 데이터 판독부는 제1 및 제2 데이터선의 통과 전류차에 따른 데이터 판독을 행한다. 제1 저항 부가부는, 메모리 어레이 외부에서 제1 및 제2 데이터선 중 선택 메모리셀과 결합된 하나의 데이터선에 대해서, 제3 전기 저항을 직렬로 접속한다. 제2 저항 부가부는 메모리 어레이 외부에서, 제1 및 제2 데이터선 중 더미셀과 결합된 다른 하나의 데이터선에 대해서, 제4 전기 저항을 직렬로 접속한다. 제3, 제4 전기 저항은, 더미셀의 전기 저항 및 제4 전기 저항의 합이, 제1 및 제3 전기 저항의 합과, 제2 및 제3 전기 저항의 합과의 중간 레벨이되도록 결정된다.
이와 같은 박막 자성체 기억 장치는, 메모리 어레이 외부에 배치된 제1, 제2 저항 부가부를 선택 메모리셀 및 더미셀과 직렬로 접속함으로써, 더미셀의 통과 전류를 선택 메모리셀의 2종류 통과 전류의 중간 레벨로 설정한다. 따라서, 선택 메모리셀 및 더미셀의 통과 전류간에 오프셋을 부여하기 위한 구성을 데이터 판독 회로측에 형성하지 않고, 통상의 MTJ 메모리셀과 같은 구성의 더미셀 DMC를 이용하여 데이터 판독을 실행할 수 있다. 그 결과, 더미 메모리셀을 제작하기 위한 특별한 설계와 제조 공정을 요하지 않으므로, 복잡한 구조에 따른 칩 면적의 증대 및 메모리 어레이 가공 마진 저하 등과 같은 문제를 초래하지 않고, 정규 메모리셀 및 더미 메모리셀을 동일 메모리 어레이내에 형성하여 데이터 판독 마진을 확보할 수 있다. 또한, 데이터 판독 회로계의 구성을 간략하게 할 수 있다.
본 발명의 또 다른 실시 형태에 따르면, 박막 자성체 기억 장치에 있어서, 메모리 어레이와, 제1 및 제2 데이터선과, 데이터 판독부와, 저항 부가부를 구비한다. 메모리 어레이에는 복수의 메모리셀, 및 데이터 판독시에 복수의 메모리셀중 액세스 대상으로 선택된 선택 메모리셀과의 사이에서 통과 전류를 비교하기 위한 더미셀이 배치된다. 각 메모리셀은 기억 데이터 레벨에 대응한 방향으로 자화되어 자화 방향에 따라서 제1 및 제2 전기 저항 중 어느 하나를 갖도록 구성된 자기 저항 소자와, 자기 저항 소자와 직렬로 접속되어 데이터 판독시에 선택적으로 온되는 액세스 트랜지스터를 포함한다. 더미셀은 자기 저항 소자와 같은 구성 및 형상을 갖고, 제1 및 제2 전기 저항 중 어느 하나를 고정적으로 갖도록 미리 자화된 더미 자기 저항 소자와, 더미 자기 저항 소자와 직렬로 접속되어 데이터 판독시에 선택적으로 온되고, 액세스 트랜지스터와 같은 형태로 설계된 더미 액세스 트랜지스터를 포함한다. 제1 및 제2 데이터선은 데이터 판독시에, 선택 메모리셀 및 더미셀의 하나씩을 각각 통하여, 고정전압과 전기적으로 결합된다. 데이터 판독부는 제1 및 제2 데이터선의 통과 전류차에 따른 데이터 판독을 행한다. 저항 부가부는, 메모리 어레 외부에서 제1 및 제2 데이터선 중 하나의 데이터 선에 대해, 제3 전기 저항을 병렬로 접속한다. 더미셀의 전기 저항이, 병렬 접속된 제1 및 제3 전기 저항의 합성 저항 및, 병렬 접속된 제2 및 제3 전기 저항의 합성저항의 중간 레벨이 되도록 제3 전기 저항이 결정되어진다.
이와 같은 박막 자성체 기억 장치는, 메모리 어레이의 외부에 배치된 저항 부가부를, 선택 메모리셀 및 더미셀 중 소정의 하나와 병렬 접속함으로써, 더미셀 통과 전류를 선택 메모리셀의 2종류의 통과 전류의 중간 레벨로 설정한다. 따라서, 선택 메모리셀 및 더미셀의 통과 전류간에 오프셋을 부여하기 위한 구성을 데이터 판독 회로측에 형성하지 않고, 통상의 MTJ 메모리셀과 같은 구성의 더미셀 DMC를 이용하여 데이터 판독을 실행할 수 있다. 그 결과, 더미 메모리셀을 제작하기 위한 특별한 설계와 제조 공정을 요하지 않으므로, 구조의 복잡화에 따른 칩 면적의 증대 및 메모리 어레이 가공 마진 저하등과 같은 문제를 초래하지 않고, 정규 메모리셀 및 더미 메모리셀을 동일 메모리 어레이내에 형성하여 데이터 판독 마진을 확보할 수 있다. 또한, 데이터 판독 회로계의 구성을 간략하게 할 수 있다.
본 발명의 또 다른 실시 형태에 따르면, 박막 자성체 기억 장치에 있어서, 메모리 어레이와, 제1 및 제2 데이터선과, 데이터 판독부와, 바이어스 자계 인가부를 구비한다. 메모리 어레이에는 복수의 메모리셀, 및 데이터 판독시에 복수의 메모리셀 중 액세스 대상으로 선택된 선택 메모리셀과의 사이에서 통과 전류를 비교하기 위한 더미셀이 배치된다. 각 메모리셀은 자화 방향에 따라서 전기 저항이 변화되는 구성을 갖고, 기억 데이터 레벨에 대응하여, 자화 용이축을 따라서 양의 방향 및 음의 방향 중 어느 한쪽으로 자화되는 자기 저항 소자와, 자기 저항 소자와 직렬로 접속되어 데이터 판독시에 선택적으로 온되는 액세스 트랜지스터를 포함하는 복수의 메모리셀을 포함한다. 더미셀은 자기 저항 소자와 같은 구성 및 형상을 갖고, 양의 방향 및 음의 방향 중 어느 한쪽으로 미리 자화된 더미 자기 저항 소자와, 더미 자기 저항 소자와 직렬로 접속되어 데이터 판독시에 선택적으로 온되고, 액세스 트랜지스터와 같은 형태로 설계 및 제작된 더미 액세스 트랜지스터를 포함한다. 제1 및 제2 데이터선은 데이터 판독시에, 선택 메모리셀 및 더미셀중 하나씩을 각각 통하여, 고정 전압과 전기적으로 결합된다. 데이터 판독부는 제1 및 제2 데이터선의 통과 전류차에 따른 데이터 판독을 행한다. 바이어스 자계 인가부는, 데이터 판독시에, 더미 자기 저항 소자에 대해서 자화 곤란축에 따른 바이어스 자계를 인가한다.
이와 같은 박막 자성체 기억 장치는, 더미셀을 포함하는 전류 경로 및 선택 메모리셀을 포함하는 전류 경로에 대해서, 더미 저항을 직렬 또는 병렬로 접속하거나, 더미셀 및 선택 메모리셀의 통과 전류간에 오프셋을 부여하기 위한 구성을 구비하지 않고, 정규 메모리셀과 같은 형태로 제조성 및 설계된 더미셀과, 선택메모리셀과의 통과 전류차에 따라서 데이터 판독을 실행할 수 있다. 따라서, 더미 메모리셀을 제작하기 위해 특별한 설계 및 제조 공정을 요하지 않으므로, 복잡한 구조에 따른 칩 면적의 증대 및 메모리 어레이 가공 마진 저하 등과 같은 문제를 초래하지 않고, 정규 메모리셀 및 더미 메모리셀을 동일 메모리 어레이내에 설치하여 데이터 판독 마진을 확보할 수 있다. 또한, 데이터 판독 회로계의 구성을 간략하게 할 수 있다.
이하, 본 발명의 실시 형태를 도면을 참조하여 상세히 설명한다. 또한, 도중 동일 부호는 동일하거나 그에 상당하는 부분을 나타내는 것으로 한다.
<제1 실시 형태>
도 1을 참조하여 살펴보면, 본 발명의 실시 형태에 따른 MRAM 디바이스(1)는 외부로부터의 제어 신호(CMD) 및 어드레스 신호(ADD)에 따라서 랜덤 액세스를 행하여, 기록 데이터(DIN)의 입력 및 판독 데이터(DOUT)의 출력을 실행한다.
MRAM 디바이스(1)는 제어 신호(CMD)에 응답하여 MRAM 디바이스(1)의 전체 동작을 제어하는 콘트롤 회로(5)와, 행렬상으로 배치된 MTJ 메모리셀(MC)을 포함하는 메모리 어레이(10)를 구비한다.
메모리 어레이(10)에서는, MTJ 메모리셀의 행에 각각 대응하여, 리드 워드선(RWL) 및 디지트선(DL)이 배치되고, MTJ 메모리셀의 열에 각각 대응하여, 비트선(BL)이 배치된다. 또는, 폴디드형 비트선 구성으로서, 각 메모리셀 열에 대응하여 비트선(BL) 및 비트선(BL)으로 구성되는 비트선 쌍(BLP)을 배치하는 구성으로 하여도 된다. 도 1에서는, 대표적으로 도시된 1개의 MTJ 메모리셀(MC)과, 이에 대응하는 리드 워드선(RWL), 디지트선(DL), 및 비트선(BL, 또는 비트선 쌍 BLP)의 배치가 도시되어 있다.
MRAM 디바이스(1)는 어드레스 신호로서 나타내어지는 로우 어드레스(RA)를 디코드하여, 메모리 어레이(10)에서의 행 선택을 실행하기 위한 행 디코더(20)와, 어드레스 신호(ADD)로서 나타내어지는 컬럼 어드레스(CA)를 디코드하여, 메모리 어레이(10)에서의 열 선택을 실행하기 위한 열 디코더(25)와, 판독/기록 제어 회로(30, 35)를 추가로 구비한다.
상기 판독/기록 제어 회로(30, 35)는 메모리 어레이(10)에 대해서 데이터 기록 동작을 수행하기 위한 회로군, 및 메모리 어레이(10)로부터 데이터를 판독하기 위한 회로군(이하, '데이터 판독 회로계'로도 칭한다)을 총칭한 것이다.
디지트선(DL)은 메모리 어레이(10)를 사이에 두고, 행 디코더(20)와 반대측 영역에서 소정 전압(Vss; 예를 들어, 접지 전압)과 결합된다.
도 2에는, 메모리 어레이에 대해서 데이터 판독을 실행하기 위한 데이터 판독 회로계의 제1 실시 형태에 따른 구성을 도시한다.
도 2를 참조하여 살펴보면, 메모리 어레이(10)는 행렬상으로 배치되어, 이들 각각이 1비트의 데이터 기억을 수행하는 복수의 정규 MTJ 메모리셀(MC; 이하 간단히 '정규 메모리셀 MC'로도 칭한다)을 갖는다. 도 30에 도시한 바와 같은 구성을 갖고, 직렬로 접속된, 터널 자기 저항 소자(TMR) 및 액세스 트랜지스터(ATR; 액세스 소자)를 포함한다. 액세스 트랜지스터(ATR)의 게이트는 대응하는 리드 워드선 (RWL)과 접속된다. 터널 자기 저항 소자(TMR)는 기억 데이터("1" 또는 "0")에 대응한 방향으로 자화되어, 전기 저항 Rmax 및 Rmin 중의 어느 하나를 갖는다.
각 정규 메모리셀의 전기 저항은, 엄밀히 말하면, 터널 자기 저항 소자(TMR), 액세스 트랜지스터(ATR)의 온 저항, 및 그 외의 기생 저항의 합이지만, 터널 자기 저항 소자(TMR) 이외의 저항분은 기억 데이터에 상관없이 일정하므로, 이하에서는 기억 데이터에 대응한 2종류의 정규 메모리셀의 전기 저항에 대해서도 Rmax 및 Rmin으로 나타내고, 양자의 차를 (즉,=Rmax-Rmin)로 나타내기로 한다.
상기 메모리 어레이(10)는 복수의 더미셀(DMC)을 더 포함한다. 각 더미셀(DMC)은 액세스 대상으로 선택된 정규 메모리셀(이하, '선택 메모리셀'로도 칭한다)과의 사이에서 통과 전류를 비교하기 위해 형성된다. 각 더미셀(DMC)은 정규 메모리셀(MC)과 같은 구성 및 형상을 갖고, 더미 자기 저항 소자(TMRd) 및 더미 액세스 소자(ATRd)로 구성된다.
상기 더미 자기 저항 소자(TMRd)는 정규 메모리셀(MC) 중 터널 자기 저항 소자(TMR)와 같은 형태로 설계 및 제작되어, 기억 데이터 "1" 또는 "0"이 미리 기입된다. 더미 액세스 소자(ATRd)는 정규 메모리셀(MC)중의 액세스 트랜지스터(ATR)와 같은 형태로 제작 및 설계된다. 즉, 더미 액세스 소자(ATRd)와 액세스 트랜지스터(ATR)와의 온 저항은 같은 레벨이며, 그 트랜지스터 사이즈도 같도록 설계되어 있다. 따라서, 더미셀(DMC)의 전기 저항은 정규 메모리셀의 2종류 전기 저항 Rmax 및 Rmin중 소정의 하나와 같다.
더미셀(DMC)은 정규 메모리셀(MC)과 같은 구성 및 형상을 가지므로, 메모리 어레이(10)내에서 정규 메모리셀(MC)과 연속적으로 행열 배치할 수 있다. 제1 실시 형태에 따른 구성에 있어서는, 더미셀(DMC)은 더미셀 열을 구성하여 정규 메모리셀(MC)과의 사이에서 메모리셀 행을 공유하도록 배치된다.
정규 메모리셀(MC) 및 더미셀(DMC)에 의해서 공유된 메모리셀 행마다, 리드 워드선(RWL) 및 디지트선(DL)이 배치된다. 한편, 정규 메모리셀(MC) 열('정규 메모리셀 열'로도 칭한다) 및 더미셀 열은 각각 독립적이며, 정규 메모리셀 열마다 비트선(BL)이 배치되고, 더미셀 열에 대해서 더미 비트선(BLd)이 설치된다.
도 2에는 제 i번째(i: 자연수)의 메모리셀 행 및 선두, 제 j번째(j: 자연수) 및 최종 메모리셀 열에 대응하는, 리드 워드선(RWLi), 디지트선(DLi), 비트선(BLo, BLj, BLn) 및 더미 비트선(BLd), 및 대응하는 정규 메모리셀(MC) 및 더미셀(DMC)이 대표적으로 도시되어 있다.
또한, 이하에서는 신호, 신호선 및 데이터등의 2치적인 고전압 상태(예를 들어, 전원 전압 Vcc) 및 저전압 상태(예를 들어, 소정 전압 Vss)를 각각 'H레벨' 및 'L레벨'로 칭한다.
또한, 메모리 어레이(10)에 인접하여, 데이터 선(LIO, LIOr)이 배치된다. 각 메모리셀 행에 있어서 각 비트선(BL)과 데이터선(LIO)과의 사이에 컬럼 선택 게이트(CSG)가 설치되고, 더미 비트선(BLd)과 데이터선(LIOr)과의 사이에 더미 컬럼 선택 게이트(CSGd)가 설치된다. 컬럼 선택 게이트(CSG)는 대응하는 컬럼 선택선(CSL)의 활성화(H레벨)에 응답하여 온된다. 또한, 더미 컬럼 선택 게이트(CSGd)는 더미 컬럼 선택선(CSLd)의 활성화(H레벨)에 응답하여 온된다.
도 2에는 비트선(BLo, BLj, BLn) 및 더미 비트선(BLd)에 대응하여 설치되는, 컬럼 선택선(CSLo, CSLj, CSLn), 더미 컬럼 선택선(CSLd), 컬럼 선택 게이트(CSGO, CSGj, CSGn) 및 더미 컬럼 선택 게이트(CSGd)가 대표적으로 도시되어 있다.
행 디코더(20)는 로우 어드레스(RA)에 따라서, 데이터 판독시에 리드 워드선(RWL)을 선택적으로 활성화(H레벨)하고, 데이터 판독시에 디지트선(DL)을 선택적으로 활성화(H레벨)한다. 활성화된 디지트선(DLi)은 그 일단이 행 디코더(20)에 의해 전원 전압(Vcc)과 접속되고, 타단이 도 1에 도시한 바와 같이, 소정 전압(Vss)과 접속되므로, 선택 행의 디지트선에 데이터 기록 전류(Ip)를 흘려보낼 수 있다. 데이터 기록 동작에 대한 상세한 설명은 생략하나, 선택 열 비트선에 기록 데이터 레벨에 대응한 방향의 데이터 기록 전류를 흘림으로써, 대응하는 디지트선 및 비트선 모두에 데이터 기록 전류가 공급된 메모리셀에 대해 데이터 기록을 실행할 수 있다.
열 디코더(25)는 데이터 판독시에 있어서, 열 선택 결과에 따라 컬럼 선택선(CSL) 및 더미 컬럼 선택선(CSLd)을 선택적으로 활성화(H레벨)한다.
또한, 데이터선(LIO, LIOr)을 프리차지 및 이퀄라이즈하기 위한 데이터선 이퀄라이즈 회로(50)와, 선택 메모리셀 및 더미셀 간의 전기 저항차에 근거하여 데이터 판독을 실행하기 위한 차동 증폭기(60)가 설치되어 있다.
상기 데이터선 이퀄라이즈 회로(50)는 데이터선(LIO, LIOr) 사이에 접속되는 트랜지스터 스위치(51)와, 데이터선(LIOr) 및 소정 전압(Vss) 사이에 접속되는 트랜지스터 스위치(52)와, 데이터선(LIO) 및 소정 전압(Vss) 사이에 접속되는 트랜지스터 스위치(53)를 갖는다. 상기 트랜지스터 스위치(51, 52, 53) 각각은, 예를 들어, N형 MOS 트랜지스터로 구성된다.
트랜지스터 스위치(51∼53) 각각의 게이트에는 행 디코더(20)에 의해 생성되는 데이터선 이퀄라이즈 신호(LIOEQ)가 입력된다. 데이터선 이퀄라이즈 신호(LIOEQ)는 적어도 데이터 판독 동작 전의 소정 기간에 H레벨로 활성화된다. 이에 응답한 프리차지 이퀄라이즈 동작에 의해서, 데이터선(LIO 및 LIOr) 각각은 소정 전압(Vss)으로 설정된다.
차동 증폭기(60)는 센스 노드(Ns) 및 데이터선(LIO) 사이에 접속된 N형 MOS 트랜지스터(61)와, 센스 노드(/Ns)와 데이터선(LIOr)와의 사이에 접속된 N형 MOS 트랜지스터(62)와, 노드(Nsp) 및 센스 노드(Ns) 사이에 접속되는 P형 MOS 트랜지스터(63)와, 노드(Nsp) 및 센스 노드(/Ns) 사이에 접속되는 P형 MOS 트랜지스터(64)와, 동작 전압으로서 공급되는 전원 전압(Vcc) 및 노드(Nsp) 사이에 접속되는 P형 MOS 트랜지스터(65)를 갖는다.
트랜지스터(63, 64) 각각의 게이트는 센스 노드(Ns 및 /Ns) 중의 하나와 접속된다. 도 2에는 일예로서, 트랜지스터(63, 64) 각각의 게이트가 센스 노드(/Ns)와 접속되는 구성이 도시되어 있다. 트랜지스터(63, 64)는 커런트 미러 회로를 구성하여, 센스 노드(Ns, /Ns) 각각에 대해서 동일 전류를 공급하고자 한다.
트랜지스터(61, 62)의 게이트에는 오프셋 조정 회로를 구성하는 전압 발생 회로(55, 56)에 의해서 각각 생성되는 오프셋 제어 전압(Vofd, Vofr)이 각각 입력된다. 트랜지스터(61, 62)는 데이터선(LIO, LIOr)을 오프셋 제어 전압(Vofd, Vofr) 이하로 각각 유지함과 동시에, 데이터선(LIO, LIOr)의 통과 전류차를 증폭하여 센스 노드(Ns, /Ns)간의 전압차로 변환한다.
트랜지스터(65)의 게이트로는, 행 디코더(20)에 의해서 데이터 판독 동작시에 L레벨로 활성화되는 센스 인에이블 신호(/SE)가 입력된다. 예를 들어, 도 2에 도시된 데이터 판독 회로계가 복수개 배치되는 구성에 있어서, 행 디코더(20)는 이들 복수의 데이터 판독 회로계의 선택 결과를 반영하여, 센스 인에이블 신호(/SE)를 선택적으로 활성화한다. 트랜지스터(65)는 센스 인에이블 신호(/SE)의 활성화(L레벨)에 응답하여 동작 전류를 공급하여 차동 증폭기(60)를 동작시킨다.
다음으로, 도 3을 참조하여 제1 실시 형태에 따른 MRAM 디바이스에서의 데이터 데이터 판독 동작을 설명한다. 도 3에서는 제i행, 제j열인 정규 메모리셀이 데이터 판독 대상으로 선택된 경우의 동작에 대해 대표적으로 설명한다.
도 3을 참조하여 살펴보면, 데이터 판독 실행전의 시각(t1) 이전에, 데이터선 이퀄라이즈 신호(LIOEQ)는 H레벨로 활성화된다. 이에 따라, 데이터선(LIO, LIOr)은 소정 전압(Vss)으로 프리차지된다.
시각(t1)에서 데이터 판독 동작이 개시되면, 우선, 데이터선 이퀄라이즈 신호(LIOEQ)가 L레벨로 비활성화되어, 데이터선(LIO, LIOr)은 소정 전압(Vss)으로부터 분리된다. 이에 따라, 데이터 판독을 개시할 준비가 완료된다.
또한, 시각(t2)에서 센스 인에이블 신호(/SE)가 L레벨로 활성화되어, 차동 증폭기(60)의 동작이 개시된다. 이에 따라, 데이터선(LIO, LIOr) 각각에 대한 전류 공급이 개시된다. 또한, 같은 타이밍으로 선택 행의 리드 워드선(RWLi) 및 선택 열의 컬럼 선택선(CSLj)이 각각 H레벨로 활성화된다.
선택 행의 리드 워드선(RLi) 및 선택 열의 컬럼 선택선(CSLj)의 활성화에 응답하여, 데이터선(LIO)은 비트선(BLj) 및 선택 메모리셀을 통하여 소정 전압(Vss)과 전기적으로 결합되고, 데이터선(LIOr)은 더미 비트선(BLd) 및 더미셀(DMC)을 통하여 소정 전압(Vss)과 전기적으로 결합된다. 제1 실시 형태에 따른 구성에 있어서는, 데이터선(LIO, LIOr)과 선택 메모리셀 및 더미셀 간의 접속 대응관계는 고정되어 있다. 즉, 데이터 판독시에 어드레스 선택 결과에 상관없이, 데이터선(LIO, LIOr)은 선택 메모리셀 및 더미셀과 각각 전기적으로 결합된다.
이미 설명한 바와 같이, 선택 메모리셀의 전기 저항은 기억 데이터에 대응하여 전기 저항이 Rmax 및 Rmin 중의 어느 하나이므로, 선택 메모리셀과 전기적으로 결합된 데이터선(LIO)의 통과 전류(Idat)는 기억 데이터에 대응하여, Idat(Rmax) 및 Idat(Rmin) 중의 어느 하나가 된다. 이하에서는 선택 메모리셀과 전기적으로 결합된 데이터선의 통과 전류(Idat)를 데이터 판독 전류(Idat)로도 칭하고, 2종류의 데이터 판독 전류 Idat(Rmax) 및 Idat(Rmin)의 차를 로 표기한다. 즉, =Idat(Rmin)-Idat(Rmax)로 나타내어진다.
한편, 데이터선(LIOr)의 통과 전류(Iref)는 Idat(Rmax) 및 Idat(Rmin)의 중간 레벨로, 바람직하게는 하기 수학식 1을 만족시키도록 설정된다. 이하에서는, 더미셀과 전기적으로 결합된 데이터선의 통과 전류(Iref)를 기준 전류(Iref)로도 칭한다. 바꾸어 말하면, 차동 증폭기(60)는 데이터선(LIO, LIOr)의 통과 전류에 대해서, 하기 수학식 1을 만족시키는 오프셋을 부여해야 한다.
예를 들어, 이와 같은 오프셋을 부여하기 위해, 전압 발생 회로(55, 56)에 의해서 생성되는 오프셋 제어 전압(Vofd, Vofr)이 각각 다른 레벨로 설정된다.
보다 구체적으로 설명하면, 더미셀의 전기 저항이 Rmin으로 이미 설정되어 있을 때에는, 데이터선(LIOr)의 통과 전류인 기준 전류(Iref)를 만큼 감소시키는 오프셋을 부여하기 위해, 오프셋 제어 전압 Vofr=Vord-Vα로 설정한다. 이와 같이 하면, 더미셀과 전기적으로 결합되는 트랜지스터(62)의 게이트 전압이 선택 메모리셀과 전기적으로 결합되는 트랜지스터(61)의 게이트 전압보다도 낮아지므로, 상기한 오프셋을 부여할 수 있다. 오프셋 제어 전압(Vofr, Vofd)의 차 Vα는 상기 에 대응하여 조정된다.
반대로, 더미셀의 전기 저항이 Rmax로 이미 설정되어 있을 때에는, 데이터선(LIOr)의 통과 전류인 기준 전류(Iref)를 만큼 증가시키는 오프셋을 부여하기 위해서, 오프셋 제어 전압 Vofr=Vord+Vα로 설정한다. 이와 같이 하면, 더미셀과 전기적으로 결합되는 트랜지스터(62)의 게이트 전압이 선택 메모리셀과 전기적으로 결합되는 트랜지스터(61)의 게이트 전압보다도 높아지므로, 전술한 오프셋을 부여할 수 있다. 마찬가지로, 오프셋 제어 전압(Vofr, Vofd)의 차 Vα는 상기 에 대응하여 조정된다.
또는, 전술한 차동 증폭기(60)에서의 오프셋을 부여하기 위한 구성의 다른 구성으로서, 커런트 미러를 이루는 트랜지스터(63, 64)가 각각 다른 전류 구동 능력(트랜지스터 사이즈)을 갖는 구성으로 하여도 된다. 이와 같은 구성으로 하는 경우에는 오프셋 제어 전압(Vofd, Vofr)은 공통 레벨로 설정된다.
구체적으로 설명하면, 더미셀의 전기 저항이 Rmin으로 미리 설정되어 있는 때에는, 데이터선(LIOr)의 통과 전류(기준 전류 Iref)를 만큼 감소시키는 오프셋을 부여하기 위해, 트랜지스터(64)의 전류 구동 능력(트랜지스터 사이즈)은 트랜지스터(63)의 전류 구동 능력(트랜지스터 사이즈)보다도 작게 설정된다. 반대로, 더미셀의 전기 저항이 Rmax로 미리 설정되어 있는 때에는, 데이터선(LIOr)의 통과 전류(기준 전류 Iref)를 만큼 증가시키는 오프셋을 부여하기 위해, 트랜지스터(64)의 전류 구동 능력(트랜지스터 사이즈)은 트랜지스터(63)의 전류 구동 능력(트랜지스터 사이즈)보다도 크게 설정된다.
시각(t3)으로부터 시각(t4) 동안에서, 차동 증폭기(60)는 선택 메모리셀 및 더미셀 전기 저항에 근거하여, 상기한 오프셋에 의해서 발생된 데이터 판독 전류(Idat) 및 기준 전류(Iref)의 전류차 를 증폭하여, 센스 노드(Ns, /Ns)의 전압차 로 변환한다. 이 같은 전압차 는 선택 메모리셀의 기억 데이터에 따른 극성을 가지므로, 센스 노드(Ns, /Ns)전압으로부터 선택 메모리셀의 기억 데이터를 검지할 수 있다.
데이터 판독 종료시에는, 시각(t4)에서 센스 인에이블 신호(/SE), 선택 행의 리드 워드선(RWLi) 및 선택 행의 컬럼 선택선(CSLj)이 비활성화된다. 또한, 시각 (t5)에서 데이터선 이퀄라이즈 신호(LIOEQ)가 H레벨로 활성화되어, 데이터선(LIO, LIOr)이 다시 프리차지되어, 데이터 판독 이전의 회로 상태가 재현된다.
이상 설명한 바와 같이, 제1 실시 형태에 따른 구성에 있어서는, 기준 전류를 발생시키기 위한 더미셀을 정규 메모리셀과 같은 구성 및 형상으로 할 수 있으므로, 동일 메모리 어레이내에 연속적으로 제작된 MTJ 메모리셀의 일부를 이용하여, 더미셀을 구성할 수 있다. 즉, 더미셀을 제작하기 위한 특별한 설계 및 제조 공정을 요하지 않으므로, 구조 복잡화에 따른 칩 면적의 증대 및 메모리 어레이 가공 마진의 저하 등과 같은 문제를 초래함 없이, 정규 메모리셀 및 더미셀을 동일 메모리 어레이내에 형성하여 데이터 판독 마진을 확보할 수 있다.
또한, 차동 증폭기(60)의 동작 전류를 선택 메모리셀 및 더미셀의 통과 전류로서 이용하고 있기 때문에 데이터 판독 회로계의 회로 소자수를 줄일 수 있다. 또한, 같은 특성을 갖는 선택 메모리셀 및 더미셀 사이에, 기억 데이터 레벨에 대응한 극성의 통과 전류차를 발생시키기 위한 오프셋을, 회로 구성의 복잡화를 초래함없이 부여할 수 있다.
<제1 실시 형태의 제1 변형예>
도 4를 참조하여 살펴보면, 제1 실시 형태의 제1 변형예에 따른 구성에 있어서는, 메모리 어레이(10)가 소위 '폴디드형 비트선 구성'을 갖는 점과, 새로이 접속 전환 회로(70)가 배치되는 점에서, 도 2에 도시한 제1 실시 형태에 따른 구성과 다르다.
메모리 어레이(10)에 있어서, 각 메모리셀 열에 대응하여, 상보 비트선(BL, /BL)으로 구성되는 비트선 쌍(BLP)이 배치된다. 정규 메모리셀(MC)은 홀수행에서 비트선(BL)과 접속되고, 짝수행에서 비트선(/BL)과 접속되도록 1행 걸러 교대로 배치된다.
더미셀(DMC)은 메모리 어레이(10)내에서 정규 메모리셀(MC)과 연속적으로 행열 배치되고, 홀수행 및 짝수행에 각각 대응하는 2개의 더미셀 행을 구성하여, 정규 메모리셀(MC)과의 사이에서 메모리셀 열을 공유하도록 배치된다.
따라서, 각 메모리셀 열에 배치된 상보 비트선(BL, /BL)은 정규 메모리셀(MC) 및 더미셀(DMC)에 의해서 공유된다. 한편, 정규 메모리셀(MC)의 행('정규 메모리셀 행'으로도 칭함) 및 더미셀 행은 각각 독립되어 있으며, 정규 메모리셀 행마다 리드 워드선(RWL) 및 디지트선(DL)이 배치된다. 또한, 2개의 더미셀 행에 각각 대응하여, 더미 리드 워드선(DRWLe, DRWLo)과, 더미 디지트선(DDLe, DDLo)이 배치된다.
도 4에는 대표적으로 도시된 정규 메모리셀의 1개씩의 짝수행 및 홀수행과, 2개의 더미셀 행과, 선두 및 최종 메모리셀 열에 대응하는, 리드 워드선(RWLe, RWLo), 디지트선(DLe, DLo), 더미 리드 워드선(DRWLe, DRWLo), 더미 디지트선(DDLe, DDLo), 비트선 쌍(BLPO, BLOn) 및, 대응하는 정규 메모리셀(MC) 및 더미셀(DMC)이 대표적으로 도시된다.
더미 리드 워드선(DRWLe)에 대한 더미셀군은 비트선(BL)과 소정 전압(Vss)과의 사이에 각각 접속된다. 한편, 더미 리드 워드선(DRWLo)에 대응하는 더미셀군은 비트선(/BL)과 소정 전압(Vss)과의 사이에 각각 접속된다.
메모리 어레이(10)에 인접하여 데이터선 쌍(LIOP)을 구성하는 상보 데이터선(LIO, /LIO)이 배치된다. 각 메모리셀 열에 각각 대응하여 배치되는 컬럼 선택 게이트(CSG0∼CSGn)는, 데이터선 쌍(LIOP) 및 비트선쌍(BLP0∼BLPn) 사이에 각각 설치된다. 따라서, 데이터 판독시에 있어서, 선택 열에 대응하는 상보 비트선(BL, /BL)이, 데이터선(LIO, /LIO)과 각각 전기적으로 결합된다. 즉, 폴디드형 비트선 구성의 메모리 어레이를 갖는 경우에는, 데이터선(LIO, /LIO)과, 선택 메모리셀 및 더미셀과의 사이의 접속 관계는 고정되지 않고, 짝수행 및 홀수행 중의 어느 것이 선택되는가에 따라서, 데이터선(LIO, /LIO)과, 더미셀(DMC) 및 선택 메모리셀과의 사이의 접속 대응 관계가 교체된다. 구체적으로 설명하면, 홀수행 선택시에는 데이터선(LIO, /LIO)이 비트선(BL, /BL)을 통하여 선택 메모리셀 및 더미셀과 각각 전기적으로 결합된다. 이에 비하여, 짝수행 선택시에는 데이터선(LIO, /LIO)이 비트선(BL, /BL)을 통하여 더미셀 및 선택 메모리셀과 각각 전기적으로 결합된다.
이에 대응하여, 접속 전환 회로(70)는 차동 증폭기(60)와 데이터선(LIO, /LIO)간의 접속 대응 관계를, 어드레스 선택 결과, 즉 짝수행 및 홀수행 중의 어느 것이 선택되는가에 따라서 전환한다. 접속 전환 회로(70)는 데이터 판독 전류(Idat)가 공급되는 노드(Nd; 트랜지스터(61)의 소스측) 및 기준 전류(Iref)가 공급되는 노드(Nr; 트랜지스터(62)의 소스측)와 데이터선(LIO, /LIO) 사이에 설치된다.
도 5는 접속 전환 회로(70)의 구성을 설명하는 회로도이다.
도 5를 참조하여 살펴보면, 접속 전환 회로(70)는 노드(Nd) 및 데이터선(LIO) 사이에 전기적으로 결합되는 N형 MOS 트랜지스터(71)와, 노드(Nd) 및 데이터선(/LIO) 사이에 전기적으로 결합되는 N형 MOS 트랜지스터(72)와, 노드(Nr) 및 데이터선(/LIO) 사이에 전기적으로 결합되는 N형 MOS 트랜지스터(73)와, 노드(Nr)와 데이터선(LIO)과의 사이에 전기적으로 결합되는 N형 MOS 트랜지스터(74)를 갖는다. 트랜지스터(71, 73)의 각 게이트에는 홀수행 선택시에 H레벨("1")로 설정되고, 짝수행 선택시에 L레벨("0")로 설정되는 어드레스 신호(RA0)가 각각 입력되고, 트랜지스터(72, 74)의 각 게이트에는 그 반전 신호인 어드레스 신호(/RA0)가 각각 입력된다.
이와 같이 구성함으로써, 홀수행 및 짝수행 중 어느 것을 선택할 경우에도 선택 메모리셀 및 더미셀을, 데이터 판독 전류(Idat) 및 기준 전류(Iref)를 각각 공급하는 노드(Nd, Nr)와 전기적으로 각각 결합할 수 있다.
다음으로, 도 6을 참조하여, 제1 실시 형태의 제1 변형예에 따른 데이터 판독 회로계에 의한 데이터 판독 동작을 설명한다.
도 6을 참조하여 살펴보면, 짝수행이 선택되는 시각(t1)에서부터 시각(t2) 동안의 데이터 판독 동작시에, 어드레스 신호(RA0, /RA0)는 H레벨 및 L레벨로 각각 설정되며, 선택 행의 리드 워드선(RWLo) 및 더미 워드선(DRWLo)과, 선택 열에 대응하는 컬럼 선택선(CSLo)이 H레벨로 활성화된다.
전압 발생 회로(55, 56) 및 차동 증폭기(60)는 제1 실시 형태와 마찬가지로, 데이터 판독 전류(Idat) 및 기준 전류(Iref)와의 사이에 원하는 오프셋을 부여하도록 설계되어 있다.
그 결과, 홀수행 선택시에는 선택 메모리셀과 결합된 데이터선(LIO)으로 데이터 판독 전류(Idat)가 통과하고, 더미셀(DMC)과 결합된 데이터선(/LIO)으로 기준 전류(Iref)가 통과한다. 따라서, 제1 실시 형태에 따른 데이터 판독 동작과 마찬가지로, 차동 증폭기(60)에 의해 데이터 판독 전류(Idat) 및 기준 전류(Iref)의 차를 증폭하여, 센스 노드(Ns, /Ns)의 전압차로 변환하여, 센스 노드(Ns, /Ns)의 전압으로부터 선택 메모리셀의 기억 데이터를 검지할 수 있다.
한편, 짝수행이 선택되는 시각(t3)에서부터 시각(t4) 동안의 데이터 판독 동작에 있어서는, 어드레스 신호(RA0, /RA0)는 L레벨 및 H레벨로 각각 설정되고, 또한, 선택행의 리드 워드선(RWLe) 및 더미 리드 워드선(DRWLe)과, 선택 열에 대응하는 컬럼 선택선(CSL0)이 H레벨로 활성화된다.
그 결과, 짝수행 선택시에도 선택 메모리셀과 결합된 데이터선(/LIO)으로 데이터 판독 전류(Idat)가 통과하고, 더미셀(DMC)과 결합된 데이터선(LIO)으로 기준 전류(Iref)가 통과한다.
따라서, 홀수행 및 짝수행 중 어느 것이 선택되는 경우라도, 제1 실시 형태에 따른 데이터 판독 동작과 마찬가지로, 차동 증폭기(60)에 의해 데이터 판독 전류(Idat) 및 기준 전류(Iref)의 전류차를 증폭하여 센스 노드(Ns, /Ns)의 전압차로 변환할 수 있으므로, 센스 노드(Ns, /Ns)의 전압으로부터 선택 메모리셀의 기억 데이터를 검지할 수 있다.
즉, 제1 실시 형태의 제1 변형예에 따른 구성에 의하면, 상보 데이터선과 선택 메모리셀 및 더미셀 간의 접속 대응 관계가 어드레스 선택 결과에 따라서 변환되는 폴디드 비트선 구성의 메모리 어레이에 대해서도, 제1 실시 형태와 같은 효과를 얻을수 있다. 이와 같은, 폴디드 비트선 구성의 메모리 어레이에서는 인접하는 비트선, 데이터선 간의 비교 동작에 근거한 데이터 판독동작에 의해, 보다 노이즈 내성이 높은 정확한 데이터 판독을 실행할 수 있다.
<제1 실시 형태의 제2 변형예>
제1 실시 형태의 제2 변형예에 있어서는, 제1 실시 형태의 제1 변형예에서 도시한 데이터선(LIO, /LIO)과 선택 메모리셀 및 더미셀간의 접속 대응 관계가 어드레스 선택 결과에 따라서 교체되는 구성에 대응가능한 차동 증폭기의 구성에 대해 설명한다.
도 7을 참조하여 살펴보면, 제1 실시 형태의 제2 변형예에 따른 차동 증폭기(60)는, 도 2에 도시한 차동 증폭기(60)와 비교하여, 트랜지스터(61, 62)를 대신하여 트랜지스터(61A, 61B, 62A, 62B)를 갖는 점에서 다르다. 트랜지스터(61A, 61B)는 센스 노드(Ns) 및 데이터선 (LIO) 사이에 병렬로 접속된다. 마찬가지로 트랜지스터(62A, 62B)는 센스 노드(/Ns) 및 데이터선(/LIO) 사이에 병렬로 접속된다.
또한, 오프셋 조정 회로를 구성하는 전압 발생 회로(55, 56)을 대신하여 전압 발생 회로(55′, 56′)가 각각 설치된다. 트랜지스터(61A, 62B)의 각 게이트에는 전압 발생 회로(55′)로부터의 오프셋 제어 전압(Vof1)이 입력되고, 트랜지스터(61B, 62A)의 각 게이트에는 전압 발생 회로(56′)로부터의 오프셋 제어 전압(Vof2)이 입력된다. 전압 발생 회로(55′)는 홀수행 선택시에 H레벨로 설정되는 어드레스 신호(RA0)에 따라서 동작하고, 전압 발생 회로(56′)는 짝수행 선택시에 H레벨로 설정되는 어드레스 신호(/RA0)에 따라서 동작한다.
상세는 이후에 설명할 것이나, 어드레스 선택 결과, 구체적으로는 홀수행 및 짝수행 중 어느것이 선택되는가에 따라서, 오프셋 제어 전압(Vof1, Vof2) 중 어느 한쪽은, 트랜지스터(61A, 62B)의 쌍 및 트랜지스터(61B, 62A)의 쌍 중 한쪽 쌍을 턴온 시키도록 설정된다. 또한, 트랜지스터(61A, 62A)의 각각의 전류 구동 능력(트랜지스터 사이즈)은 트랜지스터(61B, 62B)의 각각의 전류 구동 능력(트랜지스터 사이즈)과는 다른 레벨로 설정된다. 또한, 차동 증폭기(60#)의 다른 부분의 구성은 도 2에 도시한 차동 증폭기(60)와 같으므로 상세한 설명은 생략한다.
도 8은 차동 증폭기(60)의 동작을 설명하기 위한 동작 파형도이다.
도 8을 참조하여 살펴보면, 홀수행이 선택되는 시각(t1)에서부터 시각(t2) 동안의 데이터 판독 동작에 있어서는, 어드레스 신호(RA0, /RA0)는 H레벨 및 L레벨로 각각 설정되고, 또한, 선택행의 리드 워드선(RWLo) 및 대응하는 더미 리드 워드선(DRWLo)과, 선택 열에 대응하는 컬럼 선택선(CSL0)이 H레벨로 활성화된다.
전압 발생 회로(55′)로부터의 오프셋 제어 전압(Vof1)은, 트랜지스터(61A, 62B)를 턴온 가능한 레벨(Vof)로 설정되고, 전압 발생 회로(56′)로부터의 오프셋 제어 전압(Vof2)은 트랜지스터(61B, 62A)를 턴 오프시키기 위해, 예를 들어 접지 전압 레벨로 설정된다.
이에 대해, 짝수행이 선택되는 시각(t3)에서부터 시각(t4)동안의 데이터 판독 동작에 있어서는, 어드레스 신호(RA0, /RA0)는 L레벨 및 H레벨로 각각 설정되고, 또한 선택행의 리드 워드선(RWLe) 및 대응하는 더미 리드 워드선(DRWLe)과, 선택 열에 대응하는 컬럼 선택선(CSL0)이 H레벨로 활성화된다.
전압 발생 회로(55′)로부터의 오프셋 제어 전압(Vof1)은 트랜지스터(61A, 62B)를 턴 오프시키는 레벨(예를 들어, 접지 전압)로 설정되고, 전압 발생 회로(56′)로부터의 오프셋 제어 전압(Vof2)은 트랜지스터(61B, 62A)를 턴 온 가능한 레벨(Vof)로 설정된다.
따라서, 홀수행 및 짝수행 중 어느 것이 선택된 경우에도, 데이터선(LIO, /LIO)중 선택 메모리셀과 전기적으로 결합된 데이터선에 대해서 트랜지스터(61A) 또는 트랜지스터(62A)가 직렬로 접속되고, 더미셀과 전기적으로 결합된 다른 데이터선에 대해서 트랜지스터(61B) 또는 트랜지스터(62B)가 직렬로 접속된다.
이들 트랜지스터(61A, 62A) 각각과, 트랜지스터(61B, 62B) 각각과의 턴온시의 전류 구동 능력의 대소 관계는, 데이터 판독 전류(Idat) 및 기준 전류(Iref) 사이에 제1 실시 형태에서와 같은 오프셋을 부여하기 위해, 도 2에서 설명한 오프셋을 부여하기 위한 트랜지스터(63, 64)의 전류 구동 능력(트랜지스터 사이즈)의 대소 관계와 동등하게 설정된다.
구체적으로 설명하면, 더미셀의 전기 저항이 Rmin로 미리 설정되어 있을 때에는, 기준 전류(Iref)를 만큼 감소시키는 오프셋을 부여하기 위해, 트랜지스터(61B, 62B)의 전류 구동 능력(트랜지스터 사이즈)은 트랜지스터(61A, 62A)의 전류 구동 능력(트랜지스터 사이즈)보다도 작게 설정된다. 반대로, 더미셀의 전기 저항이 Rmax로 미리 설정되어 있을 때에는, 데이터선(LIOr)의 통과 전류(기준 전류 Iref)를 만큼 증가시키는 오프셋을 부여하기 위해, 트랜지스터(61B, 62B)의 전류 구동 능력(트랜지스터 사이즈)은, 트랜지스터(61A, 62A)의 전류 구동 능력(트랜지스터 사이즈)보다도 크게 설계된다.
그 결과, 홀수행 및 짝수행 중 어느 것이 선택되는 경우에도, 선택 메모리셀과 결합된 데이터선을 흐르는 데이터 판독 전류(Idat)와 더미셀(DMC)과 결합된 데이터선을 흐르는 기준 전류(Iref)와의 사이에, 전술한 수학식 1과 같은 관계를 성립시킬 수 있다.
따라서, 홀수행 및 짝수행 중 어느 것이 선택되는 경우라도, 제1 실시 형태에 따른 데이터 판독 동작과 마찬가지로, 차동 증폭기(60)에 의해 데이터 판독전류(Idat) 및 기준 전류(Iref)의 차를 증폭하여 센스 노드(Ns, /Ns)의 전압차로 변환함으로써, 센스 노드(Ns, /Ns)의 전압으로부터 선택 메모리셀의 기억 데이터를 검지할 수 있다.
이상 설명한 바와 같이, 제1 실시 형태의 제2 변형예에 따른 구성에 의하면, 도 2에 도시한 차동 증폭기(60)에 2개의 트랜지스터를 추가하여 구성된 차동 증폭기(60#)을 이용하여, 도 4 및 도 5 에 도시된 접속 전환 회로(70) 배치를 생략함으로써, 제1 실시 형태의 제1 변형예와 같은 데이터 판독을 실행할 수 있다. 따라서, 제1 실시 형태의 제1 변형예에 따른 구성에 의한 효과를 부가함과 동시에 회로 면적을 줄일 수 있다.
<제2 실시 형태>
제2 실시 형태에 있어서는, 차동 증폭기를 2단계로 설치한 경우에 있어서, 제1 실시 형태와 같은 오프셋을 부여하기 위한 구성에 대해 설명한다.
도 9를 참조하여 살펴보면, 제2 실시 형태에 따른 구성에 있어서는, 차동 증폭기(60)의 후단에 글로벌 차동 증폭기(80)가 추가적으로 구비된다. 글로벌 차동 증폭기(80)는 센스 노드(Ns, /Ns)의 전압차를 상보 글로벌 데이터선(GIO, /GIO)의 통과 전류차로 변환하고, 이 전압차를 증폭하여 글로벌 센스 노드(Ngs, /Ngs) 사이에 전압차를 발생시킨다.
차동 증폭기(60)는 도 2에 도시한 구성의 메모리 어레이(10)에 대해 설치되어 있다. 따라서, 도시되지 않았으나, 데이터 판독시에 센스 노드(Ns)와 전기적으로 결합되는 데이터선(LIO)은 선택 메모리셀과 직렬로 접속되고, 센스 노드(/Ns)와 전기적으로 결합되는 데이터선(LIOr)은 더미셀(DMC)과 직렬로 접속되어 있다.
글로벌 차동 증폭기(80)는 센스 노드(Ns)와 접속된 게이트를 갖는 N형 MOS 트랜지스터(81)와, 센스 노드(/Ns)와 접속된 게이트를 갖는 N형 MOS 트랜지스터(82)와, 전압 발생 회로(90)로부터의 오프셋 제어 전압(Vofd)을 게이트로 받는 N형 MOS 트랜지스터(83)와, 전압 발생 회로(91)로부터의 오프셋 제어 전압(Vofr)을 게이트로 받는 N형 MOS 트랜지스터(84)를 포함한다. 트랜지스터(81)는 글로벌 데이터선(GIO) 및 소정 전압(Vss) 사이에 전기적으로 결합되고, 트랜지스터(82)는 글로벌 데이터선(/GIO) 및 소정 전압(Vss) 사이에 전기적으로 결합된다. 트랜지스터(83)는 글로벌 데이터선(GIO)에 직렬로 접속되고, 트랜지스터(84)는 글로벌 데이터선(/GIO)에 직렬로 접속된다.
글로벌 차동 증폭기(80)는 전원 전압(Vcc)과 노드(Nspg) 사이에 전기적으로 결합되는 P형 MOS 트랜지스터(85)와, 노드(Nspg)와 글로벌 센스 노드(Ngs, /Ngs) 사이에 각각 전기적으로 결합되는 P형 MOS 트랜지스터(86, 87)를 포함한다. 트랜지스터(85)의 게이트로는 글로벌 차동 증폭기(80)의 인에이블 신호에 상당하는 제어신호(/ASE)가 행디코더(20)로부터 입력된다. 트랜지스터(85)는 제어 신호(/ASE)의 활성화(L레벨)에 응답하여 동작 전류를 공급함으로써, 글로벌 차동 증폭기(80)를 동작시킨다. 트랜지스터(86, 87)의 각 게이트는 글로벌 센스 노드(Ngs, /Ngs)중의 소정의 한쪽, 예를 들어 글로벌 센스 노드(/Ngs)와 접속된다.
전압 발생 회로(90, 91)가 각각 생성하는 오프셋 제어 전압(Vofd, Vofr)은 이후 상세히 설명하는 바와 같이, 상보 글로벌 데이터선(GIO, /GIO)의 통과 전류간에 원하는 오프셋을 부여하기 위해, 각각 다른 레벨로 설정된다. 이와 같이, 글로벌 차동 증폭기(80)는 트랜지스터(81, 82, 86 및 87)로 구성되는 센스 노드(Ns, /Ns)의 전압차를 증폭하는 차동 앰프와 함께, 트랜지스터(83, 84)의 게이트에 각각 입력되는 오프셋 제어 전압(Vofd, Vofr)에 의해서 글로벌 데이터선(GIO, /GIO)의 통과 전류간에 원하는 오프셋을 부여할 수 있는 구성으로 되어 있다.
한편, 차동 증폭기(60)내의 트랜지스터(61, 62)의 각 게이트에는 공통의 오프셋 제어 전압(Vof)이 입력된다. 즉, 전단의 차동 증폭기(60)에는 데이터선(LIO, LIOr)의 통과 전류간에 의도적인 오프셋은 부여할 수 없다. 그 결과, 데이터선(LIO, LIOr)의 통과 전류는 선택 메모리셀 및 더미셀의 전기 저항에 의존한다.
다음으로, 도 10을 참조하여 제2 실시 형태에 따른 데이터 판독 동작을 설명한다. 도 10에 있어서는, 더미셀의 전기 저항이 Rmin으로 미리 설정되어 있는 경우에 대해서, 제i행, 제j열인 정규 메모리셀이 데이터 판독 대상으로 선택되었을 때의 동작을 대표적으로 설명한다.
시각(t1)에서 데이터 판독 동작이 개시되면, 우선 데이터선 이퀄라이즈 신호(LIOEQ)가 L레벨로 비활성화되어, 데이터선(LIO, LIOr)은 소정 전압(Vss)으로부터 분리된다. 이에 따라, 데이터 판독을 개시하는 준비가 완료된다.
이어서, 시각(t2)에서는 센스 인에이블 신호(/SE) 및 제어 신호(/ASE)가 L레벨로 활성화되어서, 차동 증폭기(60) 및 글로벌 차동 증폭기(80)의 동작이 개시된다. 따라서, 데이터선(LIO, LIOr) 및 글로벌 데어터선(GIO, /GIO) 각각에 대한 전류 공급이 개시된다. 또한, 같은 타이밍으로 선택 행의 리드 워드선(RWLi) 및 선택 열의 컬럼 선택선(CSLj)이 각각 H레벨로 활성화된다.
선택 행의 리드 워드선(RLi) 및 선택 열의 컬럼 선택선(CSLj)의 활성화에 응답하여, 데이터선(LIO, LIOr)은 선택 메모리셀 및 더미셀과 각각 전기적으로 결합된다. 이에 따라, 시각(t3)부터 데이터선(LIO, LIOr)으로 전류가 흐르기 시작한다. 또한, 데이터선(LIO, LIOr)의 통과 전류에 의해 각각 정해지는 센스 노드(Ns, /Ns) 전압에 따라서, 시각(t4)부터 글로벌 데이터선(GIO, /GIO)으로 전류가 흐르기 시작한다.
선택 메모리셀과 전기적으로 결합된 데이터선(LIO)의 통과 전류(Ild)는 기억 데이터에 따라서 Idat(Rmax) 및 Idat(Rmin) 중의 어느 하나가 된다. 전류 Idat(Rmin) 및 Idat(Rmax)의 차를 로 표기한다.
한편, 더미셀의 전기 저항이 Rmin으로 미리 설정되어 있으므로, 데이터선(LIOr)의 통과 전류(Ilr)는 Idat(Rmin)와 같은 레벨이다. 따라서, 선택 메모리셀의 기억 데이터가 전기 저항 Rmin에 상당하는 경우에는, 센스 노드(Ns, /Ns)간의 전압차는 발생되지 않는다. 그 결과, 트랜지스터(83, 84)의 게이트로 각각 입력되는 오프셋 제어 전압(Vofd, Vofr)이 동등한 레벨인 경우에는, 글로벌 데이터선(GIO, /GIO)의 통과 전류(Igd, Igr)간에도 오프셋이 발생되지 않는다.
이에 대하여, 선택 메모리셀의 기억 데이터가 전기 저항 Rmax에 상당하는 경우에는, 데이터선(LIO)의 통과 전류(Idat; RMax)는 데이터선(LIOr)의 통과 전류(Ilr)보다도 작아지므로, 센스 노드(Ns)의 전압이 센스 노드(/Ns)의 전압보다 만큼 높아진다. 따라서, 트랜지스터(81)의 게이트 전압이 트랜지스터(82)의 게이트 전압보다도 높으므로, 오프셋 제어 전압(Vofd) 및 (Vofr)이 같은 레벨인 경우에도, 글로벌 데이터선(GIO)의 통과 전류(Igd)는 글로벌 데이터선(/GIO)의 데이터 통과 전류(Igr)보다도 높아진다.
이와 같이, 더미셀(DMC)의 전기 저항이 Rmin에 상당하는 경우에는, 선택 메모리셀에 대응하는 글로벌 데이터선(GIO)의 통과 전류(Igd)는, 더미셀에 대응하는 글로벌 데이터선(/GIO)의 통과 전류(Igr)와 같거나, 또는 그 보다 큰 것 중의 어느 하나가 된다.
따라서, 글로벌 차동 증폭기(80)는 글로벌 데이터선(/GIO)의 통과 전류(Igr)가 글로벌 데이터선(GIO)의 선택 메모리셀의 기억 데이터에 대응한 2종류의 통과 전류 Igd(Rmin) 및 Igd(Rmax)의 중간 레벨이 되도록, 하기 수학식 2를 만족하는 오프셋을 부여해야 한다.
즉, 더미셀의 전기 저항이 Rmin으로 미리 설정되어 있을 때에는, 글로벌 데이터선(/GIO)의 통과 전류인 기준 전류(Igr)를 만큼 감소시키는 오프셋을 부여하기 위해, 오프셋 제어 전압 vofr=Vofd-Vα로 설정한다. 오프셋 제어 전압 vofr 및 vofd의 차 Vα는 상기 에 대응하여 조정된다.
또는, 오프셋 제어 전압(Vofr, Vofd)을 공통 레벨로 설정하여 데이터선 (LIOr)의 통과 전류(기준 전류 Iref)를 만큼 감소시키는 오프셋을 부여하기 위해, 글로벌 데이터선(/GIO)과 접속되는 트랜지스터(87)의 전류 구동 능력(트랜지스터 사이즈)를 글로벌 데이터선(GIO)와 접속되는 트랜지스터(86)의 전류 구동 능력(트랜지스터 사이즈)보다도 작게 설계하여도 된다.
또한, 더미셀(DMC)의 전기 저항이 Rmax로 미리 설정되어 있을 경우에는, 글로벌 데이터선(/GIO)의 통과 전류인 기준 전류(Igr)를 만큼 증가시키는 오프셋을 부여하기 위해, 오프셋 제어 전압 vofr=Vofd+Vα로 설정하여도 된다.
또는, 오프셋 제어 전압(Vofr, Vofd)을 공통 레벨로 설정하여 데이터선 (LIOr)의 통과 전류(기준 전류 Iref)를 만큼 증가시키는 오프셋을 부여하기 위해, 글로벌 데이터선(GIOr)과 접속되는 트랜지스터(87)의 전류 구동 능력(트랜지스터 사이즈)을 글로벌 데이터선(GIO)과 접속되는 트랜지스터(86)의 전류 구동 능력(트랜지스터 사이즈)보다도 크게 설계하여도 된다.
시각(t4)으로부터 시각(t5) 동안에, 이와 같이 부여된 오프셋에 의해, 선택 메모리셀 및 더미셀의 전기 저항에 근거하여 발생된 글로벌 데이터선(GIO, /GIO)의 통과 전류차 는 글로벌 차동 증폭기(80)에 의해 글로벌 센스 노드(Ngs, /Ngs)의 전압차 로 변환된다. 이 같은 전압차 는 선택 메모리셀의 기억 데이터에 따른 극성을 가지므로, 글로벌 센스 노드(Ngs, /Ngs)의 전압으로부터 선택 메모리셀의 기억 데이터를 검지할 수 있다.
시각(t5) 이후의 데이터 판독 종료시의 동작은, 도 3에서의 시각(t4) 이후 동작과 같으므로, 상세한 설명은 생략한다.
제2 실시 형태에 따른 구성에 있어서는, 제1 실시 형태와 같은 데이터 판독 동작을 차동 증폭기를 2단 구성으로 한 경우에도 실행할 수 있다. 2단계 차동 증폭 동작에 의해 데이터 판독을 실행함으로써, 그 만큼 대형의 MOS 트랜지스터를 설치할 필요없이, 충분한 증폭율을 얻어 데이터 판독을 실행할 수 있게 되므로, 데이터 판독 회로계의 회로 면적을 소형화 할 수 있다.
<제2 실시 형태의 제1 변형예>
제2 실시 형태의 제1 변형예에 따른 구성에 있어서는, 도 4에 도시한 데이터선(LIO, /LIOr)과 선택 메모리셀 및 더미셀간의 접속 대응 관계가 어드레스 선택 결과에 따라서 교체되는 구성에 있어서, 2단계의 차동 증폭을 실행하기 위한 구성에 대해서 설명한다.
도 11을 참조하여 살펴보면, 제2 실시 형태의 제1 변형예에 따른 구성에 있어서는, 도 9에 도시한 제2 실시 형태에 따른 구성에 부가하여, 차동 증폭기(60)와 데이터선(LIO, /LIO) 사이에 접속 변환 회로(70)가 배치되는 점에서 다르다. 차동 증폭기(60)은 도 4에 도시한 구성의 메모리 어레이(10)에 대해서 설치되어 있다. 따라서, 도시되지 않았으나, 데이터 판독시에 있어서, 센스 노드(Ns, /Ns)와 각각 전기적으로 결합되는 데이터선(LIO, /LIO)은 어드레스 선택 결과에 따라서, 선택 메모리셀 및 더미셀(DMC) 중의 하나씩과 직렬로 접속되어 있다.
접속 변환 회로(70)의 구성은 도 5에 도시한 것과 같으며, 어드레스 선택 결과에 따라서, 데이터선(LIO, /LIO) 중의, 선택 메모리셀과 접속된 한쪽을 고정적으로 노드(Nd; 트랜지스터 61측)와 접속하고, 더미셀과 접속된 다른 한쪽을 노드(Nr; 트랜지스터 62측)와 고정적으로 접속한다.
이에 따라, 차동 증폭기(60), 글로벌 차동 증폭기(80) 및 전압 발생 회로(90, 91)를 제2 실시 형태에서 설명한 바와 같이 동작시켜, 상보 데이터선과 선택 메모리셀 및 더미셀 간의 접속 대응 관계가 어드레스 선택 결과에 따라서 교체되는 폴디드 비트선 구성의 메모리 어레이에 대해서도, 제2 실시 형태와 같은 효과를 얻을 수 있다. 또한, 메모리 어레이를 폴디드형 비트선 구성으로 함으로써, 보다 노이즈 내성이 높은 정확한 데이터 판독을 실행할 수 있다.
<제2 실시 형태의 제2 변형예>
도 12를 참조하여 살펴보면, 제2 실시 형태의 제2 변형예에 따른 구성에 있어서는, 접속 변환 회로(70)가 글로벌 차동 증폭기(80)의 내부에 대응하여 설치된다. 즉, 접속 변환 회로(70)는 글로벌 데이터선(GIO, /GIO)을 분할하도록 설치되어, 트랜지스터(81, 82)와, 트랜지스터(83, 84) 사이의 접속 대응 관계를 어드레스 선택 결과에 따라서 제어한다.
즉, 홀수행이 선택되어 어드레스 신호(RAO)가 H레벨로 설정되면, 접속 변환 회로(70)는 데이터선(LIO)을 통하여 선택 메모리셀과 전기적으로 결합된 센스 노드(Ns)의 전압에 따라서 통과 전류가 제어되는 트랜지스터(81)와, 오프셋 제어 전압(Vofd)을 게이트로 받는 트랜지스터(83)와 직렬로 접속하여, 데이터선(/LIO)을 통하여 더미셀과 전기적으로 결합된 센스 노드(/Ns)의 전압에 따라서 통과 전류가 제어되는 트랜지스터(82)를, 오프셋 제어 전압(Vofr)을 게이트로 받는 트랜지스터(84)와 직렬로 접속한다.
이에 대하여, 어드레스 신호(/RAO)가 H레벨로 설정되는 짝수행 선택시에는, 데이터선(LIO)를 통하여 더미셀과 전기적으로 결합된 센스 노드(Ns)의 전압에 따라서 통과 전류가 제어되는 트랜지스터(81)와, 오프셋 제어 전압(Vofr)을 게이트로 받는 트랜지스터(84)와 직렬로 접속하여, 데이터선(/LIO)을 통하여 선택 메모리셀과 전기적으로 결합된 센스 노드(/Ns)의 전압에 따라서 통과 전류가 제어되는 트랜지스터(82)를, 오프셋 제어 전압(Vofd)을 게이트로 받는 트랜지스터(83)와 직렬로 접속한다.
이와 같이, 접속 전환 회로(70)를 차동 증폭기(60)의 후단, 즉 글로벌 차동 증폭기(80)에 대응하여 설치하여도, 차동 증폭기(60), 글로벌 차동 증폭기(80) 및 전압 발생 회로(90, 91)를 제2 실시 형태에서 설명한 바와 같이 동작시켜, 상보 데이터선과 선택 메모리셀 및 더미셀 간의 접속 대응 관계가 어드레스 선택 결과에 따라서 전환되는 폴디드 비트선 구성의 메모리 어레이에 대해서도, 제2 실시 형태와 같은 효과를 얻을 수 있다. 또한, 메모리 어레이를 폴디드형 비트선 구성으로 함으로써, 보다 노이즈 내성이 높은 정확한 데이터 판독을 실행할 수 있다.
이와 같은 구성으로 하면, 예를 들어 복수의 메모리 블럭으로 분할된 메모리 어레이 구성에 있어서, 각 메모리 블럭마다 차동 증폭기(60)에 상당하는 첫단의 증폭 회로를 설치하고, 이들 복수의 블럭에 공통으로 글로벌 차동 증폭기(80)를 설치하는 구성으로 한 경우에, 접속 전환 회로(70)의 배치 개수를 삭감하여 회로 면적의 축소를 도모할 수 있다.
또한, 제1 및 제2 실시 형태에 개시한 차동 증폭기(60, 60#) 및 글로벌 차동 증폭기(80)에 있어서는, 트랜지스터(61, 61A, 61B, 62, 62A, 62B, 81∼84)를 N형 MOS트랜지스터로 구성하고, 트랜지스터(63∼65, 85∼87)를 P형 MOS트랜지스터로 구성했으나, 각각의 차동 증폭기의 동작 전압, 또는 각각의 트랜지스터의 게이트 전압(예를 들어, 오프셋 제어 전압의 설정)의 극성을 고려하면, 이들 트랜지스터의 극성(N형, P형)은 적절히 변경할 수 있다.
<제3 실시 형태>
제3 실시 형태에 있어서는, 더미셀을 정규 메모리셀과 같은 구성으로 하여 데이터 판독을 실행하기 위한 다른 구성예에 대해 설명한다.
도 13은 제3 실시 형태에 따른 데이터 판독 회로계의 구성을 도시한 회로도이다.
도 13을 참조하여 살펴보면, 메모리 어레이(10)는 도 4에 도시한 구성과 같은 구성을 가지므로 상세한 설명은 생략한다. 도 13에 있어서는, 대표적으로 도시된 하나의 짝수행에서의 선두 메모리셀 열에 대응하는, 리드 워드선(RWLe), 디지트선(DLe), 비트선(BLO, /BLO)과 정규 메모리셀, 및 대응하는 더미셀(DMC), 더미 리드 워드선(DRWLe) 및 더미 디지트선(DDLe)이 대표적으로 도시되어 있다.
데이터선(LIO, /LIO)으로 구성되는 데이터선 쌍(LIOP)과, 메모리 어레이(10)간의 접속 관계는, 도 4와 같으므로 상세한 설명은 생략한다.
또한, 도 4의 구성과 비교하여, 접속 전환 회로(70)의 배치가 생략되고, 차동 증폭기(60)를 대신하여 데이터 판독 회로(160)가 배치된다. 데이터 판독 회로(160)는 차동 증폭기(60)와 같이 데이터선(LIO, /LIO)의 통과 전류간에 오프셋을 부여하는 기능을 가지지 않으며, 선택 메모리셀 및 더미셀의 통과 전류차가 그대로 반영된 데이터선(LIO, /LIO)의 통과 전류차를, 센스 노드(Ns, /Ns)간의 전압차로 변환함으로써, 선택 메모리셀로부터의 데이터 판독을 실행한다.
예를 들어, 차동 증폭기(60)에 있어서, 트랜지스터(61와 62)의 사이, 및 트랜지스터(63와 64)의 사이 각각에 있어서, 전류 구동 능력(트랜지스터 사이즈)의 균형을 유지하고, 또한, 트랜지스터(61, 62)의 각 게이트에 공통의 제어 전압(Vref)을 부여함으로써, 이와 같은 데이터 판독 회로(160)를 실현할 수 있다.
제3 실시 형태에 따른 구성에 있어서는, 정규 메모리셀(MC)에 있어서, 액세스 트랜지스터(ATR)의 소스 전압이, 도시되지 않은 소스선(SL)에 의해 소정 전압(Vss)으로 설정되는 한편, 더미셀(DMC)에 있어서는, 더미 액세스 트랜지스터(ATRd)의 소스 전압은, 더미 소스 전압선(DSL)에 의해서 공급되는 소스 전압(Vs1; Vs1≠Vss)으로 설정된다.
데이터 판독시에 있어서, 데이터선(LIO, /LIO) 각각은 제어 전압(Vref)에 따른 공통의 전압으로 설정된다. 따라서, 액세스 트랜지스터(ATR) 및 더미 액세스 트랜지스터(ATRd)가 각각 온된 선택 메모리셀 및 더미셀에 있어서, 그 양단 인가 전압에 차가 발생된다. 그 결과, 선택 메모리셀 중의 터널 자기 저항 소자(TMR) 및 대응하는 더미셀 중의 더미 자기 저항 소자(TMRd)의 양단 인가 전압은 각각 달라지게 된다.
예를 들어, 더미셀(DMC)이 전기 저항 Rmin으로 미리 설정될 경우에는, 소스 전압(Vs1)이 소정 전압(Vss)보다도 높아지도록 설정하여(Vs1＞Vss), 더미 자기 저항 소자(TMRd)의 양단 인가 전압이 터널 자기 저항 소자(TMR)의 양단 인가 전압보다도 작아지도록 하면, 더미셀을 통과하는 기준 전류(Iref)를, 선택 메모리셀을 통과하는 2종류의 데이터 판독 전류(Idat)의 중간 레벨로 할 수 있다. 또한, 더미 자기 저항 소자(TMRd)의 양단 인가 전압의 억제에 의해, 액세스 빈도가 정규 메모리셀보다도 높은 더미셀(DMC)의 동작 신뢰성을 향상시킬 수 있다.
반대로, 더미셀(DMC)의 전기 저항이 Rmax로 미리 설정될 경우에는, 소스 전압(Vs1)을 소정 전압(Vss)보다도 낮게 설정하여(Vs1＜Vss), 더미 자기 저항 소자(TMRd)의 양단 인가 전압을 터널 자기 저항 소자(TMR)의 양단 인가 전압보다도 크게 함으로써, 기준 전류(Iref)를, 선택 메모리셀을 통과하는 2종류의 통과 전류의 중간 레벨로 할 수 있다.
이와 같이, 제3 실시 형태에 따른 구성에 의하면, 차동 증폭기(60)측, 즉 데이터선(LIO, /LIO)의 통과 전류에 오프셋을 부여하기 위한 특별한 구성을 설치할 필요없이, 더미셀(DMC)에 공급되는 소스 전압을 조정함으로써, 즉 보다 간단한 데이터 판독 회로계에 의해, 정규 메모리셀과 같은 구성의 더미셀(DMC)을 이용하여 데이터 판독을 실행할 수 있다.
<제3 실시 형태의 제1 변형예>
도 14를 참조하여 살펴보면, 제3 실시 형태의 변형예에 따른 구성에 있어서는, 도 13에 도시한 제3 실시 형태에 따른 구성과 비교하여, 데이터 판독시에, 비트선(BL 또는 /BL)과 더미 소스 전압선(DSL) 사이에, 복수의 더미셀(DMC)이 병렬로 접속되는 점이 다르다.
즉, 제3 실시 형태에 따른 구성과 비교하여, N배(N : 2이상의 정수)의 더미셀 행이 메모리 어레이(10)내에 배치된다. 일예로서, 도 14에는 N=2인 경우, 즉, 데이터 판독시에 비트선(BL) 또는 (/BL)과 더미 소스 전압선(DSL) 사이에, 2개의 더미셀(DMC)이 병렬로 접속되는 구성이 도시된다. 도 14에는 짝수행에 대응하여 배치된 2행의 더미셀 행에 각각 대응하는 더미 리드 워드선(DRWLe0, DRWLe1)과, 이에 대응하는 선두 메모리 열의 2개의 더미셀이 대표적으로 도시된다.
더미 리드 워드선(DRWLe0, DRWLe1)은 공통으로 활성화 및 비활성화된다. 따라서, 짝수행이 선택된 데이터 판독시에는, 각 비트선(BL) 및 더미 소스 전압선(DSL) 사이에, 2개씩의 더미셀(DMC)이 병렬로 접속된다. 도시하지 않았으나, 홀수행에 대응되어 있는 더미셀도 마찬가지로 2행에 걸쳐 배치된다.
이와 같은 구성으로 하면, 복수의 더미 자기 저항 소자의 통과 전류에 따라서 기준 전류(Iref)를 생성하므로, 더미셀 1개당 통과 전류를 억제할 수 있다. 예를 들어, 각 더미셀(DMC)의 전기 저항이 Rmin으로 설정되어 있는 경우에는, 더미 소스 전압선(DSL)에 의해 공급되는 소스 전압(Vsl)을 도 13에 도시한 구성인 경우보다도 더욱 상승시킴으로써, 각 더미 자기 저항 소자(TMRd)의 양단 인가 전압을 저감하더라도, 원하는 기준 전류(Iref)를 생성할 수 있다.
따라서, 액세스 빈도가 정규 메모리셀보다도 높은 더미셀(DMC)의 동작 신뢰성을 확보하여 제3 실시 형태와 같은 데이터 판독을 실행할 수 있다.
<제3 실시 형태의 제2 변형예>
도 15는 제3 실시 형태의 제2 변형예에 따른 데이터 판독 회로계의 구성을 도시한 회로도이다.
도 15를 참조하여 살펴보면, 제3 실시 형태의 제2 변형예에 따른 구성에 있어서는, 도 13에 도시한 제3 실시 형태에 따른 구성과 비교하여, 더미 소스 전압선(DSL)의 전압을 제어하기 위한 전류 전달 회로(100)가 추가로 설치되는 점이 다르다.
전류 전달 회로(100)는, 소정 전압(Vss)을 공급하는 노드(103) 및 더미 소스 전압선(DSL) 사이에 전기적으로 결합된 트랜지스터(101)와, 더미 소스 전압선(DSL)의 전압 및 그 기준치에 상당하는 소스 전압(Vsl)의 전압차를 증폭하여 트랜지스터(101)의 게이트로 증폭하는 센스 앰프(102)를 포함한다. 따라서, 트랜지스터(101)의 통과 전류는, 더미 소스 전압선(DSL)이 소스 전압(Vsl)으로 유지되도록 제어된다.
이와 같이 구성함으로써, 제3 실시 형태에 따른 구성에 있어서, 더미 소스 전압선(DSL)을 안정적으로 소스 전압(Vsl)으로 설정할 수 있으므로, 안정적인 데이터 판독을 실행할 수 있다.
<제3 실시 형태의 제3 변형예>
도 16을 참조하여 살펴보면, 제3 실시 형태의 제3 변형예에 따른 구성에 있어서는, 도 15에 도시한 제3 실시 형태의 제2 변형에 따른 구성과 비교하여, 정규 메모리셀에 대해 소정 전압(Vss)을 공급하기 위한 소스 전압선(SL)에 대해서, 전류 전달 회로(105)가 추가로 설치되는 점이 다르다.
전류 전달 회로(105)는 소스 전압선(SL) 및 접지 노드(104) 사이에 전기적으로 결합되는 트랜지스터(106)와, 소스 전압선(SL)의 전압과, 그 기준치에 상당하는 소정 전압(Vss)과의 전압차를 증폭하여 트랜지스터(106)의 게이트로 출력하는 센스 앰프(107)를 포함한다. 따라서, 트랜지스터(106)의 통과 전류는 소스 전압선(SL)이 소정 전압(Vss)로 유지되도록 제어된다. 또한, 전류 전달 회로(100)에 있어서도, 트랜지스터(101)는 더미 소스 전압선 및 접지 노드(104) 사이에 설치된다.
이와 같이, 제3 실시 형태의 제3 변형예에 따른 구성에 있어서는, 정규 메모리셀의 액세스 트랜지스터(ATR)의 소스 전압으로서 부여되는 소정 전압(Vss)이, 접지 전압(GND)과는 다른 전압으로 설정된다.
도 17에 도시한 바와 같이, 동일 분압 경로를 이용하여, 더미셀용 소스 전압(Vsl) 및 정규 메모리셀용 소스 전압(Vss) 중의 하나를 다른 하나에 근거하여 발생시킨다. 일반적으로 기준 전압으로서 생성되는 이들 소스 전압(Vsl, Vss) 각각의 절대 레벨을 엄격히 유지하는 것은 어렵지만, 전술한 구성으로 함으로써, 소스 전압(VsL 및 Vss) 사이의 상대적인 레벨차를 안정적으로 유지할 수 있다.
제3 실시 형태에 따른 데이터 판독 동작에 있어서는, 선택 메모리셀의 양단 인가 전압과, 더미셀의 양단 인가 전압과의 사이에 원하는 차를 발생시킴으로써 기준 전류(Iref)를 생성하므로, 제3 실시 형태의 제3 변형예에 따른 구성에 의하면, 기준 전류(Iref)에 대해 그 변동을 억제하여, 보다 정확히 설정할 수 있다.
<제4 실시 형태>
제4 실시 형태에 있어서는, MTJ 메모리셀이 복수의 메모리 블럭으로 분할 배치된 구성에 있어서, 데이터 판독 회로계를 복수의 메모리 블럭 사이에서 공유하기 위한 구성에 대해 설명한다.
도 18은 제4 실시 형태에 따른 데이터 판독 회로계의 구성을 도시한 회로도이다.
도 18을 참조하여 살펴보면, 복수의 MTJ 메모리셀은, 선택적으로 데이터 판독 대상으로 선택되는 메모리 블럭(MBa, MBb)으로 분할 배치된다.
메모리 블럭(MBa 및 MBb) 사이에서는, 메모리셀 열이 공유된다. 따라서, 메모리셀 열에 각각 대응하여 설치되는 컬럼 선택선(CSL0∼CSLn)은 메모리 블럭(MBa 및 MBb) 간에 공유된다. 열 디코더(25)는 컬럼 선택선(CSL0∼CSLn)을 컬럼 어드레스(CA)에 따라 선택적으로 활성화한다.
한편, 메모리셀 행에 각각 대응하는 리드 워드선(RWL)은 메모리 블럭마다 독립적으로 배치된다. 또한, 더미셀(DMC)은, 메모리 블럭(MBa, MBb)에 있어서, 더미셀 행(110a, 110b)을 각각 형성하도록 배치된다. 예를 들어, 메모리 블럭(MBa)에는, (m＋1)개(m: 자연수)의 정규 메모리셀 행에 각각 대응하여, 리드 워드선(RWL0a∼RWLMa)이 배치되고, 더미셀 행(110a)에 대응하여 더미 리드 워드선(DRWLa)이 배치된다. 이와 마찬가지로, 메모리 블럭(MBb)에 있어서는, (m+1)개의 정규 메모리셀 행에 각각 대응하여, 리드 워드선(RWL0b∼RWLmb)이 배치되고, 더미셀 행(110b)에 대응하여 더미 리드 워드선(DRWLb)이 배치된다.
메모리 블럭(MBa, MBb)에 각각 대응하여, 행 디코더(20a, 20b)가 각각 설치된다. 행 디코더 (20a, 20b)는 메모리 블럭(MBa, MBb)의 선택 결과를 각각 나타내는 블럭 선택 신호(BSa, BSb)를 각각 받아서, 로우 어드레스(RA)에 따른 행 선택을 실행한다.
구체적으로 설명하면, 메모리 블럭(MBa)이 데이터 판독 대상으로 선택되어 블럭 선택 신호(BSa)가 활성화(H 레벨)되었을 때에는, 행 디코더(20a)는 로우 어드레스(RA)에 근거하여, 리드 워드선(RWL0a∼RWLma)중 1개를 선택적으로 활성화한다. 한편, 행 디코더(20b)는 더미셀 행(110b)을 선택하도록, 더미 리드 워드선(DRWLb)을 활성화한다.
이에 대하여, 메모리 블럭(MBb)이 데이터 판독 대상으로 선택되어 블럭 선택 신호(BSb)가 활성화(H레벨)되었을 때에는, 행 디코더(20b)는 로우 어드레스(RA)에 근거하여, 리드 워드선(RWL0b∼RWLmb)중 1개를 선택적으로 활성화한다. 한편, 행 디코더(20a)는 더미셀 행(110a)을 선택하도록, 더미 리드 워드선(DRWLa)을 활성화한다.
(n+1)개(n: 자연수)의 메모리셀 열에 각각 대응하여, 비트선(BLOa∼BLna 및 BLOb∼BLnb)이 메모리 블럭(MBa, MBb) 각각에 독립적으로 배치된다. 상보 데이터선(LIO, /LIO)은 리드 워드선(RWL) 방향을 따라서 배치되어, 메모리 블럭(MBa 및 MBb) 사이에서 공유된다. 또한, 메모리셀 열에 각각 대응하여 컬럼 선택 게이트(CSG0∼CSGn)가 배치된다. 컬럼 선택 게이트(CSG0∼CSGn) 각각은, 컬럼 선택선(CSL0∼CSLn) 중 대응하는 하나의 활성화(H레벨)에 응답하여, 비트선(BLOa∼BLna) 중 대응하는 하나를 데이터선(LIO)과 접속하고, 비트선(BLOb∼BLnb) 중 대응하는 하나를 데이터선(/LIO)과 접속한다.
데이터 판독 회로(161)는 도 7에 도시된 차동 증폭기(60#)와 같은 구성 및 기능을 갖는다. 데이터 판독 회로(161)는 도 7에서의 어드레스 신호(RAO, /RAO)를 대신하여 블럭 선택 신호(BSa, BSb)에 따라서 동작한다. 논리 게이트(69)는 블럭 선택 신호(BSa, BSb)의 NOR 논리 연산 결과를 센스 인에이블 신호(/SE)로서 데이터 판독 회로(161)로 입력한다. 이와 같이 생성된 센스 인에이블 신호(/SE)는 도 2에 도시된 트랜지스터(65)의 게이트로 입력되므로, 메모리 블럭(MBa, MBb)중 한쪽이 데이터 판독 대상으로 선택되어, 블럭 선택 신호(BSa, BSb)중 어느 하나가 H레벨로 활성화되었을 때, 데이터 판독 회로(161)에서의 차동 증폭 동작을 실행하기 위한 동작 전류의 공급이 시작된다.
메모리 블럭(MBa)이 데이터 판독 대상으로 선택된 경우에는, 데이터선(LIO)에 대해 메모리 블럭(MBa)중의 선택 메모리셀이 접속되고, 데이터선(/LIO)에 대해 메모리 블럭(MBb)중의 더미셀이 접속된다. 반대로, 메모리 블럭(MBb)이 데이터 판독 대상으로 선택된 경우에는, 메모리 블럭(MBb)중의 선택 메모리셀이 데이터선(/LIO)과 접속되고, 데이터선(LIO)이 메모리 블럭(MBa)내의 더미셀과 접속된다.
이와 같이, 선택 메모리셀 및 더미셀의 1개씩이 각각 접속된 데이터선(LIO 및 /LIO) 간의 통과 전류차에 따라서, 제1 실시 형태의 제2 변형예에 따른 데이터 판독을 실행하여 선택 메모리셀내의 기억 데이터를 판독할 수 있다.
이와 같이 구성함으로써, 2개의 메모리 블럭간에 상보 데이터선(LIO, /LIO) 및 차동 증폭기에 상당하는 데이터 판독 회로를 공유할 수 있으므로, 데이터 판독계 회로의 회로 규모를 작게할 수 있다.
<제4 실시 형태의 변형예>
도 19을 참조하여 살펴보면, 제4 실시 형태의 변형에에 따른 구성에 있어서는, 도 18에 도시한 제4 실시 형태에 따른 구성과 비교하여, 메모리 블럭(MBa, MBb)의 각각에 있어서, 더미셀은 더미셀 열(115a, 115b)을 각각 형성하도록 배치되는 점이 다르다.
따라서, 메모리 블럭(MBa, MBb)에 각각 배치되는 리드 워드선(RWLOa∼ RWLma 및 RWLOb∼RWLmb) 각각은, 정규 메모리셀(MC)과 더미셀(DMC) 사이에서 공유된다. 한편, 비트선(BLOa∼BLna)은 메모리 블럭(MBa)에 있어서, 정규 메모리셀 열에 각각 대응하여 배치되고, 메모리 블럭(MBb)에 있어서는, 비트선(BLOb∼BLnb)가 정규 메모리셀 열에 각각 대응하여 배치된다. 또한, 메모리 블럭(MBa, MBb) 각각에 있어서, 더미셀 열(115a, 115b)에 각각 대응하여, 더미 비트선(BLda, BLdb)이 각각 배치된다.
컬럼 선택 게이트(CSG0∼CSGn)는, (n+1)개의 정규 메모리셀 열에 각각 대응하여 설치되고, 더미 컬럼 선택 게이트(CSGd)는 더미셀 열(115a, 115b)에 대응하여 설치된다. 컬럼 선택 게이트(CSG0∼CSGn) 각각은, 컬럼 선택선(CSL0∼CSLn) 중 대응하는 하나의 활성화(H레벨)에 응답하여, 비트선(BL0a∼BLna) 중 대응하는 하나를 데이터선(LIO)과 접속함과 동시에, 비트선(BLOb∼BLnd)중 대응하는 하나를 데이터선(/LIO)과 접속한다. 한편, 더미 컬럼 선택 게이트(CSGd)는 더미 컬럼 선택선(CSLd)의 활성화에 응답하여, 더미 비트선(BLda)을 데이터선(/LIO)과 접속하고, 더미 비트선(BLdb)을 데이터선(LIO)과 접속한다.
열 디코더(25)는 데이터 판독시에, 컬럼 선택선(CSLO∼CSLn) 중 하나를 컬럼 어드레스(CA)에 따라서 선택적으로 활성화하는 한편, 어드레스 선택 결과에 상관없이 더미 컬럼 선택선(CSLd) H레벨로 활성화한다. 한편, 행 디코더(20a)는 메모리 블럭(MBa)이 선택 메모리셀을 포함하는 경우에, 로우 어드레스(RA)에 따라서 리드 워드선(RWLOa∼RWLma) 중 하나를 선택적으로 활성화한다. 행 디코더(20b)는 메모리 블럭(MBb)이 선택 메모리셀을 포함하는 경우에, 로우 어드레스(RA)에 따라서 리드 워드선(RWLOb∼RWLmb) 중 하나를 선택적으로 활성화한다. 그 외 부분의 구성 및 동작에 대해서는, 도 18에 도시한 제4 실시 형태에 따른 구성과 같으므로 상세한 설명은 생략한다.
이와 같이 구성함으로써, 선택 메모리셀이 메모리 블럭(MBa)에 포함되는 데이터 판독시에는, 선택 메모리셀이 데이터선(LIO)에 접속됨과 함께, 메모리 블럭(MBa)중의 선택 메모리셀과 동일 메모리셀 행에 속하는 더미셀이 데이터선(/LIO)에 접속된다. 한편, 선택 메모리셀이 메모리 블럭(MBb)에 포함되는 데이터 판독시에는, 선택 메모리셀이 데이터선(/LIO)에 접속됨과 함께, 메모리 블럭(MBb)중의 선택 메모리셀과 동일 메모리셀 행에 속하는 더미셀이 데이터선(LIO)에 접속된다.
따라서, 각 메모리 블럭에서 더미셀의 메모리셀 열을 구성하도록 배치하는 경우에 있어서도, 제4 실시 형태에서와 같이, 2개의 메모리 블럭간에 상보 데이터선(LIO, /LIO) 및 데이터 판독 회로(161)를 공유하여, 회로 규모를 축소한 데이터 판독 구성을 실현할 수 있다.
또한, 제4 실시 형태 및 그 변형예에 있어서, 제1 실시 형태의 제1 변형예와 마찬가지로, 차동 증폭기(60) 및 접속 전환 회로(70)의 조합에 의해, 2개의 메모리 블럭간에 공유되는 데이터 판독 회로(161)를 구성하여도 된다. 이 경우에, 접속 전환 회로(70)는 블럭 선택 신호(BSa, BSb)에 따라서, 데이터선(LIO, /LIO)과 도 2에 도시된 트랜지스터(61, 62) 간의 접속 대응 관계를 전환해야 한다.
또는, 메모리 블럭(MBa, MBb)에 있어서, 제3 실시 형태에서와 같이, 정규 메모리셀 및 더미셀에 공급되는 소스 전압을 각각 독립화시킬 수도 있다. 이 경우에는, 데이터 판독 회로(161)에 대신하여 도 13에 도시한 데이터 판독 회로(160)가 배치된다. 이와 같이, 제3 실시 형태에 따른 구성을 제4 실시 형태 및 그 변형예와 조합시켜 구성하더라도, 데이터 판독 회로(160), 데이터선(LIO, /LIO), 및 정규 메모리셀 및 더미셀에 각각 대응하는 소스 전압선은 2개의 메모리 블럭간에 공유할 수 있다.
<제5 실시 형태>
제5 실시 형태에 있어서는, 자신이 중간적인 전기 저항을 갖고, 정규 메모리셀 피치에 맞추어 효율적으로 배치할 수 있는 더미셀 구성에 대해 설명한다.
도 20을 참조하여 살펴보면, 제5 실시 형태에 따른 구성에서는, 메모리 어레이(10)에 있어서, 정규 메모리셀(MC) 및 제5 실시 형태에 따른 더미셀(200)은 도 4에 도시한 구성과 마찬가지로, 폴디드형 비트선 구성에 기반하여 1행마다 번갈아 배치된다. 즉, 더미셀(200)은 도 4에 도시된 더미셀(DMC)과 마찬가지로, 정규 메모리셀의 홀수행 및 짝수행에 각각 대응하는 2개의 더미셀 행을 형성하도록 배치된다. 즉, 홀수행에 대응하는 더미셀 행에 대응하여 더미 리드 워드선(DRWLo) 및 더미 디지트선(DDLo)이 배치되고, 짝수행에 대응하는 더미셀 행에 대응하여 더미 리드 워드선(DRWLe) 및 더미 디지트선(DDLe)이 배치된다.
도 20에 있어서는, 대표적으로 선두의 메모리셀 행 및 그 다음 메모리셀 행과, 제j번째 메모리셀 열에 대응하는 리드 워드선(RWLO, RWL1), 디지트선(DL0, DL1), 비트선 쌍(BLP) 및 대응하는 정규 메모리셀과, 이들 정규 메모리셀에 대응하는 더미셀이 대표적으로 도시된다. 비트선 쌍(BLPj)은 상보 비트선(BLj, /BLj)으로 구성된다.
각 메모리셀 열에 있어서, 상보 비트선(BL, /BL)은 대응하는 컬럼 선택 게이트(CSG)를 통하여, 데이터 버스 쌍(DBP)을 구성하는 데이터 버스(DB, /DB)와 각각 접속된다. 예를 들어, 제j번째 메모리셀 열에 대응하는 비트선(BLj, /BLj)은, 대응하는 컬럼 선택선(CSLj)의 활성화에 응답하여, 데이터 버스(DB, /DB)와 각각 접속된다.
데이터 판독 회로(160)는 제3 실시 형태에서 설명한 것과 같은 형태로 구성되어, 선택 메모리셀 및 더미셀의 통과 전류차가 그대로 반영된 데이터 버스(DB, /DB)의 통과 전류차를 검지하고 증폭하여, 선택 메모리셀에 대한 데이터 판독을 실행한다.
더미셀(200)은 소정 전압(Vss) 및 대응하는 비트선(BL) 또는 비트선(/BL) 간에 직렬로 접속된 더미 액세스 소자(ATRd), 더미 자기 저항 소자(TMRd) 및 더미 저항 부가부(205)를 포함한다. 더미 자기 저항 소자(TMRd)는 각 더미셀(DMC)의 전기 저항이 Rmin이 되도록 미리 자화된다. 더미 액세스 소자(ATRd)의 게이트는 각각의 더미셀 행에 있어서, 더미 리드 워드선(DRWLo, DRWLe) 중 하나와 접속된다.
더미 저항 부가부(205)의 전기 저항(Rd)은 적어도 보다도 작게 설정해야 하며, 바람직하게는 로 설정된다. 따라서, 더미셀(200)의 전기 저항은 Rmin+가 되며, 선택 메모리셀의 2종류 전기 저항 Rmax 및 Rmin의 중간 레벨이된다.
더미 저항 부가부(205)는 병렬로 접속된 적어도 1개의 트랜지스터를 갖는다. 도 20에는 2개의 전계 효과형 트랜지스터(206, 207)로 더미 저항 부가부(205)가 구성되는 예가 도시되어 있다. 더미 저항 부가부(205)를 구성하는 이들 전계 효과형 트랜지스터(206, 207)은 정규 메모리셀(MC)중의 액세스 트랜지스터(ATR)와 같은 형태로 설계 및 제작되어, 동일 사이즈를 갖는다.
따라서, 더미셀(200)을 반도체 기판상에 제작할 경우에, 더미 액세스 소자(ATRd) 및 전계 효과형 트랜지스터(206, 207)를 병렬로 배치하는 레이아웃으로 하면, 행방향의 정규 메모리셀의 배치 피치(즉, 비트선 피치)에 합치시켜, 각 더미셀(200)을 효율적으로 배치할 수 있다.
또한, 전계 효과형 트랜지스터(206, 207)의 각 게이트는, 각각의 더미셀 행에 있어서, 조정 가능한 제어 전압(Vrd)을 전달하는 제어 전압선(DCLo, DCLe)중 하나와 접속된다. 따라서, 제어 전압(Vrd)의 조정에 따라, 더미 저항 부가부(205)의 더미 저항(Rd)을 튜닝할 수 있다. 바꾸어 말하면, 바람직한 더미 저항치() 가 되도록, 제어 전압(Vrd)이 조정된다.
이와 같이 구성함으로써, 데이터 판독 회로(160)에 데이터 버스(DB, /DB)의 통과 전류간에 오프셋을 부여하기 위한 특별한 구성을 요구하지 않으면서, 정규 메모리셀과 동일 피치내에서 배치 가능한 중간적인 전기 저항을 가지는 더미셀을 형성할 수 있다.
또한, 제5 실시 형태에 따른 더미셀(200)은 도 21에 도시한 바와 같이, 더미셀 열을 형성하도록 메모리 어레이(10)내에 배치할 수도 있다.
도 21을 참조하여 살펴보면, 더미셀 열을 구성하도록 배치된 더미셀(200)에 대해서, 비트선(BLd) 및 제어 전압선(DCL)이 설치된다. 이들 더미셀(200)은 정규 메모리셀(MC)과, 메모리셀 행을 공유하도록 배치된다. 즉, 행 선택 결과에 따라서 선택 행의 리드 워드선(RWL)이 H레벨로 활성화되면, 대응하는 더미셀내의 더미 액세스 소자(ATRd)가 턴 온된다.
더미셀 열에 대응하여 더미 컬럼 선택 게이트(CSGd)가 배치되고, 데이터 버스(/DB)와, 비트선(BLd) 사이를 더미 컬럼 선택선(CSLd)의 활성화에 응답하여 제어한다. 데이터 판독시에 있어서, 더미 컬럼 선택선(CSLd)은 어드레스 선택 결과에 상관없이 H레벨로 활성화되고, 데이터 버스(/DB)는 더미셀과 접속된 비트선(BLd)과 접속된다. 한편, 선택 메모리셀에 대응하는 비트선(예를 들어, 비트선 BLj)은 데이터 버스(DB)와 접속된다. 즉, 데이터 판독시에는, 열 선택 결과에 따라서 정규 메모리셀에 대응하는 복수의 비트선(BL) 중 선택 열에 대응하는 하나가 데이터 버스(DB)와 접속된다.
따라서, 데이터 판독 회로(160)에 의해, 선택 메모리셀 및 더미셀과 각각 직렬로 접속된 데이터 버스(DB, /DB)간의 통과 전류차를 검지하고 증폭하여, 선택 메모리셀로부터 데이터 판독을 실행할 수 있다.
또한, 도 21에 따른 구성에 있어서는, 각각이 동일 사이즈를 가지는 더미 액세스 트랜지스터(ATRd), 전계 효과형 트랜지스터(206, 207)를 행방향으로 연속적으로 배치함으로써, 더미셀(200)은 열방향에서의 정규 메모리셀의 배치 피치(즉, 리드 워드선 피치)에 맞추어 배치할 수 있다. 따라서, 메모리 어레이(10)의 면적 증대를 방지하여, 더미셀(200)을 효율적으로 배치할 수 있게 된다.
<제6 실시 형태>
제6 실시 형태에 있어서는, 정규 메모리셀과 같은 구성 및 형상을 가지는 더미셀을 이용하여 데이터 판독을 실행하기 위한 또 다른 구성예에 대해 설명한다.
도 22를 참조하여 살펴보면, 제6 실시 형태에 따른 구성에 있어서는, 메모리 어레이(10)에 있어서, 정규 메모리셀(MC) 및 더미셀(DMC)은 도 4에 도시한 구성과 마찬가지로, 폴디드형 비트선 구성에 기초하여 1행마다 교대로 배치된다. 이미 설명한 바와 같이, 더미셀(DMC)은 정규 메모리셀(MC)과 같은 구성 및 형상을 가지므로, 메모리 어레이(10)내에서 정규 메모리셀(MC)과 연속적으로 행렬 배치할 수 있다. 각 더미셀(DMC)중의 더미 자기 저항 소자(TMRd)는 전기 저항이 Rmin이 되는 방향으로 미리 자화된다.
정규 메모리셀 행에 대응하여 설치되는 리드 워드선(RWL), 디지트선(DL), 더미셀 행에 대응하여 설치되는 더미 리드 워드선(DRWLe, DRWLo), 더미 디지트선 (DDLe, DDLo) 및 정규 메모리셀과 더미셀에서 공유되는 메모리셀 열에 대응하여 설치되는 상보 비트선(Bl, /BL)에 대해서도 도 4와 같은 형태로 배치되므로, 상세한 설명은 생략한다.
또한, 정규 메모리셀 행에 따라 각각 대응하여, 액세스 트랜지스터(ATR)의 소스를 소정 전압(Vss)으로 설정하기 위한 소스 전압선(SL0, SL1,…)이 배치된다. 이에 대하여, 더미셀(DMC)에 대해서는, 2개의 더미셀 행에 각각 대응하여 배치되는 더미 소스 전압선(DSLe, DSLo) 각각을 통해 소정 전합(Vss)이 더미 액세스 트랜지스터(ATRd)의 소스로 공급된다.
메모리 어레이(10)의 외부에서, 더미 저항 부가부(205)는 더미 소스 전압선(DSLe, DSLo) 각각과, 소정 전압(Vss)과의 사이에 접속된다. 이와 같이 구성함으로써, 대응하는 더미 리드 워드선(DRWLe, DRWLo)이 활성화된 더미셀 행에 속하는 더미셀(DMC)의 각각에 대해서, 더미 저항 부가부(205)의 전기 저항(Rd)을 직렬로 부가할 수 있다. 즉, 동일 더미셀 행에 속하는 더미셀(DMC)간에 더미 저항 부가부(205)를 공유할 수 있다.
이와 같이 구성함으로써, 제1 실시 형태와 마찬가지로 동일 메모리 어레이 내에 연속적으로 제작된 MTJ 메모리셀의 일부를 이용하여, 더미셀을 구성할 수 있다. 즉, 더미셀을 제작하기 위한 특별한 설계 및 제조 공정을 필요로 하지 않으므로, 구조 복잡화에 따른 칩 면적의 증대 및 메모리 어레이의 가공 마진 저하와 같은 문제를 초래함없이, 정규 메모리셀 및 더미셀을 동일 메모리 어레이내에 설치하여 데이터 판독 마진을 확보할 수 있다.
또한, 제3 실시 형태와 마찬가지로, 데이터 판독 회로(160)에 데이터 버스(DB, /DB)의 통과 전류에 오프셋을 부여하기 위한 특별한 구성을 하지 않고, 즉, 보다 간단한 데이터 판독 회로계를 이용하여 데이터 판독을 실행할 수 있다.
<제6 실시 형태의 제1 변형예>
도 23을 참조하여 살펴보면, 제6 실시 형태의 제1 변형예에 따른 구성에 있어서는, 도 22에 도시한 제6 실시 형태에 따른 구성과 비교하여, 더미 저항 부가부(205)에 추가하여 더미 저항 부가부(208)를 설치하는 점이 다르다. 더미 저항 부가부(205, 208)는 메모리 어레이(10)의 외부에서, 데이터 버스(DB, /DB)와 데이터 판독 회로(160) 사이에 배치된다. 더미 저항 부가부(205)는 하나의 센스 입력 노드(Nsi)와 직렬로 접속되고, 더미 저항 부가부(208)는 다른 하나의 센스 입력 노드(/Nsi)와 직렬로 접속된다.
메모리 어레이(10)의 구성은 도 22와 같으므로 상세한 설명은 생략한다. 즉, 메모리 어레이(10)에 있어서는, 폴디드형 비트선 구성에 기반하여, 정규 메모리셀 및 더미셀(DMC)이 배치되어 있으므로 데이터 버스(DB, /DB)와, 선택 메모리셀 및 더미셀 간의 접속 대응 관계가, 어드레스 선택 결과, 즉 홀수 및 짝수행 중 어느것이 선택되는가에 따라서 전환된다.
이에 대응하여, 제6 실시 형태의 제1 변형예에 따른 구성에 있어서는, 데이터 버스(DB, /DB)와, 더미 저항 부가부(205, 208)간의 접속 대응 관계를 어드레스 선택 결과에 따라서 전환하기 위한 접속 전환 회로(210)가 추가로 설치된다.
접속 전환 회로(210)는 데이터 버스(/DB)와 더미 저항 부가부(205, 208)간에 전기적으로 각각 결합되는 트랜지스터 스위치(211, 212)와, 데이터 버스(DB)와 더미 저항 부가부(205, 208)간에 전기적으로 각각 결합되는 트랜지스터 스위치(213, 214)를 갖는다. 트랜지스터 스위치(212, 213)의 각 게이트에는 홀수행 선택시에 H레벨로 설정되는 어드레스 신호(RA0)가 입력되고, 트랜지스터 스위치(211, 214)의 각 게이트에는 짝수행 선택시에 H레벨로 설정되는 어드레스 신호(/RA0)가 입력된다.
그 결과, 홀수행 선택시에는 선택 메모리셀과 전기적으로 결합되는 데이터 버스(DB)는 더미 저항 부가부(205)와 직렬로 접속되고, 더미셀과 전기적으로 결합되는 데이터 버스(/DB)는 더미 저항 부가부(208)와 직렬로 접속된다. 이에 대응하여, 짝수행 선택시에는 더미셀과 전기적으로 결합되는 데이터 버스(DB)는 더미 저항 부가부(208)와 직렬로 접속되고, 선택 메모리셀과 전기적으로 결합되는 데이터 버스(DB)는 더미 저항 부가부(205)와 직렬로 접속된다.
즉, 접속 전환 회로(210)에 의해 어드레스 선택 결과에 상관없이, 더미 저항 부가부(205)는 선택 메모리셀과 직렬로 접속되고, 더미 저항 부가부(208)는 더미셀과 직렬로 접속된다.
더미 저항 부가부(205, 208)의 전기 저항은 더미셀의 전기 저항과 더미 저항 부가부(208)과의 합으로 성립되는 전기 저항이, 선택 메모리셀의 2종류의 전기 저항(Rmax, Rmin)과 더미 저항 부가부(205)와의 합으로 성립되는 2개의 전기 저항의 중간 레벨이 되도록 설정된다. 예를 들어, 더미셀의 전기 저항이 Rmin 으로 설정되어 있을 때에는, 더미 저항 부가부(205)의 전기 저항을 로 하고, 더미 저항 부가부(208)의 전기 저항을 로 하면, 하기 수학식 3과 같이하여, 상기 조건을 만족시킬 수 있다.
도 23에는 이와 같이 설계된 더미 저항 부가부(205, 208)의 구성예가 도시된다. 더미 저항 부가부(205)는 병렬 접속된 전계 효과형 트랜지스터(206, 207)를 갖고, 더미 저항 부가부(208)는 더미 저항 부가부(205)의 절반의 개수, 즉 1개의 전계 효과형 트랜지스터에 의해 구성된다. 트랜지스터(206∼208)의 각 게이트에는 공통의 제어 전압(Vrd)이 입력된다. 따라서, 더미 저항 부가부(205)의 전기 저항은 더미 저항 부가부(208)의 전기 저항의 1/2로 설정된다. 즉, 더미 저항 부가부(208)의 전기 저항이 이 되도록 제어 전압(Vrd)을 조정하면, 이에 따라서 더미 저항 부가부(205)의 전기 저항을 로 설정할 수 있다.
이와 같이 구성함으로써, 데이터 판독 회로(160)의 센스 입력 노드(Nsi, /Nsi)간에 선택 메모리셀의 기억 데이터에 대응한 극성의 통과 전류차를 발생시킬 수 있다. 따라서, 해당 통과 전류차를 검지하고 증폭하여, 선택 메모리셀에 대한 데이터 판독을 실행할 수 있다.
이와 같이, 제6 실시 형태의 제1 변형예에 따른 구성에 있어서도, 동일 메모리 어레이(10)내에 연속적으로 제작된 MTJ 메모리셀의 일부를 이용하여 더미셀을 구성할 수 있으므로, 제6 실시 형태와 같은 효과를 얻을 수 있다.
또한, 도 24에 도시된 바와 같이, 메모리 어레이(10)내에서 더미셀(DMC)을 도 21과 마찬가지로, 더미 비트선(BLd)과 대응시키는 더미셀 열로서 배치할 수도 있다.
이 경우에는, 도 21에서도 설명한 바와 같이, 데이터 버스(DB, /DB)와 선택 메모리셀 및 더미셀간의 접속 대응 관계는, 어드레스 선택 결과에 상관없이 고정된다. 즉, 데이터 판독시에 데이터 버스(DB, /DB)가 선택 메모리셀 및 더미셀(DMC)과 각각 전기적으로 결합되는, 도 23에 도시한 접속 전환 회로(210)를 배치하지 않고, 데이터 버스(DB, /DB)와, 센스 입력 노드(Nsi, /Nsi) 사이에 더미 저항 부가부(205, 208)를 각각 배치할 수 있다.
<제6 실시 형태의 제2 변형예>
도 24에 도시한 구성에 있어서는, 데이터 버스(DB, /DB)의 부하 용량이 불균형을 이루므로, 제6 실시 형태의 제2 변형예에서는 이와 같은 점을 해소하기 위한 구성을 개시한다.
도 25를 참조하여 살펴보면, 제6 실시 형태의 제2 변형예에 따른 구성에 있어서는, 도 24에 도시한 구성과 비교하여, 메모리 어레이(10)가 두 영역(10a, 10b )로 분할되는 점에서 다르다. 예를 들어, 영역(10a, 10b)간의 선택은 어드레스 신호(RAn)에 따라서 실행되는 것으로 한다. 예를 들어, 어드레스 신호(RAn)이 H레벨인 경우에는, 선택 메모리셀이 영역(10a)에 포함되고, 어드레스 신호 RAn=L레벨인 경우에는, 선택 메모리셀이 영역(10b)에 포함되는 것으로 한다.
영역(10a)에 있어서는, 각 비트선은 컬럼 선택 게이트를 통하여 데이터 버스(/DB)와 접속된다. 한편, 영역(10b)에 있어서 각 비트선은 컬럼 선택 게이트를 통하여 데이터 버스(DB)와 접속된다. 도 25에는 각 영역(10a, 10b)에 있어서, 제j번째 메모리셀 열에 대응하는 비트선(BLAj, BLBj)이 대표적으로 도시되어 있다.
더미셀(DMC)에 의해서 형성되는 더미셀 열은, 영역(10a, 10b) 각각에 형성된다. 영역(10a)내의 더미셀 열에 대응하여 설치되는 더미 비트선(BLAd)은 더미 컬럼 선택 게이트(CSGAd)를 통하여 데이터 버스(DB)와 접속되고, 영역(10b)내의 더미셀 열에 대응하는 더미 비트선(BLBdb)은 더미 컬럼 선택 게이트(CSGBd)를 통하여 데이터 버스(/DB)와 접속된다. 또한, 데이터 버스(DB, /DB)는 영역(10a, 10b)의 중간점에 상당하는 영역(220)에 있어서 그 배치 관계가 전환된다. 이와 같이 구성함으로써, 데이터 버스(DB 및 /DB) 사이에서의 부하 용량의 균형을 유지할 수 있다.
데이터 버스(DB, /DB)와 데이터 판독 회로(160) 사이에는, 도 23에 설명한 것과 마찬가지로, 접속 전환 회로(210) 및 더미 저항 부가부(205, 208)가 배치된다.
접속 전환 회로(210)는 어드레스 신호(RAn, /RAn)에 따라서 동작하고, 데이터 버스(DB, /DB) 중의, 선택 메모리셀과 전기적으로 결합된 쪽을 더미 저항 부가부(205)와 접속함과 동시에, 더미셀과 전기적으로 결합된 쪽을 더미 저항 부가부(208)와 접속한다.
따라서, 제6 실시 형태의 제2 변형예에 따른 구성에 있어서는, 제6 실시 형태의 제1 변형예에 따른 구성에서와 같은 효과를, 데이터 버스(DB, /DB)의 부하 용량을 균형화시킨 상태에서 실행할 수 있다. 따라서, 데이터 판독 고속화를 구현할 수 있다.
<제6 실시 형태의 제3 변형예>
도 26을 참조하여, 제6 실시 형태의 제3 변형예에 따른 구성에 있어서는, 제6 실시 형태의 제1 제2 변형예와 마찬가지로, 더미셀(DMC)에 대해서 더미 저항 부가부(208; 전기 저항 )를 직렬 접속하고, 선택 메모리셀에 대해서 더미 저항 부가부(205; 전기 저항 )를 직렬 접속하는 점은 같지만, 이들 더미 저항 부가부(205, 208)가 데이터 판독 회로(160) 및 데이터 버스(DB, /DB) 사이가 아니라, 도 22에서와 같이 설치된 소스 전압선(SL0, SL1, ...) 및 더미 소스 전압선(DSLo, DSLe)에 각각 대응하여 배치되는 점에서 다르다.
구체적으로 설명하면, 정규 메모리셀에 소스 전압선(SL0, SL1, ...) 각각과 소정 전압(Vss) 사이에 더미 저항 부가부(205; 전기 저항 )가 설치되고, 더미 소스 전압선(DSLo, DSLe) 각각과 소정 전압(Vss) 사이에 더미 저항 부가부(208)가 설치된다.
이와 같은 구성으로 하더라도, 제6 실시 형태의 제1, 제2 변형예에서와 같은 데이터 판독을 실행할 수 있으며, 이와 같이 구성함으로써, 폴디드형 비트선 구성을 이용한 메모리 어레이(10)에 대해서도, 도 25 등에 도시한 접속 전환 회로(210)를 설치하지 않고도 데이터 판독을 실행할 수 있다. 즉, 데이터 판독계의 회로 구성을 간소화할 수 있게 된다.
<제6 실시 형태의 제4 변형예>
도 27을 참조하여 살펴보면, 제6 실시 형태의 제4 변형예에 다른 구성에 있어서는, 도 23에 도시한 구성과 비교하여, 더미 저항 부가부(208)만이 센스 입력 노드(Nsi)에 대해서 병렬로 접속되는 점에서 다르다. 이미 설명한 바와 같이, 센스 입력 노드(Nsi)는 접속 전환 회로(210)에 의해서 어드레스 선택 결과(홀수행/짝수행의 선택)에 상관없이 선택 메모리셀(전기 저항 Rmax 또는 Rmin)과 전기적으로 결합된다. 한편, 센스 입력 노드(/Nsi)는 더미셀(전기 저항 Rmin)과 직렬로 접속된다.
따라서, 더미 저항 부가부(208)의 전기 저항(Rdd)은, 더미셀의 전기 저항이 선택 메모리셀의 2종류의 전기 저항(Rmax, Rmin)과, 전기 저항(Rdd)과의 병렬 접속에 의한 합성 저항인 Rmin//Rdd 및 Rmax//Rdd의 중간 레벨이 되도록 설정된다. 예를 들어, 더미셀의 전기 저항은 Rmin으로 하여도 된다. 또한, 더미 저항 부가부(208)의 전기 저항(Rdd)는 제어 전압(Vrd)에 의해 조정가능하다.
이와 같이 구성함으로써, 제6 실시 형태의 제1 변형예와 같은 효과를 얻을 수 있는 데이터 판독을 실행할 수 있다.
이와 같이 제6 실시 형태 및 그에 대한 제1∼4 변형예(도 20∼도 27)에 있어서는, 더미셀중의 더미 자기 저항 소자(TMRd)의 전기 저항이 Rmin으로 미리 설정되어진 경우에 대해 설명하였다. 이는, MRAM 디바이스 제조 공정에 있어서, 메모리 어레이(10) 제작 후에 실행되는 도 31에 도시한 고정 자화층(FL)의 자화 공정 종료시에, 고정 자화층(FL) 및 자유 자화층(VL)의 자화 방향이 일치하여, 더미셀의 전기 저항이 Rmin이 되기 때문이다. 따라서, 더미셀(DMC)중의 전기 저항을 Rmax로 설정하기 위해서는, 더미 자기 저항 소자(TMRd)의 자화 공정이 새로이 요구된다. 다시 말하면, 더미 자기 저항 소자(TMRd)의 전기 저항을 Rmin으로 함으로써, 더미셀을 위한 새로운 자화 공정이 불필요하게 된다.
그러나, 더미셀(DMC)의 전기 저항을 Rmax로 미리 설정하는 경우에도, 도 23 ∼도 27에 도시한 제6 실시 형태의 제1∼4 변형예에 도시한 구성을 적용할 수 있다. 이와 같은 경우에는 제6 실시 형태의 제1∼3 변형예에 따른 구성(도 23∼도 26)에 있어서는, 더미 저항 부가부(205, 208)의 배치를 변경하는 것이 좋으며, 제6 실시 형태의 제4 변형예에 따른 구성(도 27)에 있어서는, 더미 저항 부가부(208)를 더미셀과 항상 접속되는 센스 입력 노드(/Nsi)에 대해서 병렬로 접속하는 구성으로 하면, 전술한 바와 같은 데이터 판독을 실행할 수 있다.
<제7 실시 형태>
제7 실시 형태에 있어서는, 제6 실시 형태 및 그 변형예에서 개시한 더미 저항 부가부를 새로이 설치하지 않고도, 같은 형태로 제작된 선택 메모리셀 및 더미셀간의 통과 전류차에 기초하여 데이터 판독을 실행할 수 있는 구성에 대해 설명한다.
도 28을 참조하여 살펴보면, 제7 실시 형태에 따른 구성에 있어서는, 제6 실시 형태 및 그 변형예에서 개시된 더미셀 및 선택 메모리셀 중 적어도 하나에 대해서 직렬 또는 병렬로 접속되는 더미 저항 부가부는 배치되지 않는다. 즉, 메모리 어레이(10)에 있어서, 정규 메모리셀(MC) 및 더미셀(DMC)은 도 4에 도시한 구성과 마찬가지로, 메모리셀 열을 공유하도록 연속적으로 배치된다.
또한, 비트선(BL, /BL)은 그 통과 전류에 의해, 터널 자기 저항 소자(TMR) 및 더미 자기 저항 소자(TMRd)의 자화 용이축에 따른 자계가 발생되는 방향으로 설치된다. 한편, 디지트선(DL), 더미 디지트선(DDLe, DDLo)은 그 통과 전류에 의해, 터널 자기 저항 소자(TMR) 및 더미 자기 저항 소자(TMRd)의 자화 곤란축에 따른 자계가 발생되는 방향으로 설치된다. 일반적으로는, 비트선(BL, /BL)은 터널 자기 저항 소자(TMR) 및 더미 자기 저항 소자(TMRd)의 자화 곤란축에 따라 배치되고, 디지트선(DL) 및 더미 디지트선(DDLe, DDLo)은 터널 자기 저항 소자(TMR) 및 더미 자기 저항 소자(TMRd)의 자화 용이축에 따라 배치된다.
앞에서 설명한 바와 같이, 데이터 기록 대상으로 선택된 정규 메모리셀에 대해서, 대응하는 비트선(BL) 및 디지트선(DL)의 쌍방으로 데이터 기록 전류가 흐른다. 따라서, 선택된 메모리셀의 터널 자기 저항 소자(TMR)를, 비트선(BL)을 흐르는 데이터 기록 전류 방향에 따라, 자화 용이축을 따라 자화함으로써 데이터 기록이 실행된다.
더미셀(DMC)의 전기 저항, 즉 더미 자기 저항 소자(TMRd)의 자화 방향은 일정하게 유지되어야 한다. 따라서, 데이터 판독 선택을 실행하기 위한 더미 디지트선(DDLe, DDLo)의 배치는 반드시 필요한 것은 아니다. 그러나, 제7 실시 형태에 따른 구성에 있어서는, 데이터 판독시에도, 더미 자기 저항 소자(TMRd)에 대해서, 자화 곤란축 방향에 따른 바이어스 자계를 인가하기 위한 바이어스 전류(Ib)가 더미 디지트선(DDLe 또는 DDLo)으로 흐른다.
다음으로, 도 29A 및 도 29B를 이용하여 더미 디지트선을 흐르는 전류와 더미 자기 저항 소자의 전기 저항과의 관계를 설명한다.
도 29A에는 더미 디지트선(DDLe; DDLo)에 전류가 흐르지 않는 경우, 즉, I(DL)=0인 경우의 더미 자기 저항 소자(TMRd)의 자화 방향이 도시되어 있다. 즉, 더미 자기 저항 소자(TMRd)의 전기 저항이 Rmin인 때에는, 자화 용이축 방향(EA)을 따라서 자유 자화층의 자화 방향(235)은 고정 자화층의 자화 방향(230)과 동일하다.
이와 같은 상태에서, 도 29B에 도시하는 바와 같이, 더미 디지트선(DDLe, DDLo)에 바이어스 전류(Ib)를 흘려보내면, 즉, I(DL)=Ib로 할 경우, 자유 자화층의 자화 방향(235)은 바이어스 전류(Ib)에 의해서 발생된 자화 곤란축 방향의 바이어스 자계에 의해서 회전된다.
이에 따라, 고정 자화층의 자화 방향(230) 및 자유 자화층의 자화 방향(235)이 일치하지 않으므로, 더미 자기 저항 소자(TMRd)의 전기 저항은, Rmin 및 Rmax의 중간 레벨로 변화한다. 이 같은 중간 레벨의 전기 저항은, 바이어스 전류(Ib)의 전류량에 따라서 튜닝할 수 있다.
또한, 도 29A, 29B 중에 점선으로 나타낸 바와 같이, 더미 자기 저항 소자(TMRd)에 있어서, 고정 자화층 및 자유 자화층 각각의 자화 방향(230, 235)이 반평행 방향으로 설정되어, 그 전기 저항이 Rmax로 미리 설정된 경우에도 마찬가지로, 바이어스 전류(Ib)에 의해 발생되는 바이어스 자계의 영향에 따라, 더미 자기 저항 소자(TMRd)의 전기 저항을 전기 저항(Rmin) 및 (Rmax)의 중간 레벨로 설정할 수 있다.
다시 도 28을 참조하여 살펴보면, 선택 열에 대응하는 더미셀(DMC)에 대해서는, 대응하는 비트선(BL 또는 /BL)에 대해 데이터 판독 전류가 흐르게 되나, 통상 이와 같은 데이터 판독 전류는, 데이터 기록시에 자화 용이축 방향의 자화 방향을 반전하는데 요구되는 데이터 기록 전류에 비교하여 매우 작은 레벨에 지나지 않는다. 따라서, 전술한 바와 같이, 데이터 판독시에 더미 디지트선(DDLe, DDLo)으로 바이어스 전류(Ib)를 흘려보내더라도 더미셀에 대한 데이터 기록 에러가 발생되지 않는다.
이상 설명한 바와 같이, 더미셀을 포함하는 전류 경로 및 선택 메모리셀을 포함하는 전류 경로에 대해서, 더미 저항을 직렬 또는 병렬로 접속하거나, 또는 데이터 버스(DB, /DB)에 대한 접속 관계를 어드레스 선택 결과에 따라서 전환하는 접속 전환 회로를 이용하지 않으며, 또한 더미셀 및 선택 메모리셀의 통과 전류간에 오프셋을 부여하기 위한 구성을 구비하지 않고서도, 정규 메모리셀과 같은 형태로 제작 및 설계된 더미셀과, 선택 메모리셀과의 통과 전류차에 근거하여 데이터 판독을 실행할 수 있다.
따라서, 데이터 판독 회로계의 복잡화를 초래하지 않고, 즉 회로 면적의 대형화를 초래하지 않으며, 메모리 어레이(10)의 가공이 복잡화되어 제조 공정이 어려워지는 일 없이 데이터 판독 회로계를 구성할 수 있다.
도 1은 본 발명의 실시 형태에 따른 MRAM 디바이스의 전체 구성을 도시한 개략 블럭도.
도 2는 메모리 어레이에 대해서 데이터 판독을 실행하기 위한 데이터 판독 회로계의 제1 실시 형태에 따른 구성을 도시한 회로도.
도 3은 본 발명의 제1 실시 형태에 따른 데이터 판독 회로계에 의한 데이터 판독 동작을 설명한 동작 파형도.
도 4는 본 발명의 제1 실시 형태의 제1 변형예에 따른 데이터 판독 회로계의 구성을 도시한 회로도.
도 5는 도 4에 도시한 접속 전환 회로의 구성을 설명하는 회로도.
도 6은 본 발명의 제1 실시 형태의 제1 변형예에 따른 데이터 판독 회로계에 의한 데이터 판독 동작을 설명하는 동작 파형도.
도 7은 본 발명의 제1 실시 형태의 제2 변형예에 따른 차동 증폭기의 구성을 도시한 회로도.
도 8은 도 7에 도시된 차동 증폭기의 동작을 설명하기 위한 동작 파형도.
도 9는 본 발명의 제2 실시 형태에 따른 데이터 판독 회로계의 구성을 도시한 회로도.
도 10은 본 발명의 제2 실시 형태에 따른 데이터 판독 회로계에 의한 데이터 판독 동작을 설명한 동작 파형도.
도 11은 본 발명의 제2 실시 형태의 제1 변형예에 따른 데이터 판독 회로계의 구성을 도시한 회로도.
도 12는 본 발명의 제2 실시 형태의 제2 변형예에 따른 데이터 판독 회로계의 구성을 도시한 회로도.
도 13은 본 발명의 제3 실시 형태에 따른 데이터 판독 회로계의 구성을 도시한 회로도.
도 14는 본 발명의 제3 실시 형태의 제1 변형예에 따른 데이터 판독 회로계의 구성을 도시한 회로도.
도 15는 본 발명의 제3 실시 형태의 제2 변형예에 따른 데이터 판독 회로계의 구성을 도시한 회로도.
도 16은 본 발명의 제3 실시 형태의 제3 변형예에 따른 데이터 판독 회로계의 구성을 도시한 회로도.
도 17은 도 16에 도시된 소스 전압선의 기준 전압을 생성하는 구성을 도시한 개념도.
도 18은 본 발명의 제4 실시 형태에 따른 데이터 판독 회로계의 구성을 도시한 회로도.
도 19는 본 발명의 제4 실시 형태의 변형예에 따른 데이터 판독 회로계의 구성을 도시한 회로도.
도 20은 본 발명의 제5 실시 형태에 따른 더미셀의 구성 및 제1 배치예를 설명하는 회로도.
도 21은 본 발명의 제5 실시 형태에 따른 더미셀의 구성 및 제2 배치예를 설명하는 회로도.
도 22는 본 발명의 제6 실시 형태에 따른 데이터 판독 회로계의 구성을 도시한 회로도.
도 23은 본 발명의 제6 실시 형태의 제1 변형예에 따른 데이터 판독 회로계의 제1 구성예를 도시한 회로도.
도 24는 본 발명의 제6 실시 형태의 제1 변형예에 따른 데이터 판독 회로계의 제2 구성예를 도시한 회로도.
도 25는 본 발명의 제6 실시 형태의 제2 변형예에 따른 데이터 판독 회로계의 구성을 도시한 회로도.
도 26은 본 발명의 제6 실시 형태의 제3 변형예에 따른 데이터 판독 회로계의 구성을 도시한 회로도.
도 27은 본 발명의 제6 실시 형태의 제4 변형예에 따른 데이터 판독 회로계의 구성을 도시한 회로도.
도 28은 본 발명의 제7 실시 형태에 따른 데이터 판독 회로계의 구성을 도시한 회로도.
도 29a 및 도 29b는 더미 디지트선을 흐르는 전류와 더미 자기 저항 소자의 전기 저항과의 관계를 설명하는 개념도.
도 30은 MTJ 메모리셀의 구성을 도시한 개략도.
도 31은 MTJ 메모리셀에 대한 데이터 기록 동작을 설명하는 개념도.
도 32는 데이터 기록시의 데이터 기록 전류와 터널 자기 저항 소자의 자화 방향과의 관계를 설명하는 개념도.
도 33은 MTJ 메모리셀에 대한 데이터 판독 동작을 설명하는 개념도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 메모리 어레이
20 : 행 디코더
25 : 열 디코더
55, 56 : 전압 발생 회로
60 : 차동 증폭기

Claims (3)

  1. 박막 자성체 기억 장치로서,
    각각이, 자화 방향에 따른 전기 저항을 나타내도록 구성되고, 기억 데이터에 따른 방향으로 자화되는 복수의 메모리셀;
    상기 각 메모리셀과 같은 구성 및 형상을 갖고, 상기 기억 데이터의 소정 레벨에 대응하는 방향으로 미리 자화되는 더미셀;
    데이터 판독시에 있어서, 상기 복수의 메모리셀 중의 선택 메모리셀, 및 상기 더미셀의 한쪽씩을 각각 통하여, 고정 전압과 전기적으로 결합되는 제1 및 제2 데이터선;
    상기 선택 메모리셀 및 상기 더미셀의 전기 저항의 비교에 기초하여, 상기 기억 데이터를 판독하기 위한 차동 증폭부 - 상기 차동 증폭부는, 동작 전압과 제1 및 제2 센스 노드와의 사이에 전기적으로 각각 결합되고, 각각의 게이트가 상기 제1 및 제2 센스 노드의 한쪽과 접속되는 제1 및 제2 트랜지스터를 갖는 전류 공급 회로와, 상기 제1 및 제2 데이터선과 상기 제1 및 제2 센스 노드와의 사이에 전기적으로 각각 결합되는 제3 및 제4 트랜지스터를 갖는 전류 증폭 회로를 포함함 -; 및
    상기 제3 및 제4 트랜지스터 게이트에 대해, 제1 및 제2 오프셋 제어 전압을 각각 부여하기 위한 제1 오프셋 조정 회로
    를 포함하며,
    상기 차동 증폭부는, 필요에 따라, 상기 제1 및 제2 데이터선 중의 상기 더미셀과 전기적으로 결합된 한쪽 데이터선의 통과 전류가, 상기 선택 메모리셀과 전기적으로 결합된 다른쪽 데이터선에 있어서의 상기 기억 데이터의 레벨에 각각 대응하는 2종류의 통과 전류의 중간 레벨로 설정되도록, 상기 제1 및 제2 데이터선 각각의 통과 전류 사이에 제1 오프셋을 부여하는 박막 자성체 기억 장치.
  2. 박막 자성체 기억 장치로서,
    각각이, 자화 방향에 따른 전기 저항을 나타내도록 구성되고, 기억 데이터에 따른 방향으로 자화되는 복수의 메모리셀;
    상기 각 메모리셀과 같은 구성 및 형상을 갖고, 상기 기억 데이터의 소정 레벨에 대응하는 방향으로 미리 자화되는 더미셀;
    상기 복수의 메모리셀에 대응하여 설치되고, 제1 소정 전압을 전달하는 제1 전압 배선;
    상기 더미셀에 대응하여 설치되고, 상기 제1 소정 전압과는 다른 제2 소정 전압을 전달하는 제2 전압 배선;
    데이터 판독시에 있어서, 상기 복수의 메모리셀 중 선택 메모리셀 및 상기 더미셀 각각을 통하여, 상기 제1 및 제2 전압 배선과 각각 전기적으로 결합되는 제1 및 제2 데이터선;
    상기 제1 및 제2 데이터선의 통과 전류차에 따른 데이터 판독을 행하기 위한 데이터 판독부; 및
    상기 더미셀의 자화 방향을 고려하여, 상기 더미셀의 통과 전류가, 상기 선택 메모리셀에 있어서의 상기 기억 데이터의 레벨에 각각 대응하는 2종류의 통과 전류의 중간 레벨로 되도록 상기 더미셀의 자화 방향에 기초하여 상기 제1 및 제2 소정 전압을 설정하는 전압 설정 수단
    을 포함하는 박막 자성체 기억 장치.
  3. 박막 자성체 기억 장치로서,
    각각이, 기억 데이터의 레벨에 따른 방향으로 자화되어, 자화 방향에 따라 제1 및 제2 전기 저항 중의 어느 하나를 갖도록 구성된 자기 저항 소자, 및 상기 자기 저항 소자와 직렬로 접속되어 데이터 판독시에 선택적으로 온되는 액세스 트랜지스터를 포함하는 복수의 메모리셀;
    상기 데이터 판독시에, 상기 복수의 메모리셀 중 액세스 대상으로 선택된 선택 메모리셀과의 사이에서 통과 전류를 비교하기 위한 더미셀;
    데이터 판독시에 있어서, 상기 선택 메모리셀 및 상기 더미셀 각각을 통하여, 고정 전압과 전기적으로 결합되는 제1 및 제2 데이터선; 및
    상기 제1 및 제2 데이터선의 통과 전류차에 따른 데이터 판독을 행하기 위한 데이터 판독부
    를 포함하고,
    상기 더미셀은, 상기 각 메모리셀과 같은 구성 및 형상을 갖고, 상기 제1 및 제2 전기 저항 중 보다 작은 한쪽을 갖도록 미리 자화된 더미 자기 저항 소자;
    상기 더미 자기 저항 소자와 직렬로 접속되어 데이터 판독시에 선택적으로 온되고, 상기 액세스 트랜지스터와 동일하게 설계된 더미 액세스 트랜지스터; 및
    상기 더미 자기 저항 소자와 직렬로 접속되어, 상기 제1 및 제2 전기 저항 차보다도 작은 전기 저항을 가지는 더미 저항 부가부
    를 포함하며,
    상기 더미 저항 부가부는, 상기 액세스 소자와 동일하게 설계된 적어도 1개의 트랜지스터를 갖고, 상기 트랜지스터의 각 게이트로는 조정 가능한 제어 전압이 입력되는 박막 자성체 기억 장치.
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