KR100514959B1 - 박막 자성체 기억 장치 - Google Patents

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Abstract

데이터 판독 전에 프리차지 전압(Vpr)으로 프리차지된 데이터 버스(DB)는, 데이터 판독시에 선택 메모리 셀을 통하여 프리차지 전압과 동일 전압과 전기적으로 결합된다. 드라이브 트랜지스터(62a)는 데이터 판독시에 감지 전류를 흘리기 위해 데이터 버스를 전원 전압(구동 전압)과 결합한다. 전하 전송형 증폭기(100)는 데이터 버스의 전압을 프리차지 전압으로 유지하면서, 데이터 버스를 흐르는 감지 전류(데이터 판독 전류)의 적분치에 따라 출력 전압(Vout)을 생성한다. 트랜스퍼 게이트(130), 차동 증폭기(140) 및 래치 회로(145)는, 소정 타이밍에서의 출력 전압에 기초하여 판독 데이터(DOUT)를 생성한다.

Description

박막 자성체 기억 장치{THIN FILM MAGNETIC MEMORY DEVICE}
본 발명은 박막 자성체 기억 장치에 관한 것으로, 보다 특정적으로는 자기 터널 접합(MTJ : Magnetic Tunneling Junction)을 갖는 메모리 셀을 구비한 랜덤 액세스 가능한 박막 자성체 기억 장치에 관한 것이다.
저소비 전력으로 불휘발적인 데이터의 기억이 가능한 기억 장치로서, MRAM(Magnetic Random Access Memory) 디바이스가 주목받고 있다. MRAM 디바이스는, 반도체 집적 회로에 형성된 복수의 박막 자성체를 이용하여 불휘발적인 데이터 기억을 행하고, 박막 자성체의 각각에 대하여 랜덤 액세스가 가능한 기억 장치이다.
특히, 최근에는 자기 터널 접합(MTJ : Magnetic Tunnel Junction)을 이용한 터널 자기 저항 소자를 메모리 셀로서 이용함으로써, MRAM 장치의 성능을 비약적으로 진보시킨 것이 발표되어 있다. 자기 터널 접합을 갖는 메모리 셀을 구비한 MRAM 디바이스에 대해서는, "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000. 및 "Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000. 등의 기술 문헌에 개시되어 있다.
도 13은, 자기 터널 접합을 갖는 메모리 셀(이하 단순히 MTJ 메모리 셀이라고도 칭함)의 구성을 도시한 개략도이다.
도 13을 참조하면, MTJ 메모리 셀은 기억 데이터의 데이터 레벨에 따라 전기 저항치가 변화하는 터널 자기 저항 소자 TMR과, 액세스 트랜지스터 ATR을 구비한다. 액세스 트랜지스터 ATR은 전계 효과 트랜지스터로 형성되고, 터널 자기 저항 소자 TMR과 접지 전압 VSS 사이에 결합된다.
MTJ 메모리 셀에 대해서는, 데이터 기입을 지시하기 위한 라이트 워드선 WWL과, 데이터 판독을 지시하기 위한 리드 워드선 RWL과, 데이터 판독 시 및 데이터 기입 시에 있어서 기억 데이터의 레벨에 대응한 전기 신호를 전달하기 위한 데이터선인 비트선 BL이 배치된다.
도 14는, MTJ 메모리 셀로부터의 데이터 판독 동작을 설명하는 개념도이다.
도 14를 참조하면, 터널 자기 저항 소자 TMR은 일정 방향의 고정 자계를 갖는 자성체층(이하, 단순히 고정 자기층이라고도 함) FL과, 자유 자계를 갖는 자성체층(이하, 단순히 자유 자기층이라고도 함) VL을 갖는다. 고정 자기층 FL 및 자유 자기층 VL 사이에는, 절연체막으로 형성되는 터널 배리어 TB가 배치된다. 자유 자기층 VL에서는 기억 데이터의 레벨에 따라 고정 자기층 FL과 동일 방향의 자계 및 고정 자기층 FL과는 다른 방향의 자계 중 어느 한쪽이 불휘발적으로 기입된다.
데이터 판독 시에는, 액세스 트랜지스터 ATR이 리드 워드선 RWL의 활성화에 따라 턴 온된다. 이에 따라, 비트선 BL∼터널 자기 저항 소자 TMR∼액세스 트랜지스터 ATR∼접지 전압 VSS의 전류 경로에 도시하지 않은 제어 회로로부터 일정 전류로 공급되는 감지 전류 Is가 흐른다.
터널 자기 저항 소자 TMR의 전기 저항치는, 고정 자기층 FL과 자유 자기층 VL 사이의 자계 방향의 상대 관계에 따라 변화한다. 구체적으로는, 고정 자기층 FL의 자계 방향과 자유 자기층 VL에 기입된 자계 방향이 동일한 경우에는, 양자의 자계 방향이 서로 다른 경우에 비해 터널 자기 저항 소자 TMR의 전기 저항치는 적어진다. 이하, 본 명세서에서는 기억 데이터의 "1" 및 "0"에 각각 대응하는 터널 자기 저항 소자 소자의 전기 저항치를 R1 및 R0로 각각 나타내기로 한다. 단, R1>R0, 또한 R1=R0+ΔR인 것으로 한다.
이와 같이, 터널 자기 저항 소자 TMR은 외부로부터 인가된 자계에 따라 그 전기 저항치가 변화한다. 따라서, 터널 자기 저항 소자 TMR이 갖는 전기 저항치의 변화 특성에 기초하여, 데이터 기억을 실행할 수 있다. 일반적으로는, MRAM 디바이스에 적용되는 터널 자기 저항 소자 TMR의 전기 저항치는 수 KΩ∼수십 KΩ정도이다.
감지 전류 Is에 의해 터널 자기 저항 소자 TMR에서 생기는 전압 변화는, 자유 자기층 VL에 기억된 자계 방향에 따라 다르다. 이에 따라, 비트선 BL을 일단 고전압으로 프리차지한 상태로 한 후에 감지 전류 Is의 공급을 개시하면, 비트선 BL의 전압 레벨 변화의 감시에 의해 MTJ 메모리 셀의 기억 데이터의 레벨을 판독할 수 있다.
도 15는 MTJ 메모리 셀에 대한 데이터 기입 동작을 설명하는 개념도이다.
도 15를 참조하면, 데이터 기입 시에는 리드 워드선 RWL은 비활성화되어, 액세스 트랜지스터 ATR은 턴 오프된다. 이 상태에서, 자유 자기층 VL에 자계를 기입하기 위한 데이터 기입 전류가 라이트 워드선 WWL 및 비트선 BL에 각각 흐른다. 자유 자기층 VL의 자계 방향은, 라이트 워드선 WWL 및 비트선 BL에 각각 흐르는 데이터 기입 전류의 방향이 조합에 따라 결정된다.
도 16은, 데이터 기입 시에서의 데이터 기입 전류의 방향과 자계 방향과의 관계를 설명하는 개념도이다.
도 16을 참조하면, 횡축으로 나타내는 자계 Hx는, 비트선 BL에 흐르는 데이터 기입 전류에 의해 생기는 자계 H(BL)의 방향을 나타내는 것으로 한다. 한편, 종축으로 나타내는 자계 Hy는 라이트 워드선 WWL에 흐르는 데이터 기입 전류에 의해 생기는 자계 H(WWL)의 방향을 나타내는 것으로 한다.
자유 자기층 VL에 기억되는 자계 방향은, 자계 H(BL)와 H(WWL)와의 합이 도면에 도시한 아스테로이드 특성선의 외측 영역에 도달하는 경우에만, 새롭게 기입된다. 즉, 아스테로이드 특성선의 내측 영역에 상당하는 자계가 인가된 경우에는 자유 자기층 VL에 기억되는 자계 방향은 갱신되지 않는다.
따라서, 터널 자기 저항 소자 TMR의 기억 데이터를 기입 동작에 의해 갱신하기 위해서는, 라이트 워드선 WWL과 비트선 BL의 양방에 전류를 흘릴 필요가 있다. 터널 자기 저항 소자 TMR에 일단 기억된 자계 방향 즉 기억 데이터는 새로운 데이터 기입이 실행되기까지 불휘발적으로 유지된다.
데이터 판독 동작 시에도 비트선 BL에는 감지 전류 Is가 흐른다. 그러나, 감지 전류 Is는 일반적으로 상술한 데이터 기입 전류보다는 1∼2자릿수 정도 적어지도록 설정되므로, 감지 전류 Is의 영향에 의해 데이터 판독 시에 MTJ 메모리 셀의 기억 데이터가 잘못 재기입될 가능성은 작다.
상술한 기술 문헌에서는, 이러한 MTJ 메모리 셀을 반도체 기판 위에 집적하여, 랜덤 액세스 메모리인 MRAM 디바이스를 구성하는 기술이 개시되어 있다.
도 17은, 행렬 형상으로 집적 배치된 MTJ 메모리 셀을 도시한 개념도이다.
도 17을 참조하면, 반도체 기판 위에 MTJ 메모리 셀을 행렬 형상으로 배치함으로써, 고집적화된 MRAM 디바이스를 실현할 수 있다. 도 17에서는, MTJ 메모리 셀을 n 행×m 열(n, m : 자연수)로 배치하는 경우가 도시되어 있다. 행렬 형상으로 배치된 n×m 개의 MTJ 메모리 셀에 대하여, n개의 라이트 워드선 WWL1∼WWLn 및 리드 워드선 RWL1∼RWLn과, m개의 비트선 BL1∼BLm이 배치된다.
데이터 판독 시에는, 리드 워드선 RWL1∼RWLn 중 하나가 선택적으로 활성화되고, 선택된 메모리 셀 행(이하, 단순히 「선택 행」이라고도 함)에 속하는 메모리 셀은, 비트선 BL1∼BLm의 각각과 접지 전압 VSS 사이에 전기적으로 결합된다. 그 결과, 비트선 BL1∼BLm 각각에는 대응하는 메모리 셀의 기억 데이터 레벨에 따른 전압 변화가 생긴다.
따라서, 선택된 메모리 셀 열에 대응하는 비트선의 전압을, 감지 증폭기 등을 이용하여 소정의 참조 전압과 비교함으로써, 선택된 메모리 셀의 기억 데이터 레벨을 판독할 수 있다.
상술한 참조 전압의 생성에는, 더미 메모리 셀이 일반적으로 이용된다. MTJ 메모리 셀의 데이터 판독에 이용되는 더미 메모리 셀로는 예를 들면 MTJ 메모리 셀에서 "1(H 레벨)" 및 "0(L 레벨)" 데이터를 기억한 경우에 각각 대응하는 전기 저항치 R1 및 R0의 중간치에 상당하는 전기 저항치 Rd를 갖는 더미 저항을 적용할 수 있다. MTJ 메모리 셀과의 마찬가지의 감지 전류 Is를 이러한 더미 저항에 흘림으로써, 해당 참조 전압을 생성할 수 있다.
그러나, 데이터 판독 시에, 비교적 높은 전기 저항치를 갖는 터널 자기 저항 소자 TMR가 접속된 비트선 등의 데이터선을 충방전하는 동작이 필요해지기 때문에, 데이터 판독 동작의 고속화가 곤란해질 우려가 있다.
또한, 상술한 기술 문헌에 기재된 바와 같이, 자기 터널 접합부의 양단, 즉 터널 자기 저항 소자 TMR의 양단에 인가되는 바이어스 전압이 커지면, 고정 자기층 FL과 자유 자기층 VL 사이의 자화 방향의 상대 관계에 따른, 즉 기억 데이터 레벨에 따른 전기 저항치의 변화 ΔR가 작아진다. 이 때문에, 데이터 판독 시에 있어서, MTJ 메모리 셀의 양단에 인가되는 전압이 커지면, 기억 데이터 레벨에 대응한 비트선의 전압 변화의 차이가 현저하게 나타나지 않고, 데이터 판독 동작의 고속성 및 안정성이 저해될 우려가 있다.
또한, 상술한 참조 전압의 정밀도는, 더미 메모리 셀 내에서의 더미 저항의 전기 저항치에 크게 좌우된다. 따라서, 제조시 변동에 대응하여, 참조 전압을 정확하게 설정하는 것이 곤란하다.
본 발명의 목적은, 고속이며 안정된 데이터 판독을 실행할 수 있는 박막 자성체 기억 장치를 제공하는 것이다.
본 발명에 따른 박막 자성체 기억 장치는, 복수의 자기 메모리 셀과, 제1 데이터선과, 제1 프리차지 회로와, 제1 판독 구동 회로와, 제1 전하 전송 귀환형 증폭부와, 증폭부를 구비한다. 복수의 자기 메모리 셀의 각각은, 인가 자계에 의해 기입된 기억 데이터 레벨에 따라 전기 저항치가 변화한다. 제1 데이터선은, 데이터 판독 시에 있어서, 복수의 자기 메모리 셀 중 선택된 자기 메모리 셀을 통해, 제1 전압과 전기적으로 결합된다. 제1 프리차지 회로는, 데이터 판독 전에 있어서, 제1 데이터선을 프리차지 전압으로 설정한다. 제1 판독 구동 회로는 데이터 판독 시에, 제1 데이터선에 데이터 판독 전류를 흘린다. 제1 전하 전송 귀환형 증폭부는 제1 데이터선과 제1 내부 노드 사이에 설치되고, 제1 데이터선의 전압을 유지함과 함께, 제1 데이터선 상의 데이터 판독 전류의 적분치에 따른 제1 출력 전압을 제1 내부 노드에 생성한다. 증폭부는, 제1 내부 노드의 전압에 기초하여, 판독 데이터를 생성한다.
바람직하게는, 프리차지 전압은 제1 전압이며, 제1 판독 구동 회로는 데이터 판독 시에 있어서, 제1 데이터선을 제2 전압과 결합시킨다.
바람직하게는, 제1 전하 전송 귀환형 증폭부는, 제1 및 제2 입력 노드의 전압 차를 증폭시키고, 제1 내부 노드에 제1 출력 전압을 생성하는 연산 증폭기와, 제1 데이터선 및 제1 입력 노드 사이에 결합되고, 데이터 판독 전류에 의한 제1 데이터선의 전압 변화를 제1 입력 노드로 전달하기 위한 전하 전송부와, 제1 내부 노드 및 제1 데이터선 사이에 결합되며, 제1 출력 전압의 변화에 따라, 제1 데이터선에서의 제1 전압으로부터의 전압 변화를 소거하는 전하 공급을 행하기 위한 전하 피드백부를 포함한다. 제2 입력 노드에는 프리차지 전압이 인가된다.
또한, 바람직하게는 복수의 자기 메모리 셀은 행렬 형상으로 배치된다. 박막 자성체 기억 장치는, 복수의 자기 메모리 셀의 행에 대응하여 배치되는 복수의 워드선과, 복수의 자기 메모리 셀의 열에 대응하여 배치되는 복수의 비트선과, 복수의 비트선 중 선택된 자기 메모리 셀과 전기적으로 결합된 하나를 제1 데이터선과 접속시키기 위한 열 선택부를 더 구비한다.
혹은, 바람직하게는, 박막 자성체 기억 장치는, 2 종류의 기억 데이터 레벨에 각각 대응하는 각 자기 메모리 셀의 2 종류의 전기 저항치의 중간의 전기 저항치를 갖는 더미 메모리 셀과, 데이터 판독 시에 있어서, 더미 메모리 셀을 통하여 제1 전압과 전기적으로 결합되는 제2 데이터선과, 데이터 판독 전에 있어서, 제2 데이터선을 프리차지 전압으로 설정하기 위한 제2 프리차지 회로와, 데이터 판독 시에 있어서, 제2 데이터선에 데이터 판독 전류를 흘리기 위한 제2 판독 구동 회로와, 제2 데이터선과 제2 내부 노드 사이에 설치되고, 제2 데이터선의 전압을 유지함과 함께, 제2 데이터선에 흐르는 데이터 판독 전류의 적분치에 따른 제2 출력 전압을 제2 내부 노드에 생성하기 위한 제2 전하 전송 귀환형 증폭부를 더 구비한다. 증폭부는, 제1 및 제2 내부 노드의 전압 차에 따라 판독 데이터를 생성한다.
특히, 프리차지 전압은 제1 전압이고, 제1 및 제2 판독 구동 회로는 데이터 판독시에 있어서, 제1 및 제2 데이터선을 제2 전압과 결합한다.
또한 바람직하게는, 박막 자성체 기억 장치는, 2종류의 기억 데이터 레벨에 각각 대응하는 각 자기 메모리 셀의 2 종류의 전기 저항치의 중간 전기 저항치를 갖는 더미 메모리 셀과, 데이터 판독 시에 있어서, 더미 메모리 셀을 통하여 제1 전압과 전기적으로 결합되는 제2 데이터선과, 데이터 판독 전에 있어서, 제2 데이터선을 프리차지 전압으로 설정하기 위한 제2 프리차지 회로와, 데이터 판독 시에 있어서, 제2 데이터선에 데이터 판독 전류를 흘리기 위한 제2 판독 구동 회로와, 제2 데이터선과 제2 내부 노드 사이에 설치되고, 제2 데이터선의 전압을 유지함과 함께, 제2 데이터선을 흐르는 데이터 판독 전류의 적분치에 따른 제2 출력 전압을 제2 내부 노드에 생성하기 위한 제2 전하 전송 귀환형 증폭부와, 제2 내부 노드 및 제1 데이터선 사이에 결합되고, 제2 출력 전압의 변화를 제1 데이터선에 대하여 역극성으로 귀환시키기 위한 전하 피드백부를 더 구비한다.
특히, 프리차지 전압은 제1 전압이고, 제1 및 제2 판독 구동 회로는 데이터 판독시에 있어서, 제1 및 제2 데이터선을 제2 전압과 결합시킨다.
이러한 박막 자성체 기억 장치에 의하면, 데이터 판독 시에 있어서, 선택된 자기 메모리 셀의 양단에 인가되는 바이어스 전압을 억제할 수 있다. 따라서, 자기 메모리 셀에 있어서의, 기억 데이터 레벨에 따른 전기 전항치의 변화가 나타나기 쉬워지므로, 데이터 판독 동작의 고속성 및 안정성을 향상시킬 수 있다.
또한, 비트선과 제1 데이터선을 계층적으로 형성함으로써, 행렬 형상으로 배치된 복수의 자기 메모리 셀에 의해 데이터 판독 동작에 관련된 회로를 공유할 수 있다.
또한, 더미 메모리 셀과 선택된 메모리 셀과의 비교에 기초한 데이터 판독 동작을 행함으로써, 제1 전하 전송 귀환형 증폭부가 출력하는 제1 출력 전압의 검지 타이밍에 오차가 생겨도, 데이터 판독을 정확하게 실행할 수 있으므로, 데이터 판독 동작을 더 안정화시킬 수 있다. 특히, 전하 피드백부를 통하여 제1 출력 전압을 제1 및 제2 데이터선의 전압 차를 증폭시켜 생성함으로써, 판독 데이터를 생성하는 증폭부의 회로 구성을 간소화할 수 있다.
본 발명에 따른 다른 박막 자성체 기억 장치는, 복수의 자기 메모리 셀과, 제1 데이터선과, 더미 메모리 셀과, 제2 데이터 선과, 데이터 판독 회로를 구비한다. 복수의 자기 메모리 셀의 각각은 인가 자계에 의해 기입된 데이터를 기억한다. 각 자기 메모리 셀은, 기억하는 데이터의 레벨에 따라 제1 전기 저항치 및 제1 저항치보다도 큰 제2 전기 저항치 중 어느 하나를 갖는 자기 기억부와, 자기 기억부와 직렬로 접속되고, 선택 시에 도통하는 메모리 셀 선택 게이트를 포함한다. 제1 데이터선은, 데이터 판독시에 있어서, 선택된 자기 메모리 셀에 대응하고, 자기 기억부 및 도통한 메모리 셀 선택 게이트와 전기적으로 결합됨과 함께, 데이터 판독 전류를 공급한다. 더미 메모리 셀은, 제1 및 제2 전기 저항치의 중간의 전기 저항치를 갖는다. 더미 메모리 셀은, 제1 전기 저항치를 갖는 더미 저항부와, 자기 기억부와 직렬로 접속되고 선택 시에 도통하는 더미 메모리 셀 선택 게이트를 포함한다. 제2 데이터선은, 데이터 판독 시에 있어서, 더미 저항부 및 도통한 더미 메모리 셀 선택 게이트와 전기적으로 결합됨과 함께, 데이터 판독 전류를 공급한다. 데이터 판독 회로는, 제1 및 제2 데이터선의 전압 변화에 기초하여, 판독 데이터를 생성한다. 도통한 더미 메모리 셀 선택 게이트의 전기 저항치는, 도통한 메모리 셀 선택 게이트의 전기 저항치인 제3 전기 저항치보다 크고, 제2 및 제1 전기 저항치의 차분과 제3 전기 저항치와의 합보다도 작다.
바람직하게는, 각 메모리 셀 선택 게이트는, 제1 전계 효과형 트랜지스터를 갖고, 더미 메모리 셀 선택 게이트는 제1 전계 효과형 트랜지스터와 비교하여, 게이트 폭 및 게이트 길이 중 적어도 한쪽이 상이한 제2 전계 효과형 트랜지스터를 갖는다.
또는 바람직하게는, 각 메모리 셀 선택 게이트는 제1 전계 효과형 트랜지스터를 갖고, 더미 메모리 셀 선택 게이트는 도통 시에 있어서 제3 전기 저항치를 갖는 제2 전계 효과형 트랜지스터와, 제2 전계 효과형 트랜지스터와 직렬로 접속되어, 도통 시에 있어서의 전기 저항치가 차분보다도 작은 제3 전계 효과형 트랜지스터를 갖는다. 제2 전계 효과형 트랜지스터는, 제1 전계 효과형 트랜지스터와 같게 설계된다.
또한 바람직하게는, 더미 저항부는 제1 전기 저항치에 대응하는 데이터 레벨을 기억하는 자기 기억부를 포함한다. 더미 저항부 및 각 자기 메모리 셀에 각각 포함되는 자기 기억부는 마찬가지의 구성을 갖는다.
이러한 박막 자성체 기억 장치는, 자기 메모리 셀 내의 자기 기억부와, 더미 메모리 셀 내의 더미 저항부를, 동일한 어레이 상에 공통으로 설계된 자기 기억부를 이용하여 구성할 수 있다. 따라서, 더미 메모리 셀의 전기 저항치를, 제조 변동을 허용하여 적절하게 설정할 수 있다. 그 결과, 제조 변동의 영향을 배제하여, 데이터 판독 마진을 확보할 수 있다.
본 발명에 따른 또 다른 박막 자성체 기억 장치는, 복수의 자기 메모리 셀과, 더미 메모리 셀과, 제1 데이터선과, 제2 데이터선과, 데이터 판독 회로와, 더미 저항 부가 회로를 구비한다. 복수의 자기 메모리 셀의 각각은 인가 자계에 의해 기입된 데이터를 기억한다. 더미 메모리 셀은 데이터 판독시에 있어서, 복수의 자기 메모리 셀 중 선택된 자기 메모리 셀과 비교된다. 각 자기 메모리 셀 및 더미 메모리 셀은 기억하는 데이터의 레벨에 따라 제1 전기 저항치 및 제1 저항치보다도 큰 제2 전기 저항치 중 어느 하나를 갖는 자기 기억부와, 자기 기억부와 직렬로 접속되고, 선택 시에 도통하는 메모리 셀 선택 게이트를 포함한다. 더미 메모리 셀에 포함되는 자기 기억부는 제1 전기 저항치에 대응하는 레벨의 데이터를 기억한다. 제1 데이터선은, 데이터 판독 시에 있어서, 선택된 자기 메모리 셀 및 더미 메모리 셀의 한쪽과 전기적으로 결합됨과 함께, 데이터 판독 전류를 공급한다. 제2 데이터선은 데이터 판독 시에 있어서, 선택된 자기 메모리 셀 및 더미 메모리 셀의 다른 쪽과 전기적으로 결합됨과 함께, 데이터 판독 전류를 공급한다. 데이터 판독 회로는, 제1 및 제2 데이터선의 전압 변화에 기초하여, 판독 데이터를 생성한다. 더미 저항 부가 회로는 제1 및 제2 데이터선 중 더미 메모리 셀과 전기적으로 결합되는 한쪽에 대하여 직렬로, 제1 및 제2 전기 저항치의 차분보다도 작은 전기 저항치를 갖는 저항부를 선택적으로 접속한다.
바람직하게는, 저항부는 가변의 제어 전압이 게이트에 입력되는 전계 효과형 트랜지스터를 갖는다.
또는 바람직하게는, 더미 저항 부가 회로는, 행 어드레스의 일부에 따라 제1 및 제2 데이터선 중 저항부가 접속될 한쪽을 선택한다.
이러한 박막 자성체 기억 장치는, 자기 메모리 셀과 더미 메모리 셀과의 구성을 같게 할 수 있다. 따라서, 자기 메모리 셀의 제조 변동에 추종시켜, 데이터 판독 마진을 확보할 수 있다.
또한, 가변의 제어 전압에 따라, 더미 메모리 셀과 직렬로 접속되는 저항부의 저항치를 조정할 수 있으므로, 자기 기억부에서의, 기억 데이터 레벨의 차이에 대응하는 전기 저항치 차분의 제조 변동에 추종시켜, 데이터 판독 마진을 확보할 수 있다.
<발명의 실시예>
이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다. 또, 이하의 설명에서, 동일하거나 상당하는 부분에 대해서는 동일한 참조 부호를 붙인다.
[실시예1]
도 1을 참조하면, 본 발명의 실시예1에 따른 MRAM 디바이스(1)는 외부로부터의 제어 신호 CMD 및 어드레스 신호 ADD에 응답하여 랜덤 액세스를 행하고, 기입 데이터 DIN의 입력 및 판독 데이터 DOUT의 출력을 실행한다.
MRAM 디바이스(1)는, 제어 신호 CMD에 응답하여 MRAM 디바이스(1)의 전체 동작을 제어하는 컨트롤 회로(5)와, 행렬 형상으로 배치된 복수의 MTJ 메모리 셀을 갖는 메모리 어레이(10)를 구비한다. 메모리 어레이(10)의 구성은 나중에 상세히 설명하겠지만, MTJ 메모리 셀의 행에 각각 대응하여 복수의 라이트 워드선 WWL 및 리드 워드선 RWL이 배치된다. 또한, MTJ 메모리 셀의 열에 각각 대응하여 비트선 BL이 배치된다.
MRAM 디바이스(1)는, 또한 행 디코더(20)와, 열 디코더(25)와, 워드선 드라이버(30)와, 워드선 전류 제어 회로(40)와, 판독/기입 제어 회로(50, 60)를 구비한다.
행 디코더(20)는, 어드레스 신호 ADD에 의해 나타난 로우 어드레스 RA에 따라, 메모리 어레이(10)에서의 행 선택을 실행한다. 열 디코더(25)는, 어드레스 신호 ADD에 의해 나타난 컬럼 어드레스 CA를 따라 메모리 어레이(10)에서의 열 선택을 실행한다. 워드선 드라이버(30)는, 행 디코더(20)의 행 선택 결과에 기초하여, 리드 워드선 RWL 혹은 라이트 워드선 WWL을 선택적으로 활성화한다. 로우 어드레스 RA 및 컬럼 어드레스 CA에 의해, 데이터 판독 혹은 데이터 기입 동작의 대상으로 지정된 선택 메모리 셀이 주어진다.
워드선 전류 제어 회로(40)는 데이터 기입 시에 있어서 라이트 워드선 WWL에 데이터 기입 전류를 흘리기 위해 설치된다. 예를 들면, 워드선 전류 제어 회로(40)에 의해 각 라이트 워드선 WWL을 접지 전압 VSS와 결합함으로써, 워드선 드라이버(30)에 의해 선택적으로 전원 전압 VDD와 결합된 라이트 워드선에 대하여, 데이터 기입 전류를 흘릴 수 있다. 판독/기입 제어 회로(50, 60)는 데이터 판독 및 데이터 기입 시에 있어서, 비트선에 데이터 기입 전류 및 감지 전류(데이터 판독 전류)를 흘리기 때문에, 메모리 어레이(10)에 인접하는 영역에 배치되는 회로 등을 총칭한 것이다.
도 2에서는, 메모리 어레이(10) 및 그 주변 회로의 데이터 판독에 관련된 구성이 주로 도시된다.
도 2를 참조하면, 메모리 어레이(10)는 n 행×m 열로 배열되는, 도 13에 도시된 구성을 갖는 MTJ 메모리 셀 MC(이하, 단순히 「메모리 셀 MC」라고도 함)을 포함한다. MTJ 메모리 셀의 행(이하, 단순히 「메모리 셀 행」이라고도 함)에 대응하여, 리드 워드선 RWL1∼RWLn 및 라이트 워드선 WWL1∼WWLn이 각각 설치된다. MTJ 메모리 셀의 열(이하, 단순히 「메모리 셀 열」이라고도 함)에 각각 대응하여, 비트선 BL1∼BLm이 각각 설치된다.
도 2에는 제1, 2 행 및 제m 행과 제1, 2 및 제m 열에 대응하는, 라이트 워드선 WWL1, WWL2, WWLn, 리드 워드선 RWL1, RWL2, RWLn 및 비트선 BL1, BL2, BLm 및 일부 메모리 셀이 대표적으로 도시된다.
이하에서는, 라이트 워드선, 리드 워드선 및 비트선을 총괄적으로 표현하는 경우에는, 부호 WWL, RWL 및 BL을 이용하여 각각 표기한다. 또한, 특정한 라이트 워드선, 리드 워드선 및 비트선을 나타내는 경우에는, 이들 부호에 첨자를 붙여 RWL1, WWL1, BL1과 같이 표기한다. 또한, 신호 또는 신호선의 고전압 상태(전원 전압 VDD) 및 저전압 상태(접지 전압 VSS)의 각각을 H 레벨 및 L 레벨이라고도 칭하기로 한다.
워드선 드라이버(30)는, 데이터 판독 시에 로우 어드레스 RA의 디코드 결과, 즉 행 선택 결과에 따라, 리드 워드선 RWL1∼RWLn 중 하나를 H 레벨로 활성화한다. 이것에 응답하여, 선택된 메모리 셀 행에 속하는 메모리 셀의 각각에 있어서, 액세스 트랜지스터 ATR이 온함으로써, 메모리 셀 MC 내의 터널 자기 저항 소자 TMR이, 대응하는 비트선 BL 및 소스측 전압 사이에 전기적으로 결합된다. 도 1에서는, 소스측 전압이 접지 전압 VSS로 설정되는 예가 도시된다.
메모리 어레이(10)와 인접하는 영역에, 리드 워드선 RWL 및 라이트 워드선 WWL과 동일 방향을 따라 데이터 버스 DB가 배치된다. 메모리 셀 열에 각각 대응하여, 열 선택을 실행하기 위한 컬럼 선택선 CSL1∼CSLm이 배치된다. 열 디코더(25)는 컬럼 어드레스 CA의 디코드 결과, 즉 열 선택 결과에 따라 데이터 판독 시에 있어서, 컬럼 선택선 CSL1∼CSLm 중 하나를 H 레벨로 활성화한다.
데이터 버스 DB와 비트선 BL1∼BLm 사이에는, 컬럼 선택 게이트 CSG1∼CSGm이 각각 배치된다. 각 컬럼 선택 게이트는, 대응하는 컬럼 선택선의 활성화에 응답하여 온한다. 따라서, 데이터 버스 DB는 선택된 메모리 셀 열에 대응하는 비트선과 전기적으로 결합된다.
또, 컬럼 선택선 CSL1∼CSLm 및 컬럼 선택 게이트 CSG1∼CSGm 각각을 총칭하여, 컬럼 선택선 CSL 및 컬럼 선택 게이트 CSG라고도 각각 칭한다.
데이터 판독 회로(51)는 데이터 버스 DB의 전압에 따라, 판독 데이터 DOUT를 출력한다.
도 3을 참조하면, 데이터 판독 회로(51)는 프리차지 트랜지스터(61a)와, 드라이브 트랜지스터(62a)와, 전하 전송 귀환형 증폭부(100)와, 트랜스퍼 게이트(130)와, 차동 증폭기(140)와, 래치 회로(145)를 포함한다.
프리차지 트랜지스터(61a)는, 프리차지 전압 Vpr과 데이터 버스 DB 사이에 전기적으로 결합되고, 제어 신호 PR에 따라 온·오프한다. 제어 신호 PR은 데이터 버스 DB의 프리차지 기간에 활성 상태(H 레벨)로 설정된다. 제어 신호 PR은 MRAM 디바이스(1)의 액티브 기간에, 적어도 데이터 판독 실행 전의 소정 기간에서 H 레벨로 활성화된다. 한편, MRAM 디바이스(1)의 액티브 기간 내의 데이터 판독 동작 시에는 제어 신호 PR은 L 레벨로 비활성화된다.
도시하지는 않았지만, 비트선 BL 각각에 대해서도 마찬가지의 프리차지 트랜지스터가 설치되고, 각 비트선은 제어 신호 PR의 활성화에 응답하여 프리차지 전압 Vpr로 프리차지된다. 프리차지 전압 Vpr은, 메모리 셀 MC가 결합되는 소스측 전압을 고려하여 설정된다. 본 실시예에서는, 프리차지 전압 Vpr은, 소스측 전압과 마찬가지로 접지 전압 VSS로 설정된다. 그 결과, 제어 신호 PR이 H 레벨로 활성화되는 프리차지 기간에, 데이터 버스 DB 및 비트선 BL은 접지 전압 VSS로 프리차지된다. 한편, 데이터 판독 동작 시에는 제어 신호 PR이 L 레벨로 비활성화되므로, 데이터 버스 DB는 프리차지 전압(접지 전압 VSS)으로부터 분리된다. 따라서, 데이터 판독의 개시 시에 있어서, 각 메모리 셀 MC 내의 터널 자기 저항 소자 TMR의 양단에 인가되는 바이어스 전압은 0이 된다.
드라이브 트랜지스터(62a)는, 구동 전압과 데이터 버스 DB 사이에 전기적으로 결합되고, 제어 신호 /RD에 따라 온·오프한다. 제어 신호 /RD는, 데이터 판독 동작 개시 후의 소정 기간에 활성 상태(L 레벨)로 설정되고, 그 외의 기간에는 비활성 상태(H 레벨)로 설정된다. 구동 전압은, 메모리 셀 MC가 결합되는 소스측 전압과는 다른 레벨로 설정된다. 본 실시예에서는 구동 전압은, 전원 전압 VDD로 설정된다.
따라서, 데이터 판독이 개시되면, 접지 전압 VSS로 프리차지된 데이터 버스 DB는, 접지 전압 VSS(프리차지 전압 Vpr)로부터 분리되고, 전원 전압 VDD(구동 전압)와 결합된다. 이 결과, 전원 전압 VDD(구동 전압)∼데이터 버스 DB∼선택 열의 비트선∼선택 메모리 셀∼접지 전압 VSS(소스측 전압)의 경로에, 데이터 판독 전류에 상당하는 감지 전류 Is가 흐른다.
전하 전송 귀환형 증폭부(100)는 데이터 버스 DB와 노드 N1 사이에 설치되고, 연산 증폭기(110) 및 캐패시터(120, 121)를 갖는다.
연산 증폭기(110)의 입력 노드 한쪽에는, 프리차지 전압 Vpr이 인가된다. 연산 증폭기(110)의 입력 노드의 다른 쪽은, 캐패시터(120)를 통해 데이터 버스 DB와 전기적으로 결합된다. 캐패시터(120)(Cc)는 노드 N1과 데이터 버스 DB 사이에 전기적으로 결합된다. 캐패시터(120)는 감지 전류 Is에 의한 데이터 버스 DB의 전압 변화를 연산 증폭기(110)의 입력 노드 한쪽으로 전달하는 전하 전송부로서 기능한다.
데이터 판독 동작 전의 프리차지 기간에는, 데이터 버스 DB는 프리차지 전압 Vpr로 설정되므로, 연산 증폭기(110)의 입력 전압차는 0이다. 이 때, 연산 증폭기(110)의 출력 전압 Vout, 즉 노드 N1의 전압은 전원 전압 VDD이다.
데이터 판독 시의 감지 전류 Is의 레벨은, 선택 메모리 셀의 기억 데이터 레벨에 따라 변화한다. 연산 증폭기(110)는 캐패시터(120)를 통해 반전 입력되는, 감지 전류 Is에 의한 데이터 버스 DB의 전압 변화를 적분하여, 출력 전압 Vout를 생성한다. 출력 전압 Vout의 변화 속도는, 감지 전류 Is에 의존하므로, 데이터 판독 개시로부터 일정 시간 경과 후의 출력 전압 Vout으로부터, 선택 메모리 셀의 기억 데이터 레벨을 검지할 수 있다.
캐패시터(121)(Cf)는, 노드 N1과 데이터 버스 DB 사이에 결합된다. 캐패시터(121)는, 노드 N1의 전압 변화에 따라 데이터 버스 DB에서의 프리차지 전압 Vpr으로부터의 전압 변화를 소거하는 전하 공급을 행하는 전하 피드백부로서 기능한다.
따라서, 출력 전압 Vout의 변화는 캐패시터(121)에 의해 데이터 버스 DB로 피드백되고, 데이터 버스 DB의 전압은 데이터 판독 전의 프리차지 전압 Vpr로 유지된다. 그 결과, 선택 메모리 셀 내의 터널 자기 저항 소자 TMR의 양단에 인가되는 바이어스 전압을 억제할 수 있다.
이와 같이, 전하 전송 귀환형 증폭부(100)는 데이터 버스 DB의 전압을 프리차지 전압으로 유지하면서, 데이터 버스 DB에 흐르는 감지 전류 Is의 적분치에 따라 출력 전압 Vout를 생성한다.
차동 증폭기(140)는, 노드 N1, N2 사이의 전압 차를 증폭시켜 판독 데이터 DOUT를 생성한다. 노드 N2에는, 소정의 참조 전압 VREF가 입력된다. 차동 증폭기(140)는 연산 증폭기(110)의 출력 전압 Vout과 참조 전압 VREF와의 전압차를 증폭시켜 출력한다.
트랜스퍼 게이트(130)는 트리거 펄스 φr에 응답하여 동작한다. 트리거 펄스 φr의 활성화 기간에 응답하고, 트랜스퍼 게이트(130)는 차동 증폭기(140)의 출력을 래치 회로(145)로 전달한다. 래치 회로(145)는, 래치된 차동 증폭기(140)의 출력 전압을, 판독 데이터 DOUT로서 출력한다.
이어서, 도 4를 이용하여 실시예1에 따른 데이터 판독 동작을 설명한다. 도 4에는 제j 번째(j : 1∼m의 자연수)의 메모리 셀 열이 데이터 판독 대상으로 선택된 경우의 동작이 도시된다.
도 4를 참조하면, 데이터 판독 동작이 개시되는 시각 t0 이전에는, 모든 리드 워드선 RWL 및 컬럼 선택선 CSL은 비활성화(L 레벨)된다.
또한, 프리차지 제어 신호 PR은 활성화(H 레벨)되고, 제어 신호 /RD는 비활성화(L 레벨)되어 있으므로, 데이터 버스 DB는 접지 전압 VSS(프리차지 전압)로 프리차지된다. 이미 설명한 바와 같이, 각 비트선 BL도 접지 전압 VSS(프리차지 전압)로 프리차지된다.
시각 t0에 데이터 판독 동작이 개시되면, 제어 신호 /RD는 시각 t2까지의 소정 기간 동안 L 레벨로 활성화된다. 한편, 프리차지 제어 신호 PR은 L 레벨로 비활성화된다. 이것에 응답하여, 비트선 BL 및 데이터 버스 DB는 데이터 판독 동작 시에는 프리차지 전압인 접지 전압 VSS로부터 분리되어, 구동 전압(전원 전압 VDD)과 결합된다.
선택 행에 대응하는 리드 워드선은, 워드선 드라이버(30)에 의해 H 레벨로 활성화된다. 그 결과, 각 비트선 BL 및 각 소스선 SL 사이에, 선택 행에 대응하는 메모리 셀이 전기적으로 결합된다. 한편, 비선택 행에 대응하는 남은 리드 워드선은 L 레벨로 유지된다.
또한, 선택 열에 대응하는 컬럼 선택선 CSLj가 선택적으로 활성화되어, H 레벨로 활성화된다. 이것에 응답하여, 선택 열에 대응하는 비트선은 데이터 버스 DB와 전기적으로 결합된다. 따라서, 데이터 버스 DB(전원 전압 VDD 구동)∼비트선 BLj∼선택 메모리 셀∼소스측 전압(접지 전압 VSS)의 전류 패스가 형성되어, 선택 메모리 셀의 전기 저항치에 따른 감지 전류 Is가 흐른다.
한편, 도시하지는 않았지만, 비선택 행에 대응하는 남은 컬럼 선택선은 L 레벨로 유지되므로, 비선택 열에 대응하는 비트선 BL 및 소스선 각각은, 프리차지 전압 상태로 유지된다. 따라서, 비트선 BL의 프리차지 전압과, 메모리 셀 MC의 소스측 전압을 동일하게 함으로써, 비선택 열에 대응하는 비트선 BL에 불필요한 충방전 전류가 생기는 것을 회피할 수 있다.
전하 전송 귀환형 증폭부(100)에 의해 생성되는 출력 전압 Vout는 선택 메모리 셀의 기억 데이터 레벨에 따라 그 변화 속도가 다르므로, 데이터 판독 동작 개시로부터 일정한 타이밍으로 출력 전압 Vout를 검지하면, 선택 메모리 셀의 기억 데이터 레벨을 판독할 수 있다.
데이터 판독 동작의 개시로부터 소정 시간이 경과한 시각 t1에, 트리거 펄스 φr은 단안정 형상으로 활성화(H 레벨)된다. 데이터 판독 회로(51)는 출력 전압 Vout와 참조 전압 VREF와의 전압 차를 증폭시켜, 판독 데이터 DOUT를 생성한다. 참조 전압 VREF는 기억 데이터 레벨이 H 레벨 및 L 레벨인 경우에 각각 대응하는, 시각 t1에서의 2가지의 출력 전압 Vout의 중간치가 되도록 정해진다.
한편, 데이터 버스 DB 및 선택 열의 비트선 BLj의 전압은 전하 전송 귀환형 증폭부(100)에 의해 데이터 판독 개시 전과 마찬가지로 프리차지 전압(접지 전압 VSS)으로 유지된다. 따라서, 데이터 판독 시에 선택 메모리 셀 내의 터널 자기 저항 소자 TMR의 양단에 인가되는 바이어스 전압을 억제할 수 있다. 이 결과, 각 메모리 셀에서의, 기억 데이터 레벨에 따른 전기 저항치의 변화가 나타나기 쉬워지므로, 데이터 판독 동작의 고속성 및 안정성을 향상시킬 수 있다.
<실시예1의 변형예1>
이하에 설명하는 실시예1의 변형예에서는 데이터 판독 회로에서 이용하는 참조 전압 VREF를 생성하기 위한 더미 메모리 셀 DMC를 설치하는 구성에 대하여 설명한다.
도 5를 참조하면, 실시예1의 변형예1에 따른 구성에서는, 메모리 어레이(10)는 행 방향을 따라 두개의 메모리 매트 MTa 및 MTb로 분할된다. 메모리 매트 MTa 및 MTb 각각에 있어서, 메모리 셀 행에 각각 대응하여 리드 워드선 RWL 및 라이트 워드선 WWL이 배치되고, 메모리 셀 열에 각각 대응하여 비트선이 배치된다.
메모리 매트 MTa 및 MTb 각각에는, m개씩의 비트선이 소위 개방형 비트선 구성에 기초하여 배치된다. 도 5에서는, 한쪽 메모리 매트 MTa에 배치되는 비트선을 BL1∼BLm으로 표기하고, 다른 쪽 메모리 매트 MTb에 배치되는 비트선을 /BL1∼/BLm으로 표기한다. 비트선 /BL1∼/BLm을 총괄적으로 표기하는 경우에는 단순히 비트선 /BL로 표기한다.
메모리 셀 MC는, 각 메모리 셀 행에 있어서 비트선 BL과 소스측 전압 사이에 전기적으로 결합된다. 소스측 전압은, 실시예1과 마찬가지로 접지 전압 VSS로 설정된다.
메모리 매트 MTa의 비트선 BL1∼BLm에 각각 대응하여, 컬럼 선택 게이트 CSG1a∼CSGma가 배치된다. 마찬가지로, 메모리 매트 MTb의 비트선 /BL1∼/BLm에 각각 대응하여, 컬럼 선택 게이트 CSG1b∼CSGmb가 배치된다. 컬럼 선택 게이트 CSG1a∼CSGma 및 CSGlb∼CSGmb 내의 동일한 메모리 셀 열에 대응하는 하나씩은 공통된 컬럼 선택선 CSL에 의해 제어된다.
메모리 매트 MTa 및 MTb의 각각에 있어서, 하나의 더미 행을 형성하도록 복수의 더미 메모리 셀 DMC가 배치된다. 메모리 매트 MTa에 배치되는 복수의 더미 메모리 셀은 비트선 BL1∼BLm과 소스측 전압(접지 전압 VSS) 사이에 각각 설치된다. 메모리 매트 MTb에 배치되는 복수의 더미 메모리 셀은, 비트선 /BL1∼/BLm과 소스측 전압(접지 전압 VSS) 사이에 각각 설치된다.
각 더미 메모리 셀 DMC는 대응하는 비트선 및 소스측 전압(접지 전압 VSS) 사이에 직렬로 접속된, 더미 저항 MTJd와, 더미 액세스 트랜지스터 ATRd를 갖는다. 더미 저항 MTJd는 기억 데이터 레벨이 H 레벨 및 L 레벨인 경우에 각각 대응하는 전기 저항치 R1 및 R0의 중간치에 상당하는 전기 저항치 Rd를 갖는다.
메모리 매트 MTa에서, 메모리 셀 행에 각각 대응하여 리드 워드선 RWL1a∼RWLka 및 라이트 워드선 WWL1a∼WWLka(k : n/2의 정수)가 배치된다. 또한, 더미 행에 대응하여 더미 리드 워드선 DRWLa 및 더미 라이트 워드선 DWWLa가 배치된다. 또, 더미 메모리 셀 DMC에 대하여, 자기적인 데이터 기입이 필수는 아니지만, 그와 같은 경우에도, 메모리 셀 MC가 배치되는 영역과의 사이에서의 형상의 연속성을 확보하기 위해 더미 라이트 워드선 DWWLa를 배치하는 것이 바람직하다.
마찬가지로, 메모리 매트 MTb에서 메모리 셀 행에 각각 대응하여 리드 워드선 RWL1b∼RWLkb 및 라이트 워드선 WWL1b∼WWLkb가 배치된다. 또한, 더미 행에 대응하여 더미 리드 워드선 DRWLb 및 더미 라이트 워드선 DWWLb가 배치된다.
더미 리드 워드선 DRWLa 및 DRWLb는 데이터 판독 대상이 되는 선택 메모리 셀이 포함되어 있지 않은, 비선택의 메모리 블록에서 활성화된다. 한편, 선택 메모리 셀이 포함되어 있는, 선택된 메모리 블록에서는 행 선택 결과에 대응하는 리드 워드선 RWL이 활성화된다.
예를 들면, 선택 메모리 셀이 메모리 매트 MTa의 제i 행(i : 자연수)에 속하는 경우에는, 선택된 메모리 매트 MTa에서는 리드 워드선 RWLia가 활성화(H 레벨)되고, 더미 리드 워드선 DRWLa는 비활성 상태(L 레벨)로 유지된다. 비선택의 메모리 매트 MTb에서는, 더미 리드 워드선 DRWLb가 활성화되지만, 리드 워드선 RWL1b∼RWLnb는 모두 비활성 상태(L 레벨)로 유지된다.
반대로, 선택 메모리 셀이 메모리 매트 MTb의 제i 행(i : 자연수)에 속하는 경우에는, 선택된 메모리 매트 MTb에서는 리드 워드선 RWLib가 활성화(H 레벨)되고, 더미 리드 워드선 DRWLb는 비활성 상태(L 레벨)로 유지된다. 이 때, 비선택의 메모리 매트 MTa에서는 더미 리드 워드선 DRWLa가 활성화되는 한편, 리드 워드선 RWL1a∼RWLna는 모두 비활성 상태(L 레벨)로 유지된다.
그 결과, 선택된 메모리 매트에서는 선택 열의 비트선에는 메모리 셀 MC가 전기적으로 결합되고, 비선택의 메모리 매트에서는 선택 열의 비트선에는 더미 메모리 셀 DMC가 전기적으로 결합된다.
데이터 버스 DB와 상보의 데이터 버스 /DB가 더 설치되고, 데이터 버스 DB 및 /DB는 데이터 버스 쌍 DBP를 구성한다. 선택 열에 대응하는 비트선 BL 및 /BL은 대응하는 컬럼 선택 게이트를 통해 데이터 버스 DB 및 /DB와 각각 전기적으로 결합된다.
데이터 판독 회로(52)는 데이터 버스 DB 및 /DB의 전압에 따라, 판독 데이터 DOUT를 출력한다.
도 6을 참조하면, 데이터 판독 회로(52)는 데이터 판독 회로(51)와 비교하여, 데이터 버스 /DB에 대응하여 배치되는, 프리차지 트랜지스터(61b), 드라이브 트랜지스터(62b) 및 전하 전송 귀환형 증폭부(101)를 더 포함하는 점에서 다르다.
프리차지 트랜지스터(61b) 및 드라이브 트랜지스터(62b)는 프리차지 트랜지스터(61a) 및 드라이브 트랜지스터(62a)와 마찬가지로 동작한다. 따라서, 데이터 판독 동작 전(프리차지 기간) 및 데이터 판독 시에 있어서, 데이터 버스 /DB의 전압은 데이터 버스 DB와 같게 설정된다.
전하 전송 귀환형 증폭부(101)는 전하 전송 귀환형 증폭부(100)와 마찬가지의 구성을 갖고, 데이터 버스 /DB와 노드 N2 사이에 설치된다. 전하 전송 귀환형 증폭부(101)는 연산 증폭기(111) 및 캐패시터(122, 123)를 갖는다.
연산 증폭기(111)의 입력 노드의 한쪽에는, 프리차지 전압 Vpr이 인가된다. 연산 증폭기(111)의 입력 노드의 다른 쪽은, 캐패시터(122)(Cc)를 통해 데이터 버스 /DB와 전기적으로 결합된다. 캐패시터(123)(Cf)는, 노드 N2와 데이터 버스 /DB 사이에 전기적으로 결합된다. 캐패시터(122)는 캐패시터(120)와 마찬가지로 기능하며, 캐패시터(123)는 캐패시터(121)와 마찬가지로 기능한다.
또, 캐패시터(122 및 123)의 용량치의 비는, 캐패시터(120 및 121)의 용량치의 비와 동일하게 설계될 필요가 있다. 이러한 용량비가 유지되는 한, 캐패시터(120 및 122)와, 캐패시터(121 및 123) 각각을 동일한 용량치 Cc 혹은 Cf로 설계할 필요는 없다.
전하 전송 귀환형 증폭부(101)는 데이터 버스 /DB의 전압을 프리차지 전압으로 유지하면서, 데이터 버스 /DB를 흐르는 감지 전류 Is의 적분치에 따라 출력 전압 Vout2를 생성한다.
차동 증폭기(140)는 전하 전송 귀환형 증폭부(100 및 101)가 각각 출력하는 출력 전압 Vout1 및 Vout2의 전압차를 증폭하여 판독 데이터 DOUT를 생성한다. 데이터 판독 회로(52)의 그 밖의 부분의 구성은, 도 3에 도시한 데이터 판독 회로(51)와 마찬가지이므로, 상세한 설명은 반복하지 않는다.
이러한 구성으로 함으로써, 실시예1에서의 참조 전압 VREF를 더미 메모리 셀을 이용하여 생성할 수 있다. 그 결과, 실시예1에 따른 구성 외에, 데이터 판독 회로(52)에서의 전압 검지 타이밍, 즉 트리거 펄스 φr의 활성화 타이밍에서 오차가 생겨도, 데이터 판독을 정확하게 실행할 수 있다. 즉, 데이터 판독 회로에서의 전압 검지 타이밍의 변동이 생겨도 데이터 판독 마진을 확보할 수 있다.
[실시예1의 변형예2]
실시예1의 변형예2에서는, 더 간이한 데이터 판독 회로의 구성에 대하여 설명한다.
도 7을 참조하면, 실시예1의 변형예2에 따른 데이터 판독 회로(53)는 데이터 판독 회로(52)와 비교하여, 노드 N1 및 N2 사이에 귀환 캐패시터(125)가 더 배치되는 점과, 차동 증폭기(140)의 배치가 불필요해지는 점에서 다르다.
캐패시터(120 및 122)의 용량치는 Cc로 설계되고, 캐패시터(121, 123) 및 귀환 캐패시터(125)의 용량치는 Cf로 설계된다. 귀환 캐패시터(125)는 데이터 버스 /DB에서의 감지 전류 Is의 적분치에 상당하는 전압 변화를 데이터 버스 DB의 전압에 역극성으로 귀환시킨다. 데이터 버스 DB에 부귀환된 전압 변화는, 캐패시터(120)를 통해 연산 증폭기(110)에 입력된다. 따라서, 데이터 판독 회로(53)에서는 노드 N1에 대하여, 데이터 판독 회로(52)에서의 전하 전송 귀환형 증폭부(100 및 101)의 출력 전압차 「Vout1-Vout2」를 증폭시킨 출력 전압 Vout가 출력된다.
트랜스퍼 게이트(130)는 트리거 펄스 φr의 활성화 기간에 응답하고, 트랜스퍼 게이트(130)는 노드 N1에의 출력 전압 Vout를 래치 회로(145)로 전달한다. 래치 회로(145)는, 래치된 출력 전압 Vout를 판독 데이터 /DOUT로서 출력한다. 즉, 데이터 판독 회로(53)의 출력은, 데이터 버스 DB와 역의 극성을 갖는다.
이와 같이, 실시예1의 변형예2에 따른 데이터 판독 회로에서는, 차동 증폭기(140)의 배치를 생략한 간이한 구성에 의해, 실시예1의 변형예1과 마찬가지의 데이터 판독을 실행할 수 있다.
또, 실시예1의 변형예1 및 2에 따른 구성은, 소위 폴드형(folded) 비트선 구성에 적용할 수도 있다.
도 8은, 폴드형 비트선 구성에 따른 메모리 어레이(10) 및 그 주변 회로의 구성을 도시한 개념도이다.
도 8을 참조하면, 폴드형 비트선 구성에 따른 메모리 어레이(10)에서는 메모리 셀 열의 각각에 대응하여 비트선 쌍 BLP 및 소스선 SL이 배치된다. 비트선 쌍 BLP는 상보의 비트선 BL 및 /BL로 구성된다. 도 8에서는, 제1번째의 메모리 셀 열에 대응하여 배치되는, 비트선 BL1 및 /BL1로 구성되는 비트선 쌍 BLP1과, 소스선 SL1이 대표적으로 도시된다.
비트선 BL1 및 /BL1에 대응하여, 컬럼 선택 게이트 CSG1이 배치된다. 컬럼 선택 게이트 CSG1은 비트선 BL1 및 데이터 버스 DB 사이에 전기적으로 결합되는 트랜지스터 스위치 T1과, 비트선 /BL1 및 데이터 버스 /DB 사이에 전기적으로 결합되는 트랜지스터 스위치 T2를 갖는다. 트랜지스터 스위치 T1 및 T2는, 대응하는 컬럼 선택선 CSL1의 활성화에 응답하여 온한다. 이에 따라, 컬럼 선택 게이트 CSG1은 데이터 판독 시에 대응하는 메모리 셀 열이 선택된 경우에, 비트선 BL1 및 /BL1을 데이터 버스 DB 및 /DB와, 각각 전기적으로 결합한다. 소스선 SL1에는 소스측 전압, 즉 접지 전압 VSS가 공급된다.
이후의 메모리 셀 열에 대해서도, 마찬가지로 비트선 쌍, 컬럼 선택 게이트, 컬럼 선택선 및 소스선이 배치된다.
메모리 셀 행에 각각 대응하여 리드 워드선 RWL1, RWL2, … 및 라이트 워드선 WWL1, WWL2, …이 배치된다. 메모리 셀 MC는, 1행마다 비트선 BL 및 /BL 중 어느 한쪽씩과 소스선 사이에 설치된다. 예를 들면, 제1 열에 속하는 메모리 셀 MC에 대하여 설명하면, 제1행째의 메모리 셀은 비트선 BL1과 소스선 SL1 사이에 설치되고, 제2행째의 메모리 셀은 비트선 /BL1과 소스선 SL1 사이에 설치된다. 이하 마찬가지로, 메모리 셀 MC의 각각은, 홀수행에서 비트선 BL과 소스선 SL 사이에 설치되고, 짝수 행에 있어서 비트선 /BL과 소스선 사이에 설치된다.
그 결과, 리드 워드선 RWL이 행 선택 결과에 따라 선택적으로 활성화되면, 각 메모리 셀 열에서 비트선 BL 및 소스선 SL 사이, 혹은 비트선 /BL 및 소스선 SL 사이에 메모리 셀 MC가 결합된다.
더미 메모리 셀 DMC는 두개의 더미 행을 형성하도록 배치된다. 각 메모리 셀 열에 있어서, 더미 메모리 셀 DMC는 비트선 BL 및 /BL과 소스선 SL 사이에 각각 설치된다.
더미 행에 각각 대응하여, 더미 리드 워드선 DRWL0 및 DRWL1과, 더미 라이트 워드선 DWWL0 및 DWWL1이 배치된다. 이미 설명한 바와 같이, 메모리 셀 MC가 배치되는 영역과의 사이에서의 형상의 연속성을 고려하여, 더미 라이트 워드선 DWWL0, DWWL1을 배치해도 된다.
더미 리드 워드선 DRWL0 및 DRWL1은 각 비트선 쌍에 있어서, 비트선 BL 및 /BL 중 메모리 셀 MC와 결합되어 있지 않은 한쪽을 더미 메모리 셀 DMC과 결합하도록 선택적으로 활성화된다.
즉, 홀수 행이 선택된 경우에는, 더미 리드 워드선 DRWL1이 활성화되고, 짝수 행이 선택된 경우에는, 더미 리드 워드선 DRWL0이 활성화된다. 이 결과, 각 비트선 쌍에서 비트선 BL 및 /BL과 소스선 SL 사이에는 메모리 셀 MC 및 더미 메모리 셀 DMC이 하나씩 각각 결합된다.
이러한 구성으로 함으로써, 선택 열의 비트선 쌍과 전기적으로 결합된 데이터 버스 쌍 DBP를 구성하는 데이터 버스 DB 및 /DB에 대하여, 도 3에 도시한 데이터 판독 회로(52) 또는 도 7에 도시한 데이터 판독 회로(53)를 이용하여, 실시예1의 변형예1 또는 2와 같은 데이터 전압을 실행할 수 있다.
또한, 실시예1 및 그 변형예1 및 2에서는, 비트선 BL, /BL 및 데이터 버스 DB, /DB의 프리차지 전압 Vpr과, 메모리 셀 MC 및 더미 메모리 셀 DMC의 소스측 전압을 접지 전압 VSS로 설정하는 예를 나타내었지만, 이들 전압은, 전원 전압 VDD나 그 반의 전압 VDD/2 등으로 설정할 수도 있다. 이 때는, 데이터 판독 시의 구동 전압을, 소스측 전압을 고려하여 설정할 필요가 있다.
[실시예2]
실시예2에서는, 더미 메모리 셀 구성의 바리에이션을 나타낸다.
도 9의 (a)에는, 데이터 기억을 실행하는 메모리 셀 MC의 구성이 도시된다. 도 9의 (a)를 참조하면, 메모리 셀 MC는 직렬로 접속되는, 터널 자기 저항 소자 TMR과 액세스 트랜지스터 ATR을 갖는다. 터널 자기 저항 소자 TMR의 전기 저항치는 기억 데이터의 레벨에 따라 R0 또는 R0+ΔR(=R1)이 된다. 한편, 턴 온시(도통시)의 액세스 트랜지스터 ATR의 전기 저항치, 즉 채널 저항치는 R(TG)로 도시된다. 따라서, 액세스 트랜지스터 ATR의 도통 시의, 메모리 셀 MC의 전기 저항치는 기억 데이터의 레벨에 따라 R0+R(TG) 또는 R0+ΔR+R(TG)이 된다.
도 9의 (b)에 도시된 바와 같이, 더미 메모리 셀 DMC는 직렬로 접속되는, 더미 저항 소자 TMRd 및 더미 액세스 트랜지스터 ATRd를 갖는다. 더미 저항 소자 TMRd의 전기 저항치는 R0에 상당한다. 따라서, 메모리 셀 MC 와 마찬가지의 터널 자기 저항 소자 TMR을 이용하여, 더미 저항 소자 TMRd를 구성할 수 있다.
더미 액세스 트랜지스터 ATRd는 채널 저항치가 R(TG)과 R(TG)+ΔR의 중간치로, 바람직하게는 R(TG)+ΔR/2(ΔR의 반)로 설계된 전계 효과형 트랜지스터 Q1을 갖는다. 예를 들면, 채널 저항치는, 전계 효과형 트랜지스터 Q1의 게이트 폭 및 게이트 길이에 따라 조정할 수 있다.
즉, Q1의 게이트 폭 및 게이트 길이 중 적어도 한쪽은 ATR과 상이하다.
그 결과, 더미 액세스 트랜지스터 ATRd의 도통 시의, 더미 메모리 셀 DMC의 전기 저항치는 R0+R(TG) 및 R1+R(TG)의 중간치인, R0+R(TG)+ΔR/2가 된다.
도 9의 (c)에는, 더미 메모리 셀 DMC의 다른 구성 예가 도시된다. 도 9의 (c)를 참조하면, 더미 메모리 셀 DMC는 직렬로 접속되는, 더미 저항 소자 TMRd 및 더미 액세스 트랜지스터 ATRd를 갖는다.
더미 저항 소자 TMRd는 도 9의 (b)의 구성과 마찬가지로, 메모리 셀 MC와 마찬가지의 터널 자기 저항 소자 TMR을 이용하여 구성된다.
더미 액세스 트랜지스터 ATRd는 채널 저항치가 R(TG)로 설계되는 전계 효과형 트랜지스터 Q2와, 전계 효과형 트랜지스터 Q3을 갖는다. 즉, 전계 효과형 트랜지스터 Q2는 메모리 셀 MC의 액세스 트랜지스터 ATR과 공통으로 설계할 수 있다.
전계 효과형 트랜지스터 Q3의 채널 저항치는 ΔR보다도 작고, ΔR/2로 설계되는 것이 바람직하다. 채널 저항치는, 전계 효과형 트랜지스터 Q1과 마찬가지로, 게이트 폭 및 게이트 길이의 설계에 의해 조정할 수 있다.
그 결과, 더미 액세스 트랜지스터 ATRd의 도통 시의, 더미 메모리 셀 DMC의 전기 저항치는 도 9의 (b)의 구성과 마찬가지로, R0+R(TG)+ΔR/2가 된다.
데이터 판독 동작에 앞서, 더미 메모리 셀 DMC 내에 적용되는 터널 자기 저항 소자 TMR에 대하여, 전기 저항치 R0에 대응하는 데이터 레벨을 자기적으로 기입함에 따라, 더미 저항 소자 TMRd의 전기 저항치를 R0으로 설정할 수 있다. 더미 메모리 셀에 대한 데이터 기입은, MRAM 디바이스의 전원 투입 시의 초기화 시퀀스의 일환으로서 실행하거나, MRAM 디바이스의 동작 중에 주기적으로 행할 수도 있다. 예를 들면, 메모리 액세스마다 각 사이클에서, 더미 메모리 셀에 대한 데이터 기입을 실행하는 구성으로 해도 된다.
동일한 메모리 어레이 상에 동일한 제조 조건에 기초하여 제작되는 각 터널 자기 저항 소자 TMR의 특성은 마찬가지의 것이 될 가능성이 높으므로, 마찬가지의 각 터널 자기 저항 소자 TMR을 이용하여, 메모리 셀 MC 및 더미 메모리 셀 DMC의 쌍방을 구성함으로써, 더미 메모리 셀 DMC의 전기 저항치를 R1 및 R0의 중간치에, 확실하게 설정할 수 있다. 따라서, 선택 메모리 셀과 결합된 데이터선의 전압과 비교하기 위한 전압을 생성하기 위한 더미 메모리 셀 DMC의 전기 저항치를, 제조 변동을 허용하여 적절하게 설정할 수 있다. 그 결과, 제조 변동의 영향을 배제하고, 데이터 판독 마진을 확보할 수 있다.
실시예2에 따른 더미 메모리 셀은, 도 5에 도시된 개방형 비트선 구성의 메모리 어레이 또는 도 8에 도시된 폴드형 비트선 구성의 메모리 어레이에 대하여, 대표적으로 적용할 수 있다. 이러한 경우에는, 데이터 판독에는 도 6에 도시한 데이터 판독 회로(52) 및 도 7에 도시한 데이터 판독 회로(53)를 적용할 수 있다. 또한, 이들 데이터 판독 회로에 있어서, 전하 전송 귀환형 증폭부(100 및 101)의 배치를 생략하는 구성으로 할 수도 있다.
[실시예2의 변형예1]
도 10의 (a)에 도시한 메모리 셀 MC의 구성은, 도 9의 (a)와 마찬가지이므로 상세한 설명은 반복하지 않는다.
도 10의 (b)를 참조하면, 더미 메모리 셀 DMC에서 더미 저항 소자 TMRd의 전기 저항치는 R0으로 설계되고, 더미 액세스 트랜지스터 ATRd의 채널 저항치는 R(TG)로 설계된다. 즉, 더미 메모리 셀 DMC와 메모리 셀 MC를, 공통의 설계에 따라 동일한 메모리 어레이 상에 제작할 수 있다.
실시예2의 변형예1에서는, 더미 메모리 셀 DMC에 의해 부가되는 전기 저항치 ΔR/2를, 데이터 버스 DB 및 /DB의 한쪽에 대하여 부가하기 위한 더미 저항 부가 회로가 더 배치된다.
도 11을 참조하면, 더미 저항 부가 회로(150)는 데이터 버스 DB 및 /DB와, 데이터 판독 회로(54) 사이에 배치된다.
데이터 판독 회로(54)의 구성은, 도 6에 도시한 데이터 판독 회로(52) 및 도 7에 도시한 데이터 판독 회로(53)로부터, 전하 전송 귀환형 증폭부(100 및 101)의 배치를 생략한 구성에 상당한다. 혹은, 데이터 판독 회로(54)를 대신하여, 데이터 판독 회로(52) 또는 데이터 판독 회로(53)를 적용할 수도 있다.
더미 저항 부가 회로(150)는 데이터 버스 접속 스위치(152, 154)와, 저항 소자(155)를 갖는다.
저항 소자(155)의 전기 저항치는, 메모리 셀 MC에서의 전기 저항치 R0 및 R1의 차분 ΔR 이하로, 바람직하게는 ΔR/2로 설정된다. 저항 소자(155)는 한쪽의 입력 노드 ND에 대하여 직렬로 접속된다.
데이터 버스 접속 스위치(152)는 데이터 버스 DB를, 입력 노드 ND 및 /ND의 한쪽과 전기적으로 결합한다. 데이터 버스 접속 스위치(154)는 데이터 버스 접속 스위치(152)와 상보적으로 동작하여, 데이터 버스 /DB를 입력 노드 ND 및 /ND의 다른 쪽과 전기적으로 결합한다. 이에 따라, 데이터 버스 DB 및 /DB 내의 더미 메모리 셀 DMC와 접속된 한쪽에 대하여 직렬로, 저항 소자(155)를 접속할 수 있다.
데이터 버스 접속 스위치(152 및 154)는, 데이터 버스 DB 및 /DB 내의 더미 메모리 셀 DMC와 접속된 한쪽을, 저항 소자(155)를 통해 즉 입력 노드 ND와 전기적으로 결합한다. 한편, 데이터 버스 /DB 및 /DB 내의 선택 메모리 셀과 접속된 다른 쪽은, 저항 소자(155)를 통하지 않고 입력 노드 /ND와 전기적으로 결합한다.
데이터 버스 접속 스위치(152 및 154)는, 예를 들면 행 어드레스의 최하위 비트 RA0에 따라 동작하는 구성으로 할 수 있다. 어드레스 비트 RA0은, 도 5에 도시한 개방형 비트선 구성의 메모리 어레이에서는 선택 메모리 셀이 메모리 매트 MTa 및 MTb 중 어디에 속하는지를 나타내며, 도 8에 도시한 폴드형 비트선 구성의 메모리 어레이에서는 선택 행이 홀수 행 및 짝수 행의 어느 하나를 나타내는 것으로 한다.
이러한 구성으로 함으로써, 더미 메모리 셀 DMC를 포함하는 감지 전류 경로의 전기 저항치를, 실시예2에 따른 구성과 같게 설정할 수 있다. 또한, 실시예2의 변형예1에 따른 구성에 따르면, 메모리 어레이(10)에서, 메모리 셀 MC 및 더미 메모리 셀 DMC의 구성을 마찬가지로 할 수 있으므로, 터널 자기 저항 소자 TMR의 제조 변동에 추종시켜, 데이터 판독 마진을 확보할 수 있다.
[실시예2의 변형예2]
도 12를 참조하면, 실시예2의 변형예2에 따른 더미 저항 부가 회로(151)는, 도 11에 도시한 더미 저항 부가 회로(150)와 비교하여, 저항 소자(155)를 대신하여, 전계 효과형 트랜지스터(157)를 갖는 점에서 다르다.
전계 효과형 트랜지스터(157)는 노드 ND에 직렬로 결합되어, 그 게이트에 제어 전압 Vm을 받는다. 더미 저항 부가 회로(151)의 그 밖의 부분의 구성 및 동작은, 도 11에 도시한 더미 저항 부가 회로(150)와 마찬가지이다. 또한, 더미 저항 부가 회로 이외의 구성 및 동작은, 실시예2의 변형예1과 마찬가지이므로, 상세한 설명은 반복하지 않는다.
이러한 구성으로 함으로써, 전계 효과형 트랜지스터(157)의 전기 저항치, 즉 더미 저항 부가 회로(151)에 의해 더미 메모리 셀 DMC를 포함하는 감지 전류 경로에 부가되는 전기 저항치를, 제어 전압 Vm에 따라 조정할 수 있다.
따라서, 실시예2의 변형예1에 따른 구성 외에, 메모리 어레이(10)에 제작된터널 자기 저항 소자 TMR에서의 전기 저항차 ΔR의 제조 변동에 추종시켜, 데이터 판독 마진을 확보할 수 있다.
또한, 본 발명의 실시예에서는, 액세스 트랜지스터 및 더미 액세스 트랜지스터 등의 액세스 소자를 전계 효과형 트랜지스터로 구성하는 예를 나타내었지만, 액세스 소자에 다이오드를 적용하는 것도 가능하다.
이상 본 발명에 따른 박막 자성체 기억 장치는, 데이터 판독 시에, 선택된 자기 메모리 셀의 양단에 인가되는 바이어스 전압을 억제할 수 있다. 따라서, 자기 메모리 셀에서의, 기억 데이터 레벨에 따른 전기 저항치의 변화가 나타나기 쉬우므로, 데이터 판독 동작의 고속성 및 안정성을 향상시킬 수 있다.
도 1은 본 발명의 실시예1에 따른 MRAM 디바이스의 전체 구성을 도시한 개략 블록도.
도 2는 메모리 어레이 및 그 주변 회로의 실시예1에 따른 구성을 도시한 도면.
도 3은 도 2에 도시된 데이터 판독 회로의 구성을 도시한 회로도.
도 4는 실시예1에 따른 데이터 판독 동작을 설명하는 타이밍차트.
도 5는 메모리 어레이 및 그 주변 회로의 실시예1의 변형예1에 따른 구성을 도시한 개념도.
도 6은 도 5에 도시된 데이터 판독 회로의 구성을 도시한 회로도.
도 7은 실시예1의 변형예2에 따른 데이터 판독 회로의 구성을 도시한 회로도.
도 8은 폴드형 비트선 구성에 따른 메모리 어레이 및 그 주변 회로의 구성을 도시한 개념도.
도 9의 (a)∼도 9의 (c)는 실시예2에 따른 더미 메모리 셀의 구성을 설명하기 위한 개념도.
도 10의 (a), 도 10의 (b)는 실시예2의 변형예1에 따른 더미 메모리 셀의 구성을 설명하기 위한 개념도.
도 11은 실시예2의 변형예1에 따른 더미 저항 부가 회로의 구성을 도시한 회로도.
도 12는 실시예2의 변형예2에 따른 더미 저항 부가 회로의 구성을 도시한 회로도.
도 13은 자기 터널 접합을 갖는 메모리 셀의 구성을 도시한 개략도.
도 14는 MTJ 메모리 셀로부터의 데이터 판독 동작을 설명하는 개념도.
도 15는 MTJ 메모리 셀에 대한 데이터 기입 동작을 설명하는 개념도.
도 16은 데이터 기입 시의 데이터 기입 전류의 방향과 자계 방향과의 관계를 설명하는 개념도.
도 17은 행렬 형상으로 집적 배치된 MTJ 메모리 셀을 도시한 개념도.
<도면의 주요 부분에 대한 부호의 설명>
1 : MRAM 디바이스
5 : 컨트롤 회로
10 : 메모리 어레이
20 : 행 디코더
25 : 열 디코더
30 : 워드선 드라이버
51, 52, 53, 54 : 데이터 판독 회로
61a, 61b : 프리차지 트랜지스터
62a, 62b : 드라이브 트랜지스터
100, 101 : 전하 전송 귀환형 증폭부
110, 111 : 연산 증폭기
120, 121, 122, 123 : 캐패시터
125 : 귀환 캐패시터
130 : 트랜스퍼 게이트
140 : 차동 증폭기
145 : 래치 회로
150, 151 : 더미 저항 부가 회로
152, 154 : 데이터 버스 접속 스위치
155 : 저항 소자
157, Q1, Q2, Q3 : 전계 효과형 트랜지스터
BL, /BL : 비트선
DB, /DB : 데이터 버스
ATR : 액세스 트랜지스터
ATRd : 더미 액세스 트랜지스터
DMC : 더미 메모리 셀
MC : 메모리 셀
MTJd : 더미 저항
MTa, MTb : 메모리 매트
R0, R1, Rd, ΔR : 전기 저항치
RWL : 리드 워드선
TMR : 터널 자기 저항 소자
TMRd : 더미 저항 소자
VDD : 전원 전압
VSS : 접지 전압
Vm : 제어 전압
Vout, Vout1, Vout2 : 출력 전압
Vpr : 프리차지 전압
WWL : 라이트 워드선

Claims (3)

  1. 박막 자성체 기억 장치에 있어서,
    각각이, 인가 자계에 의해 기입된 기억 데이터 레벨에 따라 전기 저항치가 변화하는 복수의 자기 메모리 셀과,
    데이터 판독 시에, 상기 복수의 자기 메모리 셀 중 선택된 자기 메모리 셀을 통해, 제1 전압과 전기적으로 결합되는 제1 데이터선과,
    데이터 판독 전에, 상기 제1 데이터선을 프리차지 전압으로 설정하기 위한 제1 프리차지 회로와,
    상기 데이터 판독 시에, 상기 제1 데이터선에 데이터 판독 전류를 흘리기 위한 제1 판독 구동 회로와,
    상기 제1 데이터선과 제1 내부 노드 사이에 설치되고, 상기 제1 데이터선의 전압을 유지함과 함께, 상기 제1 데이터선 상의 상기 데이터 판독 전류의 적분치에 따른 제1 출력 전압을 상기 제1 내부 노드에 생성하기 위한 제1 전하 전송 귀환형 증폭부와,
    상기 제1 내부 노드의 전압에 기초하여, 판독 데이터를 생성하는 증폭부
    를 구비하는 박막 자성체 기억 장치.
  2. 박막 자성체 기억 장치에 있어서,
    각각이 인가 자계에 의해 기입된 데이터를 기억하기 위한 것이고, 기억하는 상기 데이터의 레벨에 따라 제1 전기 저항치 및 상기 제1 저항치보다도 큰 제2 전기 저항치 중 어느 하나를 갖는 자기 기억부와, 상기 자기 기억부와 직렬로 접속되고 선택 시에 도통하는 메모리 셀 선택 게이트를 포함하는 복수의 자기 메모리 셀과,
    데이터 판독 시에, 선택된 자기 메모리 셀에 대응하는, 상기 자기 기억부 및 도통한 메모리 셀 선택 게이트와 전기적으로 결합됨과 함께, 데이터 판독 전류가 공급되는 제1 데이터선과,
    상기 제1 전기 저항치를 갖는 더미 저항부와, 상기 더미 저항부와 직렬로 접속되고, 선택 시에 도통하는 더미 메모리 셀 선택 게이트를 포함하며, 상기 제1 및 제2 전기 저항치 중간의 전기 저항치를 갖는 더미 메모리 셀과,
    데이터 판독 시에, 상기 더미 저항부 및 도통한 더미 메모리 셀 선택 게이트와 전기적으로 결합됨과 함께, 상기 데이터 판독 전류가 공급되는 제2 데이터선과,
    상기 제1 및 제2 데이터선의 전압 변화에 기초하여, 판독 데이터를 생성하는 데이터 판독 회로
    를 구비하고,
    상기 도통한 더미 메모리 셀 선택 게이트의 전기 저항치는, 상기 도통한 메모리 셀 선택 게이트의 전기 저항치인 제3 전기 저항치보다 크고, 상기 제2 및 제1 전기 저항치의 차분과 상기 제3 전기 저항치와의 합보다도 작은 박막 자성체 기억 장치.
  3. 박막 자성체 기억 장치에 있어서,
    각각이, 인가 자계에 의해 기입된 데이터를 기억하기 위한 것으로서, 기억하는 상기 데이터의 레벨에 따라, 제1 전기 저항치 및 상기 제1 저항치보다도 큰 제2 전기 저항치 중 어느 하나를 갖는 자기 기억부와, 상기 자기 기억부와 직렬로 접속되고, 선택 시에 도통하는 메모리 셀 선택 게이트를 포함하는 복수의 자기 메모리 셀과,
    데이터 판독 시에, 상기 복수의 자기 메모리 셀 중 선택된 자기 메모리 셀과 비교하기 위한 것으로서, 기억하는 상기 데이터의 레벨에 따라, 제1 전기 저항치 및 상기 제1 저항치보다도 큰 제2 전기 저항치 중 어느 하나를 갖는 자기 기억부와, 상기 자기 기억부와 직렬로 접속되고, 선택 시에 도통하는 메모리 셀 선택 게이트를 포함하는 더미 메모리 셀-상기 더미 메모리 셀에 포함되는 자기 기억부는, 상기 제1 전기 저항치에 대응하는 레벨의 데이터를 기억함-과,
    데이터 판독 시에, 상기 선택된 자기 메모리 셀 및 상기 더미 메모리 셀의 한쪽과 전기적으로 결합되는 제1 데이터선과,
    데이터 판독 시에, 상기 선택된 자기 메모리 셀 및 상기 더미 메모리 셀의 다른 쪽과 전기적으로 결합됨과 함께, 상기 데이터 판독 전류가 공급되는 제2 데이터선과,
    상기 데이터 판독시에, 상기 제1 및 제2 데이터선의 각각에 데이터 판독 전류를 공급함과 함께, 제1 및 제2 데이터선의 전압 변화에 기초하여, 판독 데이터를 생성하는 데이터 판독 회로와,
    상기 제1 및 제2 데이터선 중 상기 더미 메모리 셀과 전기적으로 결합되는 한쪽에 대하여 직렬로, 상기 제1 및 제2 전기 저항치의 차분보다도 작은 전기 저항치를 갖는 저항부를 선택적으로 접속하기 위한 더미 저항 부가 회로
    를 구비하는 박막 자성체 기억 장치.
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