CN1395253A - 具备包含有隧道磁阻元件的存储单元的薄膜磁性体存储器 - Google Patents

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Abstract

在数据读出之前被预充电到预充电电压(Vpr)的数据总线(DB)在数据读出时经过选择存储单元，与预充电电压相同的电压进行电耦合。驱动晶体管(62a)由于在数据读出时流过读出电流，把数据总线与电源电压(驱动电压)相耦合。电荷传输型放大单元(100)把数据总线的电压维持为预充电电压的同时，根据流过数据总线的读出电流(数据读出电流)的积分值生成输出电压(Vout)。传输门(130)、差分放大器(140)以及闩锁电路(145)根据规定时序中的输出电压，生成输出数据(DOUT)。

Description

具备包含有隧道磁阻元件的存 储单元的薄膜磁性体存储器
[发明的背景]
[发明的领域]
本发明涉及薄膜磁性体存储器，更特定地涉及具备包含有磁隧道结(MTJ)的存储单元的可随机存取的薄膜磁性体存储器。
[背景技术的说明]
作为能够以低功耗存储非易失性数据的的存储器，MARM(磁随机存取存储器)器件引人注目。MARM器件是使用在半导体集成电路中形成的多个薄膜磁性体，进行非易失性的数据存储，并且能够对于薄膜磁性体的每一个随机存取的存储器。
特别是，发表了近年来通过把利用了磁隧道结(MTJ)的隧道磁阻元件用作为存储单元，MRAM装置的性能正在飞跃地进步的报告。关于具备包含有磁隧道结的存储单元的MRAM器件，公开在“A 10ns Read andWrite Non-Volatile Memory Array Using a Magnetic TunnelJunction and FET Switch in each Cell”，ISSCC Digest of TechnicalPapers，TA7.2，Feb.2000.以及“Nonvolatile RAM based onMagnetic Tunnel Junction Elements”，ISSCC Digest ofTechnical Papers，TA7.3，Feb.2000.等的技术文献中。
图13是示出具有磁隧道结的存储单元(以下也简单地称为MTJ存储单元)的结构的概略图。
参照图13，MTJ存储单元具备电阻值随存储数据的数据电平而变化的隧道磁阻元件TMR和存取晶体管ATR。存取晶体管ATR用场效应晶体管形成，耦合在隧道磁阻元件TMR与接地电压VSS之间。
对于MTJ存储单元，配置用于指示数据写入的写字线WWL、用于指示数据读出的读字线RWL、用于在数据读出时以及数据写入时传递对应于存储数据电平的电信号的作为数据线的位线BL。
图14是说明来自MTJ存储单元的数据读出工作的概念图。
参照图14，隧道磁阻元件TMR包括具有恒定方向的固定磁场的磁性体层(以下，也单单称为固定磁层)FL和具有自由磁场的磁性体层(以下，也单单称为自由磁层)VL。在固定磁场FL和自由磁层VL之间，配置用绝缘体膜形成的隧道阻挡层TB。在自由磁层VL中，对应于存储数据的电平，非易失性地写入与固定磁层FL相同方向的磁场以及与固定磁层FL不同方向的磁场的某一种。
在数据读出时，存取晶体管ATR根据读字线RWL的激活而导通。由此，经过位线BL～隧道磁阻元件TMR～存取晶体管ATR～接地电压VSS的电流路径，流过来自未图示的控制电路作为恒定电流供给的读出电流Is。
隧道磁阻元件TMR的电阻值随着固定磁层FL与自由磁层VL之间的磁场方向的相对关系而变化。具体地讲，在固定磁层FL的磁场方向与写入到自由磁层VL中的磁场方向相同的情况下，与两者的磁场方向不同的情况相比较，隧道磁阻元件TMR的电阻值减小。以下，在本说明书中，用R1和R0分别表示对应于存储数据“1”和“0”的隧道磁阻元件的电阻值。其中，R1＞R0，而且R1＝R0+ΔR。
这样，隧道磁阻元件TMR的电阻值随着从外部施加的磁场而变化。从而，根据隧道磁阻元件TMR具有的电阻值的变化特性，能够进行数据存储。一般来说，应用于MRAM器件中的隧道磁阻元件TMR的电阻值是数KΩ～数十KΩ左右。
由读出电流Is在隧道磁阻元件TMR中产生的电压变化随着存储在自由磁层VL中的磁场方向而不同。由此，在对位线BL暂时充电到高电压的状态以后，如果开始供给读出电流Is，则通过监视位线BL的电压电平变化，能够读出MTJ存储单元的存储数据的电平。
图15是说明对于MTJ存储单元的数据写入工作的概念图。
参照图15，在数据写入时，读字线RWL为非激活，存取晶体管ATR断开。在该状态下，用于在自由磁层VL中写入磁场的数据写入电流分别流过写字线WWL和位线BL。自由磁层VL的磁场方向由分别沿着写字线WWL和位线BL流过的数据写入电流的朝向的组合来决定。
图16是说明数据写入时的数据写入电流的方向与磁场方向的关系的概念图。
参照图16，设横轴所示的磁场Hx表示出由流过位线BL的数据写入电流产生的磁场H(BL)的方向。另一方面，设纵轴所示的磁场Hy表示由流过写字线WWL的数据写入电流产生的磁场H(WWL)的方向。
存储在自由磁层VL中的磁场方向只有在磁场H(BL)与H(WWL)之和达到图中所示的星形特性曲线的外侧区域的情况下，才被重新写入。即，在施加了相当于星形特性曲线的内侧区域的磁场的情况下，不更新存储在自由磁层VL中的磁场方向。
从而，为了通过写入工作更新隧道磁阻元件TMR的存储数据，需要在写字线WWL和位线BL双方都流过电流。暂时存储在隧道磁阻元件TMR中的磁场方向，即存储数据，在直到进行了新的数据写入的期间被非易失性地保持。
在数据读出工作时，在位线BL中也流过读出电流Is。但是，由于读出电流Is一般被设定为比上述的数据写入电流小1～2个数量级左右，因此因读出电流Is的影响而在数据读出时错误地改写MTJ存储单元中的存储数据的可能性很小。
在上述的技术文献中，公开了在半导体基板上集成这样的MTJ存储单元，构成作为随机存取存储器的MRAM器件的技术。
图17是示出被集成配置为矩阵状的MTJ存储单元的概念图。
参照图17，通过在半导体基板上配置成矩阵状MTJ存储单元，能够实现高集成化的MRAM器件。在图17中，示出n行×m列(n，m：自然数)配置MTJ存储单元的情况。对于配置成矩阵状的n×m个MTJ存储单元，配置n条写字线WWL1～WWLn和读字线RWL1～RWLn，m条位线BL1～BLm。
在数据读出时，有选择地激活读字线RWL1～RWLn中的1条，属于被选出的存储单元行(以下，也单单称为「选择行」)的存储单元被电耦合在位线BL1～BLm的每一条与接地电压VSS之间。其结果是，在位线BL1～BLm的每一条中，产生与对应的存储单元中的存储数据电平相应的电压变化。
从而，通过用读出放大器等把对应于被选出的存储单元列的位线的电压与规定的参考电压进行比较，能够读出被选出的存储单元中的存储数据电平。
为了生成上述的参考电压，一般使用虚拟存储单元。作为在MTJ存储单元的数据读出中使用的虚拟存储单元，例如，在MTJ存储单元中，存储了“1(H电平)”以及“0(L电平)”数据的情况下，能够应用包含有相当于分别相对应的电阻值R1和R0的中间值的电阻值Rd的虚拟电阻。通过在这样的虚拟电阻中流过与MTJ存储单元同样的读出电流Is，能够生成该参考电压。
但是，由于在数据读出时，将连接了有比较高的电阻值的隧道磁阻元件TMR的位线等的数据线进行充放电的工作成为必要，因此有可能难以实现数据读出工作的高速化。
另外，如上述的技术文献所记载的那样，如果加大施加到磁隧道结部分的两端，即隧道磁阻元件TMR两端的偏压，则与固定磁层FL和自由磁层VL之间的磁化方向的相对关系相对应的，即与存储数据电平相对应的电阻值的变化ΔR减小。因此，如果在数据读出时，加大施加到MTJ存储单元两端的电压，则不会显著地出现与存储数据电平相对应的位线的电压变化的差异，因此有可能妨碍数据读出工作的高速性和稳定性。
进而，虚拟存储单元内的虚拟电阻的电阻值极大地左右上述参考电压的精度。从而，难以与制造时的分散性相对应而正确地设定参考电压。
[发明的概要]
本发明的目的在于提供能够进行高速而且稳定的数据读出的薄膜磁性体存储器。
本发明的薄膜磁性体存储器具备：多个磁存储单元；第1数据线；第1预充电电路；第1读出驱动电路；第1电荷传输反馈型放大单元；以及放大单元。多个磁存储单元的每一个的电阻值随着被外加磁场写入的存储数据电平而变化。第1数据线在数据读出时，经过从多个磁存储单元中选出的磁存储单元，与第1电压进行电耦合。第1预充电电路在数据读出之前，把第1数据线设定为预充电电压。第1读出驱动电路在数据读出时，在第1数据线中流过数据读出电流。第1电荷传输反馈型放大单元设置在第1数据线与第1内部节点之间，在维持第1数据线的电压的同时，在第1内部节点生成对应于第1数据线上的数据读出电流的积分值的第1输出电压。放大单元根据第1内部节点的电压，生成读出数据。
理想情况是，预充电电压是第1电压，第1读出驱动电路在数据读出时，使第1数据线与第2电压相耦合。
理想情况是，第1电荷传输反馈型放大单元包括：放大第1和第2输入节点的电压差，在第1内部节点生成第1输出电压的运算放大器；耦合在第1数据线与第1输入节点之间、用于把基于数据读出电流的第1数据线的电压变化传递到第1输入节点的电荷传输单元；以及耦合在第1内部节点与第1数据线之间、根据第1输出电压的变化进行电荷供给，使得消除来自第1数据线中的第1电压的电压变化的电荷反馈单元。在第2输入节点上施加预充电电压。
另外，理想情况是，多个磁存储单元被配置成矩阵状，薄膜磁性体存储器还具备：对应于多个磁存储单元的行配置的多条字线；对应于多个磁存储单元的列配置的多条位线；以及用于把多条位线中与被选出的磁存储单元进行电耦合的1条与第1数据线连接的列选择单元。
另外，理想情况是，薄膜磁性体存储器还具备：具有分别对应于2种存储数据电平的各个磁存储单元的2种电阻值的中间电阻值的虚拟存储单元；在数据读出时，经过虚拟存储单元与第1电压发生电耦合的第2数据线；在数据读出之前，用于把第2数据线设定为预充电电压的第2预充电电路；在数据读出时，用于在第2数据线中流过数据读出电流的第2读出驱动电路；以及设置在第2数据线与第2内部节点之间、在维持第2数据线的电压同时，用于在第2内部节点生成对应于流过第2数据线的数据读出电流的积分值的第2输出电压的第2电荷传输型反馈放大单元。放大单元根据第1和第2内部节点的电压差，生成读出数据。
特别是，预充电电压是第1电压，第1和第2读出驱动电路在数据读出时，使第1和第2数据线与第2电压相耦合。
另外，理想情况是，薄膜磁性体存储器还具备：具有分别对应于2种存储数据电平的各个磁存储单元的2种电阻值的中间电阻值的虚拟存储单元；在数据读出时，经过虚拟存储单元与第1电压电耦合的第2数据线；在数据读出之前，用于把第2数据线设定为预充电电压的第2预充电电路；在数据读出时，用于在第2数据线中流过数据读出电流的第2读出驱动电路；设置在第2数据线与第2内部节点之间、在维持第2数据线的电压的同时，用于在第2内部节点生成对应于流过第2数据线的数据读出电流的积分值的第2输出电压的第2电荷传输反馈型放大单元；以及耦合在第2内部节点和第1数据线之间、用于以对于第1数据线相反的极性反馈第2输出电压的变化的电荷反馈单元。
特别是，预充电电压是第1电压，第1和第2读出驱动电路在数据读出时，使第1和第2数据线与第2电压相耦合。
如果依据这样的薄膜磁性体存储器，则在数据读出时，能够抑制施加在被选出的磁存储单元两端的偏压。从而，由于能够容易地显现磁存储单元中的对应于存储数据电平的电阻值的变化，因此能够提高数据读出工作的高速性和稳定性。
另外，通过分层设置位线和第1数据线，通过配置成矩阵状的多个磁存储单元，能够共有与数据读出工作相关联的电路。
进而，通过进行基于虚拟存储单元与被选出的存储单元的比较的数据读出动作，即使在第1电荷传输反馈型放大单元输出的第1输出电压的检测时序中产生误差，也能够正确地执行数据读出，因此能够进一步使数据读出工作稳定。特别是，经过电荷反馈单元，放大第1和第2数据线的电压差生成第1输出电压，由此能够简化生成输出数据的放大单元的电路结构。
本发明其它的薄膜磁性体存储器具备：多个磁存储单元；第1数据线；虚拟存储单元；第2数据线；以及数据读出电路。多个磁存储单元的每一个存储被外加磁场写入的数据。各个磁存储单元根据存储数据的电平，包括具有第1电阻值和比第1电阻值大的第2电阻值中的某一个的磁存储部分；以及与磁存储部分串联连接并且在选择时导通的存储单元选择门。第1数据线在数据读出时，与对应于被选出的磁存储单元的磁存储部分和导通的存储单元选择门电耦合的同时，被供给数据读出电流。虚拟存储单元具有第1和第2电阻值中间的电阻值。虚拟存储单元包括具有第1电阻值的虚拟电阻部分；与磁存储部分串联连接并且在选择时导通的虚拟存储单元选择门。第2数据线在数据读出时，与虚拟电阻部分和导通的虚拟存储单元选择门电耦合的同时，被供给数据读出电流。数据读出电路根据第1和第2数据线的电压变化，生成读出数据。导通的虚拟存储单元选择门的电阻值大于作为导通的存储单元选择门的电阻值的第3电阻值，小于第2和第1电阻值的差值与第3电阻值之和。
理想情况是，各个存储单元选择门具有第1场效应型晶体管，虚拟存储单元选择门具有与第1场效应型晶体管相比较时栅极宽度和栅极长度的至少一方不同的第2场效应型晶体管。
或者，理想情况是，各个存储单元选择门具有第1场效应型晶体管，虚拟存储单元选择门具有在导通时有第3电阻值的第2场效应型晶体管以及与第2场效应型晶体管串联连接并且导通时的电阻值比差值小的第3场效应型晶体管。与第1场效应型晶体管同样地设计第2场效应型晶体管。
另外，理想情况是，虚拟电阻部分包括存储与第1电阻值对应的数据电平的磁存储部分。虚拟电阻部分和分别包含在各个磁存储单元中的磁存储部分具有相同的结构。
这样的薄膜磁性体存储器能够使用在同一阵列上共同设计的磁存储部分构成磁存储单元中的磁存储部分和虚拟存储单元中的虚拟电阻部分。从而，能够容许制造分散性，适当地设定虚拟存储单元的电阻值。其结果是，能够排除制造分散性的影响，确保数据读出容限。
本发明其它的薄膜磁性体存储器具备多个磁存储单元；虚拟存储单元；第1数据线；第2数据线；数据读出电路；以及虚拟电阻添加电路。多个磁存储单元的每一个存储被外加磁场写入的数据。虚拟存储单元在数据读出时，与多个磁存储单元中的被选出的磁存储单元进行比较。各个磁存储单元和虚拟存储单元根据存储数据的电平，包括具有第1电阻值和比第1电阻值大的第2电阻值中的某一个的磁存储部分；与磁存储部分串联连接并且在选择时导通的存储单元选择门。包含在虚拟存储单元中的磁存储部分存储对应于第1电阻值的电平的数据。第1数据线在数据读出时，与被选出的磁存储单元和虚拟存储单元中的一方电耦合的同时，被供给数据读出电流。第2数据线在数据读出时，与被选出的磁存储单元和虚拟存储单元中的另一方电耦合的同时，被供给数据读出电流。数据读出电路根据第1和第2数据线的电压变化，生成读出数据。虚拟电阻添加电路有选择地连接对于第1以及第2数据线中与虚拟存储单元电耦合的一方串联连接的电阻部分，该电阻部分具有比第1和第2电阻值的差值小的电阻值。
理想情况是，电阻部分具有把可变的控制电压输入到栅极的场效应型晶体管。
另外，理想情况是，虚拟电阻添加电路根据行地址的一部分，选择第1和第2数据线中连接电阻部分的一方。
这样的薄膜磁性体存储器能够使磁存储单元与虚拟存储单元的结构相同。从而，能够跟随磁存储单元的制造分散性，确保数据读出容限。
另外，由于根据可变的控制电压，能够调整与虚拟存储单元串联连接的电阻部分的电阻值，因此能够跟随磁存储单元中对应于存储数据电平的差异的电阻值的差值的制造分散性，能够确保数据读出容限。
[附图的简单说明]
图1是示出本发明实施例1的MRAM器件的总体结构的概略框图。
图2示出存储器阵列以及其周边电路的实施例1的结构。
图3是示出图2所示的数据读出电路的结构的电路图。
图4是说明实施例1的数据读出工作的时序图。
图5是示出存储器阵列以及其周边电路的实施例1的变例的结构的概念图。
图6是示出图5所示的数据读出电路的结构的电路图。
图7是示出实施例1的变例2的数据读出电路的结构的电路图。
图8是示出折回型位线结构的存储器阵列以及其周边电路的结构的概念图。
图9A～图9C是用于说明实施例2的虚拟存储单元的结构的概念图。
图10A，图10B是用于说明实施例2的变例1的虚拟存储单元的结构的概念图。
图11是示出实施例2的变例1的虚拟电阻添加电路的结构的电路图。
图12是示出实施例2的变例2的虚拟电阻添加电路的结构的电路图。
图13是示出具有磁隧道结的存储单元的结构的概略图。
图14是说明来自MTJ存储单元的数据读出工作的概念图。
图15是说明对于MTJ存储单元的数据写入工作的概念图。
图16是说明数据写入时的数据写入电流的方向与磁场方向的关系的概念图。
图17是示出集成配置成矩阵状的MTJ存储单元的概念图。
优选实施例的说明
以下，参照附图详细地说明本发明的实施例。另外，在以下的说明中，对于相同或者相当的部分标注相同的参考符号。
实施例1
参照图1，本发明实施例1的MRAM器件1响应于来自外部的控制信号CMD和地址信号ADD进行随机存取，执行写入数据DIN的输入和读出数据DOUT的输出。
MRAM器件1具备响应于控制信号CMD控制MRAM器件1的总体工作的控制电路5，以及具有配置成矩阵状的多个MTJ存储单元的存储器阵列10。存储器阵列10的结构在后面将详细地进行说明，分别对应于MTJ存储单元的行，配置多条写字线WWL和读字线RWL。另外，分别对应于MTJ存储单元的列，配置位线BL。
MRAM器件1还具备行译码器20；列译码器25；字线控制器30；字线电流控制电路40；以及读出/写入控制电路50、60。
行译码器20根据由地址信号ADD表示的行地址RA，进行存储器阵列10中的行选。列译码器25根据由地址信号ADD表示的列地址CA，进行存储器阵列10中的列选。字线驱动器30根据行译码器20的行选结果，有选择地激活读字线RWL或者写字线WWL。由行地址RA和列地址CA，示出被指定为数据读出或者数据写入工作的对象的选择存储单元。
为了在数据写入时在写字线WWL中流过数据写入电流，设置字线电流控制电路40。例如，通过由字线电流控制电路40使各条写字线WWL与接地电压VSS耦合，对于由字线驱动器30有选择地与电源电压VDD耦合的写字线，能够流过数据写入电流。读出/写入控制电路50、60是配置在与存储器阵列10邻接的区域中的电路等的总称，用于在数据读出和数据写入时，在位线中流过数据写入电流和读出电流(数据读出电流)。
在图2中，主要示出存储器阵列10以及与其周边电路的数据读出相关联的结构。
参照图2，存储器阵列10排列成n行×m列的具有图13所示结构的MTJ存储单元MC(以下，也单单称为「存储单元MC」)。对应于MTJ存储单元的行(以下，也单单称为「存储单元行」)，分别设置读字线RWL1～RWLn和写字线WWL1～WWLn。分别对应于MTJ存储单元的列(以下，也单单称为「存储单元列」)，分别设置位线BL1～BLm。
在图2中，代表性地示出对应于第1、2行和第m行，以及第1、2和第m列的写字线WWL1、WWL2、WWLn，读字线RWL1、RWL2、RWLn，以及位线BL1、BL2、BLm及一部分存储单元。
以下，在概括地表现读字线，写字线以及位线的情况下，假定分别用符号WWL、RWL以及BL记述。另外，在表示特定的写字线、读字线以及位线的情况下，在这些符号上添加脚标，像RWL1、WWL1、BL1那样记述。进而，还把信号或者信号线的高电压状态(电源电压VDD)和低电压状态(接地电压VSS)分别称为H电平和L电平。
字线驱动器30在数据读出时，根据行地址RA的译码结果，即行选结果，把读字线RWL1～RWLn中的1条激活为H电平。与此相响应，在属于被选择的存储单元行的存储单元的每一个中，通过存取晶体管TMR导通，存储单元MC中的隧道磁阻元件TMR被电耦合在相对应的位线BL和源极一侧电压之间。在图1中，源极一侧电压被示出设定为接地电压VSS的例子。
在与存储器阵列10邻接的区域中，沿着与读字线RWL和写字线WWL相同的方向配置数据总线DB。分别对应于存储单元列，配置用于执行列选的列选线CSL1～CSLm。列译码器25根据列地址CA的译码结果，即列选结果，在数据读出时，把列选线CSL1～CSLm中的1条激活为H电平。
在数据总线DB与位线BL1～BLm之间分别设置列选门CSG1～CSGm。各个列选门响应于对应的列选线的激活而导通。从而，数据总线DB与对应于被选择的存储单元列的位线电耦合。
另外，在总称列选线CSL1～CSLm的每一条和列选门CSG1～CSGm的每一个时，分别称为列选线CSL和列选门CSG。
数据读出电路5 1根据数据总线DB的电压，输出读出数据DOUT。
参照图3，数据读出电路51包括：预充电晶体管61a；驱动晶体管62a；电荷传输反馈型放大单元100；传输门130；差分放大器140；以及闩锁电路145。
预充电晶体管61a被电耦合在预充电电压Vpr与数据总线DB之间，根据控制信号PR而导通·关断。控制信号PR在数据总线DB的预充电期间，被设定为激活状态(H电平)。控制信号PR在MRAM器件1的激活期间，至少在数据读出执行之前的规定期间被激活为H电平。另一方面，在MRAM器件1的激活期间中的数据读出工作时，控制信号PR被非激活为L电平。
虽然没有进行图示，但是对于位线BL的每一条，也设置同样的预充电晶体管，各条位线响应于控制信号PR的激活，被预充电为预充电电压Vpr。预充电电压Vpr在考虑耦合到存储单元MC的源极一侧电压后被设定。在本实施例中，预充电电压Vpr与源极一侧电压相同，被设定为接地电压VSS。其结果是，在控制信号PR被激活为H电平的预充电期间，数据总线DB和位线BL被预充电为接地电压VSS。另一方面，在数据读出工作时，由于控制信号PR被非激活为L电平，因此数据总线DB从预充电电压(接地电压VSS)去耦。从而，在数据读出的开始时，加在各个存储单元MC中的隧道磁阻元件TMR两端的偏压为0。
驱动晶体管62a被电耦合在驱动电压与数据总线DB之间，响应于控制信号/RD而导通·关断。控制信号/RD在数据读出工作开始后的规定期间被设定为激活状态(L电平)，在其以外的期间，被设定为非激活状态(H电平)。驱动电压被设定为与耦合到存储单元MC的源极一侧电压不同的电平。在本实施例中，驱动电压被设定为电源电压VDD。
从而，如果开始数据读出，则被预充电到接地电压VSS的数据总线DB从接地电压VSS(预充电电压Vpr)去耦，与电源电压VDD(驱动电压)耦合。其结果是，经过电源电压VDD(驱动电压)～数据总线DB～选择列的位线～选择存储单元～接地电压VSS(源极一侧电压)的路径，流过相当于数据读出电流的读出电流Is。
电荷传输反馈型放大单元100具有设置在数据总线DB与节点N1之间的运算放大器110和电容器120、121。
在运算放大器110的输入节点的一方施加预充电电压Vpr。在运算放大器110的输入节点的另一方经过电容器120与数据总线DB电耦合。电容器120(Cc)被电耦合在节点N1与数据总线DB之间。电容器120起到把由读出电流IS引起的数据总线DB的电压变化传送到运算放大器110的输入节点的一方的电荷传输单元的作用。
在数据读出工作之前的预充电期间，由于数据总线DB被设定为预充电电压Vpr，因此运算放大器110的输入电压差是0。这时，运算放大器110的输出电压Vout，即节点N1的电压是电源电压VDD。
数据读出时的读出电流Is的电平随选择存储单元的存储数据电平而变化。运算放大器110把经过电容器120被反转输入的由读出电流Is引起的数据总线DB的电压变化进行积分，生成输出电压Vout。输出电压Vout的变化速度由于依赖于读出电流Is，因此能够根据从数据读出开始经过一定时间以后的输出电压Vout，检测选择存储单元的存储数据电平。
电容器121(Cf)被耦合在节点N1与数据总线DB之间。电容器121起到根据节点N1的电压变化，进行消除来自数据总线DB中的预充电电压Vpr的电压变化的电荷供给的电荷反馈单元的功能。
从而，输出电压Vout的变化由电容器121被反馈到数据总线DB，数据总线DB的电压被维持在数据读出前的预充电电压Vpr。其结果是，能够抑制加在选择存储单元中的隧道磁阻元件TMR两端的偏压。
这样，电荷传输反馈型放大单元100把数据总线DB的电压维持在预充电电压的同时，根据流过数据总线DB的读出电流Is的积分值生成输出电压Vout。
差分放大器140将节点N1、N2之间的电压差放大，生成读出数据DOUT。在节点N2中，输入规定的参考电压VREF。差分放大器140将运算放大器110的输出电压VOUT与参考电压VREF的电压差放大后输出。
传输门130响应于触发脉冲φr而工作。响应于触发脉冲φr的激活期间，传输门130把差分放大器140的输出传递到闩锁电路145。闩锁电路145把被闩锁的差分放大器140的输出电压作为读出数据DOUT输出。
下面，应用图4说明实施例1的数据读出工作。在图4中，示出第j个(j：1～m的自然数)存储单元列被选择为数据读出对象时的工作。
参照图4，在开始数据读出工作的时刻t0以前，所有的读字线RWL和列选线CSL被非激活(L电平)。
另外，由于预充电控制信号PR被激活(H电平)，控制信号/RD被非激活(L电平)，因此数据总线DB被预充电到接地电压VSS(预充电电压)。如已经说明过的那样，各条位线BL也被预充电到接地电压VSS(预充电电压)。
如果在时刻t0开始数据读出工作，则控制信号/RD在到时刻t2为止的规定期间中被激活为L电平。另一方面，预充电控制信号PR被非激活为L电平。与此相响应，位线BL和数据总线DB在数据读出工作时，从作为预充电电压的接地电压VSS去耦，与驱动电压(电源电压VDD)耦合。
对应于选择行的读字线由字线驱动器30激活为H电平。其结果是，在各条位线BL和各条源极线SL之间，与选择行相对应的存储单元被电耦合。另一方面，与非选择行相对应的其余的读字线维持L电平。
进而，与选择列相对应的列选线CSLj有选择地被激活，被激活为H电平。与此相响应，对应于选择列的位线与数据总线DB电耦合。从而，形成数据总线DB(电源电压VDD驱动)～位线BLj～选择存储单元～源极一侧电压(接地电压VSS)的电流路径，流过对应于选择存储单元的电阻值的读出电流Is。
另一方面，虽然没有图示，但是由于与非选择行相对应的其余列选线维持L电平，因此对应于非选择列的位线BL和源极线的每一条仍然维持预充电电压。从而，通过使位线BL的预充电电压与存储单元MC的源极一侧电压相同，能够避免在对应于非选择列的位线BL中产生不需要的充放电电流。
由于由电荷传输反馈型放大单元100生成的输出电压Vout的变化速度随选择存储单元的存储数据电平而不同，因此如果从数据读出工作开始以恒定的时序检测输出电压Vout，则能够读出选择存储单元的存储数据电平。
在从数据读出工作的开始经过了规定时间的时刻t1，触发脉冲φr被激活为单拍形(H电平)。数据读出电路51放大输出电压Vout与参考电压VREF的电压差，生成读出数据Dout。参考电压VREF定为在存储数据电平为H电平和L电平时分别与其对应的时刻t1中的2种输出电压Vout的中间值。
另一方面，数据总线DB和选择列的位线BLj的电压通过电荷传输反馈型放大单元100，与数据读出开始之前相同，维持为预充电电压(接地电压VSS)。从而，在数据读出时，能够抑制加在选择存储单元中的隧道磁阻元件TMR两端的偏压。其结果是，由于容易显现各个存储单元中的根据存储数据电平的电阻值的变化，因此能够提高数据读出工作的高速性和稳定性。
实施例1的变例1
在以下所说明的实施例1的变例中，说明设置用于生成在数据读出电路中使用的参考电压VREF的虚拟存储单元DMC的结构。
参照图15，在实施例1的变例1中，存储器阵列10沿着行方向被分割为2个存储器阵MTa和MTb。在存储器阵MTa和MTb的每一个中，分别对应于存储单元行，配置读字线RWL和写字线WWL，分别对应于存储单元列而配置位线。
在存储器阵MTa和MTb的每一个中，根据所谓的开放型位线结构各配置m条位线。在图5中，把在一方的存储器阵MTa中配置的位线记为BL1～BLm，把在另一方的存储器阵MTb中配置的位线记为/BL1～/BLm，在概括地表记位线/BL1～/BLm时，单单表记为位线/BL。
存储单元MC在各存储行中，被电耦合在位线BL与源极一侧电压之间，源极一侧电压与实施例1相同，被设定为接地电压VSS。
分别对应于存储器阵MTa的位线BL1～BL，配置列选门CSG1a～CSGma。同样，分别对应于存储器阵MTb的位线/BL1～/BLm，配置列选门CSG1b～CSGmb。列选门CSG1a～CSGma和CSG1b～CSGmb之中，对应于同一个存储单元列的各一个由共同的列选线CSL控制。
在存储器阵MTa和MTb的每一个中，配置多个虚拟存储单元DMC使得形成一个虚拟行。配置在存储器阵MTa中的多个虚拟存储单元分别被设置在位线BL1～BLm与源极一侧电压(接地电压VSS)之间。配置在存储器阵MTb中的多个虚拟存储单元分别被设置在位线/BL1～/BLm与源极一侧电压(接地电压VSS)之间。
各虚拟存储单元DMC具有被串联连接在对应的位线和源极一侧电压(接地电压VSS)之间的虚拟电阻MTJd和虚拟存取晶体管ATRd。虚拟电阻MTJd具有相当于在存储数据电平为H电平和L电平时分别与其对应的电阻值R1和R0的中间值的电阻值Rd。
在存储器阵MTa中，分别对应于存储单元行，配置读字线RWL1a～RWLka和写字线WWL1a～WWLka(k：n/2的整数)。进而，对应于虚拟行，配置虚拟读字线DRWLa和虚拟写字线DWWLa。另外，对于虚拟存储单元DMC，并不限于必须执行磁数据写入，而即使在那样的情况下，为了确保与配置存储单元MC的区域之间的形状的连续性，最好配置虚拟写字线DWWLa。
同样，在存储器阵MTb中，分别对应于存储单元行，配置读字线RWL1b～RWLkb和写字线WWL1b～WWLkb。进而，对应于虚拟行，配置虚拟读字线DRWLb和虚拟写字线DWWLb。
虚拟读字线DRWLa和DRWLb在不包括成为数据读出对象的选择存储单元的非选择的存储器块中被激活。另一方面，在包含着选择存储单元的被选出的存储器块中，激活对应于行选结果的读字线RWL。
例如，在选择存储单元属于存储器阵MTa的第i行(i：自然数)的情况下，在被选出的存储器阵MTa中，激活读字线RWLia(H电平)，虚拟读字线DRWLa被维持为非激活状态(L电平)。在非选择的存储器阵MTb中，激活虚拟读字线DRWLb，而读字线RWL1b～RWLnb都被维持为非激活状态(L电平)。
反之，在选择存储单元属于存储器阵MTb的第i行(i：自然数)的情况下，在被选出的存储器阵MTb中，激活读字线RWLib(H电平)，虚拟读字线DRWLb被维持为非激活状态(L电平)。这时，在非选择的存储器阵MTa中，激活虚拟读字线DRWLa，另一方面，读字线RWL1a～RWLna都被维持为非激活状态(L电平)。
其结果是，在被选出的存储器阵中，在选择列的位线上存储单元MC被电耦合，在非选择的存储器阵中，在选择列的位线上虚拟存储单元DMC被电耦合。
进而还设置数据总线DB和互补数据总线/DB，数据总线DB和/DB构成数据总线对DBP。对应于选择列的位线BL和/BL经过对应的列选门，分别与数据总线DB和/DB电耦合。
数据读出电路52根据数据总线DB和/DB的电压，输出读出数据DOUT。
参照图6，数据读出电路52与数据读出电路51相比较，不同点在于还包括对应于数据总线/DB配置的预充电晶体管61b、驱动晶体管62b以及电荷传输反馈型放大单元101。
预充电晶体管61b和驱动晶体管62b与预充电晶体管61a和驱动晶体管62a同样地进行工作。从而，在数据读出工作之前(预充电期间)和数据读出时，与数据总线DB同样地设定数据总线/DB的电压。
电荷传输反馈型放大单元101具有与电荷传输反馈型放大单元100同样的结构，被设置在数据总线/DB与节点N2之间。电荷传输反馈型放大单元101具有运算放大器111和电容器122、123。
在运算放大器111的输入节点的一方，施加预充电电压Vpr。在运算放大器111的输入节点的另一方，经过电容器122(Cc)与数据总线/DB电耦合。电容器123(Cf)被电耦合在节点N2与数据总线/DB之间。电容器122起到与电容器120相同的作用，电容器123起到与电容器121相同的作用。
另外，电容器122和123的电容值之比需要设计为与电容器120和121的电容值之比相同。只要维持这样的电容比，则不需要以相同的电容值Cc或者Cf来设计电容器120和122，以及电容器121和123的每一个。
电荷传输反馈型放大单元101使数据总线/DB的电压维持为预充电电压的同时，根据流过数据总线/DB的读出电流Is的积分值生成输出电压Vout2。
差分放大器140将电荷传输反馈型放大单元100和101分别输出的输出电压Vout1和Vout2的电压差放大，生成读出数据DOUT。数据读出电路52的其它部分的结构由于与图3所示的数据读出电路51相同，因此不重复详细的说明。
通过采用这样的结构，能够使用虚拟存储单元生成实施例1的参考电压VREF。其结果是，在实施例1的结构的基础上，即使在数据读出电路52中的电压检测时序，即触发脉冲φr的激活时序中发生误差，也能够正确地执行数据读出。即，即使发生数据读出电路中的电压检测时序的变化，也能够确保数据读出容限。
实施例1的变例2
在实施例1的变例2中，说明更简易的数据读出电路的结构。
参照图7，实施例1的变例2的数据读出电路53与数据读出电路52相比较，不同点在于还在节点N1和N2之间配置反馈电容器125以及不需要配置差分放大器140。
电容器120和122的电容值被设计为Cc，电容器121、123和反馈电容器125的电容值被设计为Cf。反馈电容器125使得与数据总线/DB中的读出电流Is的积分值相当的电压变化以相反极性反馈到数据总线DB的电压上。被负反馈到数据总线DB的电压变化经过电容器120，输入到运算放大器110。从而，在数据读出电路53中，对于节点N1，输出放大了数据读出电路52中的电荷传输反馈型放大单元100和101的输出电压差「Vout1-Vout2」的输出电压Vout。
传输门130响应于触发脉冲φr的激活期间，传输门130把向节点N1的输出电压Vout传递到闩锁电路145中。闩锁电路145把被闩锁的输出电压Vout作为读出数据/DOUT输出。即，数据读出电路53的输出具有与数据总线DB相反的极性。
这样，在实施例1的变例2的数据读出电路中，通过省略配置差分放大器140的简易的结构，能够执行与实施例1的变例1同样的数据读出。
另外，实施例1的变例1以及2的结构还能够使用所谓的折回型位线结构。
图8是示出折回型位线结构的存储器阵列10以及其周边电路的结构的概念图。
参照图8，在折回型位线结构的存储器阵列10中，对应于存储单元列的每一个，配置位线对BLP和源极线SL。位线对BLP由互补的位线BL和/BL构成。在图8中，代表性地示出对应于第1个存储单元列配置的由位线BL1和/BL1构成的位线对BLP1和源极线SL1。
对应于位线BL1和/BL1，配置列选门CSG1。列选门CSG1具有被电耦合在位线BL1和数据总线DB之间的晶体管开关T1，以及被电耦合在位线/BL1和数据总线/DB之间的晶体管开关T2。晶体管开关T1和T2响应于相对应的列选线CSL1的激活而导通。由此，列选门CSG1在数据读出时选择了对应的存储单元列的情况下，分别把位线BL1和/BL1与数据总线DB和/DB电耦合。源极一侧电压，即接地电压VSS被供给到源极线SL1。
对于以后的存储单元列，同样地配置位线对，列选门，列选线以及源极线。
分别对应于存储单元行，配置读字线RWL1、RWL2、…和写字线WWL1、WWL2、…。存储单元MC对每一行被设置在位线BL和/BL的某一方与源极线之间。例如，如果说明属于第1列的存储单元MC，则第1行的存储单元被设置在位线BL1与源极线SL1之间，第2行的存储单元被设置在位线/BL1与源极线SL1之间。以下同样，存储单元MC的每一个设置在奇数行中被设置在位线BL与源极线SL之间，在偶数行中被设置在位线/BL与源极线之间。
其结果是，读字线RWL根据行选结果有选择地被激活，在各个存储单元列中，存储单元MC被耦合在位线BL和源极线SL之间，或者在位线/BL和源极线SL之间。
虚拟存储单元DMC被配置为形成2个虚拟行。在各个存储单元列中，虚拟存储单元DMC分别被设置在位线BL和/BL与源极线SL之间。
分别对应于虚拟行，配置虚拟读字线DRWL0和DRWL1，虚拟写字线DWWL0和DWWL1。如已经说明过的那样，考虑到与配置存储单元MC的区域之间中的形状的连续性，也可以配置虚拟写字线DWWL0、DWWL1。
虚拟读字线DRWL0和DRWL1在各个位线对中，有选择地被激活，使得位线BL和/BL中没有与存储单元MC耦合的一方与虚拟存储单元DMC相耦合。
即，在选择了奇数行的情况下，激活虚拟读字线DRWL1，在选择了偶数行的情况下，激活虚拟读字线DRWL0。其结果是，在各个位线对中，在位线BL和/BL与源极线SL之间，分别各耦合存储单元MC和虚拟存储单元DMC的一方。
通过采用这样的结构，对于构成与选择列的位线对电耦合的数据总线对DBP的数据总线DB和/DB，使用图3所示的数据读出电路52或者图7所示的数据读出电路53，能够执行与实施例1的变例1或者2相同的数据电压。
另外，在实施例1以及其变例1以及2中，示出了把位线BL、/BL和数据总线DB、/DB的预充电电压Vpr以及存储单元MC和虚拟存单元DMC的源极一侧电压设定为接地电压VSS的例子，而这些电压也能够设定为电源电压VDD或者其一半的电压VDD/2等。这时，需要考虑源极一侧电压来设定数据读出时的驱动电压。
实施例2
在实施例2中，示出虚拟存储单元结构的变化。
在图9A中，示出执行数据存储的存储单元MC的结构。参照图9A，存储单元MC具有串联连接的隧道磁阻元件TMR和存取晶体管ATR。隧道磁阻元件TMR的电阻值根据存储数据的电平，成为R0或者R0+ΔR(＝R1)。另一方面，导通时的存取晶体管ATR的电阻值，即沟道电阻值以R(TG)示出。从而，存取晶体管ATR导通时的存储单元MC的电阻值根据存储数据的电平，成为R0+R(TG)或者R0+ΔR+R(TG)。
如图9B所示，虚拟存储单元DMC具有串联连接的虚拟电阻元件TMRd和虚拟存取晶体管ATRd。虚拟电阻元件TMRd的电阻值相当于R0。从而，使用与存储单元MC相同的隧道磁阻元件TMR，能够构成虚拟电阻元件TMRd。
虚拟存取晶体管ATRd具有其沟道电阻值被设计为R(TG)与R(TG)+ΔR的中间值，最好是被设定为R(TG)+ΔR/2(ΔR的一半)的场效应型晶体管Q1。例如，沟道电阻值能够根据场效应晶体管Q1的栅极宽度和栅极长度加以调整。即，Q1的栅极宽度和栅极长度的至少一方与ATR不同。
其结果是是，虚拟存取晶体管ATRd在导通时的虚拟存储单元DMC的电阻值为R0+R(TG)和R1+R(TG)的中间值，即R0+R(TG)+ΔR/2。
在图9C中，示出虚拟存储单元DMC的其它结构例。参照图9C，虚拟存储单元DMC具有串联连接的虚拟电阻元件TMRd和虚拟存取晶体管ATRd。
虚拟电阻元件TMRd与图9B的结构相同，使用与存储单元MC相同的隧道磁阻元件TMR构成。
虚拟存取晶体管ATRd具有其沟道电阻值被设计为R(TG)的场效应型晶体管Q2和场效应型晶体管Q3。即，能够与存储单元MC的存取晶体管ATR一起共同地设计场效应型晶体管Q2。
场效应型晶体管Q3的沟道电阻值被设计为比ΔR小，最好被设计为ΔR/2。沟道电阻值与场效应型晶体管Q1相同，能够通过栅极宽度和栅极长度的设计进行调整。
其结果是，虚拟存取晶体管ATRd在导通时的虚拟存储单元DMC的电阻值与图9B的结构相同，为R0+R(TG)+ΔR/2。
在数据读出工作之前，对于应用于虚拟存储单元DMC内的隧道磁阻元件TMR，通过磁写入对应于电阻值R0的数据电平，能够把虚拟电阻元件TMRd的电阻值设定为R0。对于虚拟存储单元的数据写入，既能够作为MRAM器件的电源接通时的初始化程序的一个环节执行，也能够在MRAM器件的工作过程中周期性地进行。例如，对存储器的每次存取时在各循环中，可以形成对于虚拟存储单元执行数据写入的结构。
由于在同一个存储器阵列上根据相同的制造条件制作的各个隧道磁阻元件TMR的特性成为相同特性的可能性很高，因此通过采用同样的各个隧道磁阻元件TMR，构成存储单元MC和虚拟存储单元DMC双方，能够可靠地把虚拟存储单元DMC的电阻值设定为R1和R0的中间值。从而，能够容许制造分散性，适当地设定与选择存储单元耦合的用于生成与数据线的电压进行比较的电压的虚拟存储单元DMC的电阻值。其结果是，能够排除制造分散性的影响，确保数据读出容限。
对于图5所示的开放型位线结构的存储器阵列或者图8所示的折回型位线结构的存储器阵列，能够有代表性地应用实施例2的虚拟存储单元。在这种情况下，在数据读出时，能够应用图6所示的数据读出电路52和图7所示的数据读出电路53。另外，在这些数据读出电路中，还能够形成省略配置电荷传输反馈型放大单元100和101的结构。
实施例2的变例1
图10A所示的存储单元MC的结构由于与图9A相同，因此不重复详细的说明。
参照图10B，在虚拟存储单元DMC中，虚拟电阻元件ATRd的电阻值被设计为R0，虚拟存取晶体管ATRd的沟道电阻值被设计为R(TG)。即，根据共同的设计能够在同一个存储器阵列上制作虚拟存储单元DMC和存储单元MC。
在实施例2的变例1中，还配置把应该由虚拟存储单元DMC添加的电阻值ΔR/2添加到数据总线DB和/DB的一方用的虚拟电阻添加电路。
参照图11，虚拟电阻添加电路150被配置在数据总线DB和/DB与数据读出电路54之间。
数据读出电路54的结构相当于从图6所示的数据读出电路52和图7所示的数据读出电路53省略了电荷传输反馈型放大单元100和101的配置后的结构。或者，也可以代替数据读出电路54，应用数据读出电路52或者数据读出电路53。
虚拟电阻添加电路150具有数据总线连接开关152、154和电阻元件155。
电阻元件155的电阻值被设定为存储单元MC中的电阻值R0和R1的差值ΔR以下，最好被设定为ΔR/2。电阻元件155被串联连接到一方的输入节点ND上。
数据总线连接开关152使数据总线DB与输入节点ND和/ND的一方进行电耦合。数据总线连接开关154与数据总线连接开关152互补地进行工作，使数据总线/DB与输入节点ND和/ND的另一方进行电耦合。由此，能够将电阻元件15串联连接5到数据总线DB和/DB之中的与虚拟存储单元DMC连接的一方上。
数据总线连接开关152和154，把数据总线DB和/DB中与虚拟存储单元DMC连接的一方经过电阻元件155，即与输入节点ND进行电耦合。另一方面，数据总线DB和/DB中与选择存储单元连接的另一方不经过电阻元件155与输入节点/ND进行电耦合。
数据总线连接开关152和154例如能够形成根据行地址的最低位比特RA0进行工作的结构。地址比特RA0在图5所示的开放型位线结构的存储器阵列中，示出选择存储单元属于存储器阵MTa和MTb中的某一方，在图8所示的折回型位线结构的存储器阵列中，示出选择行是奇数行和偶数行中的某一种。
通过形成这样的结构，能够与实施例2的结构同样地设定包含有虚拟存储单元DMC的读出电流路径的电阻值。进而，如果依据实施例2的变例1的结构，则由于在存储器阵列10中，能够把存储单元MC和虚拟存储单元DMC的结构取为相同，因此能够跟踪隧道磁阻元件TMR的制造分散性，确保数据读出容限。
实施例2的变例2
参照图12，实施例2的变例2的虚拟电阻添加电路151与图11所示的虚拟电阻添加电路150相比较，不同点在于具有场效应型晶体管157，用来代替电阻元件155。
场效应型晶体管157与节点ND串联进行电耦合，其栅极接受控制电压Vm。虚拟电阻添加电路151的其它部分的结构和工作与图11所示的虚拟电阻添加电路150相同。另外，虚拟电阻添加电路以外的结构和工作由于与实施例2的变例1相同，因此不重复详细的说明。
通过形成这样的结构，能够根据控制电压Vm调整场效应型晶体管157的电阻值，即，由虚拟电阻添加电路157添加在包含虚拟存储单元DMC的读出电流路径中的电阻值。
从而，除去实施例2的变例1的结构以外，还能够跟踪在存储器阵列10中制造的隧道磁阻元件TMR中的电阻差ΔR的制造分散性，确保数据读出容限。
另外，在本发明的实施例中，示出用场效应型晶体管构成存取晶体管和虚拟存取晶体管等存取元件的例子，但也能够将二极管应用于存取元件。

Claims (15)

1.一种薄膜磁性体存储器，其特征在于：
具备：
各自的电阻值均随着被外加磁场写入的存储数据电平而变化的多个磁存储单元，；
在数据读出时，经过上述多个磁存储单元中被选择出的磁存储单元，与第1电压进行电耦合的第1数据线；
在数据读出之前，把上述第1数据线设定为预充电电压的第1预充电电路；
在上述数据读出时，用于在上述第1数据线上流过数据读出电流的第1读出驱动电路；
设置在上述第1数据线与第1内部节点之间，维持上述第1数据线的电压的同时，用于在上述第1内部节点生成对应于上述第1数据线上的上述数据读出电流的积分值的第1输出电压的第1电荷传输反馈型放大单元；以及
根据上述第1内部节点的电压，生成读出数据的放大单元。
2.如权利要求1所述的薄膜磁性体存储器，其特征在于：
上述预充电电压是上述第1电压，
上述第1读出驱动电路在上述数据读出时，使上述第1数据线与第2电压相耦合。
3.如权利要求1所述的薄膜磁性体存储器，其特征在于：
上述第1电荷传输反馈型放大单元包括：
将第1和第2输入节点的电压差放大，在上述第1内部节点生成上述第1输出电压的运算放大器；
被耦合在上述第1数据线和上述第1输入节点之间，用于把上述数据读出电流造成的上述第1数据线的电压变化传递到上述第1输入节点的电荷传输单元；以及
被耦合在上述第1内部节点和上述第1数据线之间，根据上述第1输出电压的变化，进行电荷供给，使得消除来自上述第1数据线中的上述第1电压的电压变化的电荷反馈单元，
上述预充电电压被施加到上述第2输入节点上。
4.如权利要求1所述的薄膜磁性体存储器，其特征在于：
上述多个磁存储单元被配置成矩阵状，
上述薄膜磁性体存储器还具备：
对应于上述多个磁存储单元的行被配置的多条字线；
对应于上述多个磁存储单元的列被配置的多条位线；以及
用于把上述多条位线中的与上述被选出的磁存储单元进行电耦合的1条与上述第1数据线连接的列选择单元。
5.如权利要求1所述的薄膜磁性体存储器，其特征在于：
还具备：
具有分别对应于2种存储数据电平的各个上述磁存储单元的2种电阻值的中间电阻值的虚拟存储单元；
在上述数据读出时，经过上述虚拟存储单元与上述第1电压进行电耦合的第2数据线；
在数据读出之前，用于把上述第2数据线设定为上述预充电电压的第2预充电电路；
在上述数据读出时，用于在上述第2数据线中流过数据读出电流的第2读出驱动电路；以及
被设置在上述第2数据线与第2内部节点之间，维持上述第2数据线的电压同时，用于在上述第2内部节点生成对应于流过上述第2数据线的上述数据读出电流的积分值的第2输出电压的第2电荷传输型反馈放大单元，
上述放大单元根据上述第1和第2内部节点的电压差，生成上述读出数据。
6.如权利要求5所述的薄膜磁性体存储器，其特征在于：
上述预充电电压是上述第1电压，
上述第1和第2读出驱动电路在上述数据读出时，使上述第1和第2数据线与第2电压相耦合。
7.如权利要求1所述的薄膜磁性体存储器，其特征在于：
还具备：
具有分别对应于2种存储数据电平的各个上述磁存储单元的2种电阻值的中间电阻值的虚拟存储单元；
在上述数据读出时，经过上述虚拟存储单元与上述第1电压进行电耦合的第2数据线；
在数据读出之前，用于把上述第2数据线设定为上述预充电电压的第2预充电电路；
在上述数据读出时，用于在上述第2数据线中流过上述数据读出电流的第2读出驱动电路；
被设置在上述第2数据线与第2内部节点之间，维持上述第2数据线的电压的同时，用于在上述第2内部节点生成对应于流过上述第2数据线的数据读出电流的积分值的第2输出电压的第2电荷传输反馈型放大单元；以及
被耦合在上述第2内部节点和上述第1数据线之间，以对于上述第1数据线相反的极性用于反馈上述第2输出电压的变化的电荷反馈单元。
8.如权利要求7所述的薄膜磁性体存储器，其特征在于：
上述预充电电压是上述第1电压，
上述第1和第2读出驱动电路在上述数据读出时，使上述第1和第2数据线与第2电压相耦合。
9.一种薄膜磁性体存储器，其特征在于：
具备：
每一个都用于存储被外加磁场写入的数据的多个磁存储单元，
其中，上述各个磁存储单元包括：
根据存储的上述数据的电平，具有第1电阻值和比上述第1电阻值大的第2电阻值中的某一个的磁存储部分，
与上述磁存储部分串联连接并且在选择时导通的存储单元选择门；
在数据读出时，与对应于被选出的磁存储单元的上述磁存储部分和导通的存储单元选择门进行电耦合的同时，被供给数据读出电流的第1数据线；
具有上述第1和第2电阻值的中间电阻值的虚拟存储单元，
其中，上述虚拟存储单元包括：
具有上述第1电阻值的虚拟电阻部分，
与上述磁存储部分串联连接并且在选择时导通的虚拟存储单元选择门；
在数据读出时，与上述虚拟电阻部分和导通的虚拟存储单元选择门进行电耦合的同时，被供给上述数据读出电流的第2数据线；以及
根据上述第1和第2数据线的电压变化，生成读出数据的数据读出电路，
其中，上述导通的虚拟存储单元选择门的电阻值大于作为上述导通的存储单元选择门的电阻值的第3电阻值，小于上述第2和第1电阻值的差值与上述第3电阻值之和。
10.如权利要求9所述的薄膜磁性体存储器，其特征在于：
各个上述存储单元选择门具有第1场效应型晶体管，
上述虚拟存储单元选择门具有与上述第1场效应型晶体管相比较，栅极宽度和栅极长度的至少一方不同的第2场效应型晶体管。
11.如权利要求9所述的薄膜磁性体存储器，其特征在于：
上述各个存储单元选择门具有第1场效应型晶体管，
上述虚拟存储单元选择门具有：
在导通时具有上述第3电阻值的第2场效应型晶体管；以及
与上述第2场效应型晶体管串联连接，并且导通时的电阻值比上述差值小的第3场效应型晶体管，
与上述第1场效应型晶体管同样地设计上述第2场效应型晶体管。
12.如权利要求9所述的薄膜磁性体存储器，其特征在于：
上述虚拟电阻部分包括存储与上述第1电阻值对应的数据电平的磁存储部分，
上述虚拟电阻部分和分别包含在各个上述磁存储单元中的上述磁存储部分具有相同的结构。
13.一种薄膜磁性体存储器，其特征在于：
具备：
每一个都用于存储被外加磁场写入的数据的多个磁存储单元；
在数据读出时，用于与上述多个磁存储单元中的被选出的磁存储单元进行比较的虚拟存储单元，
其中，各个上述磁存储单元和上述虚拟存储单元包括：
根据存储的上述数据的电平，具有第1电阻值和比上述第1电阻值大的第2电阻值中的某一个的磁存储部分，
与上述磁存储部分串联连接并且在选择时导通的存储单元选择门，
包含在上述虚拟存储单元中的磁存储部分存储对应于上述第1电阻值的电平的数据；
在数据读出时，与上述被选出的磁存储单元和上述虚拟存储单元的一方进行电耦合的第1数据线；
在数据读出时，与上述被选出的磁存储单元和上述虚拟存储单元的另一方进行电耦合的第2数据线；
在上述数据读出时，对上述第1和第2数据线的每一条供给数据读出电流的同时，根据第1和第2数据线的电压变化，生成读出数据的数据读出电路；以及
用于有选择地连接对于上述第1和第2数据线中与上述虚拟存储单元进行电耦合的一方串联连接的电阻部分的虚拟电阻添加电路，其中，该电阻部分具有比上述第1和第2电阻值的差值小的电阻值。
14.如权利要求13所述的薄膜磁性体存储器，其特征在于：
上述电阻部分具有把可变的控制电压输入到栅极的场效应型晶体管。
15.如权利要求13所述的薄膜磁性体存储器，其特征在于：
上述虚拟电阻添加电路根据行地址的一部分，选择上述第1和第2数据线中的连接上述电阻部分的一方。
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TW (1) TW561482B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1542844B (zh) * 2003-03-24 2010-06-09 株式会社东芝 具有磁阻元件的半导体存储装置及其制造方法
CN101067966B (zh) * 2006-05-01 2010-06-23 株式会社东芝 具有变阻元件的半导体存储器
CN101878506A (zh) * 2007-10-17 2010-11-03 高通股份有限公司 用于自旋转移力矩磁阻随机存取存储器中的读取操作的接地电平预充电位线方案
CN101345028B (zh) * 2007-07-10 2011-09-28 联詠科技股份有限公司 用于显示器读取存储器数据的电路系统
CN101350220B (zh) * 2007-07-18 2012-01-25 旺宏电子股份有限公司 电荷再回收的操作方法及其驱动电路和低功率存储器
CN107274932A (zh) * 2016-04-08 2017-10-20 爱思开海力士有限公司 电子设备
CN107683506A (zh) * 2015-06-24 2018-02-09 索尼公司 半导体设备

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270790A (ja) * 2000-12-27 2002-09-20 Toshiba Corp 半導体記憶装置
JP5019681B2 (ja) * 2001-04-26 2012-09-05 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
US6646911B2 (en) * 2001-10-26 2003-11-11 Mitsubishi Denki Kabushiki Kaisha Thin film magnetic memory device having data read current tuning function
TW582032B (en) * 2001-11-30 2004-04-01 Toshiba Corp Magnetic random access memory
US6839269B2 (en) * 2001-12-28 2005-01-04 Kabushiki Kaisha Toshiba Magnetic random access memory
JP4450538B2 (ja) * 2002-03-26 2010-04-14 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
JP4049604B2 (ja) * 2002-04-03 2008-02-20 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
JP4047615B2 (ja) * 2002-04-03 2008-02-13 株式会社ルネサステクノロジ 磁気記憶装置
US6809981B2 (en) * 2002-04-10 2004-10-26 Micron Technology, Inc. Wordline driven method for sensing data in a resistive memory array
US7006880B2 (en) * 2002-04-19 2006-02-28 Phred, Llc Method for controlling a device with a control system
US6940748B2 (en) * 2002-05-16 2005-09-06 Micron Technology, Inc. Stacked 1T-nMTJ MRAM structure
JP4242117B2 (ja) * 2002-07-11 2009-03-18 株式会社ルネサステクノロジ 記憶装置
JP4219141B2 (ja) * 2002-09-13 2009-02-04 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
WO2004027877A1 (ja) * 2002-09-19 2004-04-01 Sharp Kabushiki Kaisha 抵抗変化機能体およびその製造方法
JP2004133990A (ja) * 2002-10-09 2004-04-30 Renesas Technology Corp 薄膜磁性体記憶装置
JP2004185755A (ja) 2002-12-05 2004-07-02 Sharp Corp 不揮発性半導体記憶装置
CN100351947C (zh) * 2003-01-17 2007-11-28 华邦电子股份有限公司 双相预充电电路及其组合的消除漏泄电流电路
JP4541651B2 (ja) * 2003-03-13 2010-09-08 シャープ株式会社 抵抗変化機能体、メモリおよびその製造方法並びに半導体装置および電子機器
US20110046754A1 (en) * 2003-09-25 2011-02-24 Rockwell Software, Inc. Industrial hmi automatically customized based upon inference
US7038941B2 (en) * 2003-12-19 2006-05-02 Hewlett-Packard Development Company, L.P. Magnetic memory storage device
DE102004044413A1 (de) * 2004-09-14 2006-03-16 Infineon Technologies Ag Halbleiterspeicherbauelement
US7254074B2 (en) * 2005-03-07 2007-08-07 Micron Technology, Inc. Open digit line array architecture for a memory array
JP4731219B2 (ja) * 2005-06-29 2011-07-20 ルネサスエレクトロニクス株式会社 不揮発性記憶装置
KR20080055879A (ko) * 2005-10-07 2008-06-19 코니카 미놀타 옵토 인코포레이티드 셀룰로오스 에스테르 필름의 제조 방법, 셀룰로오스에스테르 필름, 편광판 및 액정 표시 장치
JP4804133B2 (ja) * 2005-12-06 2011-11-02 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US8004880B2 (en) * 2007-03-06 2011-08-23 Qualcomm Incorporated Read disturb reduction circuit for spin transfer torque magnetoresistive random access memory
US7742329B2 (en) * 2007-03-06 2010-06-22 Qualcomm Incorporated Word line transistor strength control for read and write in spin transfer torque magnetoresistive random access memory
JP5091005B2 (ja) * 2008-05-13 2012-12-05 シャープ株式会社 半導体記憶装置および電子機器
US8130566B2 (en) 2010-02-25 2012-03-06 Taiwan Semiconductor Manufacturing Company, Ltd. Sense amplifier and method of sensing data using the same
DE112010005606T5 (de) * 2010-05-28 2013-04-04 Mitsubishi Electric Corp. Protokoliereinrichtung, Protokoliersystem und Steuerverfahren für eine Protokoliereinrichtung
US8254195B2 (en) * 2010-06-01 2012-08-28 Qualcomm Incorporated High-speed sensing for resistive memories
JP5703109B2 (ja) * 2011-04-23 2015-04-15 国立大学法人東北大学 メモリデータ読み出し回路
US10032509B2 (en) * 2015-03-30 2018-07-24 Toshiba Memory Corporation Semiconductor memory device including variable resistance element
US10147108B2 (en) 2015-04-02 2018-12-04 The Nielsen Company (Us), Llc Methods and apparatus to identify affinity between segment attributes and product characteristics
US9672941B1 (en) * 2016-02-08 2017-06-06 Infineon Technologies Ag Memory element status detection
CN105761748B (zh) * 2016-02-23 2018-05-25 宁波大学 一种防御差分功耗分析的静态随机存储器
US10224087B1 (en) * 2017-12-21 2019-03-05 Qualcomm Technologies, Incorporated Sensing voltage based on a supply voltage applied to magneto-resistive random access memory (MRAM) bit cells in an MRAM for tracking write operations to the MRAM bit cells
US10431291B1 (en) * 2018-08-08 2019-10-01 Micron Technology, Inc. Systems and methods for dynamic random access memory (DRAM) cell voltage boosting
CN111627474B (zh) * 2020-05-29 2022-06-10 西安紫光国芯半导体有限公司 传输数据总线驱动电路以及方法、电子设备
US12080347B1 (en) 2022-03-31 2024-09-03 Crossbar, Inc. Differential programming of two-terminal resistive switching memory with program soaking and adjacent path disablement
US12100449B1 (en) 2022-03-31 2024-09-24 Crossbar, Inc. Differential programming of two-terminal resistive switching memory with intrinsic error suppression
US20230317162A1 (en) * 2022-03-31 2023-10-05 Crossbar, Inc. Differential programming of two-terminal memory with program detection and multi-path disablement

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5173873A (en) * 1990-06-28 1992-12-22 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration High speed magneto-resistive random access memory
US5519662A (en) * 1993-12-03 1996-05-21 Hitachi, Ltd. Semiconductor memory device
US5724095A (en) * 1995-10-03 1998-03-03 Omnivision Technologies Inc. Charge amplifier for MOS imaging array and method of making same
US6262625B1 (en) 1999-10-29 2001-07-17 Hewlett-Packard Co Operational amplifier with digital offset calibration
US6046929A (en) * 1998-04-06 2000-04-04 Fujitsu Limited Memory device with two ferroelectric capacitors per one cell
US5982690A (en) * 1998-04-15 1999-11-09 Cirrus Logic, Inc. Static low-power differential sense amplifier circuits, systems and methods
JP2000030481A (ja) * 1998-07-13 2000-01-28 Nec Corp 半導体記憶装置
DE19844479C1 (de) * 1998-09-28 2000-04-13 Siemens Ag Integrierter Speicher mit einem differentiellen Leseverstärker
DE19914488C1 (de) * 1999-03-30 2000-05-31 Siemens Ag Vorrichtung zur Bewertung der Zellenwiderstände in einem magnetoresistiven Speicher
US6128239A (en) * 1999-10-29 2000-10-03 Hewlett-Packard MRAM device including analog sense amplifiers
US6188615B1 (en) * 1999-10-29 2001-02-13 Hewlett-Packard Company MRAM device including digital sense amplifiers
US6185143B1 (en) * 2000-02-04 2001-02-06 Hewlett-Packard Company Magnetic random access memory (MRAM) device including differential sense amplifiers
US6205073B1 (en) * 2000-03-31 2001-03-20 Motorola, Inc. Current conveyor and method for readout of MTJ memories
JP2002170377A (ja) * 2000-09-22 2002-06-14 Mitsubishi Electric Corp 薄膜磁性体記憶装置
JP4667594B2 (ja) 2000-12-25 2011-04-13 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1542844B (zh) * 2003-03-24 2010-06-09 株式会社东芝 具有磁阻元件的半导体存储装置及其制造方法
CN101067966B (zh) * 2006-05-01 2010-06-23 株式会社东芝 具有变阻元件的半导体存储器
CN101345028B (zh) * 2007-07-10 2011-09-28 联詠科技股份有限公司 用于显示器读取存储器数据的电路系统
CN101350220B (zh) * 2007-07-18 2012-01-25 旺宏电子股份有限公司 电荷再回收的操作方法及其驱动电路和低功率存储器
CN101878506A (zh) * 2007-10-17 2010-11-03 高通股份有限公司 用于自旋转移力矩磁阻随机存取存储器中的读取操作的接地电平预充电位线方案
CN107683506A (zh) * 2015-06-24 2018-02-09 索尼公司 半导体设备
CN107683506B (zh) * 2015-06-24 2021-08-13 索尼公司 半导体设备
CN107274932A (zh) * 2016-04-08 2017-10-20 爱思开海力士有限公司 电子设备
US10861540B2 (en) 2016-04-08 2020-12-08 SK Hynix Inc. Electronic device with semiconductor memory having increased read margin
CN107274932B (zh) * 2016-04-08 2021-02-26 爱思开海力士有限公司 电子设备

Also Published As

Publication number Publication date
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JP2003016777A (ja) 2003-01-17
CN100431041C (zh) 2008-11-05
US20030002333A1 (en) 2003-01-02
DE10228578A1 (de) 2003-01-16
US7006373B2 (en) 2006-02-28
US6614681B2 (en) 2003-09-02
US20040105304A1 (en) 2004-06-03
KR100514959B1 (ko) 2005-09-15
US20060104109A1 (en) 2006-05-18

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