CN1303611C - 抑制了内部的磁噪声的薄膜磁性体存储器 - Google Patents

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Abstract

利用在每条写字线(WWL)上配置的写驱动电路(WWD)，对选择行的写字线(WWL)供给数据写入电流(Iww)，对与选择行邻接的写字线(WWL)在与数据写入电流相反的方向上供给磁场消除电流(ΔIww)。在各写驱动电路(WWD)中，利用第1和第2驱动晶体管(101、102)这两者的接通来供给数据写入电流(Iww)，只利用第2驱动晶体管(102)的接通来供给磁场消除电流(ΔIww)。

Description

抑制了内部的磁噪声的薄膜磁性体存储器
技术领域
本发明涉及薄膜磁性体存储器，更特定地说，涉及包括具有磁隧道结(MTJ)的磁性体存储单元的薄膜磁性体存储器。
背景技术
作为能以低功耗来存储非易失性的数据的存储器，MRAM(磁随机存取存储器)器件正越来越引人注目。MRAM器件是使用在半导体集成电路上形成的多个薄膜磁性体进行非易失性的数据存储、能对于各薄膜磁性体进行随机存取的存储器。
特别是，已发表了近年来通过将作为利用了磁隧道结的薄膜磁性体用作存储单元、MRAM器件的性能得到了飞跃的进步的情况。关于包括具有磁隧道结的存储单元的MRAM器件，在“A 10ns Read and WriteNon-Volatile Memory Array Using a Magnetic Tunnel Junction andFET Switch in each Cell(在每个单元中使用磁隧道结和FET开关的10ns读写非易失性存储器阵列)”，ISSCC Digest of TechnicalPapers，TA7.2，Feb.2000.、“Nonvolatile RAM based on MagneticTunnel Junction Element(基于磁隧道结元件的非易失性RAM)”，ISSCC Digest of Technical Papers，TA7.3，Feb.2000.和“A 256kb3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM(256kb 3.0V1T1MTJ非易失性磁阻性RAM)”，ISSCC Digest of TechnicalPapers，TA7.6，Feb.2001.等的技术文献中已公开了。
图34是示出具有磁隧道结部的存储单元(以下，也单单称为「MTJ存储单元」)的结构的概略图。
参照图34，MTJ存储单元包括其电阻值随存储数据电平而变化的隧道磁阻元件TMR和在数据读出时形成通过隧道磁阻元件TMR的读出电流Is的路径用的存取元件ATR。由于存取元件ATR代表性地由场效应晶体管形成，故以下也将存取元件ATR称为存取晶体管ATR。存取晶体管ATR被耦合在隧道磁阻元件TMR与固定电压Vss(例如接地电压GND)之间。
对于MTJ存储单元来说，配置指示数据写入用的写字线WWL、进行数据读出用的读字线RWL和在数据读出时和数据写入时传递与存储数据的数据电平对应的电信号用的数据线，即位线BL。
图35是说明来自MTJ存储单元的数据读出工作的概念图。
参照图35，隧道磁阻元件TMR具有：有被固定的恒定磁化方向的强磁性体层(以下，也单单称为「固定磁化层」)FL；在与来自外部的施加磁场对应的方向上被磁化的强磁性体层(以下，也单单称为「自由磁化层」)VL；以及反强磁性体层AFL。在固定磁化层FL与自由磁化层VL之间设置用绝缘体膜形成的隧道势垒(隧道膜)TB。在自由磁化层VL中，根据被写入的存储数据的电平，在与固定磁化层FL为同一的方向或与固定磁化层FL相反的方向上被磁化。利用该固定磁化层FL、隧道势垒TB和自由磁化层VL形成磁隧道结。
在数据读出时，存取晶体管ATR根据读字线RWL的激活而被接通。由此，可在位线BL～隧道磁阻元件TMR～存取晶体管ATR～固定电压Vss(接地电压GND)的电流路径中流过数据读出电流Is。
隧道磁阻元件TMR的电阻值随固定磁化层FL与自由磁化层VL的各自的磁化方向的相对关系而变化。具体地说，在固定磁化层FL的磁化方向与自由磁化层VL的磁化方向相同(平行)的情况下，与两者的磁化方向相反(反平行)的情况相比，隧道磁阻元件TMR的电阻变小。
因而，如果使自由磁化层VL在与存储数据对应的方向上磁化，则由于数据读出电流Is而在隧道磁阻元件TMR中产生的电压变化随存储数据电平的不同而不同。因而，例如如果在将位线BL预充电到恒定电压后使数据读出电流Is流过隧道磁阻元件TMR，则通过检测位线BL的电压，可读出MTJ存储单元的存储数据。
图36是说明对于MTJ存储单元的数据写入工作的概念图。
参照图36，在数据写入时，读字线RWL被非激活，存取晶体管ATR被关断。在该状态下，在与写入数据对应的方向上使自由磁化层VL磁化用的数据写入电流分别流过写字线WWL和位线BL。自由磁化层VL的磁化方向由分别流过写字线WWL和位线BL的数据写入电流来决定。
图37是说明对于MTJ存储单元的数据写入时的隧道磁阻元件的磁化状态用的概念图。
参照图37，横轴H(EA)表示在隧道磁阻元件TMR内的自由磁化层VL中在易磁化轴(EA)方向上施加的磁场。另一方面，纵轴H(HA)表示在自由磁化层VL中在难磁化轴(HA)方向上作用的磁场。磁场H(EA)和磁场H(HA)分别与由分别流过位线BL和写字线WWL的电流产生的2个磁场的各一方相对应。
在MTJ存储单元中，固定磁化层FL的被固定的磁化方向沿易磁化轴，自由磁化层VL根据存储数据的电平(“1”和“0”)，沿易磁化轴方向，在与固定磁化层FL平行(相同)或反平行(相反)的方向上被磁化。以下，在本说明书中，假定分别用R1和R0(其中，R1＞R0)来表示分别与自由磁化层VL的2种磁化方向对应的隧道磁阻元件TMR的电阻。MTJ存储单元与这样的自由磁化层VL的2种磁化方向相对应，可存储1位的数据(“1”和“0”)。
只在所施加的磁场H(EA)与H(HA)之和到达图中示出的星形特性线的外侧的区域的情况下，才能新改写自由磁化层VL的磁化方向。即，在所施加的数据写入磁场为与星形特性线的内侧的区域相当的强度的情况下，自由磁化层VL的磁化方向不变化。
如星形特性线中所示，通过对自由磁化层VL施加难磁化轴方向的磁场，可降低在使沿易磁化轴的磁化方向变化方面所必要的磁化阈值。
在如图37示出的例子那样设计了数据写入时的工作点的情况下，在作为数据写入对象的MTJ存储单元中，将易磁化轴方向的数据写入磁场设计成其强度为HWR。即，将流过位线BL或写字线WWL的数据写入电流的值设计成能得到该数据写入磁场HWR。一般来说，数据写入磁场HWR用在磁化方向的转换方面所必要的开关磁场HSR与裕量部分ΔH之和来表示。即，用HWR＝HSR+ΔH来表示。
另外，为了改写MTJ存储单元的存储数据，即隧道磁阻元件TMR的磁化方向，必须在写字线WWL和位线BL这两者中流过规定电平以上的数据写入电流。由此，隧道磁阻元件TMR中的自由磁化层VL根据沿易磁化轴(EA)的数据写入磁场的方向，在与固定磁化层FL平行或相反(反平行)的方向上被磁化。在隧道磁阻元件TMR中一度被写入的磁场方向，即MTJ存储单元的存储数据在进行新的数据写入之前的期间内，以非易失性的方式被保持。
这样，由于隧道磁阻元件TMR的电阻随因被施加的数据写入磁场而可改写的磁化方向而变化，故通过分别使隧道磁阻元件TMR中的自由磁化层VL的2种磁化方向与存储数据的电平(“1”和“0”)相对应，可进行非易失性的数据存储。
这样，对于成为数据写入对象的MTJ存储单元(以下，也称为「选择存储单元」)来说，必须施加来自对应的写字线WWL和位线BL这两者的磁场。但是，从该写字线WWL和位线BL作用于数据写入对象以外的MTJ存储单元(以下，也称为「非选择存储单元」)的漏泄磁场成为对于非选择存储单元的磁噪声。如果这样的噪声变大，则在非选择存储单元中存在进行错误的数据写入的可能性。
特别是，对于与选择存储单元属于同一行或同一列的非选择存储单元来说，对易磁化轴方向和难磁化轴方向的某一方施加了规定强度的磁场。因此，必须考虑怎样才不发生下述情况：分别作用于与选择行的邻接行或选择列的邻接行对应的各非选择存储单元的磁场受到来自选择行的写字线和选择列的位线的漏泄磁场的影响而到达图37中示出的星形特性线的外侧区域。
发明内容
本发明的目的在于提供防止了因磁噪声引起的对非选择存储单元的数据错误写入的、工作可靠性高的薄膜磁性体存储器。
如果归纳本发明，则它是一种薄膜磁性体存储器，包含：存储器阵列，以行列状配置了各自具有在与存储数据对应的方向上被磁化的磁性体的多个磁性体存储单元；多条写入选择线，分别与存储单元行对应地设置；多条数据线，分别与存储单元列对应地设置，在选择列中流过与写入数据对应的方向的电流；行选择电路，用于响应地址信号选择上述存储单元行；以及多个写入驱动电路，分别与多条写入选择线对应地设置，用来根据由上述行选择电路产生的行选择结果控制对多条写入选择线的选择性的电流供给。各写入驱动电路包含多个电流驱动部，与选择行对应的写入驱动电路使用作为多个电流驱动部的至少一部分的第1数目的电流驱动部，对对应的写入选择线供给数据写入电流，与选择行的邻接行对应的写入驱动电路使用第1数目的电流驱动部的一部分，在与对应于选择行的写入选择线中的数据写入电流相反的方向上对对应的写入选择线供给比数据写入电流小的磁场消除电流。在各写入选择线中，在同一方向上供给对应的存储单元行的选择时的数据写入电流和邻接行的选择时的磁场消除电流。
因而，本发明的主要的优点是通过对邻接行的写入选择线供给抵消由流过选择行的写入选择线的数据写入电流而产生的漏泄磁场用的磁场消除电流，可防止对非选择存储单元的数据错误写入。再者，在以这种方式控制2种电流供给的写入驱动电路中，由于作成使用在数据写入电流的供给时使用的电流驱动部(驱动晶体管)的一部分来供给磁场消除电流的结构，故可削减必须在每条写入选择布线中配置的写入驱动电路的面积。
按照本发明的另一方面，本发明是一种薄膜磁性体存储器，包含：存储器阵列，以行列状配置了各自具有在与存储数据对应的方向上被磁化的磁性体的多个磁性体存储单元；多条写入选择线，分别与存储单元行对应地设置；多条数据线，分别与存储单元列对应地设置，在选择列中流过与写入数据对应的方向的电流；行选择电路，用于响应地址信号选择上述存储单元行；多个写入驱动电路，分别与多条写入选择线对应地设置，用来根据由上述行选择电路产生的行选择结果控制对多条写入选择线的选择性的电流供给；虚设写入选择线，与位于存储器阵列的最端部的写入选择线邻接，沿与多条写入选择线为同一的方向配置；以及虚设写入驱动电路，用来根据由上述行选择电路产生的行选择结果控制对虚设写入选择线的电流供给。与选择行对应的写入驱动电路对对应的写入选择线供给数据写入电流，与选择行的邻接行对应的写入驱动电路在与对应于选择行的写入选择线中的数据写入电流相反的方向上对对应的写入选择线供给比数据写入电流小的磁场消除电流。在各写入选择线中，在同一方向上供给对应的存储单元行的选择时的数据写入电流和邻接行的选择时的磁场消除电流，在位于最端部的写入选择线与选择行对应的情况下，虚设写入驱动电路对虚设写入选择线供给磁场消除电流。
在这样的薄膜磁性体存储器中，通过对邻接行的写入选择线供给抵消由流过选择行的写入选择线的数据写入电流而产生的漏泄磁场用的磁场消除电流，可防止对非选择存储单元的数据错误写入。再者，即使对于存储器阵列的最端部的存储单元行，由于与其它的存储单元行同样地可使由磁场消除电流产生的磁场起作用，故可在存储器阵列内使数据写入特性和抗数据错误写入的特性变得均匀。
本发明的又一方面的薄膜磁性体存储器包含：存储器阵列，以行列状配置了各自具有在与存储数据对应的方向上被磁化的磁性体的多个磁性体存储单元；多条写入选择线，分别与存储单元行对应地设置；多条数据线，分别与存储单元列对应地设置，在选择列中流过与写入数据对应的方向的电流；行选择电路，用于响应地址信号选择上述存储单元行；以及多个写入驱动电路，分别与多条写入选择线对应地设置，用来根据由上述行选择电路产生的行选择结果控制对多条写入选择线的选择性的电流供给。与选择行对应的写入驱动电路对对应的写入选择线供给数据写入电流，与选择行的邻接行对应的写入驱动电路在与对应于选择行的写入选择线中的数据写入电流相反的方向上对对应的写入选择线供给比数据写入电流小的磁场消除电流。在各写入选择线中，在同一方向上供给对应的存储单元行的选择时的数据写入电流和邻接行的选择时的磁场消除电流。薄膜磁性体存储器还包含：主电源布线，配置在沿存储单元列的方向上，将从主电流供给电路供给的数据写入电流传递给多个写入驱动电路；副电源布线，配置在沿存储单元列的方向上，将从副电流供给电路供给的磁场消除电流传递给多个写入驱动电路；以及第1和第2接地布线，分别与多条写入选择线的两端对应地配置在沿存储单元列的方向上，各自将通过了多条写入选择线的至少1条的数据写入电流和磁场消除电流的各一方引导到第1和第2接地节点上。这样来配置主电流供给电路、副电流供给电路以及第1和第2接地节点，以便在主电源布线、副电源布线以及第1和第2接地布线中由数据写入电流和磁场消除电流分别发生的磁场在互相抵消的方向上起作用。
在这样的薄膜磁性体存储器中，通过对邻接行的写入选择线供给抵消由流过选择行的写入选择线的数据写入电流而产生的漏泄磁场用的磁场消除电流，可防止对非选择存储单元的数据错误写入。再者，由于因数据写入电流和磁场消除电流引起的、来自写入选择线以外的电流路径的磁场在存储器阵列中在互相抵消的方向上起作用，故可进一步减少对存储器阵列的磁干扰，可谋求数据写入的稳定。
本发明的又一方面的薄膜磁性体存储器包含：存储器阵列，以行列状配置了各自具有在与存储数据对应的方向上被磁化的磁性体的多个磁性体存储单元；多条写入电流布线，为了有选择地对多个存储单元的一部分施加数据写入磁场而有选择地接受数据写入电流的供给；地址选择电路，用于进行根据地址信号的地址选择；多个写入驱动电路，分别与多条写入电流布线对应地设置，用来根据由上述地址选择电路产生的地址选择结果各自对对应的写入电流布线供给数据写入电流；电源布线，配置在与多条写入电流布线交叉的方向上，将从电流供给电路供给的数据写入电流传递给多个写入驱动电路；以及接地布线，配置在与多条写入电流布线交叉的方向上，用来将通过了多条写入电流布线的至少1条的数据写入电流引导到接地节点上。将电源布线和接地布线的每一条的每单位长度的布线电阻设计成相同，这样来配置电源布线、接地布线、电流供给电路和接地节点，使得电源布线、与由上述地址选择电路所选择的磁性体存储单元对应的写入选择线和接地布线上的数据写入电流的路径长度大致为恒定而与地址选择结果无关。
在这样的薄膜磁性体存储器中，可均匀地维持流过写入电流布线的数据写入电流的电流量而与存储单元行的选择结果无关。其结果是，可提高存储器阵列内的数据写入特性的均匀性，谋求数据写入工作的稳定。
本发明的又一方面的薄膜磁性体存储器包含：存储器阵列，以行列状配置了各自具有在与存储数据对应的方向上被磁化的磁性体的多个磁性体存储单元；多条写入选择线，分别与存储单元行对应地设置，在选择行中流过数据写入电流；多条数据线，分别与存储单元列对应地设置，在选择列中流过与写入数据对应的方向的电流；行选择电路，用于响应地址信号选择上述存储单元行；以及多个写入驱动电路，分别与多条写入选择线对应地设置，与各写入选择线的两端的一方对应地每隔1行交替地配置。各写入驱动电路包含连接在对应的写入选择线的两端的一方与第1电压之间的、根据由上述行选择电路产生的行选择结果导通或关断的多个N型场效应晶体管。多条写入选择线的两端的另一方与不同于第1电压的第2电压连接，在与选择行对应的写入驱动电路中，多个N型场效应晶体管中的电流驱动能力之和与数据写入电流相当的至少1个晶体管接通，在与选择行的邻接行对应的写入驱动电路中，多个N型场效应晶体管中的电流驱动能力之和比数据写入电流小的一部分晶体管接通。
在这样的薄膜磁性体存储器中，通过对邻接行的写入选择线供给抵消由流过选择行的写入选择线的数据写入电流而产生的漏泄磁场用的磁场消除电流，可防止对非选择存储单元的数据错误写入。再者，在写入驱动电路中，由于作成了使用每单位尺寸的电流驱动能力相对地大的N型场效应晶体管来供给数据写入电流和磁场消除电流的结构，故可削减必须在每条写入选择布线中配置的写入驱动电路的面积。
本发明的又一方面的薄膜磁性体存储器包含：存储器阵列，以行列状配置了各自具有在与存储数据对应的方向上被磁化的磁性体的多个磁性体存储单元；多条写入选择线，分别与存储单元行对应地设置，在选择行中流过数据写入电流；多条数据线，分别与存储单元列对应地设置，在选择列中流过与写入数据对应的方向的电流；行选择电路，用于响应地址信号选择上述存储单元行；以及多个写入驱动电路，分别与多条写入选择线的一端对应地设置。多条写入选择线的另一端每隔1行交替地与第1和第2电压连接，对应的写入选择线与第1电压连接的各写入驱动电路包含连接在对应的写入选择线的一端与第2电压之间的、根据由上述行选择电路产生的行选择结果导通或关断的多个P型场效应晶体管。对应的写入选择线与第2电压连接的各写入驱动电路包含连接在对应的写入选择线的一端与第1电压之间的、根据由上述行选择电路产生的行选择结果导通或关断的多个N型场效应晶体管。在与选择行对应的写入驱动电路中，多个N型场效应晶体管或多个P型场效应晶体管中的电流驱动能力之和与数据写入电流相当的至少一部分晶体管接通，在与选择行的邻接行对应的写入驱动电路中，多个N型场效应晶体管或多个P型场效应晶体管中的电流驱动能力之和比数据写入电流小的一部分晶体管接通。
在这样的薄膜磁性体存储器中，通过对邻接行的写入选择线供给抵消由流过选择行的写入选择线的数据写入电流而产生的漏泄磁场用的磁场消除电流，可防止对非选择存储单元的数据错误写入。再者，在写入驱动电路中，可在存储器阵列的一侧配置作为驱动晶体管工作的P型和N型场效应晶体管。因而，可谋求缩小进行行选择的电路的电路面积。特别是，在分割存储器阵列的必要性小的小规模的结构中，可有效地配置写入驱动电路。
本发明的又一方面的薄膜磁性体存储器包含：存储器阵列，以行列状配置了各自具有在与存储数据对应的方向上被磁化的磁性体的多个磁性体存储单元；多条写入电流布线，为了有选择地对多个存储单元的一部分施加数据写入磁场而有选择地接受数据写入电流的供给；以及外围布线，在存储器阵列的外部，沿与多条写入电流布线为同一的方向配置。流过外围布线的电流的方向与流过多条写入电流布线中的最接近于外围布线的写入电流布线的电流的方向彼此相反。
本发明的又一方面的薄膜磁性体存储器包含：存储器阵列，以行列状配置了各自具有在与存储数据对应的方向上被磁化的磁性体的多个磁性体存储单元；多条写入电流布线，为了有选择地对多个存储单元的一部分施加数据写入磁场而有选择地接受数据写入电流的供给；以及外围布线，在存储器阵列的外部，沿与多条写入电流布线为同一的方向配置。将外围布线的连接地点设计成数据写入电流流过的期间与电流流过外围布线的期间互相不重复。
在这样的薄膜磁性体存储器中，由于在数据写入时可抑制来自配置在存储器阵列外部的布线的磁噪声，故可抑制存储器阵列中的数据错误写入的危险性。
附图说明
图1是示出本发明的实施例的MRAM器件的整体结构的概略框图。
图2是说明实施例1的数据写入电流的供给的电路图。
图3是说明实施例1的变例的数据写入电流的供给的电路图。
图4是说明实施例2的数据写入电流和磁场消除电流的供给系统的第1结构例的框图。
图5是说明实施例2的数据写入电流和磁场消除电流的供给系统的第2结构例的框图。
图6是说明实施例2的数据写入电流和磁场消除电流的供给系统的第3结构例的框图。
图7是说明实施例2的变例的数据写入电流和磁场消除电流的供给系统的第1结构例的框图。
图8是示出图7中示出的写驱动电路的结构的电路图。
图9是说明实施例2的变例的数据写入电流和磁场消除电流的供给系统的第2结构例的框图。
图10是说明实施例2的变例的数据写入电流和磁场消除电流的供给系统的第3结构例的框图。
图11是说明实施例3的数据写入电流和磁场消除电流的供给系统的第1结构例的框图。
图12是说明实施例3的数据写入电流和磁场消除电流的供给系统的第2结构例的框图。
图13是说明实施例3的数据写入电流和磁场消除电流的供给系统的第3结构例的框图。
图14是说明实施例3的数据写入电流和磁场消除电流的供给系统的第4结构例的框图。
图15是说明实施例3的数据写入电流和磁场消除电流的供给系统的第5结构例的框图。
图16是说明实施例3的数据写入电流和磁场消除电流的供给系统的第6结构例的框图。
图17是示出实施例4的写驱动电路的结构例的电路图。
图18是示出实施例4的写驱动电路的另一结构例的电路图。
图19是示出实施例4的变例的写驱动电路的结构例的电路图。
图20是示出实施例4的变例的写驱动电路的另一结构例的电路图。
图21是说明实施例5的数据写入电流的供给系统的第1结构例的框图。
图22是说明实施例5的数据写入电流的供给系统的第2结构例的框图。
图23是说明实施例5的变例的数据写入电流的供给系统的第1结构例的框图。
图24是说明实施例5的变例的数据写入电流的供给系统的第2结构例的框图。
图25是说明实施例6的外围布线的配置的第1框图。
图26是说明实施例6的外围布线的配置的第2框图。
图27是说明实施例6的外围布线的配置的第3框图。
图28是说明实施例6的外围布线的配置的第4框图。
图29是说明实施例6的外围布线的配置的第5框图。
图30是说明实施例6的变例的外围布线的配置的第1框图。
图31是说明实施例6的变例的外围布线的配置的第2框图。
图32是说明实施例6的变例的外围布线的配置的第3框图。
图33是说明实施例6的变例的外围布线的配置的第4框图。
图34是示出MTJ存储单元的结构的概略图。
图35是说明来自MTJ存储单元的数据读出工作的概念图。
图36是说明对于MTJ存储单元的数据写入工作的概念图。
图37是说明对于MTJ存储单元的数据写入时的隧道磁阻元件的磁化状态用的概念图。
具体实施方式
以下，参照附图详细地说明本发明的实施例。再有，假定图中同一符号表示同一或相当的部分。
实施例1
参照图1，本发明的实施例的MRAM器件1响应于来自外部的控制信号CMD和地址信号ADD进行随机存取，进行写入数据DIN的输入和读出数据DOUT的输出。例如以与来自外部的时钟信号CLK同步的时序进行MRAM器件1中的数据读出和数据写入工作。或者，也可不从外部接受时钟信号CLK、而是在内部确定工作时序。
MRAM器件1包括响应于控制信号CMD来控制MRAM器件1的整体工作的控制电路5和具有被配置成行列状的多个MTJ存储单元的存储器阵列10。分别与MTJ存储单元的行(以下，也单单称为「存储单元行」)对应地配置多条写字线WWL和读字线RWL。此外，分别与MTJ存储单元的列(以下，也单单称为「存储单元列」)对应地配置位线BL。
MRAM器件1还包括行选择电路20、列选择电路30和读出/写入控制电路50、60。
行选择电路20根据由地址信号ADD示出的行地址RA进行存储器阵列10中的行选择。列选择电路30根据由地址信号ADD示出的列地址CA进行存储器阵列10中的列选择。利用行地址RA和列地址CA来示出数据写入时和数据读出时的选择存储单元。
读出/写入控制电路50、60是为了在数据读出和数据写入时对于与选择存储单元对应的存储单元列(以下，也称为「选择列」)的位线BL流过数据写入电流和数据读出电流，配置在与存储器阵列10邻接的区域中的电路组的总称。
图2是说明实施例1的数据写入电流的供给的电路图。
在图2中，代表性地示出对于存储器阵列10设置的外围电路部中的进行数据写入工作用的电路结构。
参照图2，在存储器阵列10中以行列状配置MTJ存储单元MC。各MTJ存储单元MC具有与图34～图37中示出的存储单元同样的结构和数据存储原理，包含由在与存储数据对应的方向上被磁化的磁性体构成的隧道磁阻元件TMR和存取晶体管ATR。隧道磁阻元件TMR和存取晶体管ATR串联地连接在对应的位线BL与固定电压Vss之间。代表性地将在半导体衬底上形成的场效应型晶体管、即MOS晶体管应用于存取晶体管ATR。再有，以下也将固定电压Vss称为接地电压Vss。
特别是，以下说明利用分层的译码来进行行选择的结构。在存储器阵列10中配置了的多个MTJ存储单元MC沿列方向被分割为多个存储器块MB。在图2中代表性地示出打头的存储器块MB1。
在各存储器块MB中，分别与存储单元行对应地设置写字线WWL和读字线RWL，分别与存储单元列对应地配置位线BL。
在数据写入时，对于已被选择的存储单元行(以下，也称为「选择行」)的写字线WWL供给发生沿隧道磁阻元件TMR的难磁化轴的方向的磁场用的数据写入电流，对于选择列的位线BL，流过发生沿隧道磁阻元件TMR的易磁化轴的方向的磁场用的数据写入电流。即，必须根据写入数据DIN的电平控制流过选择列的位线BL的数据写入电流的方向。
再者，对于每K个(K：自然数)存储单元行，配置对于多个存储器块MB共同地设置的主字线MWL。在图2中示出了K＝4的情形。即，在各存储器块MB中，4条写字线WWL与一方的主字线MWL相对应。在图2中，代表性地示出在打头的存储器块MB1中与第j(j：自然数)条主字线MWLj对应的结构。即，在存储器块MB1中，与主字线MWLj相对应，配置写字线WWLj0、WWLj1、WWLj2、WWLj3这4条写字线WWL。与写字线WWL同样地也配置了读字线RWL。即，在存储器块MB1中，与主字线MWLj相对应，配置了4条读字线RWLj0～RWLj3。
再者，在各存储器块MB的两端传递子译码信号SD0～SD3。在每个存储器块MB中独立地设定子译码信号SD0～SD3，在包含选择存储单元的存储器块(以下，也称为「选择存储器块」)中，为了选择与1条主字线MWL对应的4条写字线WWL和读字线RWL中的1条而有选择地激活子译码信号SD0～SD3。例如，在选择写字线WWLj0的情况下，将子译码信号SD0激活为高电平，将剩下的子译码信号SD1～SD3设定为低电平。另一方面，在非选择的存储器块MB中，将各子译码信号SD0～SD3设定为低电平。
以下，即使对于分别传递子译码信号SD0～SD3用的信号线组，也假定使用同样的符号分别表示为子译码信号线SD0～SD3。
再有，以下，在总括地表现写字线、读字线、位线和主字线的每一种的情况下，分别使用符号WWL、RWL、BL和MWL来表示，在表示特定的写字线、读字线、位线和主字线的情况下，在这些符号边上附加添加字来表示。此外，也将信号和信号线的高电压状态(例如电源电压Vcc)和低电压状态(例如接地电压Vss)分别称为「高电平」和「低电平」。
在这样的结构中，首先说明对位线BL的数据写入电流的供给工作。
读出/写入控制电路50具有由分别与位线BL1～BLm的一端对应地设置的位线驱动电路BDVa1～BDVam构成的位线驱动部51。同样，读出/写入控制电路60具有由分别与位线BL1～BLm的另一端对应地设置的位线驱动电路BDVb1～BDVbm构成的位线驱动部61。以下，也对位线驱动电路BDVa1～BDVam进行总称而称为位线驱动电路BDVa，也对位线驱动电路BDVb1～BDVbm进行总称而称为位线驱动电路BDVb。
再者，分别与存储单元列对应地设置列选择线CSL1～CSLm。以下，也对列选择线CSL1～CSLm进行总称而称为列选择线CSL。列选择线CSL在选择列中被激活为高电平，在非选择列中被激活为低电平。
各位线驱动电路BDVa根据对应的列选择线CSL和写入数据DIN，控制对应的位线BL的一端的电压。与此相对照，各位线驱动电路BDVb根据对应的列选择线CSL和写入数据的倒相数据/DIN，控制对应的位线BL的另一端的电压。在选择列中，位线驱动电路BDVa和BDVb将对应的位线BL的一端和另一端根据写入数据DIN的电平设定为高电平和低电平的各一方。例如，在写入数据DIN为高电平(“1”)时，位线驱动电路BDVa将选择列的位线的一端与电源电压Vcc耦合，位线驱动电路BDVb将选择列的位线的另一端与接地电压Vss连接。由此，在选择列的位线上，在从位线驱动部51至61的方向上流过数据写入电流。
与此相对照，在写入数据DIN为低电平(“0”)时，位线驱动电路BDVa和BDVb分别将选择列的位线的一端和另一端与接地电压Vss和电源电压Vcc耦合。由此，在选择列的位线上流过与写入数据DIN为高电平(“1”)时相反方向的数据写入电流。另一方面，在非选择列中，位线驱动电路BDVa和BDVb分别将位线BL的一端和另一端与接地电压Vss连接。其结果是，在非选择列的位线上不流过数据写入电流。
其次，说明数据写入时的对写字线WWL的电流供给。再有，以下，假定写字线WWLj0、WWLj1与偶数行相对应，写字线WWLj2、WWLj3与奇数行相对应。
在每条写字线WWL上设置根据行选择结果而控制对该写字线的电流供给用的写驱动电路WWD。在各存储器块MB中，与写字线WWL的两端部的一方相对应，每隔1行交替地配置写驱动电路WWD。例如，如图2中所示，在彼此相反的方向上配置了与偶数行对应的写驱动电路WWDj0和WWDj1、与奇数行对应的写驱动电路WWDj2和WWDj3。
各写字线WWL的两端部中的不配置写驱动电路WWD的另一方与接地电压Vss连接而与行选择结果无关。对于以写字线WWLj0和WWLj1为首的偶数行的对应的写字线在与行选择电路20相反一侧的区域中与接地电压Vss直接连接。此外，对于以写字线WWLj2和WWLj3为首的奇数行的对应的写字线组在行选择电路20一侧的区域中与接地电压Vss直接连接。
在选择了对应的写字线的情况下，各写驱动电路WWD将数据写入电流Iww供给该写字线，在选择了邻接行的情况下，将电流ΔIww供给对应的写字线。在图2中，作为一例，示出了与写字线WWLj0和WWLj1对应地设置的写驱动电路WWDj0、WWDj1的结构。
写驱动电路WWDj0具有：连接在子译码信号线SD0与写字线WWLj0的一端之间的驱动晶体管101；连接在电源电压Vcc与写字线WWLj0的一端之间的驱动晶体管102；以及串联地连接在写字线WWLj0的一端与接地电压Vss之间的驱动晶体管101#和102#。驱动晶体管101和102由P沟道MOS晶体管构成，驱动晶体管101#和102#由N沟道MOS晶体管构成。
驱动晶体管101和101#的各栅与节点N1连接，驱动晶体管102和102#的各栅与节点N2连接。即，驱动晶体管101和101#以互补的方式导通、关断，驱动晶体管102和102#以互补的方式导通、关断。
对节点N1输入表示对应的主字线MWLj的倒相电平的信号/MWLj。例如，通过在主字线MWLj与节点N1之间设置未图示的倒相器来实现这样的结构。
逻辑电路107由下述部分构成：第1 OR门，输出子译码信号SD2与DS3的OR逻辑运算结果；第2 OR门，输出第1 OR门的输出与子译码信号SD0的OR逻辑运算结果；以及NAND门，对节点N1输出第2 OR门的输出与主字线MWLj的电压电平的NAND逻辑运算结果。其结果是，在将该行(写字线WWLj0)或邻接行(写字线WWLj2或WWLj3)选择为数据写入对象的情况下，将节点N2的电压电平设定为低电平，在不将该行或邻接行的任一方作为数据写入对象的情况下，将节点N2的电压电平设定为高电平。
其结果是，如果将对应的主字线MWLj激活为高电平，则驱动晶体管101导通，驱动晶体管101#关断。因此，在主字线MWLj被激活为高电平、进而子译码信号SD0线被驱动为高电平时，驱动晶体管101对写字线WWLj0供给电流。
在节点N2被设定为低电平时，即与写字线WWLj0对应的该行或邻接行(写字线WWLj2、WWLj3)的某一方被选择为数据写入对象的情况下，驱动晶体管102对写字线WWLj0供给电流。
其结果是，在写字线WWLj0中，在该行的选择时，与驱动晶体管101和102的电流驱动能力之和相当的电流作为数据写入电流Iww而流过。此外，在邻接行的选择时，供给与驱动晶体管102的电流驱动能力相当的电流ΔIww。驱动对写字线WWL供给的电流用的驱动晶体管101和102的电流驱动能力例如可利用该晶体管尺寸(栅宽/栅长之比)来调整。
另一方面，在没有选择该行或邻接行的任一方的情况下，对于对应的写字线WWLj0来说，不进行来自写驱动电路WWDj0的电流供给。
由于与写字线WWLj1对应地设置的写驱动电路WWDj1的邻接行的1个行与下一主字线MWLj+1(未图示)相对应，故其译码结构稍微不同。
在写驱动电路WWDj1中，在子译码信号线SD1与写字线WWLj1之间设置驱动晶体管101。由于驱动晶体管102和101#、102#的配置与写驱动电路WWDj0相同，故不重复进行详细的说明。
在写驱动电路WWDj1中，驱动晶体管102、102#的栅电压，即节点N2的电平由逻辑电路108来设定。
逻辑电路108由下述部分构成：OR门，输出子译码信号SD1与DS3的OR逻辑运算结果；AND门，输出该OR门的输出与主字线MWLj的电压电平的AND逻辑运算结果；AND门，输出子译码信号SD2与下一个主字线MWLj+1的电压电平的AND逻辑运算结果；以及NOR门，对节点N2输出该2个AND门的各自的输出的NOR运算结果。
其结果是，在选择了该行(写字线WWLj1)或邻接行(写字线WWLj3或未图示的写字线WWL(j+1)2)的某一方的情况下，将节点N2的电压电平设定为低电平，在不选择该行和邻接行的任一方的情况下，将节点N2的电压电平设定为高电平。即，逻辑电路107和逻辑电路108具有同样的功能，在各写驱动电路WWD中，在选择了该行和邻接行的某一方的情况下，将节点N2的电压电平设定为低电平，在除此以外的情况下，将其设定为高电平。
即使对于写驱动电路WWDj2和WWDj3来说，也与写驱动电路WWDj1和WWDj0同样，传递了子译码信号SD2和SD3，再者，为了判定该行和邻接行的选择，也假定传递了必要的其它的子译码信号SD0、SD1。由于写驱动电路WWDj3的对应的写字线WWLj3、邻接行的写字线WWLj0、WWLj1的全部与同一主字线MWLj相对应，故在与写驱动电路WWDj0同样的结构中，应用适当地调换子译码信号的结构。与此相对照，由于写驱动电路WWDj2的邻接的写字线的一方与不同的主字线MWLj-1相对应，故必须应用与写驱动电路WWDj1同样的结构，适当地调换子译码信号和主字线。
这样，各写驱动电路WWD对于对应的写字线WWL来说，在选择了该行的情况下，使用驱动晶体管101和102供给数据写入电流Iww。此外，各写驱动电路WWD在选择了邻接行的情况下，只使用驱动晶体管102供给比数据写入电流Iww小的电流ΔIww。
由于与写字线WWL对应地每隔1行交替地配置了以这种方式构成的写驱动电路WWD，故在与流过选择行的写字线的数据写入电流Iww相反的方向上电流ΔIww(以下，考虑到电流方向，也表示为“-ΔIww”)流过邻接行的写字线。例如，在选择了与写字线WWLj0对应的存储单元的情况下，在选择行的写字线WWLj0上在离行选择电路20远的方向(在图2中，从左向右的方向)上流过数据写入电流Iww，另一方面，对于邻接行的写字线WWLj2和WWLj3来说，在接近于行选择电路20(在图2中，从右向左的方向)上，即与选择行的写字线WWLj上的数据写入电流Iww相反的方向上流过电流-ΔIww。
因而，可利用由邻接行的电流-ΔIww产生的磁场抵消由选择行的数据写入电流Iww作用于非选择存储单元的漏泄磁场。其结果是，特别是可防止对以邻接行为首的非选择存储单元的数据错误写入的发生，提高MRAM器件的工作可靠性。再有，以下，也将流过邻接行的电流ΔIww称为「磁场消除电流」，也将由磁场消除电流产生的磁场称为「消除磁场」。
此外，在各写字线WWL中，在选择了对应的存储单元行的情况下流过的数据写入电流Iww的方向与选择了邻接行的情况下流过的ΔIww的方向是相同的。即，由于由各写驱动电路WWD得到的电流供给被限于恒定的方向，故其电路结构不会变得复杂。
再有，通过每隔1行交替地配置写驱动电路WWD，故利用电源电压Vcc和接地电压Vss这2种电压来实现这样的磁场消除电流ΔIww的供给。换言之，如果将图2中示出的结构的写驱动电路WWD集中地配置在写字线WWL的一侧，则必须再对各写驱动电路WWD供给负电压。此外，利用交替配置，也可有助于因写驱动电路WWD的配置布局的缓和引起的MRAM器件的小型化。
再有，如在图37中已说明的那样，选择存储单元的隧道磁阻元件TMR的磁化方向是由沿易磁化轴的磁场，即流过位线BL的数据写入电流的方向来设定的。即，流过写字线WWL的数据写入电流的方向不直接影响隧道磁阻元件TMR的磁化方向。因而，即使将在奇数行和偶数行中流过写字线WWL的数据写入电流的方向设定为相反的方向，也不会成为数据写入工作的妨碍。
再有，在图2中省略了详细的图示，但也简单地说明了对于存储器阵列10的数据读出工作。在数据读出时，未图示的读字线驱动器根据主字线MWL和子译码信号SD0～SD3，将选择行的读字线RWL激活为高电平。与此相对应，在选择行的每一个MTJ存储单元MC中存取晶体管ATR导通。由此，位线BL1～BLm的每一条经隧道磁阻元件TMR与接地电压Vss耦合。再者，通过将选择列的位线与不同于接地电压Vss的规定电压耦合，如果在隧道磁阻元件TMR的两端产生了电压差，则可在选择列的位线上产生与选择存储单元的存储数据对应的电流。其结果是，通过检测选择列的位线的通过电流，可进行来自选择存储单元的数据读出。
如以上已说明的那样，按照实施例1的结构，可对邻接行的写字线的每一条供给抵消由规定的数据写入电流而产生的漏泄磁场用的磁场消除电流。再者，在以这种方式控制2种电流供给的每一个写驱动电路中，由于作成了使用在数据写入电流的供给时接通的驱动晶体管的一部分来供给磁场消除电流的结构，故可削减在数据写入电流和磁场消除电流的供给中使用的驱动晶体管组的配置面积。如上所述，由于在每条写字线WWL中配置写驱动电路WWD，故该电路面积的削减对MRAM器件整体的面积削减来说，其效果很明显。
实施例1的变例
在实施例1中，说明了在选择行的邻接行中流过与数据写入电流相反的方向的磁场消除电流的结构。但是，在这样的结构中，由于在存储器阵列的最端部的存储单元行中只存在1个邻接行，故与其它的存储单元行相比，在数据写入时施加的磁场不同。由此，存在在存储器阵列10中发生数据写入工作的不均匀性而损害工作容限的可能性。
在实施例1的变例中，说明即使在这样的存储器阵列的端部的存储单元行中也能与其它的存储单元行同样地施加消除磁场的结构。
图3是说明实施例1的变例的数据写入电流的供给的电路图。
在图3中，为了图示存储器阵列10的端部的结构，例示了与存储器块MB1的打头的主字线MWL1对应的部分的结构。
在该区域中，分别与存储单元行对应地分别配置读字线RWL10～13和写字线WWL10～13，分别与写字线WWL10～WWL13对应地配置写驱动电路WWD10～WWD13。
由于写驱动电路WWD10～WWD13的结构和工作与图2中示出的写驱动电路WWDj0～WWDj3的结构和工作相同，故不重复进行详细的说明。
在实施例1的变例的结构中，在与写字线WWL12对应的最端部的存储单元行的外侧，配置了虚设存储单元行。
与该虚设存储单元行相对应，配置了虚设写字线DWWL和虚设读字线DRWL。再者，与虚设写字线DWWL对应地设置了虚设写驱动电路WWDd。
虚设写驱动电路WWDd具有连接在电源电压Vcc与虚设写字线DWWL的一端之间的驱动晶体管102d和连接在虚设写字线DWWL的一端与接地电压Vss之间的驱动晶体管103d。与各写驱动电路WWD内的驱动晶体管102同样地设计驱动晶体管102d的电流驱动能力。
驱动晶体管102d和103d根据逻辑门109的输出而互补地导通或关断。逻辑门109输出最端部的主字线MWL1的电压电平与子译码信号SD2的NAND逻辑运算结果。因而，驱动晶体管102d在主字线MWL1被激活、进而选择了最端部的存储单元行(与写字线WWL12相对应)的情况下导通，在除此以外的情况下关断。
其结果是，对于虚设写字线DWWL来说，在选择了最端部的存储单元行、在写字线WWL12上流过数据写入电流Iww的情况下，流过磁场消除电流-ΔIww。因而，即使对于最端部的存储单元行来说，也可与其它的存储单元行同样地施加消除磁场。
即，由于即使在存储器阵列10的最端部的存储单元行中也可与其它的存储单元行同样地具有数据写入特性和抗数据错误写入的特性，故可谋求存储器阵列10内的数据写入特性的均匀化。
再有，如果只以磁场消除电流ΔIww的供给为目的，则只配置虚设写字线DWWL即可，不一定需要配置虚设存储单元和虚设读字线DRWL。但是，如果设计图形在存储器阵列端部上有急剧的变化，则由于在边界部处的形状、尺寸的加工方面容易产生误差，故配置虚设存储单元和虚设读字线DRWL，作为虚设存储单元行的整体，希望与存储器阵列10内的存储单元行同样地设计。
实施例2
在实施例1的结构中，通过将子译码信号线SD0～SD3驱动为高电平而流过数据写入电流Iww。此外，关于磁场消除电流ΔIww，可利用电源电压Vcc来驱动。
在实施例2中，说明供给这些数据写入电流和磁场消除电流用的电压源和电流源的所希望的配置。
图4是说明实施例2的数据写入电流和磁场消除电流的供给系统的第1结构例的框图。
参照图4，在实施例2的第1结构例中，由于存储器阵列10的结构和各写驱动电路WWD的结构和工作与在实施例1中已说明的情况相同，故不重复进行详细的说明。
在图4中，还示出：驱动子译码信号线SD0～SD3用的SD驱动电路140、140#；发生磁场消除电流ΔIww用的电流源电路111、111#和电流布线113、113#；以及分别将各写字线WWL的一端或另一端与接地电压Vss连接用的接地布线GL、GL#和接地节点114、114#。与子译码信号线SD0～SD3相同，沿列方向配置电流布线113、113#和接地布线GL、GL#。
与偶数行的写字线(例如WWLj0、WWLj1)和写驱动电路(例如WWDj0、WWDj1)对应地设置SD驱动电路140、电流源电路111、电流布线113和接地节点114，与奇数行的写字线(例如WWLj2、WWLj3)和写驱动电路(例如WWDj2、WWDj3)对应地设置SD驱动电路140#、电流源电路111#、电流布线113#和接地节点114#。
子译码信号线SD0、SD1将由SD驱动电路140驱动的数据写入电流传递给偶数行的写驱动电路，子译码信号线SD2、SD3将由SD驱动电路140#驱动的数据写入电流传递给奇数行的写驱动电路。同样，电流布线113将从电流源电路111供给的数据写入电流传递给偶数行的写驱动电路，电流布线113#将从电流源电路111#供给的数据写入电流传递给奇数行的写驱动电路。
另一方面，接地布线GL是为了将通过了偶数行的写字线的数据写入电流和磁场消除电流引导到接地节点114上而设置的，接地布线GL#是为了将通过了奇数行的写字线的数据写入电流和磁场消除电流引导到接地节点114#上而设置的。
在图4中示出的第1结构例中，将SD驱动电路140、140#、电流源电路111、111#、电流布线113、113#和接地节点114、114#集中配置在对于存储器阵列10来说与列方向邻接的区域的一侧。
由此，例如在偶数行(写字线WWLj0、WWLj1)的选择时，数据写入电流在SD驱动电路140和电流源电路111-子译码信号线SD0、SD1和电流布线113-选择行的写驱动电路-选择行的写字线-接地布线GL-接地节点114的路径中流动，磁场消除电流流过电流源电路111#-电流布线113#-邻接行的写驱动电路-邻接行的写字线-接地布线GL#-接地节点114#的路径。此时，流过子译码信号线SD0、SD1和电流布线113的数据写入电流的方向与流过接地布线GL#的磁场消除电流的方向相反，而且，流过接地布线GL的数据写入电流的方向与流过电流布线113#的磁场消除电流的方向相反。
因而，对于数据写入电流Iww和磁场消除电流ΔIww来说，来自选择行和邻接行的写字线以外的电流路径的磁场在存储器阵列10中在互相抵消的方向上起作用。
在奇数行的选择时，数据写入电流流过子译码信号线SD2、SD3以及电流布线113#和接地布线GL#，磁场消除电流流过电流布线113和接地布线GL，但数据写入电流Iww和磁场消除电流ΔIww在彼此相反的方向上流过这些布线。因而，与偶数行的选择时相同，因数据写入电流Iww和磁场消除电流ΔIww引起的、来自写字线以外的电流路径的磁场在存储器阵列10中在互相抵消的方向上起作用。
其结果是，除了实施例1的结构的效果外，还可进一步减少对存储器阵列10的磁干扰，谋求数据写入的稳定。
图5是说明实施例2的数据写入电流和磁场消除电流的供给系统的第2结构例的框图。
参照图5，在实施例2的第2结构例中，与图4中示出的第1结构例相比，在SD驱动电路140、电流源电路111和接地节点114#与SD驱动电路140#、电流源电路111#和接地节点114在夹住存储器阵列10彼此相反的一侧的区域中进行了配置这一点上不同，由于其它的部分的结构与图4相同，故不重复进行详细的说明。
即使作成图5中示出的结构，即使在奇数行和偶数行的某一行的选择时，也可使子译码信号线SD0～SD3、电流布线113、113#和接地布线GL、GL#上的数据写入电流和磁场消除电流的方向为彼此相反的方向。因而，可减少因数据写入电流Iww和磁场消除电流ΔIww引起的来自写字线以外的电流路径的磁场引起的对存储器阵列10的磁干扰，谋求数据写入的稳定。
再者，按照图5中示出的第2结构例，在夹住存储器阵列10彼此相反的一侧的区域中配置了SD驱动电路140、电流源电路111和接地节点114，而且，在夹住存储器阵列10彼此相反的一侧的区域中将SD驱动电路140#、电流源电路111#和接地节点114#接地。由此，对于数据写入电流Iww和磁场消除电流ΔIww来说，可分别使其电流路径长度大致为恒定而与被选择的存储单元行的位置无关。
再者，对于子译码信号线SD0～SD3、电流布线113、113#和接地布线GL、GL#来说，可分别同样地设计其每单位长度的电阻值。由此，可使数据写入电流Iww和磁场消除电流ΔIww的各自的电流量变得均匀而与存储单元行的选择结果无关。其结果是，可抑制来自写字线WWL以外的电流路径的因数据写入电流Iww和磁场消除电流ΔIww引起的磁噪声，同时可进一步提高存储器阵列10内的数据写入特性的均匀性。因而，可进行更稳定的数据写入工作。
图6是说明实施例2的数据写入电流和磁场消除电流的供给系统的第3结构例的框图。
参照图6，按照实施例2的第3结构例，除了图5中示出的第2结构例外，分别与子译码信号线SD0、SD1的两端对应地配置与偶数行对应的SD驱动电路140。同样，也分别与电流布线113的两端对应地，即分别与在存储器阵列10的列方向上邻接的区域对应地设置电流源电路111。也分别与接地布线GL的两端对应地设置接地节点114。
同样，也分别与子译码信号线SD2、SD3和电流布线113#的两端对应地配置与奇数行对应的SD驱动电路140#、电流源电路111#。同样，也分别与接地布线GL#的两端对应地配置接地节点114#。由于其它的部分的结构与图5相同，故不重复进行详细的说明。
通过作成这样的结构，在图6中示出的第3结构例中，与图5中示出的第2结构例相同，可抑制来自子译码信号线SD0～SD3、电流布线113、113#和接地布线GL、GL#的对于存储器阵列10的磁噪声，同时可使数据写入电流Iww和磁场消除电流ΔIww变得均匀而与存储单元行的选择时无关。
再者，通过作成从各自的信号线或电流布线的两侧供给电流的结构，与图5中示出的第2结构例相比，可有效地缩短数据写入电流Iww和磁场消除电流ΔIww的电流路径长度。其结果是，可减少这些电流路径的电阻，进一步谋求低的功耗电流。
实施例2的变例
在实施例和实施例2中，示出了利用驱动子译码信号线SD0～SD3的SD驱动电路140、140#来驱动数据写入电流Iww的结构，但也可作成对数据写入电流Iww设置专用的电流源电路、在各写驱动电路中只具有译码功能的结构。
图7是说明实施例2的变例的数据写入电流和磁场消除电流的供给系统的第1结构例的框图。
参照图7，在实施例2的变例的第1结构例中，与图4中示出的结构相比，在配置写驱动电路131和132来代替各写驱动电路WWD这一点和分别配置发生数据写入电流Iww的电流源电路110和110#来代替SD驱动电路140和140#这一点上不同。即，在图7中示出的结构中，利用沿列方向新设置的电流布线112、112#供给数据写入电流Iww。再有，虽然省略了子译码信号线SD0～SD3的图示，但作为仅将子译码信号SD0～SD3传递给写驱动电路131和132用的电压布线配置了这些信号线。
图8是示出图7中示出的写驱动电路131和132的结构的电路图。
参照图8，写驱动电路131具有：驱动晶体管PT1，连接在电流布线112(或112#)与对应的写字线WWL之间；以及驱动晶体管NT1，连接在对应的写字线WWL与接地电压Vss之间。写驱动电路132具有连接在电流布线113(或113#)与对应的写字线WWL之间的驱动晶体管PT2。驱动晶体管PT1和PT2由P沟道MOS晶体管构成，驱动晶体管NT1由N沟道MOS晶体管构成。
驱动晶体管PT1的栅与节点N1连接，驱动晶体管PT2的栅与节点N2连接。对驱动晶体管NT1的栅输入逻辑门134的输出，该逻辑门134输出节点N1和N2的AND逻辑运算结果。
选择电路26在该行的选择时将节点N1设定为低电平，在除此以外的情况下将其设定为高电平。再者，选择电路26在选择了该行或邻接行的某一行时将节点N2设定为低电平，在除此以外的情况下将其设定为高电平。选择电路26相当于行选择电路20的功能的一部分。
通过作成这样的结构，在该行的选择时，利用驱动晶体管PT1和PT2对写字线WWL供给数据写入电流Iww。此外，在邻接行的选择时，只利用驱动晶体管PT2供给磁场消除电流ΔIww。在驱动晶体管PT1和PT2这两者关断的情况下，驱动晶体管NT1导通，将对应的写字线WWL固定于接地电压Vss。
再次参照图7，分别与图2中示出的驱动晶体管101(101#)和102(102#)同样地设计电流源电路110和111发生的电流量。
或者，也可作成只在邻接行的选择时将节点N2设定为低电平，作成利用驱动晶体管PT1供给数据写入电流、利用驱动晶体管PT2供给磁场消除电流的结构。此时，分别与数据写入电流和磁场消除电流ΔIww相一致地设计图7中示出的电流源电路110和111的电流供给量即可。
即使以这种方式变更写驱动电路的结构、作成利用电流源电路110、110#来供给数据写入电流Iww的一般的结构，也与图5中示出的结构相同，可进一步减少因数据写入电流Iww和磁场消除电流ΔIww引起的来自写字线以外的电流路径的对存储器阵列10的磁干扰，谋求数据写入的稳定。
图9是说明实施例2的变例的数据写入电流和磁场消除电流的供给系统的第2结构例的框图。
参照图9，在实施例2的变例的第2结构例中，与图5中示出的结构相比，在配置写驱动电路131和132来分别代替写驱动电路WWDj0～WWDj3这一点、分别配置电流源电路110、110#来代替SD驱动电路140、140#这一点和利用新设置的电流布线112、112#来供给数据写入电流这一点上不同。由于这些不同点与已说明的图4与图7之间的不同点相同，故不重复进行详细的说明。此外，关于图9的其它的部分的结构由于与图5相同，故不重复进行详细的说明。
因而，即使以这种方式变更写驱动电路的结构、作成利用电流源电路110、110#来供给数据写入电流Iww的一般的结构，也与图5中示出的结构相同，可分别使数据写入电流Iww和磁场消除电流ΔIww的电流路径长度为恒定而与已被选择的存储单元行无关。
再者，分别同样地设计电流布线112、112#、电流布线113、113#和接地布线GL、GL#的每单位长度的电阻值。由此，可使数据写入电流Iww和磁场消除电流ΔIww的电流量变得均匀而与存储单元行的选择结果无关。
其结果是，可抑制来自写字线以外的电流路径的因数据写入电流Iww和磁场消除电流ΔIww而引起的磁噪声，同时可进一步提高存储器阵列10内的数据写入特性的均匀性。
图10是说明实施例2的变例的数据写入电流和磁场消除电流的供给系统的第3结构例的框图。
参照图10，在实施例2的变例的第3结构例中，与图6中示出的结构相比，在配置写驱动电路131和132来分别代替写驱动电路WWDj0～WWDj3这一点、配置电流源电路110、110#来代替SD驱动电路140、140#这一点和利用新设置的电流布线112、112#来供给数据写入电流这一点上不同。由于这些不同点与已说明的图4与图7之间的不同点相同，故不重复进行详细的说明。此外，关于图10的其它的部分的结构由于与图6相同，故不重复进行详细的说明。
因而，即使以这种方式变更写驱动电路的结构、作成利用电流源电路110、110#来供给数据写入电流Iww的一般的结构，也可获得与图6中示出的结构同样的效果。即，除了由图9中示出的结构得到的效果外，由于有效地缩短数据写入电流Iww和磁场消除电流ΔIww的电流路径长度。故可进一步谋求低的功耗电流。
实施例3
在实施例3中，说明在实施例2及其变例中将各存储器块MB分割为多个存储体的情况的结构。
图11是说明实施例3的数据写入电流和磁场消除电流的供给系统的第1结构例的框图。
参照图11，在实施例3的结构中，将存储器阵列10沿行方向分割为多个存储体BK1、BK2、...。以下，在对存储体BK1、BK2、...进行总称时，也表示为存储体BK。
各存储体BK具有与在实施例1和2中示出的存储器块MB同样的结构。或者，也可作成将构成存储器阵列10的多个存储器块MB的每一个分割为多个存储体BK的结构。可将在列方向上邻接的多个存储体的每一个同时作为数据写入对象。例如，在各存储体BK中，可逐一地选择存储单元行进行数据写入。
在实施例3的结构中，在列方向上互相邻接的多个存储体间共有SD驱动电路140、140#、子译码信号线SD0～SD3、电流源电路111、111#、电流布线113、113#、接地布线GL、GL#和接地节点114、114#。再有，以下，在将对存储器阵列10供给数据写入电流和磁场消除电流用的这些电路、布线组进行总称时，也称为「写入电源系统」。由于图11中的写入电源系统的配置与图4中示出的配置相同，故不重复进行详细的说明。
即，将子译码信号线SD0～SD3、电流布线113、113#和接地布线GL、GL#沿列方向配置成在多个存储体间被共有。此外，将SD驱动电路140、140#、电流源电路111、111#和接地节点114、114#配置在存储器阵列10中在列方向上邻接的2个区域中的一侧。
这样，在实施例3的结构中，使用共同的写入电源系统对多条写字线WWL供给数据写入电流，同时可对与其对应的邻接行供给磁场消除电流。因而，可获得与图4中示出的结构同样的效果并有效地进行对于多个存储体的数据写入电流和磁场消除电流的供给。
图12是说明实施例3的数据写入电流和磁场消除电流的供给系统的第2结构例的框图。
参照图12，实施例3的第2结构例与图11中示出的第1结构例相比，写入电源系统的配置不同。即，与图5同样地配置写入电源系统，而且，写入电源系统在列方向上互相邻接的多个存储体间被共有。由于其它的部分的结构与图11相同，故不重复进行详细的说明。
因而，在图12中示出的结构中，可获得与图5中示出的结构同样的效果并有效地进行对于多个存储体的数据写入电流和磁场消除电流的供给。
图13是说明实施例3的数据写入电流和磁场消除电流的供给系统的第3结构例的框图。
参照图13，实施例3的第3结构例与图11中示出的第1结构例相比，写入电源系统的配置不同。即，与图6同样地配置写入电源系统，而且，写入电源系统在列方向上互相邻接的多个存储体间被共有。由于其它的部分的结构与图11相同，故不重复进行详细的说明。
因而，在图13中示出的结构中，可获得与图6中示出的结构同样的效果并有效地进行对于多个存储体的数据写入电流和磁场消除电流的供给。
图14是说明实施例3的数据写入电流和磁场消除电流的供给系统的第4结构例的框图。
参照图14，实施例3的第4结构例与图11中示出的第1结构例相比，在配置写驱动电路131和132来分别代替写驱动电路WWDj0～WWDj3这一点、分别配置电流源电路110、110#来代替SD驱动电路140、140#这一点和利用新设置的电流布线112、112#来供给数据写入电流这一点上不同。由于这些不同点与已说明的图4与图7之间的不同点相同，故不重复进行详细的说明。
在图14中示出的结构中，写入电源系统由电流源电路110、110#、电流源电路111、111#、电流布线112、112#、电流布线113、113#和接地布线GL、GL#构成。与图7同样地配置写入电源系统，而且，写入电源系统在列方向上互相邻接的多个存储体间被共有。由于其它的部分的结构与图11相同，故不重复进行详细的说明。
因而，在图14中示出的结构中，可获得与图7中示出的结构同样的效果并有效地进行对于多个存储体的数据写入电流和磁场消除电流的供给。
图15是说明实施例3的数据写入电流和磁场消除电流的供给系统的第5结构例的框图。
参照图15，实施例3的第5结构例与图14中示出的第4结构例相比，写入电源系统的配置不同。即，与图9同样地配置写入电源系统，而且，写入电源系统在列方向上互相邻接的多个存储体间被共有。由于其它的部分的结构与图14相同，故不重复进行详细的说明。
因而，在图15中示出的结构中，可获得与图9中示出的结构同样的效果并有效地进行对于多个存储体的数据写入电流和磁场消除电流的供给。
图16是说明实施例3的数据写入电流和磁场消除电流的供给系统的第6结构例的框图。
参照图16，实施例3的第6结构例与图14中示出的第4结构例相比，写入电源系统的配置不同。即，与图10同样地配置写入电源系统，而且，写入电源系统在列方向上互相邻接的多个存储体间被共有。由于其它的部分的结构与图14相同，故不重复进行详细的说明。
因而，在图16中示出的结构中，可获得与图10中示出的结构同样的效果并有效地进行对于多个存储体的数据写入电流和磁场消除电流的供给。
如以上所说明的那样，按照实施例3的结构，在作成了同时可进行数据写入工作的多个存储体间共有共同的数据写入电流供给系统的结构的基础上，可谋求作用于存储器阵列10的磁噪声的抑制、数据写入电流和磁场消除电流的均匀性，谋求数据写入工作的稳定。
实施例4
在实施例4中，说明可有效地用小面积来配置的写驱动电路的结构。
图17是示出实施例4的写驱动电路的结构例的电路图。即使在实施例4的结构中，也假定与实施例1同样地利用主字线MWL和写字线WWL进行了分层的行选择。
参照图17，各写字线WWL的一端与电源电压Vcc连接而与行选择结果无关，其另一端经用N沟道MOS晶体管构成的驱动晶体管DTN1、DTN2与接地电压Vss连接。与在实施例1等中示出的写驱动电路WWD同样，每隔1行交替地配置了驱动晶体管DTN1、DTN2。
即，在偶数行的写字线WWLj0、WWLj1中，在接近于行选择电路20的一侧的一端与接地电压Vss之间配置了驱动晶体管DTN1、DTN2，离行选择电路20远的一侧的另一端与电源电压Vcc连接。与此不同，在奇数行的写字线WWLj2、WWLj3中，离行选择电路20近的一侧的一端与电源电压Vcc连接，在离行选择电路20远的一侧的另一端与接地电压Vss之间配置了驱动晶体管DTN1、DTN2。将驱动晶体管DTN1、DTN2的电流驱动能力设计成分别与数据写入电流Iww和磁场消除电流ΔIww相对应。
驱动晶体管DTN1、DTN2的栅分别与节点N1和N2连接。节点N1和N2的电压由选择电路250来控制。在图17中，例示了与偶数行的写字线WWLj0和WWLj1对应的选择电路的结构。
选择电路250具有逻辑门251a、251b和逻辑电路252a、252b。逻辑门251a对节点N1输出主字线MWLj的电压电平与子译码信号SD0的AND逻辑运算结果。逻辑电路252a具有：输出主字线MWLj的电压电平与子译码信号SD2的AND逻辑运算结果的AND门；输出主字线MWLj的电压电平与子译码信号SD3的AND逻辑运算结果的AND门；以及对节点N2输出该2个AND门的各自的输出的OR逻辑运算结果的OR门。
同样，逻辑门251b对节点N1输出主字线MWLj的电压电平与子译码信号SD1的AND逻辑运算结果。逻辑电路252b具有：输出主字线MWLj+1的电压电平与子译码信号SD2的AND逻辑运算结果的AND门；输出主字线MWLj的电压电平与子译码信号SD3的AND逻辑运算结果的AND门；以及对节点N2输出该2个AND门的各自的输出的OR逻辑运算结果的OR门。
这样，在各存储单元行中，在选择了该行的情况下，将节点N1设定为高电平，同时在除此以外的情况下将其设定为低电平，在选择了该行的邻接行的情况下，将节点N2设定为高电平，同时在除此以外的情况下将其设定为低电平。
其结果是，在选择行的写字线WWL中，由于已被接通的驱动晶体管DTN1的缘故，数据写入电流Iww在从电源电压Vcc至接地电压Vss的方向上流动。此外，在邻接行的写字线WWL中，由于已被接通的驱动晶体管DTN2的缘故，磁场消除电流ΔIww在与选择行的写字线相反的方向上流动。
在该行不是选择行也不是邻接行的情况下，由于节点N1和N2这两者被设定为低电平，故驱动晶体管DTN1和DTN2这两者被接通，写字线WWL被固定于电源电压Vcc。
通过作成这样的结构，与实施例1同样地发生消除磁场，可抑制因流过选择行的写字线的数据写入电流而引起的对非选择存储单元的磁干扰。
再者，由于利用每单位尺寸的电流驱动能力比P沟道MOS晶体管高的N沟道MOS晶体管来构成驱动晶体管，故可谋求写驱动电路的小面积化。
图18是示出实施例4的写驱动电路的另一结构例的电路图。
图18中示出的写驱动电路在利用驱动晶体管DTN1和DTN2的通过电流之和来供给数据写入电流Iww这一点上与图17中示出的写驱动电路不同。
即，代替图17中示出的选择电路250而配置的选择电路250#除了选择电路250结构外，在各存储单元行中还具有对节点N2输出逻辑门251a和逻辑电路252a的各自的输出的OR逻辑运算结果的逻辑门。在图18中，代表性地示出这些逻辑电路中的与写字线WWLj0和WWLj1对应的逻辑门253a、253b。
因而，在各存储单元行中，在选择了该行的情况下，将节点N1设定为高电平，另一方面，在该行相当于选择行或邻接行的某一个的情况下，将节点N2设定为高电平。
其结果是，在各存储单元行中，在选择了该行的情况下，驱动晶体管DTN1和DTN2这两者都导通，在该行为邻接行的情况下，只是驱动晶体管DTN2导通，在该行不是选择行和邻接行的任一方的情况下，驱动晶体管DTN1和DTN2这两者都关断。
即，与图2等中示出的写驱动电路WWD中的驱动晶体管101(101#)和驱动晶体管102(102#)同样地设定驱动晶体管DTN1和DTN2的电流驱动能力。其结果是，在图18中示出的结构中，与图17中示出的结构相比，由于可缩小驱动晶体管DTN1的电流驱动能力，即缩小晶体管的尺寸，故可谋求写驱动电路的进一步的小型化。
实施例4的变例
在实施例4的变例中，说明适合于小规模的存储单元结构的写驱动电路的结构。
图19是示出实施例4的变例的写驱动电路的结构例的电路图。
参照图19，在实施例4的变例的结构中，在各写字线WWL的一端(接近于行选择电路20的一侧)，配置了驱动晶体管DTN1、DTN2或驱动晶体管DTP1、DTP2的某一方，各写字线WWL的另一端(离行选择电路20远的一侧)与接地电压Vss或电源电压Vcc连接。
例如，偶数行的写字线(例如写字线WWLj0、WWLj1)的一端经用N沟道MOS晶体管构成的驱动晶体管DTN1、DTN2与接地电压Vss连接，其另一端固定地与电源电压Vcc连接而与行选择结果无关。将驱动晶体管DTN1和DTN2的电流驱动能力设计成分别与数据写入电流Iww和磁场消除电流ΔIww相对应。
与此相对照，奇数行的写字线(例如WWLj2、WWLj3)的一端经用P沟道MOS晶体管构成的驱动晶体管DTP1、DTP2与电源电压Vcc连接，其另一端固定地与接地电压Vss耦合而与行选择结果无关。将驱动晶体管DTP1和DTP2的电流驱动能力设计成分别与数据写入电流Iww和磁场消除电流ΔIww相对应。
驱动晶体管DTN1和DTN2的各自的栅分别与节点N1和N2连接。驱动晶体管DTP1和DTP2的各自的栅分别与节点/N1和/N2连接。
选择电路260根据子译码信号SD0～SD3和主字线MWL的电压电平，控制各存储单元行中的节点N1、N2或节点/N1、/N2的电压电平。
在图19中代表性地示出与写字线WWLj0和WWLj3对应的电路结构。
选择电路260具有逻辑门261a、261b和逻辑电路262a、262b。逻辑门261a对节点N1输出主字线MWLj的电压电平与子译码信号SD0的AND逻辑运算结果。逻辑电路262a具有：输出主字线MWLj的电压电平与子译码信号SD2的AND逻辑运算结果的AND门；输出主字线MWLj的电压电平与子译码信号SD3的AND逻辑运算结果的AND门；以及对节点N2输出该2个AND门的各自的输出的OR逻辑运算结果的OR门。
同样，逻辑门261b对节点/N1输出主字线MWLj的电压电平与子译码信号SD3的NAND逻辑运算结果。逻辑电路262b具有：输出主字线MWLj的电压电平与子译码信号SD0的AND逻辑运算结果的AND门；输出主字线MWLj的电压电平与子译码信号SD1的AND逻辑运算结果的AND门；以及对节点/N2输出该2个AND门的各自的输出的NOR逻辑运算结果的NOR门。
其结果是，在配置驱动晶体管DTN1、DTN2的存储单元行(例如偶数行)中，在该行的选择时将节点N1设定为高电平，在除此以外的情况下，将其设定为低电平。此外，在邻接行的选择时，将节点N2设定为高电平，在除此以外的情况下，将其设定为低电平。
与此相对照，在配置驱动晶体管DTP1、DTP2的存储单元行(例如奇数行)中，在该行的选择时将节点/N1设定为低电平，在除此以外的情况下，将其设定为高电平。此外，在该行为邻接行的情况下，将节点/N2设定为低电平，在除此以外的情况下，将其设定为高电平。
通过作成这样的结构，与图17中示出的结构相同，在选择行中流过数据写入电流Iww，同时在邻接行中流过与其相反的方向的磁场消除电流ΔIww。
再者，在各存储单元行中，由于可在存储器阵列10的一侧配置驱动晶体管，故没有必要在两端配置选择电路260，可谋求缩小行选择相关电路的电路面积。特别是在沿列方向将存储器阵列10分割为多个存储器块的必要性小的小规模的存储器阵列结构中，通过作成这样的写驱动器的结构，可有效地配置驱动晶体管组。
图20是示出实施例4的变例的写驱动电路的另一结构例的电路图。
图20中示出的写驱动电路在利用驱动晶体管DTN1、DTN2或驱动晶体管DTP1、DTP2的通过电流之和来供给数据写入电流Iww这一点上与图19中示出的写驱动电路不同。
即，代替图19中示出的选择电路260而配置的选择电路260#除了选择电路260的结构外，在配置了驱动晶体管DTN1、DTN2的每个存储单元行中还具有对节点N2输出逻辑门261a与逻辑电路262a的各自的输出的OR逻辑运算结果的逻辑门，在配置了驱动晶体管DTP1、DTP2的每个存储单元行中还具有对节点/N2输出逻辑门261b与逻辑电路262b的各自的输出的AND逻辑运算结果的逻辑门。在图20中，代表性地示出这些逻辑门中的与写字线WWLj0和WWLj3对应的逻辑门263a、263b。
因而，在各存储单元行中，在选择了该行的情况下，将节点N1设定为高电平，另一方面，在该行相当于选择行或邻接行的某一个的情况下，将节点N2设定为高电平。同样，在选择了该行的情况下，将节点/N1设定为低电平，另一方面，在该行相当于选择行或邻接行的某一个的情况下，将节点/N2设定为低电平。
其结果是，在各存储单元行中，在选择了该行的情况下，驱动晶体管DTN1和DTN2及DTP1和DTP2这两者都导通，在该行为邻接行的情况下，只是驱动晶体管DTN2或DTP2导通。另一方面，在该行不是选择行和邻接行的任一方的情况下，驱动晶体管DTN1、DTN2或DTP1、DTP2分别都关断。
即，与图2等中示出的写驱动电路WWD中的驱动晶体管101(101#)和驱动晶体管102(102#)同样地设定驱动晶体管DTN1和DTN2的电流驱动能力。同样，也与上述同样地设定驱动晶体管DTP1和DTP2的电流驱动能力。
其结果是，在图20中示出的结构中，与图19中示出的结构相比，由于可缩小驱动晶体管DTN1和DTP1的电流驱动能力，即缩小晶体管的尺寸，故可谋求写驱动电路的进一步的小型化。
实施例5
在实施例5中，关于在实施例2及其变例中已谈到的电流路径长度的均匀化，只抽出与数据写入电流对应的结构来说明。
图21是说明实施例5的数据写入电流的供给系统的第1结构例的框图。
参照图21，在实施例5的结构中，也与各写字线WWL的两端的一方对应地每隔1行交替地配置写驱动电路131。各写字线WWL的两端的另一方经接地布线GL、GL#与供给接地电压Vss的接地节点114、114#连接。这样，为了对沿行方向配置的写字线WWL供给数据写入电流Iww，沿列方向配置了电流布线112、112#和接地布线GL、GL#。
利用电流源电路110和电流布线112对与偶数行对应的写驱动电路131供给数据写入电流Iww，利用接地布线GL将通过了写字线的数据写入电流Iww引导到接地节点114上。
利用电流源电路110#和电流布线112#对与奇数行对应的写驱动电路131供给数据写入电流Iww，利用接地布线GL#将通过了写字线的数据写入电流Iww引导到接地节点114#上。
此时，通过在夹住存储器阵列10彼此相反的区域中配置发生数据写入电流Iww的电流源电路110(110#)和起到数据写入电流Iww的吸收器的作用的接地节点114(114#)，可将数据写入电流Iww的电流路径长度维持为恒定而与已被选择的存储单元行的位置无关。
再者，对于每一条电流布线112、112#和接地布线GL、GL#来说，以同样的方式设计其每单位长度的电阻值。由此，可使数据写入电流Iww的电流变得均匀而与存储单元行的选择位置无关，使存储器阵列10内的数据写入特性均匀，可确保数据写入容限。
再有，在图21中，示出了为了有效地配置写驱动电路131而每隔1行交替地配置的结构，但即使在只与写字线WWL的一侧对应地配置写驱动电路131的情况下，通过在相反一侧的区域中配置电流源电路110和接地节点114，也可获得同样的效果。
图22是说明实施例5的数据写入电流的供给系统的第2结构例的框图。
在图22中示出的结构中，除了图21中示出的第1结构例外，分别与电流布线112和112#的两端对应地配置电流源电路110和110#。此外，也分别与接地布线GL和GL#的两端对应地配置接地节点114和114#。由于其它的部分的结构与图21相同，故不重复进行详细的说明。
通过作成这样的结构，除了与图21中示出的结构同样的效果外，由于可缩短数据写入电流Iww的有效的电流路径长度，故可进一步谋求数据写入时的低功耗。
实施例5的变例
在实施例5的变例中，说明提供将实施例5中示出的数据写入电流结构分割为多个存储体的存储器阵列的情况的结构。
图23是说明实施例5的变例的数据写入电流的供给系统的第1结构例的框图。
参照图23，在实施例5的变例中，与实施例3相同，将存储器阵列10沿行方向分割为多个存储体BK。由于各存储体BK的结构和工作与实施例3中已说明的相同，故不重复进行详细的说明。
即使在实施例5的变例的结构中，由电流源电路110、110#、电流布线112、112#、接地布线GL、GL#和接地节点114、114#构成的写入电源系统在列方向上互相邻接的多个存储体间被共有。再有，由于图23中示出的写入电源系统的配置与图21中示出的写入电源系统的配置相同，故不重复进行详细的说明。
这样，在图23中示出的结构中，可使用共同的写入电源系统对多条写字线WWL供给数据写入电流。因而，可获得与图21中示出的结构同样的效果并有效地进行对于多个存储体的数据写入电流的供给。
图24是说明实施例5的变例的数据写入电流的供给系统的第2结构例的框图。
参照图24，实施例5的变例的第2结构例与图23中示出的第1结构例相比，写入电源系统的配置不同。即，与图22同样地配置写入电源系统，而且，写入电源系统在列方向上互相邻接的多个存储体间被共有。由于其它的部分的结构与图23相同，故不重复进行详细的说明。
因而，在图24中示出的结构中，可获得与图22中示出的结构同样的效果并有效地进行对于多个存储体的数据写入电流的供给。
如以上所说明的那样，按照实施例5的变例的结构，利用共同的写入电源系统，在可同时进行数据写入工作的多个存储体间，使存储器阵列10内的数据写入特性均匀，可确保数据写入容限。
再有，在实施例5及其变例中，说明了将对写字线WWL供给的数据写入电流的路径长度保持为恒定用的结构，但也可将同样的结构应用于对位线BL供给的数据写入电流的路径。
此时，在沿列方向配置的位线BL的各自的两端分别配置图2中示出的位线驱动电路BDVa和BDVb。与此相对应，为了将数据写入电流引导到位线驱动电路BDVa和BDVb，沿行方向配置图21至图24的结构中的电流布线112、112#和接地布线GL、GL#。再者，通过与电流布线112、112#和接地布线GL、GL#的端部相对应地与图21至图24同样地配置电流源电路110、110#和接地节点114、114#，可使数据写入电流变得均匀而与存储单元列的选择位置无关。
再有，在实施例1至5及其变例中，示出了利用与主字线MWL的分层结构来控制对写字线WWL的电流供给的情况，但本申请发明的应用不限定于这样的结构。即，也可作成不是根据主字线和子译码信号、而是根据分别与存储单元行对应地设置的行译码信号来控制各写驱动电路的结构。此时，通过该行和邻接行中的写驱动电路(驱动晶体管)的控制以与上述的结构例同样的方式修正译码电路的结构，可获得同样的效果。
实施例6
在实施例6中，说明防止由来自存储器阵列10的外部配置的布线(以下，也称为「外围布线」)的磁噪声而引起的数据错误写入用的结构。
图25是说明实施例6的外围布线的配置的框图。
参照图25，外围布线270是在存储器阵列10的外围区域中配置的、最接近于最端部的写字线WWLn的布线。如已说明的那样，在发生沿难磁化轴方向的数据写入磁场用的写字线WWLn中，在对应的存储单元行的选择时流过恒定方向的数据写入电流Iww。
与此不同，外围布线270是为了对内部电路280供给电源电压Vcc而设置的，假定在外围布线270中流过内部电路280的工作电流Ic。这样的外围布线270是以满足下述的2个条件的至少一方的方式来选择的：(1)在数据写入电流Iww的供给时刻不流过工作电流Ic，即数据写入电流和工作电流的供给期间不重合，或(2)在数据写入电流Iww和工作电流Ic的供给时刻重合的情况下，工作电流Ic的方向与数据写入电流Iww的方向彼此相反。
为了表示上述(1)的条件，例如可将对于在数据读出时工作的与数据读出相关的内部电路280的电源布线作为外围布线270配置在存储器阵列10的附近。
或者，如图26中所示，也可将对上述的内部电路280供给接地电压Vss(GND)的接地布线作为最接近于最端部的写字线WWLn的外围布线270来配置。此时，与内部电路280的工作时序相一致地在外围布线270中流过电流Ig。
如果作成这样的结构，则在数据写入时，不会从外围布线270对存储器阵列10施加磁噪声。
此外，如在图27中所示，可将外围布线270作为在图7等中示出的电流布线112来应用。即，通过外围布线270(电流布线112)的电流Ic与经在写驱动器带21中配置的写驱动电路131对写字线WWL供给的数据写入电流Iww相等。
因而，通过沿与写字线WWL为同一的方向配置电流布线112作为外围布线270，作成将其一端和另一端分别与电源电压Vcc和写驱动电路131连接的结构，可将流过外围布线270(电流布线112)和写字线WWLn的电流设定为彼此为同一强度且方向相反。
其结果是，在与写字线WWLn以外的写字线对应的其它的非选择存储单元中，由于从流过写字线WWLn的数据写入电流Iww和流过电流布线112(外围布线270)的工作电流Ic分别产生的磁场相互间作用较弱，故可减少因来自外围布线270的磁噪声而引起的数据错误写入的危险性。
如以上所说明的那样，可利用外围布线270的连接地点(内部电路280)的选择或该连接地点与外围布线270的位置关系的设计来实现外围布线270的条件。
通过作成这样的结构，可抑制因流过与最端部的写字线WWLn邻接的外围布线270的电流引起的磁噪声而导致的存储器阵列10中的数据错误写入的危险性。
此外，即使对于存储器阵列10的上部区域或下部区域中设置的外围布线，也可同样地应用同样的外围布线的选择。
图28和29中示出在存储器阵列10的上部区域或下部区域中最接近于写字线WWLi(i：自然数)的外围布线272和273。图28中示出的外围布线272对内部电路280供给了电源电压Vcc，图29中示出的外围布线273对内部电路280供给了接地电压Vss。
在这样的结构中，如上所述，通过选择在数据写入时不工作的电路或对写字线WWLi供给数据写入电流的写驱动电路131作为内部电路280，可获得与图25至图27中示出的外围布线270同样的效果。
实施例6的变例
在实施例6的变例中，说明接近于供给其方向随写入数据电平而不同的电流的位线BL的外围布线的配置。
图30是说明实施例6的变例的外围布线的配置例的第1框图。
参照图30，外围布线275是被配置在存储器阵列10的外围区域中的最接近于最端部的位线BLm的布线。如已说明的那样，在发生沿易磁化轴方向的数据写入磁场用的位线BLm中，在对应的存储单元列的选择时根据写入数据的电平而流过数据写入电流+Iwb或-Iwb的某一方。
对于外围布线275来说，也被配置成满足关于图25中已说明的外围布线270的条件(1)、(2)的某一方。
因而，如图30中所示，通过将内部电路285作成为在数据写入时不工作的与数据读出相关的电路，可避免在数据写入时磁噪声从最接近于存储器阵列10的外围布线275作用于存储器阵列10的情况。
或者，可将分别对图2中示出的位线驱动电路BDVa、BDVb供给工作电流用的电流布线作为接近于最端部的位线BLm的外围布线来应用。
参照图31，如在图2中已说明的那样，在各位线的两端分别配置位线驱动电路BDVa和BDVb。在存储器阵列10的外围区域中，配置电流布线277a和277b作为最接近于最端部的位线BLm的外围布线。沿与位线BL相同的方向来配置电流布线277a和277b。将电流布线277a的一端与电源电压Vcc连接，将其另一端分别与位线驱动电路BDVa连接。同样，将电流布线277b的一端与电源电压Vcc连接，将其另一端分别与位线驱动电路BDVb连接。
通过形成这样的配置，利用位线驱动电路BDVa、BDVb使数据写入电流+Iwb、-Iwb以折叠的方式流过电流布线277a、277b和选择列的位线。其结果是，例如在最端部的位线BLm中流过数据写入电流+Iwb的情况下，在电流布线277a中流过与其相反的方向的工作电流Ic，在最端部的位线BLm中流过数据写入电流-Iwb的情况下，在电流布线277a中流过与其相反的方向的工作电流Ic’。
由此，可在彼此相反的方向上设定分别通过最端部的位线BLm和最接近的外围布线的电流的方向。其结果是，由于满足上述的条件(2)，故在数据写入时，可抑制从外围布线作用于存储器阵列10的磁噪声的不良影响。
此外，关于在与位线BL为同一方向上设置的外围布线，对于在存储器阵列10的上部区域或下部区域中设置的外围布线来说，也可应用与图30和图31同样的配置规则。
在图32和图33中分别示出在存储器阵列10的上部区域或下部区域中最接近于位线BLj(j：自然数)的外围布线275和278。图32中示出的外围布线275对内部电路285供给电源电压Vcc，图33中示出的外围布线278对内部电路285供给接地电压Vss。
在这样的结构中，通过如上所述地配置在数据写入时不工作的电路或位线驱动电路BDVa、BDVb作为内部电路285，可得到与图30和图31中示出的外围布线同样的效果。

Claims (6)

1.一种薄膜磁性体存储器，其特征在于：
包括：
存储器阵列，以行列状配置了各自具有在与存储数据对应的方向上被磁化的磁性体的多个磁性体存储单元；
多条写入选择线，分别与存储单元行对应地设置；
多条数据线，分别与存储单元列对应地设置，在选择列中流过与写入数据对应的方向的电流；
行选择电路，用于响应地址信号选择上述存储单元行；以及
多个写入驱动电路，分别与上述多条写入选择线对应地设置，用来根据由上述行选择电路产生的行选择结果控制对上述多条写入选择线的选择性的电流供给，
各上述写入驱动电路包含多个电流驱动部，
与选择行对应的写入驱动电路使用作为上述多个电流驱动部的至少一部分的第1数目的电流驱动部，对对应的写入选择线供给数据写入电流，
与上述选择行的邻接行对应的写入驱动电路使用上述第1数目的电流驱动部的一部分，在与对应于上述选择行的写入选择线中的上述数据写入电流相反的方向上对对应的写入选择线供给比上述数据写入电流小的磁场消除电流，
在各上述写入选择线中，在同一方向上供给对应的存储单元行的选择时的上述数据写入电流和上述邻接行的选择时的上述磁场消除电流。
2.一种薄膜磁性体存储器，其特征在于：
包括：
存储器阵列，以行列状配置了各自具有在与存储数据对应的方向上被磁化的磁性体的多个磁性体存储单元；
多条写入选择线，分别与存储单元行对应地设置；
多条数据线，分别与存储单元列对应地设置，在选择列中流过与写入数据对应的方向的电流；
行选择电路，用于响应地址信号选择上述存储单元行；
多个写入驱动电路，分别与上述多条写入选择线对应地设置，用来根据由上述行选择电路产生的行选择结果控制对上述多条写入选择线的选择性的电流供给；
虚设写入选择线，与位于上述存储器阵列的最端部的写入选择线邻接，沿与上述多条写入选择线为同一的方向配置；以及
虚设写入驱动电路，用来根据由上述行选择电路产生的行选择结果控制对上述虚设写入选择线的电流供给，
与选择行对应的写入驱动电路对对应的写入选择线供给数据写入电流，
与上述选择行的邻接行对应的写入驱动电路在与对应于上述选择行的写入选择线中的上述数据写入电流相反的方向上对对应的写入选择线供给比上述数据写入电流小的磁场消除电流，
在各上述写入选择线中，在同一方向上供给对应的存储单元行的选择时的上述数据写入电流和上述邻接行的选择时的上述磁场消除电流，
在位于上述最端部的写入选择线与上述选择行对应的情况下，上述虚设写入驱动电路对上述虚设写入选择线供给上述磁场消除电流。
3.一种薄膜磁性体存储器，其特征在于：
包括：
存储器阵列，以行列状配置了各自具有在与存储数据对应的方向上被磁化的磁性体的多个磁性体存储单元；
多条写入选择线，分别与存储单元行对应地设置；
多条数据线，分别与存储单元列对应地设置，在选择列中流过与写入数据对应的方向的电流；
行选择电路，用于响应地址信号选择上述存储单元行；以及
多个写入驱动电路，分别与上述多条写入选择线对应地设置，用来根据由上述行选择电路产生的行选择结果控制对上述多条写入选择线的选择性的电流供给，
与选择行对应的写入驱动电路对对应的写入选择线供给数据写入电流，
与上述选择行的邻接行对应的写入驱动电路在与对应于上述选择行的写入选择线中的上述数据写入电流相反的方向上对对应的写入选择线供给比上述数据写入电流小的磁场消除电流，
在各上述写入选择线中，在同一方向上供给对应的存储单元行的选择时的上述数据写入电流和上述邻接行的选择时的上述磁场消除电流，
上述薄膜磁性体存储器还包括：
主电源布线，配置在沿上述存储单元列的方向上，将从主电流供给电路供给的上述数据写入电流传递给上述多个写入驱动电路；
副电源布线，配置在沿上述存储单元列的方向上，将从副电流供给电路供给的上述磁场消除电流传递给上述多个写入驱动电路；以及
第1和第2接地布线，分别与上述多条写入选择线的两端对应地配置在沿上述存储单元列的方向上，各自将通过了上述多条写入选择线的至少1条的上述数据写入电流和上述磁场消除电流的各一方分别引导到第1和第2接地节点上，
这样来配置上述主电流供给电路、上述副电流供给电路以及上述第1和第2接地节点，以便在上述主电源布线、上述副电源布线以及上述第1和第2接地布线中由上述数据写入电流和上述磁场消除电流分别发生的磁场在互相抵消的方向上起作用。
4.一种薄膜磁性体存储器，其特征在于：
包括：
存储器阵列，以行列状配置了各自具有在与存储数据对应的方向上被磁化的磁性体的多个磁性体存储单元；
多条写入电流布线，为了有选择地对上述多个存储单元的一部分施加数据写入磁场而有选择地接受数据写入电流的供给；
地址选择电路，用于进行根据地址信号的地址选择；
多个写入驱动电路，分别与上述多条写入电流布线对应地设置，用来根据由上述地址选择电路产生的地址选择结果各自对对应的写入电流布线供给数据写入电流；
电源布线，配置在与上述多条写入电流布线交叉的方向上，将从电流供给电路供给的上述数据写入电流传递给上述多个写入驱动电路；以及
接地布线，配置在与上述多条写入电流布线交叉的方向上，用来将通过了上述多条写入电流布线的至少1条的上述数据写入电流引导到接地节点上，
将上述电源布线和上述接地布线的每一条的每单位长度的布线电阻设计成相同，
这样来配置上述电源布线、接地布线、电流供给电路和上述接地节点，使得上述电源布线、与由上述地址选择电路所选择的磁性体存储单元对应的写入选择线和上述接地布线上的上述数据写入电流的路径长度大致为恒定而与上述地址选择结果无关。
5.一种薄膜磁性体存储器，其特征在于：
包括：
存储器阵列，以行列状配置了各自具有在与存储数据对应的方向上被磁化的磁性体的多个磁性体存储单元；
多条写入选择线，分别与存储单元行对应地设置，在选择行中流过数据写入电流；
多条数据线，分别与存储单元列对应地设置，在选择列中流过与写入数据对应的方向的电流；
行选择电路，用于响应地址信号选择上述存储单元行；以及
多个写入驱动电路，分别与上述多条写入选择线对应地设置，与各上述写入选择线的两端的一方对应地每隔1行交替地配置，
各上述写入驱动电路包含连接在对应的写入选择线的两端的上述一方与第1电压之间的、根据由上述行选择电路产生的行选择结果导通或关断的多个N型场效应晶体管，
上述多条写入选择线的上述两端的另一方与不同于上述第1电压的第2电压连接，
在与上述选择行对应的写入驱动电路中，上述多个N型场效应晶体管中的电流驱动能力之和与上述数据写入电流相当的至少1个晶体管接通，
在与上述选择行的邻接行对应的写入驱动电路中，上述多个N型场效应晶体管中的电流驱动能力之和比上述数据写入电流小的一部分晶体管接通。
6.一种薄膜磁性体存储器，其特征在于：
包括：
存储器阵列，以行列状配置了各自具有在与存储数据对应的方向上被磁化的磁性体的多个磁性体存储单元；
多条写入选择线，分别与存储单元行对应地设置，在选择行中流过数据写入电流；
多条数据线，分别与存储单元列对应地设置，在选择列中流过与写入数据对应的方向的电流；
行选择电路，用于响应地址信号选择上述存储单元行；以及
多个写入驱动电路，分别与上述多条写入选择线的一端对应地设置，
上述多条写入选择线的另一端每隔1行交替地与第1和第2电压连接，
对应的写入选择线与上述第1电压连接的各上述写入驱动电路包含连接在上述对应的写入选择线的上述一端与第2电压之间的、根据由上述行选择电路产生的上述行选择结果导通或关断的多个P型场效应晶体管，
对应的写入选择线与上述第2电压连接的各上述写入驱动电路包含连接在上述对应的写入选择线的上述一端与上述第1电压之间的、根据由上述行选择电路产生的上述行选择结果导通或关断的多个N型场效应晶体管，
在与上述选择行对应的写入驱动电路中，上述多个N型场效应晶体管或上述多个P型场效应晶体管中的电流驱动能力之和与上述数据写入电流相当的至少1个晶体管接通，
在与上述选择行的邻接行对应的写入驱动电路中，上述多个N型场效应晶体管或上述多个P型场效应晶体管中的电流驱动能力之和比上述数据写入电流小的一部分晶体管接通。
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