CN1213435C - 利用电阻值的变化来存储数据的数据读出容限大的存储装置 - Google Patents

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Abstract

分别与配置成行列状的存储单元(MC)的行对应地配置读出字线(RWL)，分别与列对应地配置位线(BL)和基准电压布线(SL)。在从数据读出电路(52a)至读出基准电压(Vss)之间，在经数据总线(DB)、列选择门(CSG)、位线(BL)、基准电压布线(SL)形成的、通过所选择的存储单元的电流路径中流过数据读出电流(Is)。数据读出电路检测由数据读出电流在所选择的存储单元中产生的电压变化，输出读出数据(DOUT)。将位线(BL)和基准电压布线(SL)中的电流路径中包含的部分的电阻值之和设定成与所选择的存储单元所属的行无关，大体为恒定的值。

Description

利用电阻值的变化来存储数据的 数据读出容限大的存储装置
技术领域
本发明涉及存储装置，更特定地说，涉及以薄膜磁性体存储装置为代表的、具备有随存储数据的数据电平而异的电阻值的存储单元的存储装置。
背景技术
作为能以低功耗来存储非易失性的数据的存储装置，MRAM(磁随机存取存储装置)器件正在引起人们的注意。MRAM器件是使用在半导体集成电路上形成的多个薄膜磁性体进行非易失性的数据存储、能对于薄膜磁性体的每一个进行随机存取的存储装置。
特别是，已发表了近年来通过将利用了磁隧道结(MTJ)的薄膜磁性体作为存储单元来使用、MRAM装置的性能得到了飞跃的进步的情况。关于具备有磁隧道结的存储单元的MRAM器件，在“A 10ns Read andWrite Non-Volatile Memory Array Using a Magnetic TunnelJunction and FET Switch in each Cell(在每个单元中使用磁隧道结和FET开关的10ns读写非易失性存储器阵列)”，ISSCC Digest ofTechnical Papers，TA7.2，Feb.2000.和“Nonvolatile RAM based onMagnetic Tunnel Junction Element(基于磁隧道结元件的非易失性RAM)”，ISSCC Digest of Technical Papers，TA7.3，Feb.2000.等技术文献中已公开了。
图20是示出具有磁隧道结部的存储单元(以下，也只称为MTJ存储单元)的结构的概略图。
参照图20，MTJ存储单元具备其电阻值随存储数据的数据电平而变化的磁隧道结部MTJ和存取晶体管ATR。存取晶体管ATR由场效应晶体管形成，被结合在磁隧道结部MTJ与接地电压Vss之间。
对于MTJ存储单元来说，配置指示数据写入用的写入字线WWL、指示数据读出用的读出字线RWL和在数据读出时和数据写入时传递与存储数据的电平对应的电信号用的数据线、即位线BL。
图21是说明来自MTJ存储单元的数据读出工作的概念图。
参照图21，磁隧道结部MTJ具有有恒定方向的固定磁场的磁性体层(以下，也只称为固定磁层)FL和有自由磁场的磁性体层(以下，也只称为自由磁层)VL。在固定磁层FL与自由磁层VL之间配置用绝缘体膜形成的隧道势垒TB。在自由磁层VL中，根据存储数据的电平，以非易失性的方式写入与固定磁层FL相同方向的磁场和与固定磁层FL不同方向的磁场的某一方。
在数据读出时，存取晶体管ATR随着读出字线RWL的激活而被导通。由此，在位线BL～磁隧道结部MTJ～存取晶体管ATR～接地电压Vss的电流路径中，从未图示的数据读出电路流过作为恒定电平的数据读出电流供给的读出电流Is。
磁隧道结部MTJ的电阻值随着固定磁层FL与自由磁层VL之间的磁场方向的相对关系而变化。具体地说，在固定磁层FL的磁场方向与写入到自由磁层VL中的磁场方向为相同的情况下，与两者的磁场方向不同的情况相比，磁隧道结部MTJ的电阻值变小。
因而，在数据读出时，由读出电流Is在磁隧道结部MTJ中产生的电压降随在自由磁层VL中存储的磁场方向而异。由此，如果在一旦将位线BL预充电到高电压的状态后开始读出电流Is的供给，则通过检测位线BL的电压电平变化，可读出MTJ存储单元的存储数据。
图22是说明对于MTJ存储单元的数据写入工作的概念图。
参照图22，在数据写入时，读出字线RWL被非激活，存取晶体管ATR被关断。在该状态下，对自由磁层VL写入磁场用的数据写入电流分别流过写入字线WWL和位线BL。自由磁层VL的磁场方向由分别流过写入字线WWL和位线BL的数据写入电流的方向的组合来决定。
图23是说明数据写入时的数据写入电流的方向与磁场方向的关系的概念图。
参照图23，用横轴示出的磁场Hx表示由流过写入字线WWL的数据写入电流产生的磁场H(WWL)的方向。另一方面，在纵轴上示出的磁场Hy表示由流过位线BL的数据写入电流产生的磁场H(BL)的方向。
只在磁场H(WWL)与H(BL)之和到达图中示出的星形特性线的外侧的情况下，新写入在自由磁层VL中存储的磁场方向。即，在施加了与星形特性线的内侧区域相当的磁场的情况下，不更新在自由磁层VL中存储的磁场方向。
因而，为了利用写入工作来更新磁隧道结部MTJ的存储数据，必须使电流流过写入字线WWL和位线BL这两者。在磁隧道结部MTJ中一旦存储的磁场方向、即存储数据，在进行新的数据写入之前的期间内，以非易失性的方式被保持。
在数据读出时，也在位线BL中也流过读出电流Is。但是，一般来说，由于将读出电流Is设定为比上述的数据写入电流小约1～2个数量级，故因读出电流Is的影响而在数据读出时错误地改写MTJ存储单元的存储数据的可能性很小。
在上述的技术文献中，公开了在半导体衬底上集成这样的MTJ存储单元、构成作为随机存取存储装置的MRAM器件的技术。
图24是在半导体衬底上配置的MTJ存储单元的结构图。
参照图24，在半导体主衬底SUB上的p型区PAR中形成存取晶体管ATR。存取晶体管ATR具有作为n型区的源/漏区110、120和栅130。源/漏区110经在第1金属布线层M1中形成的金属布线与接地电压Vss结合。使用在第2金属布线层M2中形成的金属布线作为写入字线WWL。此外，在第3金属布线层M3中设置位线BL。
磁隧道结部MTJ配置在设置写入字线WWL的第2金属布线层M2与设置位线BL的第3金属布线层M3之间。存取晶体管ATR的源/漏区120经在接触孔中形成的金属膜150、第1和第2金属布线层M1和M2以及阻挡金属140与磁隧道结部MTJ导电性地连接。阻挡金属140是为了导电性地连接磁隧道结部MTJ与金属布线之间而设置的缓冲材料。
如已说明的那样，在各MTJ存储单元中，作为与写入字线WWL独立的布线，设置读出字线RWL。此外，必须在数据写入时在写入字线WWL和位线BL中流过发生规定值以上的大小的磁场用的数据写入电流。因而，使用金属布线来形成位线BL和写入字线WWL。
另一方面，读出字线RWL是为了控制存取晶体管ATR的栅电压而设置的，没有必要以积极的方式流过电流。因而，从提高集成度的观点来看，不是新设置独立的金属布线层、而是在与栅130为同一的布线层中使用多晶硅层或多晶硅硅化物(policide)结构来形成读出字线RWL。
此外，一般来说，不仅将上述的MTJ存储单元，而且将电阻值随存储数据的电平变化的存储单元应用于ROM(只读存储装置)或RAM。
图25是说明对以集成方式配置成行列状的MTJ存储单元的数据读出电流的供给的框图。
参照图25，为了实现高集成化的存储装置，一般来说将MTJ存储单元配置成行列状。在图25中，示出将MTJ存储单元配置成n行×m列(n、m：自然数)的情况。
如已说明的那样，对于各MTJ存储单元，必须配置位线BL、写入字线WWL和读出字线RWL。因而，对于配置成行列状的n×m个MTJ存储单元，必须配置n条写入字线WWL1～WWLn和读出字线RWL1～RWLn以及m条位线BL1～BLm。
利用与存储器阵列相邻配置的读出电流供给电路500来进行数据读出时的数据读出电流、即读出电流Is的供给。在数据读出时，与已被选择的存储单元行对应的读出字线RWL有选择地被激活为高电平，而且，从读出电流供给电路500对与选择存储单元列对应的位线BL供给读出电流Is。由此，如图21中已说明的那样，在已被选择的存储单元MC中，在对应的位线中产生与已被存储的数据电平对应的电压变化。
但是，在图25的结构中，位线上的读出电流Is的通过路径长度依赖于已被选择的存储单元行的位置而变化。根据这样的路径长度的变化，位线上的读出电流路径的电阻值发生变化，存在读出电流Is的值发生变动的可能性。
例如，在图25的结构中，在选择了接近于读出电流供给电路500的第n个存储单元行的情况下，由于位线BL上的读出电流(图中，用Isn来标记)路径中包含的部分短，故读出电流路径的电阻值变小。
相反，在选择了离读出电流供给电路500远的一侧的第1个存储单元行的情况下，由于位线BL上的读出电流(图中，用Is1来标记)路径中包含的部分长，故读出电流路径的电阻值变大。这样的读出电流路径的电阻值的变动导致了读出电流依赖于已被选择的存储单元行的位置而变动。
图26是示出读出电流供给电路500的一般的结构的框图。
参照图26，一般来说，利用被位线BL1～BLm共有的电流供给单元510来供给读出电流。电流供给单元510对数据总线DB供给读出电流Is。数据总线DB经分别与存储单元列对应地设置的列选择门CSG1～CSGm与位线BL1～BLm连接。
列选择线CSL1～CSLm分别与存储单元列对应地被设置，根据列选择结果有选择地被激活。列选择门CSG1～CSGm的每一个根据列选择线CSL1～CSLm中的对应的1条的激活而导通。例如，与第1个存储单元列对应的列选择门CSG1响应于对应的列选择线CSL1的激活(高电平)而导通，导电性地连接数据总线DB与位线BL1。对于以后的存储单元列，也同时配置列选择门。
通过作成这样的结构，在存储器阵列内的多条位线中共有电流供给单元510，可对于与已被选择的存储单元列对应的位线有选择地供给读出电流Is。
但是，通过作成图26中示出的那样的结构，使读出电流Is通过的数据总线DB的路径长度发生了变化。根据这样的路径长度的变化，数据总线DB上的读出电流路径的电阻值发生变化，存在读出电流I s的值发生变动的可能性。
例如，在图26的结构中，在选择了接近于电流供给单元510的第m个存储单元列的情况下，由于数据总线DB上的读出电流路径中包含的部分短，故其电阻值变小。
相反，在选择了离电流供给单元510远的一侧的第1个存储单元列的情况下，由于数据总线DB上的读出电流路径中包含的部分长，故其电阻值变大。这样的读出电流路径的电阻值的变动导致了读出电流依赖于已被选择的存储单元列的位置而变动。
这样，在一般的结构的MRAM器件中，依赖于已被选择的存储单元的位置而存在读出电流的变动的可能性。
如已说明的那样，在具有MTJ存储单元的MRAM器件中，检测随读出电流Is和MTJ存储单元的电阻值而产生的电压变化，进行了数据读出。因而，在具备以MTJ存储单元为代表的、电阻值随存储数据的电平而变化的存储单元的存储装置中，读出电流Is的变动妨碍稳定的数据读出工作。
即，如果读出电流依赖于所选择的存储单元的位置而变动，则在存储器阵列内不能同样地保持数据读出时的工作容限，难以充分地确保存储装置整体的工作容限。其结果，也存在在极端的情况下导致误工作、造成成品率下降这样的问题的可能性。
为了对付这样的问题，也可作成根据已被选择的存储单元的位置对数据读出电流的电平进行微调整的结构，但此时导致数据读出电路的结构的复杂和微调整用的设计负担的增加。
发明内容
本发明的目的在于，在备有以MRAM器件为代表的、电阻值随存储数据的电平而变化的存储单元的存储装置中，使与已被选择的存储单元的位置无关的数据读出容限维持为相同，谋求数据读出的稳定。
如果归纳本发明，则它是一种存储装置，其特征在于：具备：具有配置成行列状的多个存储单元的存储器阵列，多条读出字线，分别与上述存储单元的行对应地设置，在数据读出时，根据行选择结果有选择地被激活；多条位线，分别与上述存储单元的列对应地设置；
多条基准电压布线，沿与上述多条位线相同的方向与上述列对应地配置，用来供给读出基准电压；以及数据读出电路，用来在上述数据读出时将在与上述读出基准电压之间形成的电流路径中流过的数据读出电流供给上述多条位线中的根据列选择结果被选择的至少1条，上述多个存储单元中的每一个包含：存储部，其电阻值随存储数据的电平而变化；以及存储单元选择门，在上述多条位线中的对应的1条与上述多条基准电压布线中的对应的1条之间与上述存储部串联地导电性地连接，响应于上述多条读出字线中的对应的1条的激活而导通，在上述数据读出时，与选择列对应的基准电压布线和与上述选择列对应的位线中的上述电流路径中包含的部分的电阻值的总和与上述行选择结果无关，大体为恒定。
因而，本发明的主要的优点在于，由于能与所选择的存储单元所属的行无关地将数据读出电流维持为恒定的电平，故可将存储器阵列内的数据读出时的工作容限维持为相同，使存储装置整体的数据读出工作变得稳定。
如果按照本发明的另一方面，则它是一种存储装置，其特征在于：具备：具有配置成行列状的多个存储单元的存储器阵列，多条读出字线，分别与上述存储单元的行对应地设置，在数据读出时，根据行选择结果有选择地被激活；多条位线，分别与上述存储单元的列对应地设置；多条基准电压布线，沿与上述多条位线相同的方向与上述列对应地配置，用来供给读出基准电压；数据总线，在与上述存储器阵列相邻的区域中沿与上述多条读出字线相同的方向配置；数据读出电路，用来在上述数据读出时将在与上述读出基准电压之间形成的电流路径中流过的数据读出电流供给上述数据总线；列选择部，用来导电性地连接上述多条位线中的根据列选择结果选择的至少1条与上述数据总线；以及模拟数据总线，在夹住上述存储器阵列与上述数据总线相反的一侧的区域中，沿与上述数据总线相同的方向配置，上述模拟数据总线与上述读出基准电压和各上述基准电压布线导电性地连接，上述多个存储单元中的每一个包含：存储部，其电阻值随存储数据的电平而变化；以及存储单元选择门，在上述多条位线中的对应的1条与上述多条基准电压布线中的对应的1条之间与上述存储部串联地导电性地连接，响应于上述多条读出字线中的对应的1条的激活而导通，在上述数据读出时，上述数据总线和上述模拟数据总线中的上述电流路径中包含的部分的电阻值的总和与上述列选择结果无关，大体为恒定。
因而，由于能与所选择的存储单元所属的列无关地将数据读出电流维持为恒定的电平，故可将存储器阵列内的数据读出时的工作容限维持为相同，使存储器整体的数据读出工作变得稳定。
如果按照本发明的又一方面，则它是一种存储装置，其特征在于：具备：具有配置成行列状的多个存储单元的存储器阵列，多条读出字线，分别与上述存储单元的行对应地设置；多条位线，分别与上述存储单元的列对应地设置；多个字驱动器，分别与上述多条读出字线对应地配置，用来在数据读出时根据行选择结果分别使上述多条读出字线中的对应的1条与读出基准电压连接；数据总线，在与上述存储器阵列相邻的区域中沿与上述多条读出字线相同的方向配置；数据读出电路，用来在上述数据读出时将在与上述读出基准电压之间形成的电流路径中流过的数据读出电流供给上述数据总线；以及列选择部，用来导电性地连接上述多条位线中的根据列选择结果选择的至少1条与上述数据总线，上述多个存储单元中的每一个包含：存储部，其电阻值随存储数据的电平而变化；以及整流元件，在对应的1条位线与对应的1条读出字线之间与上述存储部串联地导电性地连接，在上述对应的读出字线与上述读出基准电压连接的情况下导通，在上述数据读出时，与已被选择的上述行对应的上述读出字线和上述数据总线中的上述电流路径中包含的部分的电阻值的总和与上述列选择结果无关，大体为恒定。
因而，在以行列状配置了适合于高集成化的、使用了整流元件的存储单元的存储器阵列中，能与所选择的存储单元所属的列无关地将数据读出电流维持为恒定的电平。其结果，可将存储器阵列内的数据读出时的工作容限保持为相同，谋求存储装置的高集成化和数据读出工作的稳定。
如果按照本发明的再一方面，则它是一种存储装置，其特征在于：具备：具有配置成行列状的多个存储单元的存储器阵列，多条读出字线，分别与上述存储单元的行对应地设置；多条位线，分别与上述存储单元的列对应地设置；基准电压布线，在与上述存储器阵列相邻的区域中沿与上述多条位线相同的方向配置，用来供给读出基准电压；多个字驱动器，分别与上述多条读出字线对应地配置，用来在数据读出时根据行选择结果分别使上述多条读出字线中的对应的1条与上述基准电压布线导电性地连接；以及数据读出电路，用来在上述数据读出时将在与上述读出基准电压之间形成的电流路径中流过的数据读出电流供给上述多条位线中的根据列选择结果被选择的至少1条，上述多个存储单元中的每一个包含：存储部，其电阻值随存储数据的电平而变化；以及整流元件，在对应的1条位线与对应的1条字读出线之间与上述存储部串联地导电性地连接，在上述对应的读出字线与上述读出基准电压结合的情况下导通，在上述数据读出时，与选择列对应的位线与上述基准电压布线中的上述电流路径中包含的部分的电阻值的总和与上述行选择结果无关，大体为恒定。
因而，在以行列状配置了适合于高集成化的、使用了整流元件的存储单元的存储器阵列中，能与所选择的存储单元所属的行无关地将数据读出电流维持为恒定的电平。其结果，可将存储器阵列内的数据读出时的工作容限保持为相同，谋求存储装置的高集成化和数据读出工作的稳定。
通过参照附图的后述的本发明的详细的说明，本发明的上述和其它的目的、特征、方面和优点会变得更加明白。
附图说明
图1是示出本发明的实施例1的MRAM器件的整体结构的概略框图。
图2是用来详细地说明实施例1的存储器阵列及其外围电路的与数据读出相关的结构图。
图3是示出实施例1的位线和基准电压布线的配置例的结构图。
图4是说明对于存储单元的数据读出和数据写入工作的时序图。
图5是说明将预充电电压定为接地电压的情况下的数据读出和数据写入工作的时序图。
图6是用来详细地说明实施例1的变例1的存储器阵列及其外围电路的与数据读出相关的结构图。
图7是用来详细地说明实施例1的变例2的存储器阵列及其外围电路的与数据读出相关的结构图。
图8是用来详细地说明实施例2的存储器阵列及其外围电路的与数据读出相关的结构图。
图9是用来详细地说明实施例2的变例1的存储器阵列及其外围电路的与数据读出相关的结构图。
图10是用来详细地说明实施例2的变例2的存储器阵列及其外围电路的与数据读出相关的结构图。
图11是用来详细地说明实施例3的存储器阵列及其外围电路的与数据读出相关的结构图。
图12是用来示出本发明的实施例4的MRAM器件的与数据读出相关的结构图。
图13是示出使用了二极管的MTJ存储单元的第1结构例的概略图。
图14是在半导体衬底上配置了图13中示出的MTJ存储单元的情况的结构图。
图15是示出使用了二极管的MTJ存储单元的第2结构例的概略图。
图16是在半导体衬底上配置了图15中示出的MTJ存储单元的情况的结构图。
图17是用来详细地说明实施例5的存储器阵列及其外围电路的与数据读出相关的结构图。
图18是用来详细地说明实施例5的变例1的存储器阵列及其外围电路的与数据读出相关的结构图。
图19是用来详细地说明实施例5的变例2的存储器阵列及其外围电路的与数据读出相关的结构图。
图20是示出具有磁隧道结部的存储单元的结构的概略图。
图21是说明来自MTJ存储单元的数据读出工作的概念图。
图22是说明对于MTJ存储单元的数据写入工作的概念图。
图 3是说明对于MTJ存储单元的数据写入时的数据写入电流的方向与磁场方向的关系的概念图。
图24是在半导体衬底上配置的MTJ存储单元的结构图。
图25是说明对于以行列状以集成方式配置的MTJ存储单元的数据读出电流的供给的框图。
图26是示出读出电路供给电路的一般性结构的框图。
具体实施方式
以下，参照附图详细地说明本发明的实施例。再有，假定图中的同一符号表示同一或相当的部分。
实施例1
参照图1，MRAM器件1作为本申请的发明的存储装置的代表例来示出。再有，在以下的说明中可知，本申请的发明的应用不限定于MRAM器件，可广泛地应用于具备电阻值随存储数据的电平而变化的存储单元的存储装置。
实施例1的MRAM器件1响应于来自外部的控制信号CMD和地址信号ADD进行随机存取，进行写入数据DIN的输入和读出数据DOUT的输出。
MRAM器件1具备响应于控制信号CMD来控制MRAM器件1的整体工作的控制电路5和具有配置成行列状的多个MTJ存储单元的存储器阵列10。存储器阵列10的结构在后面将详细地说明，但分别与MTJ存储单元的行对应地配置多条写入字线WWL和读出字线RWL，分别与MTJ存储单元的列对应地配置多条位线BL。
MRAM器件1还具备：行译码器20，根据由地址信号ADD示出的行地址RA进行存储器阵列10中的行选择；列译码器25，根据由地址信号ADD示出的列地址CA进行存储器阵列10中的列选择；字线驱动器30，用来根据行译码器20的行选择结果有选择地激活读出字线RWL和写入字线WWL；字线电流控制电路40，用来在数据写入时在写入字线WWL中流过数据写入电流；以及读出/写入控制电路50、60，用来在数据读出和数据写入时分别流过数据写入电流和读出电流。
读出/写入控制电路50和60控制存储器阵列10的两端部的位线BL的电压电平，在位线BL中流过用来分别进行数据写入和数据读出的数据写入电流和读出电流。
参照图2，存储器阵列10具有排列成n行×m列的(n、m：自然数)的存储单元MC。
再有，在本实施例中，各存储单元MC的结构与图20中示出的MTJ存储单元相同，但关于各存储单元中的与磁隧道结部MTJ相当的部分，也可用电阻值随存储数据的电平而变化的元件来置换。
分别与存储单元的行(以下，也只称为存储单元行)对应地配置读出字线RWL1～RWLn。虽然未图示，但在数据写入中，也分别与存储单元的行对应地配置用来与已被选择的存储单元行对应地流过数据写入电流的写入字线WWL1～WWLn。
分别与存储单元的列(以下，也只称为存储单元列)对应地配置位线BL1～BLm和基准电压布线SL1～SLm。基准电压布线SL1～SLm中的每一条与相当于数据读出时的基准电压(以下，也只称为读出基准电压)的接地电压Vss在读出/写入控制电路60一侧结合，还与属于对应的存储单元列的存储单元中的存取晶体管ATR的源侧区域中的每一区域连接。
再有，以下在总括地表示读出字线和位线的情况下，分别使用符号RWL和BL来标记，在表示特定的读出字线和位线的情况下，对这些符号附加数字，如RWL1、BL1那样来标记。
在存储器阵列10的周边，与存储单元列中的每一列对应地设置列选择线CSL1～CSLm、列选择门CSG1～CSGm和预充电晶体管64-1～64-m。再者，沿与读出字线RWL相同的方向配置数据总线DB。
列译码器25根据列地址CA的译码结果、即列选择结果，将列选择线CSL1～CSLm中的与列选择结果对应的1条激活为选择状态(高电平)。
列选择门CSG1～CSGm被设置在读出/写入控制电路50内，分别配置在位线BL1～BLm与数据总线DB之间。列选择门CSG1～CSGm中的每一个响应于列选择线CSL1～CSLm中的对应的1条的激活而导通，连接数据总线DB与对应的位线BL。即，在读出/写入控制电路50一侧导电性地连接位线BL与数据总线DB。
再有，以下在总括地表示列选择线、列选择门和预充电晶体管的情况下，分别使用符号CSL、CSG和64来标记，在表示特定的列选择线、列选择门和预充电晶体管的情况下，对这些符号附加数字，如CSL1、CSG1或64-1那样来标记。
预充电晶体管64-1～64-m被设置在读出/写入控制电路60内，导电性地连接作为预充电电压使用的电源电压Vcc与位线BL1～BLm的每一条之间。预充电晶体管64-1～64-m的每一条响应于位线预充电信号BLPR而导通。
响应于位线预充电信号BLPR的激活，各位线BL被预充电到电源电压Vcc。
在MRAM器件1的备用期间和MRAM器件1的激活期间内的数据写入工作和数据读出工作的前后，为了对各位线BL进行预充电而激活位线预充电信号BLPR。
另一方面，在MRAM器件1的激活期间内的数据写入和数据读出工作时，位线预充电信号BLPR被非激活为低电平。响应于此，各位线BL与预充电电压隔开。
其次，说明读出/写入控制电路50内包含的数据读出电路52a的结构。
数据读出电路52a响应于在数据读出时被激活的控制信号RE而工作，在供给作为数据读出电流的读出电流Is的同时，检测在由读出电流Is选择的存储单元中产生的电压变化、输出读出数据DOUT。
数据读出电路52a具有：电流源161和162，用来接受电源电压Vcc，分别对节点Ns1和节点Ns2供给恒定电流；N型MOS晶体管163，导电性地连接在节点Ns1与节点Nr1之间；N型MOS晶体管164和电阻168，串联地结合在节点Ns2与接地电压Vss之间；以及放大器165，放大节点Ns1与节点Ns2之间的电压电平，输出读出数据DOUT。节点Nr1与数据总线DB导电性地连接。
对晶体管163和164的栅供给规定电压Vref。根据读出电流Is的设计值来设定电流源161和162的供给电流量和规定电压Vref。电阻166和167是为了将节点Ns1和节点Ns2下拉到接地电压Vss而设置的。
通过作成这样的结构，数据读出电路52a在数据读出时对数据总线DB供给恒定的读出电流Is。在数据读出中，与所选择的存储单元对应地、在数据读出电路52a与作为读出基准电压的接地电压Vss之间形成的数据读出电路52a～数据总线DB～列选择门CSG～位线BL～磁隧道结部MTJ～存取晶体管ATR～基准电压布线SL～接地电压Vss(读出基准电压)的电流路径中流过读出电流Is。
据此，可将存储单元MC中的磁隧道结部MTJ中产生的电压变化经位线BL和数据总线DB传递到节点Nr1上。
如果将在所选择的存储单元存储了高电平(“1”)数据和低电平(“0”)数据的情况下分别对应的节点Nr1的电压定为Vh和V1，则将节点Ns2的电压设定为电压Vh和V1的中间值的电压Vm。即，利用电阻168的电阻值来调整电压Vm。
数据读出电路52a通过放大节点Ns1与节点Ns2的电压差来检测并放大与存储数据的电平对应的选择存储单元中的电压变化，输出读出数据DOUT。
此外，基准电压布线SL与接地电压Vss结合的区域与对位线BL供给读出电流Is的区域位于夹住存储器阵列10在列方向上互为相反的一侧。
参照图3，基准电压布线SL在与位线BL为同一布线层(例如，M2)中以同一形状和用同一材料被形成。由此，将基准电压布线SL和位线BL的每单位长度的电阻值设定为同样的值。
通过这样来形成基准电压布线SL和位线BL，同时如图2中所示，通过在存储器阵列的一端和与其相反一侧(另一端)分别设置各基准电压布线SL与接地电压Vss的结合部位和供给读出电流Is的数据总线DB与各位线BL的结合部位(即，列选择门CSG)，不论已被选择的存储单元行的位置，均可使读出电流Is的电流路径中包含的位线BL和基准电压布线SL的电阻值之和大体维持为恒定。
由此，可防止读出电流Is依赖于已被选择的存储单元行而变动。其结果，可在存储器阵列内同样地保持数据读出时的工作容限，充分地确保MRAM器件整体的工作容限。
再有，必须将基准电压布线SL设计成与位线BL每单位长度的电阻值相同，只要满足该条件，也可在不同的金属布线层中设置各自的布线。
其次，使用图4，说明对于存储单元的数据读出和数据写入工作。
首先，说明数据写入时的工作。
在图2中，省略了与数据写入相关的外围电路的配置和结构的图示，但通过如以下那样来控制分别与存储单元行对应地配置的写入字线WWL、位线BL的电压和电流，可进行数据写入。
字线驱动器30根据行译码器20的行选择结果，将与选择行对应的写入字线WWL的电压驱动为选择状态(高电平)。在非选择行中，写入字线WWL的电压电平为原有的非选择状态(低电平：接地电压Vss)。
在数据写入时，在与选择行对应的写入字线WWL中，流过数据写入电流Ip。另一方面，在非选择行中，不流过数据写入电流。
读出/写入控制电路50和60通过控制存储器阵列10两端的位线BL的电压，产生与写入数据的数据电平对应的方向的数据写入电流。例如，在写入“1”的存储数据的情况下，将读出/写入控制电路60侧的位线电压设定为高电压状态(电源电压Vcc)，将相反一侧的读出/写入控制电路50侧的位线电压设定为低电压状态(接地电压Vss)。由此，在从读出/写入控制电路60朝向50的方向上，数据写入电流+Iw流过位线BL。另一方面，在写入“0”的存储数据的情况下，将读出/写入控制电路50侧和60侧的位线电压分别设定为高电压状态(电源电压Vcc)和低电压状态(接地电压Vss)，在从读出/写入控制电路50朝向60的方向上，数据写入电流-Iw流过位线BL。
此时，没有必要使数据写入电流±Iw流过各位线BL，读出/写入控制电路50和60可这样来控制上述的位线BL的电压，即，经数据总线DB和列选择门CSG1～CSGm，使数据写入电流±Iw有选择地流过与选择列对应的一部分位线。
其次，说明数据读出时的工作。
如在图2中已说明的那样，在数据读出工作之前，例如将各位线BL预充电到电源电压Vcc。对于数据总线DB，也同样地预充电到电源电压Vcc。
在数据读出时，字线驱动器30根据行译码器20的行选择结果，将与选择行对应的读出字线RWL的电压驱动为选择状态(高电平)。在非选择行中，将读出字线RWL的电压电平维持为原有的非选择状态(低电平)。此外，关于与以后说明的虚设存储单元对应的虚设读出字线，也根据行选择结果而被驱动。
在已被选择的存储单元行中，如果读出字线RWL被激活为高电平，则对应的存取晶体管ATR接通，磁隧道结部MTJ被下拉到接地电压Vss。另一方面，在已被选择的存储单元列中，利用数据读出电路52a，在对应的位线BL中经列选择门CSG和数据总线DB流过恒定的读出电流Is。
因而，与所选择的存储单元对应的位线BL和数据总线DB被收敛到对应于与存储数据电平所对应的磁隧道结部MTJ的电阻值的电压(Vh或V1)。另一方面，关于属于已被选择的存储单元行的存储单元中的非选择的存储单元列，由于不与数据总线DB连接，故位线BL的电压下降到接地电压Vss。
利用这样的数据读出工作，可将与存储数据电平对应的存储单元MC的电阻值的差别变换为电位差并进行检测放大，来进行数据读出。
此外，即使将位线BL的预充电电压定为接地电压Vss，也可进行数据读出。
图5是说明将预充电电压定为接地电压Vss时的对于存储单元的数据读出和数据写入的时序图。
参照图5，在数据写入时，将数据总线DB的数据写入结束后的设定电压设定为接地电压Vss，以准备数据读出中的预充电，这一点与图4相比是不同的。由于其它的信号布线的电压和电流波形与图4中示出的相同，故不重复进行详细的说明。
在数据读出之前，将位线BL和数据总线DB预充电到接地电压Vss。
在数据读出时，与已被选择的存储单元列对应的位线BL经列选择门CSG和数据总线DB被数据读出电路52a上拉，接受读出电流Is的供给。另一方面，与非选择存储单元列对应的位线维持为接地电压Vss。
在与选择存储单元对应的位线BL和数据总线DB中，产生与存储数据电平对应的电压变化(上升)。其结果，与图4的情况同样，位线BL和数据总线DB被收敛到对应于与存储数据电平所对应的磁隧道结部MTJ的电阻值的电压。由此，可将反映了存储数据电平的存储单元的电阻值的差别变换为电位差，来进行数据读出。
如在图4和图5中已说明的那样，将数据读出前的位线BL和数据总线DB的预充电电压定为电源电压Vcc和接地电压Vss的哪一个都能进行数据读出。
但是，在将预充电电压定为接地电压Vss的情况下，由于只在已被选择的位线BL中流过读出电流Is，对于非选择的位线BL没有必要流过预充电用的充电电流及其放电电流，故可减少功耗。
另一方面，在将电源电压Vcc定为预充电电压的情况下，虽然功耗相对地增加，但由于可使位线BL和数据总线DB的电压变化快速地产生，故可使数据读出实现高速化。因而，考虑这样的特性来设定预充电电压即可。
〔实施例1的变例1〕
参照图6，在实施例1的变例1的结构中，与图2中示出的实施例1的结构相比，在行方向上相邻的存储单元间共有基准电压布线SL这一点上不同。例如，属于分别与位线BL1和BL2对应的第1和第2存储单元列的存储单元共有同一基准电压布线SL1。对于以后的存储单元列，也同样地配置基准电压布线SL。因而，在存储器阵列10整体中，配置k条(k：用m/2示出的自然数)基准电压布线SL1～SLk。
再有，在图6中，代表性地图示了与在存储器阵列10中以行列状配置的存储单元MC中的第j(j：1～n的自然数)存储单元行对应的读出字线RWLj和对应的存储单元的一部分，但在其它的存储单元行和存储单元列中也同样地配置了读出字线和存储单元MC。在以后的图面中，存储器阵列10的图示也是同样的。
此外，预充电晶体管64-1～64-m响应于位线预充电信号BLPR，将对应的位线BL1～BLm中的每一条预充电到接地电压Vss。
这样，通过将位线BL的预充电电压设定为与作为读出基准电压供给的接地电压Vss相同，即使在对应的读出字线RWL已被激活的情况下，在与非选择的存储单元列对应的位线BL中也不会流过电流，可共有基准电压布线SL。其结果，可削减信号布线数目，进一步使存储器阵列10实现高集成化。
由于其它的部分的结构和工作与实施例1相同，故不重复进行详细的说明。
即，由于将由相邻的存储单元列共有的基准电压布线SL中的每一条和位线BL中每一条与实施例1同样地形成为每单位长度的电阻值相同，故可在存储器阵列内同样地保持数据读出时的工作容限，充分地确保MRAM器件整体的工作容限。
〔实施例1的变例2〕
参照图7，在实施例1的变例2的结构中，按照折叠型结构来配置各位线BL。
在存储器阵列10中，分别与存储单元列对应地还配置与位线BL1～BLm互补的位线/BL1～/BLm。位线BL1和位线/BL1构成位线对。在以后的存储单元列中，也同样地构成位线对。
与实施例1中的位线BL和基准电压布线SL同样地配置位线/BL1～/BLm中的每一条，使其与位线BL1～BLm中的每一条的每单位长度的电阻值相同。
再有，在分别总称分别构成位线对的各一方和各另一方的位线BL1～BLm和位线/BL1～/BLm的情况下，假定也标记为位线BL和/BL。
基准电压布线SL1～SLm与相邻的存储单元列中的每一列对应地被配置，在属于相邻地配置的同一存储单元列的存储单元间被共有。
与实施例1同样地配置基准电压布线SL1～SLm中的每一条，使其与位线BL1、/BL1～BLm、/BLm中的每一条的每单位长度的电阻值相同。
存储单元MC在每一行中与位线BL1～BLm和位线/BL1～/BLm的各某一方连接。例如，属于第j存储单元行的存储单元MC与位线BL1～BLm连接，属于第(j+1)存储单元行的存储单元MC与位线/BL1～/BLm连接。
其结果，如果读出字线RWL根据行选择结果有选择地被激活，则位线对的各一方BL1～BLm和位线对的各另一方/BL1～/BLm的某一方与MTJ存储单元MC连接。
存储器阵列10还具有与位线BL1、/BL1～BLm、/BLm中的每一条对应地、以形成虚设行的方式设置的多个虚设存储单元DMC。
虚设存储单元DMC中的每一个具有虚设存储部DMTJ和虚设存取晶体管DATR。
利用虚设读出字线DRWL0和虚设读出字线DRWL1的某一方选择虚设存储单元DMC。由虚设读出字线DRWL0选择的虚设存储单元组具有响应于虚设读出字线DRWL0的激活而导通的存取晶体管DATR。因而，响应于虚设读出字线DRWL0的激活，在位线BL1～BLm与基准电压布线SL1～SLm中的每一条之间导电性地连接虚设存储部DMTJ。
另一方面，由虚设读出字线DRWL1选择的剩下的虚设存储单元组具有响应于虚设读出字线DRWL1的激活而导通的存取晶体管DATR。因而，响应于虚设读出字线DRWL1的激活，在位线/BL1～/BLm与基准电压布线SL1～SLm中的每一条之间导电性地连接虚设存储部DMTJ。
利用字线驱动器30有选择地激活虚设读出字线DRWL0和DRWL1，以使位线对的各一方BL1～BLm和位线对的各另一方/BL1～/BLm中的与属于已被选择的存储单元行的存储单元MC成为非连接的一方分别与虚设存储单元DMC连接。其结果，位线对的各一方BL1～BLm和位线对的各另一方/BL1～/BLm分别与已被选择的存储单元行对应的m个MTJ存储单元和m个虚设存储单元的各一方连接。
如已说明的那样，存储单元MC的电阻值根据存储数据的电平而变化。在此，如果将存储了高电平(“1”)数据的情况下的MTJ存储单元的电阻值定为Rh，将存储了低电平(“0”)数据的情况下的存储单元MC的电阻值定为R1，则将虚设存储部DMTJ的电阻值Rd设定为Rh和R1的中间值。由此，通过比较与虚设存储单元DMC连接的位线中产生的电压变化与与存储单元MC连接的位线中产生的电压变化，可读出成为数据读出的对象的所选择的存储单元中的存储数据电平。
再者，配置与数据总线DB互补的数据总线/DB。数据总线DB和数据总线/DB构成数据总线对DBP。
与实施例1中的对于位线BL的基准电压布线SL同样地配置数据总线/DB，使其与数据总线DB的每单位长度的电阻值相同。
列选择门CSG1～CSGm中的每一个具有分别导电性地连接在对应于数据总线DB和数据总线/DB的位线BL与/BL之间的2个晶体管开关。这些晶体管开关响应于对应的列选择线CSL的激活而导通。由此，对于构成与已被选择的存储单元列对应的位线对的位线BL与/BL中的每一条，经数据总线DB、/DB和列选择门CSG，由数据读出电路52b供给读出电流Is。
数据读出电路52b与图2中示出的数据读出电路52a相比，在不具备电阻168和晶体管64导电性地连接在与数据总线/DB连接的节点Nr2与节点Ns2之间这一点上不同。由于数据读出电路52b的其它的部分的结构与数据读出电路52a相同，故不重复进行详细的说明。
数据读出电路52b对于数据总线DB和/DB分别供给同一读出电流Is，同时检测并放大数据总线DB与/DB之间的电压差，进行数据读出。
通过作成这样的结构，除了由实施例1的结构所获得的效果外，由于可根据折叠型位线结构进行数据读出，故可充分地确保数据读出容限，还可使数据读出工作变得稳定。
此外，由于对存储单元MC供给的读出电流(图中的Isc)和对虚设存储单元DMC供给的读出电流(图中的Isd)中的每一电流包含的位线BL和基准电压布线SL的电阻值之和相同，故可将这些读出电流设定为同一电平，可使互补地工作的数据读出的容限提高。
再有，在图7中，由于示出了在存储器阵列10的端部配置虚设存储单元DMC的结构，故即使在存储单元MC和虚设存储单元DMC中共有基准电压布线SL，也没有大的障碍。但是，在由于虚设存储单元的配置而在基准电压布线的共有方面出现障碍的情况下，也可在虚设存储单元DMC用和正常的存储单元MC用方面独立地配置基准电压布线SL。
〔实施例2〕
在实施例2中，说明防止数据总线DB上的读出电流路径中的电阻值因已被选择的存储单元列的位置不同而引起的变动。
参照图8，在实施例2的结构中，除了图2中示出的实施例1的结构外，在配置模拟数据总线SDB这一点上不同。这样来配置模拟数据总线SDB，即，使其与实施例1中的基准电压布线SL与位线BL之间的关系相同，在与数据总线DB之间每单位长度的电阻值相同。在夹住存储器阵列10与数据总线DB相反一侧的区域中沿行方向配置模拟数据总线SDB。
模拟数据总线SDB与作为读出基准电压的接地电压Vss结合。
数据读出电路52a与数据总线DB连接的区域与模拟数据总线SDB与接地电压Vss结合的区域位于沿行方向夹住存储器阵列10互为相反的一侧。
再者，模拟数据总线SDB与基准电压布线SL1～SLm中的每一条导电性地连接。因而，各基准电压布线SL经模拟数据总线SDB与接地电压Vss结合。
在各存储单元列中共同地配置模拟数据总线SDB。因而，为了谋求数据读出的高精度化，必须将各位线BL的预充电电压设定为与读出基准电压相同的电压、即接地电压Vss，以免数据读出电流Is以外的电流流过模拟数据总线SDB。
通过作成这样的结构，即使所选择的存储单元列的位置发生变化，也可使读出电流Is的电流路径中包含的数据总线DB和模拟数据总线SDB的电阻值的和大体维持为恒定。由此，可进一步防止读出电流Is的电流值因已被选择的存储单元列不同而引起的变动。其结果，可在存储器阵列内进一步同样地维持数据读出时的工作容限，充分地确保MRAM器件整体的工作容限。
〔实施例2的变例1〕
参照图9，在实施例2的变例1的结构中，除了图6中示出的实施例1的变例1的结构外，还配置与图8同样的模拟数据总线SDB。由相邻的存储单元共有的基准电压布线SL1～SLk中的每一条经模拟数据总线SDB与接地电压Vss结合。由于其它的部分的结构与图6相同，故不重复进行详细的说明。
通过作成这样的结构，可防止读出电流Is的电流值因已被选择的存储单元列不同而引起的变动。其结果，除了实施例1的变例1的效果外，还可在存储器阵列内同样地维持数据读出时的工作容限。
〔实施例2的变例2〕
参照图10，在实施例2的变例2的结构中，除了图7中示出的实施例1的变例2的结构外，还配置模拟数据总线SDB和模拟虚设数据总线SDBd。在夹住存储器阵列10与数据总线DB相反一侧的区域中沿行方向配置模拟数据总线SDB和模拟虚设数据总线SDBd。
与实施例1中的基准电压布线SL与位线BL之间的关系同样地配置模拟数据总线SDB和模拟虚设数据总线SDBd中的每一条和数据总线DB和/DB中的每一条，使其每单位长度的电阻值相同。
模拟数据总线SDB和模拟虚设数据总线SDBd中的每一条与作为读出基准电压的接地电压Vss结合。数据读出电路52b与数据总线DB和/DB连接的区域与模拟数据总线SDB和模拟虚设数据总线SDBd与接地电压Vss结合的区域位于沿行方向夹住存储器阵列10互为相反的一侧。
独立地配置对存储单元MC供给接地电压Vss用的基准电压布线SL1～SLm和对虚设存储单元DMC供给接地电压Vss用的虚设基准电压布线SLd1～SLdm。再有，在总称虚设基准电压布线SLd1～SLdm的情况下，假定只使用符号SLd。
模拟数据总线SDB与基准电压布线SL1～SLm中的每一条连接，模拟虚设数据总线SDBd与虚设基准电压布线SLd1～SLdm中的每一条连接。
与实施例1中的基准电压布线SL与位线BL之间的关系同样地形成各基准电压布线SL和各虚设基准电压布线SLd，使其与各位线BL每单位长度的电阻值相同。由于其它的部分的结构与图7相同，故不重复进行详细的说明。
通过作成这样的结构，在存储器阵列10内，可与所选择的存储单元MC所属的行和列这两者无关地将读出电流Is的电流路径中包含的信号布线的电阻值之和大体维持为恒定值，可防止读出电流Is的变动。
此外，由于即使对于存储单元MC供给的读出电流(图中的Isc)和对虚设存储单元DMC供给的读出电流(图中的Isd)，也与所选择的存储单元MC所属的行和列这两者无关，可设定为同一电平，故可使互补地工作的数据读出的容限提高。
其结果，除了实施例1的变例2的效果外，还可在存储器阵列内同样地维持数据读出时的工作容限。
〔实施例3〕
参照图11，在实施例3的结构中，将虚设存储单元DMC配置成构成虚设列。与其相对应，在存储器阵列10中与虚设列对应地设置虚设位线DBL和虚设基准电压布线SLd。
与实施例1中的基准电压布线SL与位线BL之间的关系同样地形成各基准电压布线SL、虚设基准电压布线SLd、各位线BL和虚设位线DBL，使其每单位长度的电阻值相同。由于其它的部分的结构与图7相同，故不重复进行详细的说明。
在构成数据总线对DBP的数据线的一方/DB与虚设位线DBL之间配置列选择门CSGd。列选择门CSGd响应于列选择线CSLd的激活而导通。在数据读出时，列选择线CSLd与所选择的存储单元列无关地被激活。
通过作成这样的结构，即使在以构成虚设列的方式配置虚设存储单元DMC的情况下，也可与实施例2的变例2同样地谋求数据读出工作的稳定。
再有，存储器阵列10中的与存储单元MC对应的基准电压布线SL的配置与实施例2的变例1同样地在相邻的存储单元行间共有，也可谋求存储器阵列10的高集成化。
〔实施例4〕
在实施例4中，说明应用了分层数据线结构的数据读出。
图12是用来示出本发明的实施例4的MRAM器件的与数据读出相关的结构的图。
参照图12，在实施例4的MRAM器件中，以行列状配置多个存储器阵列。这些存储器阵列沿列方向被分割为多个块BLKa、BLKb、...。
在图12中，代表性地例示存储器阵列10-a1、10-a2、10-b1、10-b2。列方向上相邻的10-a1和10-a2属于同一个块BLKa。同样，10-b1和10-b2属于同一个块BLKb。
与各个块对应地配置数据读出电路、总体数据总线对和模拟总体数据总线。在图12中代表性地示出与块BLKa对应的数据读出电路53-a、总体数据总线对GDBPa和模拟总体数据总线SGDBa以及与块BLKb对应的数据读出电路53-b、总体数据总线对GDBPb和模拟总体数据总线SGDBb。
总体数据总线对GDBPa由总体数据总线GDBa和/GDBa构成。同样，总体数据总线对GDBPb由总体数据总线GDBb和/GDBb构成。
在数据读出时，在各个块中独立地选择存储单元。数据读出电路53-a和53-b中的每一个对于构成对应的总体数据总线对的总体数据总线中的每一个供给读出电流Is，进行数据读出。数据读出电路53-a和53-b的结构和工作与图7中示出的数据读出电路52b相同，故不重复进行详细的说明。
以下在总括地表示总体数据总线对、总体数据总线和模拟总体数据总线的情况下，分别使用符号GDBP、GDB(/GDB)和SGDB来标记，在表示特定的总体数据总线对、总体数据总线和模拟总体数据总线的情况下，对这些符号附加数字，如GDBPa、GDBa(/GDBa)和SGDBa那样来标记。
沿列方向配置总体数据总线GDB、/GDB和模拟总体数据总线SGDB。将总体数据总线GDB、/GDB和模拟总体数据总线SGDB中的每一条配置成每单位长度的电阻值相同。
各数据读出电路53与总体数据总线对GDBP连接的区域与各模拟总体数据总线SGDB与作为读出基准电压的接地电压Vss结合的区域位于夹住以行列状配置的存储器阵列组互为相反的一侧。
通过作成这样的结构，在各个块中，可与所选择的存储单元MC所属的存储器阵列的位置无关地将数据读出电流的路径中包含的总体数据总线GDB(/GDB)和模拟总体数据总线SGDB的电阻值之和大体为恒定，可将读出电流Is维持为恒定。
存储器阵列10-a1、10-a2、...中的每一个具有与图10中示出的存储器阵列10同样的结构。因而，关于各自的存储器阵列内及其周边配置的多个存储单元MC、位线BL、基准电压布线SL和列选择门CSG，不加特别区分地使用总括的符号来标记其每一个。
分别与这些存储器阵列中的每一个对应地设置与对应的总体数据总线对GDBP连接的局部数据总线对LDBP。各局部数据总线对LDBP相当于图10中示出的数据总线对DBP，具有局部数据总线LDB和/LDB。
在图12中，代表性地示出与存储器阵列10-a1、10-a2、10-b1和10-b2中的每一个对应地配置的局部数据总线对LDBPa1、LDBPa2、LDBPb1和LDBPb2。
局部数据总线对LDBPa1由局部数据总线LDBa1和/LDBa1构成。局部数据总线对LDBPa2由局部数据总线LDBa2和/LDBa2构成。局部数据总线对LDBPb1由局部数据总线LDBb1和/LDBb1构成。局部数据总线对LDBPb2由局部数据总线LDBb2和/LDBb2构成。
以下在总称这些局部数据总线对和局部数据总线的情况下，假定只使用符号LDBP和LDB(/LDB)。
与各存储器阵列相对应，与存储单元列对应地分别配置与图7同样的列选择门CSG。列选择门CSG根据对应的列选择线CSL的激活有选择地导通。列选择线CSL可在行方向上相邻的存储器阵列间共有。
存储器阵列中的位线BL和/BL经对应的列选择门，与构成局部数据总线对LDBP的局部数据总线LDB和/LDB中的每一条导电性地连接。
通过以这种方式使数据总线分层化，可降低总体数据总线对GDBP和局部数据总线对LDBP的负载电容，可使数据读出实现高速化。
再者，与各存储器阵列相对应，配置与图7中示出的模拟数据总线SDB相当的模拟局部数据总线SLDB。在图12中代表性地示出与存储器阵列10-a1、10-a2、10-b1和10-b2中的每一个对应地配置的模拟局部数据总线SLDBa1、SLDBa2、SLDBb1和SLDBb2。
将各模拟局部数据总线SLDB设计成与构成局部数据总线对LDBP的局部数据总线LDB和/LDB中的每一条每单位长度的电阻值相同。
为了标记上的方便起见，虽然省略了标记，但在各存储器阵列中配置与图10中示出的虚设存储单元DMC、虚设基准电压布线SLd和模拟虚设数据总线SDBd相当的布线。
因而，与实施例2的变例2相同，在各存储器阵列内，可与所选择的存储单元的位置无关地将读出电流Is维持为恒定。其结果，在实施例4的MRAM器件中，通过使数据总线分层化，在谋求数据读出的高速化的同时，可与所选择的存储器阵列和存储单元的位置无关地将数据读出容限确保为相同，可进行稳定的数据读出。
再有，关于以行列状配置的存储器阵列的每一个，也可应用在实施例1至3及其变例中示出的任一存储器阵列10的结构。此时，根据需要，不将总体数据总线对和局部数据总线对作为数据总线对来配置，而是作为单线的数据线来配置，同时使数据读出电路53的结构与图2中示出的数据读出电路52a相同即可。
再有，在实施例1至4及其变例中，只示出了由基准电压布线SL供给的读出基准电压是接地电压Vss的情况，但该读出基准电压也可以是其它的电压，例如电源电压Vcc。此时，在数据读出电路52a、52b和53中，将数据总线DB下拉到接地电压Vss等的在各自的图中示出的电压的极性反转即可。
〔实施例5〕
在实施例5中，说明应用了适合于高集成化的、使用二极管作为存取元件的结构的存储单元的情况下的数据读出的稳定化。
参照图13，使用二极管的MTJ存储单元MCDD具备磁隧道结部MTJ和存取二极管DM。存取二极管DM以从磁隧道结部MTJ朝向字线WL的方向为正方向，连接在两者之间。位线BL被设置在与字线WL交叉的方向上，与磁隧道结部MTJ连接。
对于MTJ存储单元MCDD的数据写入是通过在字线WL和位线BL中流过数据写入电流来进行的。数据写入电流的方向与使用了存取晶体管的存储单元的情况相同，根据写入数据的数据电平来设定。
另一方面，在数据读出时，与已被选择的存储单元对应的字线WL被设定为低电压(例如，接地电压Vss)状态。此时，通过将位线BL预充电到高电压(例如，电源电压Vcc)状态，存取二极管DM被正偏置而导通，在磁隧道结部MTJ中流过读出电流Is。
另一方面，由于与非选择的存储单元对应的字线WL被设定为高电压状态，故对应的存取二极管DM被反偏置，维持非导通状态，不流过读出电流Is。
这样，即使在使用了存取二极管的MTJ存储单元中，也可进行数据读出和数据写入。
参照图14，由半导体主衬底SUB上的n型区NAR和在n型区NAR上被设置的p型区PAR来形成存取二极管DM。
与存取二极管DM的阴极相当的n型区NAR与在金属布线层M1中形成的字线WL连接。与存取二极管DM的阳极相当的p型区PAR经阻挡金属140和金属模150与磁隧道结部MTJ导电性地连接。位线BL被配置在金属布线层M2中，与磁隧道结部MTJ连接。这样，通过使用存取二极管来代替存取晶体管，可构成对高集成化有利的MTJ存储单元。
但是，在数据写入时，由于在字线WL和位线BL中流过数据写入电流，故在这些布线中分别发生由数据写入电流引起的电压降。产生了这样的电压降的结果，由于字线WL和位线BL上的电压分布，在未成为数据写入的对象的MTJ存储单元的一部分中，存在存取二极管DM的PN结导通的可能性。其结果，由于未预期的电流流过MTJ存储单元，存在进行错误的数据写入的可能性。
其次，示出使用了二极管的MTJ存储单元的另外的结构例。
参照图15，使用二极管的MTJ存储单元MCD与图13中示出的结构相同，具备磁隧道结部MTJ和存取二极管DM。在MTJ存储单元MCD中，在分割地配置读出字线RWL和写入字线WWL这一点上与图13中示出的MTJ存储单元MCDD的结构不同。位线BL被配置在与写入字线WWL和读出字线RWL交叉的方向上，与磁隧道结部MTJ导电性地连接。
存取二极管DM以从磁隧道结部MTJ朝向读出字线RWL的方向为正方向，连接在两者之间。写入字线WWL不与其它的布线连接，被设置接近于磁隧道结部MTJ。
在MTJ存储单元MCD中，在数据写入时，由于没有必要使电流流过读出字线RWL，故将读出字线RWL的电压稳定地维持在高电压状态(电源电压Vcc)，使存取二极管DM可靠地反偏置，可维持非导通状态。因而，与图13中示出的MTJ存储单元MCDD相比，可谋求数据写入工作的稳定。
参照图16，MTJ存储单元MCD还具备作为独立的布线配置的写入字线WWL这一点上与图14中示出的MTJ存储单元MCDD的结构不同。由于其它的部分的结构与图14相同，故不重复进行详细的说明。写入字线WWL例如在与读出字线RWL为同一的金属布线层M1中形成。
再有，通过在属于同一行的MTJ存储单元MCD间导电性地连接与存取二极管DM的阴极相当的n型区NAR相互间，不特别地设置读出字线RWL也能实现图15中示出的存取二极管DM与读出字线RWL的连接关系。通过这样来构成，则可兼顾高集成度和工作的稳定。
再有，由于在图13和图15中分别示出的存储单元MCD和MCDD与数据读出有关的结构是相同的，故以下代表性地说明配置了存储单元MCD的存储器阵列10中的数据读出的稳定化。即，在以下的说明中，可将存储单元MCD置换为存储单元MCDD。
此外，在以下的说明中，即使在使用了二极管的存储单元MCD、MCDD中，也与使用了存取晶体管的存储单元MC相同，关于与各存储单元中的磁隧道结部MTJ相当的部分，可利用电阻值随存储数据电平而变化的元件来置换。
参照图17，在存储器阵列10中，具有图15中示出的结构的MTJ存储单元MCD以n行×m列配置成行列状。在图17中，省略与数据读出工作没有关系的写入字线WWL的标记。
字线驱动器30具有分别与读出字线RWL1～RWLn对应地被设置的字驱动器RWD1～RWDn。以下，在总称字驱动器RWD1～RWDn的情况下，也只标记为字驱动器RWD。
字驱动器RWD1～RWDn分别响应于来自行译码器20的行译码信号RD1～RDn，设定读出字线RWL1～RWLn的电压电平。
行译码器20将行译码信号RD1～RDn中的与已被选择的存储单元行对应的1个激活为高电平。
各字驱动器RWD例如由倒相器构成，响应于对应的行译码信号的激活，将对应的读出字线RWL与作为读出基准电压的接地电压Vss导电性地结合。响应于此，在存储单元MCD内存取二极管DM被正偏置而导通，在位线BL与被设定为接地电压Vss的读出字线RWL之间导电性地连接的磁隧道结部MTJ中流过读出电流Is，可进行数据读出。
利用与图2同样地配置的数据读出电路52a、数据总线DB、列选择门CSG和列选择线CSL，根据列选择结果进行对于位线BL的读出电流Is的供给。
在实施例5的结构中，与实施例1中的基准电压布线SL与位线BL之间的关系同样地配置读出字线RWL与数据总线DB，使其每单位长度的电阻值为同样的值。再者，配置字驱动器RWD1～RWDn的区域在夹住存储器阵列10相反一侧(行方向)连接数据总线DB与数据读出电路52a。
通过作成这样的结构，与已被选择的存储单元列的位置无关，可使读出电流Is的电流路径中包含的数据总线DB与读出字线RWL的电阻值之和大体维持为恒定，可防止读出电流Is的变动。
由此，在以行列状配置适合于高集成化的、使用了二极管的存储单元的存储器阵列内，也与已被选择的存储单元列无关，可将数据读出容限维持为相同，可实现数据读出的稳定化。
〔实施例5的变例1〕
参照图18，在实施例5的变例1的结构中，除了图17中示出的实施例5的结构外，还设置用来供给作为读出基准电压的接地电压Vss的基准电压布线SL。与实施例1中的基准电压布线SL与位线BL间的关系同样地配置基准电压布线SL，使其与位线BL每单位长度的电阻值为同样的值。
基准电压布线SL沿列方向被配置，在夹住存储器阵列10与位线BL与数据总线DB连接的区域、即配置列选择门CSG的区域相反的一侧(列方向)，与接地电压Vss结合。
在各字驱动器RWD激活对应的读出字线RWL的情况下，导电性地连接该读出字线RWL与基准电压布线SL。由于其它的部分的结构与图17相同，故不重复进行详细的说明。
通过作成这样的结构，即使在以行列状配置了使用二极管的存储单元的存储器阵列10中，也与已被选择的存储单元行的位置无关，可将读出电流Is的电流路径中包含的位线BL和基准电压布线SL的电阻值之和大体维持为恒定，可防止读出电流Is的变动。
再者，与实施例5相同，通过设计数据总线DB和读出字线RWL的电阻值，与所选择的存储单元的位置无关，可在存储器阵列内将数据读出时的工作容限保持为相同，充分地确保MRAM器件整体的工作容限。
〔实施例5的变例2〕
在实施例5的变例2中，除了实施例5的变例1的结构外，应用折叠型的位线结构。
参照图19，在存储器阵列10中，存储单元MCD和虚设存储单元DMCD与图7中示出的存储单元MC和虚设存储单元DMC相同，伴随读出字线组和虚设读出字线DRWL0及DRWL1而配置。
虚设存储单元DMCD中的每一个具有与虚设存储单元DMC同样的虚设存储部DMTJ以及在位线BL和/BL的一方与虚设读出字线DRWL0或DRWL1之间与虚设存储部DMTJ串联地连接的存取二极管DDM。
在图19中，代表性地示出与第j和(j+1)存储单元行对应的读出字线RWLj和RWLj+1、与其对应的字驱动器RWDj和RWDj+1。另外，分别与虚设读出字线DRWL0和DRWL1相对应，配置虚设字驱动器RWDd0和RWDd1。
与图18中示出的结构相同，这些字驱动器通过与共同的基准电压布线SL导电性地连接而被激活，供给接地电压Vss。
将位线BL和构成位线对的互补的位线/BL配置成与位线BL和基准电压布线SL中的每一条每单位长度的电阻值为同样的值。通过作成这样的结构，即使在配置适合于高集成化的存储单元MCDD的情况下，也可基于折叠型的位线结构，确保数据读出工作容限，进一步谋求数据读出工作的稳定。
此外，由于对于存储单元MC供给的读出电流(图中的Isc)和对虚设存储单元DMC供给的读出电流(图中的Isd)，也与所选择的存储单元MC所属的行和列这两者无关，可设定为同一电平，故可使互补地工作的数据读出的容限提高。
再有，虽然省略关于全部的组合的图示，但在实施例1至4及其变例中，可配置使用了存取二极管的存储单元MCDD或MCD来代替存储单元MC。
以上，参照附图详细地说明了本发明，但这些说明始终是例示性的，而不是在任何意义上来限定本发明，本发明的要旨和范围只由后附的权利要求书来限定，包含与权利要求的范围均等的意义和范围内的全部的变更。

Claims (15)

1.一种存储装置，其特征在于：
具备：
具有配置成行列状的多个存储单元(MC)的存储器阵列(10)，
多条读出字线(RWL)，分别与上述存储单元的行对应地设置，在数据读出时，根据行选择结果有选择地被激活；
多条位线(BL)，分别与上述存储单元的列对应地设置；
多条基准电压布线(SL)，沿与上述多条位线相同的方向与上述列对应地配置，用来供给读出基准电压(Vss)；以及
数据读出电路(52a、52b、53-a、53-b)，用来在上述数据读出时将在与上述读出基准电压之间形成的电流路径中流过的数据读出电流(Is)供给上述多条位线中的根据列选择结果被选择的至少1条，
上述多个存储单元中的每一个包含：
存储部(MTJ)，其电阻值随存储数据的电平而变化；以及
存储单元选择门(ATR)，在上述多条位线中的对应的1条与上述多条基准电压布线中的对应的1条之间与上述存储部串联地导电性地连接，响应于上述多条读出字线中的对应的1条的激活而导通，
在上述数据读出时，与选择列对应的基准电压布线和与上述选择列对应的位线中的上述电流路径中包含的部分的电阻值的总和与上述行选择结果无关，大体为恒定。
2.如权利要求1中所述的存储装置，其特征在于：
各上述基准电压布线(SL)的一端连接于上述读出基准电压(Vss)，
各上述位线(BL)在夹住上述存储器阵列与上述一端相反的一侧，从上述数据读出电路(52a、52b、53-a、53-b)接受上述数据读出电流(Is)的供给，
上述多条位线中的每一条与上述多条基准电压布线中的每一条的每单位长度的电阻值为相同的值。
3.如权利要求1中所述的存储装置，其特征在于：
还具备分别与上述多条位线(BL)对应地设置、各自的每单位长度的电阻值与各上述位线相同的多条互补位线(/BL)，
上述存储器阵列(10)还包含与上述列中的每一列对应地配置的多个虚设存储单元(DMC)，
各上述虚设存储单元包含：
虚设存储部(DMTJ)，具有上述存储部根据上述存储数据的电平而具有的第1和第2电阻值的中间的电阻值；以及
虚设存储单元选择门(DATR)，与上述虚设存储部串联地连接并连接在对应的位线和对应的互补位线的一方与上述多条基准电压布线中的对应的1条之间，根据上述行选择结果而导通，
上述存储装置还具备用来在上述数据读出时根据上述行选择结果有选择地使上述存储单元选择门和上述虚设存储单元选择门导通的字线驱动电路(30)，
与选择行对应的存储单元导电性地连接在上述多条位线和上述多条互补位线的各一方与上述多条基准电压布线中的每一条之间，
上述多个虚设存储单元导电性地连接在上述多条位线和上述多条互补位线的各另一方与上述多条基准电压布线中的每一条之间，
上述数据读出电路(52b)在上述数据读出时对与上述列选择结果对应的1条位线和与上述列选择结果对应的1条互补位线中的每一条供给上述数据读出电流(Is)。
4.如权利要求1中所述的存储装置，其特征在于：
还具备：
数据总线(DB)，在与上述存储器阵列(10)相邻的区域中沿与上述多条读出字线(RWL)相同的方向配置；
列选择部(CSG1-CSGm)，用来导电性地连接上述多条位线(BL)中的根据列选择结果选择的至少1条与上述数据总线(DB)；以及
模拟数据总线(SDB)，在夹住上述存储器阵列与上述数据总线相反的一侧的区域中，沿与上述数据总线相同的方向配置，
上述模拟数据总线与上述读出基准电压(Vss)和各上述基准电压布线(SL)导电性地连接，
上述数据读出电路(52a、52b、53-a、53-b)在上述数据读出时对上述数据总线供给上述数据读出电流(Is)。
5.如权利要求1中所述的存储装置，其特征在于：
上述多条位线(BL)在上述数据读出之前被预充电到上述读出基准电压(Vss)，
相邻的上述存储单元(MC)共有上述多条基准电压布线(SL)中的1条。
6.一种存储装置，其特征在于：
具备：
具有配置成行列状的多个存储单元(MC)的存储器阵列(10)，
多条读出字线(RWL)，分别与上述存储单元的行对应地设置，在数据读出时，根据行选择结果有选择地被激活；
多条位线(BL)，分别与上述存储单元的列对应地设置；
多条基准电压布线(SL)，沿与上述多条位线相同的方向与上述列对应地配置，用来供给读出基准电压(Vss)；
数据总线(DB)，在与上述存储器阵列相邻的区域中沿与上述多条读出字线相同的方向配置；
数据读出电路(52a、52b、53-a、53-b)，用来在上述数据读出时将在与上述读出基准电压之间形成的电流路径中流过的数据读出电流(Is)供给上述数据总线；
列选择部(CSG1-CSGm)，用来导电性地连接上述多条位线中的根据列选择结果选择的至少1条与上述数据总线；以及
模拟数据总线(SDB)，在夹住上述存储器阵列与上述数据总线相反的一侧的区域中，沿与上述数据总线相同的方向配置，
上述模拟数据总线与上述读出基准电压和各上述基准电压布线导电性地连接，
上述多个存储单元中的每一个包含：
存储部(MTJ)，其电阻值随存储数据的电平而变化；以及
存储单元选择门(ATR)，在上述多条位线中的对应的1条与上述多条基准电压布线中的对应的1条之间与上述存储部串联地导电性地连接，响应于上述多条读出字线中的对应的1条的激活而导通，
在上述数据读出时，上述数据总线和上述模拟数据总线中的上述电流路径中包含的部分的电阻值的总和与上述列选择结果无关，大体为恒定。
7.如权利要求6中所述的存储装置，其特征在于：
上述数据总线(DB)的一端与上述数据读出电路(52a、52b、53-a、52-b)连接并接受上述数据读出电流(Is)的供给，
上述模拟数据总线(SDB)在夹住上述存储器阵列(10)与上述一端相反的一侧连接于上述读出基准电压(Vss)，
上述数据总线和上述模拟数据总线的每单位长度的电阻值为相同的值。
8.如权利要求6中所述的存储装置，其特征在于：
在上述数据读出时，与选择列对应的基准电压布线(SL)和与上述选择列对应的位线(BL)中的上述电流路径中包含的部分的电阻值的总和与上述行选择结果无关，大体为恒定。
9.如权利要求6中所述的存储装置，其特征在于：
上述多条位线(BL)在上述数据读出之前被预充电到上述读出基准电压(Vss)，
相邻的上述存储单元(MC)共有上述多条基准电压布线(SL)中的1条。
10.如权利要求7中所述的存储装置，其特征在于：
还具备：
分别与上述多条位线(BL)对应地设置、各自的每单位长度的电阻值与各上述位线相同的多条互补位线(/BL)；以及
与上述数据总线(DB)对应地设置、每单位长度的电阻值与上述数据总线相同的互补数据总线(/DB)，
上述数据读出电路(52b、53-a、53-b)在上述数据读出时对上述数据总线和上述互补数据总线中的每一条供给上述数据读出电流(Is)，
上述存储器阵列还包含与上述列中的每一列对应地配置的多个虚设存储单元(DMC)，
上述存储装置还包含多条虚设基准电压布线(SLd)，该多条虚设基准电压布线(SLd)沿与上述多条基准电压布线(SL)相同的方向分别与上述列对应地配置，用来对上述多个虚设存储单元供给上述读出基准电压(Vss)，
上述列选择部(CSG1-CSGm)在上述数据读出时分别导电性地连接在上述数据总线和互补数据总线与对应于已被选择的上述列的上述位线和上述互补位线之间，
各上述虚设存储单元包含：
虚设存储部(DMTJ)，具有上述存储部(MTJ)根据上述存储数据的电平而具有的第1和第2电阻值的中间的电阻值；以及
虚设存储单元选择门(DATR)，连接在对应的1条位线和对应的1条互补位线的一方与对应的1条基准电压布线之间，与上述虚设存储部串联地连接，根据上述行选择结果而导通，
上述存储装置还具备用来在上述数据读出时根据上述行选择结果有选择地使上述存储单元选择门和上述虚设存储单元选择门导通的字线驱动电路(30)，
与选择行对应的存储单元导电性地连接在上述多条位线和上述多条互补位线的各一方与上述多条基准电压布线中的每一条之间，
上述多个虚设存储单元导电性地连接在上述多条位线和上述多条互补位线的各另一方与上述多条基准电压布线中的每一条之间，
在上述数据读出时，与选择列对应的位线和互补位线的一方与上述基准电压布线中的作为上述电流路径中包含的部分的电阻值的总和的第1布线电阻以及上述位线和互补位线的另一方与上述虚设基准电压布线中的作为上述电流路径中包含的部分的电阻值的总和的第2布线电阻中的每一个与上述行选择结果无关，大体为恒定。
11.如权利要求6中所述的存储装置，其特征在于：
以行列状配置多个上述存储器阵列(10-a1、10-a2、10-b1、10-b2，…)，
上述多个存储器阵列沿与上述多条位线(BL)相同的方向分割为多个块(BLKa、BLKb、…)，
与上述多个存储器阵列中的每一个对应地配置上述多条读出字线(RWL)、上述多条位线(BL)、上述多条基准电压布线(SL)、上述数据总线(DB、LDB)、上述模拟数据总线(SDB、SLDB)和上述列选择部(CSG)，
上述存储装置还具备沿与上述多条位线相同的方向分别与上述多个块对应地配置的多条总体数据总线(GDB)和多条总体模拟数据总线(SGDB)，
上述数据读出电路(53-a、53-b)与上述多个块中的每一个对应地配置，对上述多条总体数据总线中的对应的1条供给上述数据读出电流(Is)，
上述多条总体数据总线中的每一条与对应于属于同一个上述块的上述存储器阵列的上述数据总线中的每一条导电性地连接，
上述多条总体模拟数据总线中的每一条连接于上述读出基准电压、并且与分别对应于属于同一个上述块的至少1个上述存储器阵列的上述模拟数据总线中的每一条导电性地连接，
在上述数据读出时，上述总体数据总线和上述总体模拟数据总线中的上述电流路径中包含的部分的电阻值的总和与在上述块内被选择的上述存储器阵列无关，大体为恒定。
12.一种存储装置，其特征在于：
具备：
具有配置成行列状的多个存储单元(MCD、MCDD)的存储器阵列(10)，
多条读出字线(RWL)，分别与上述存储单元的行对应地设置；
多条位线(BL)，分别与上述存储单元的列对应地设置；
多个字驱动器(RWD1-RWDn)，分别与上述多条读出字线对应地配置，用来在数据读出时根据行选择结果分别使上述多条读出字线中的对应的1条与读出基准电压(Vss)连接；
数据总线(DB)，在与上述存储器阵列相邻的区域中沿与上述多条读出字线相同的方向配置；
数据读出电路(52a、52b、53-a、53-b)，用来在上述数据读出时将在与上述读出基准电压之间形成的电流路径中流过的数据读出电流(Is)供给上述数据总线；以及
列选择部(CSG1-CSGm)，用来导电性地连接上述多条位线中的根据列选择结果选择的至少1条与上述数据总线，
上述多个存储单元中的每一个包含：
存储部(MTJ)，其电阻值随存储数据的电平而变化；以及
整流元件(DM)，在对应的1条位线与对应的1条读出字线之间与上述存储部串联地导电性地连接，在上述对应的读出字线与上述读出基准电压连接的情况下导通，
在上述数据读出时，与已被选择的上述行对应的上述读出字线和上述数据总线中的上述电流路径中包含的部分的电阻值的总和与上述列选择结果无关，大体为恒定。
13.如权利要求12中所述的存储装置，其特征在于：
上述多个字驱动器(RWD1-RWDn)被配置在与上述存储器阵列(10)相邻的区域中，
上述数据总线(DB)在夹住上述存储器阵列与配置上述多个字驱动器的区域相反的一侧的区域中，从上述数据读出电路(52a、52b、53-a、53-b)接受上述数据读出电流(Is)的供给，
上述多条读出位线(RWL)中的每一条与上述数据总线的每单位长度的电阻值为相同的值。
14.一种存储装置，其特征在于：
具备：
具有配置成行列状的多个存储单元(MC)的存储器阵列(10)，
多条读出字线(RWL)，分别与上述存储单元的行对应地设置；
多条位线(BL)，分别与上述存储单元的列对应地设置；
基准电压布线(SL)，在与上述存储器阵列相邻的区域中沿与上述多条位线相同的方向配置，用来供给读出基准电压(Vss)；
多个字驱动器(RWD1-RWDn)，分别与上述多条读出字线对应地配置，用来在数据读出时根据行选择结果分别使上述多条读出字线中的对应的1条与上述基准电压布线导电性地连接；以及
数据读出电路(52a、52b、53-a、53-b)，用来在上述数据读出时将在与上述读出基准电压之间形成的电流路径中流过的数据读出电流(Is)供给上述多条位线中的根据列选择结果被选择的至少1条，
上述多个存储单元中的每一个包含：
存储部(MTJ)，其电阻值随存储数据的电平而变化；以及
整流元件(DM)，在对应的1条位线与对应的1条字读出线之间与上述存储部串联地导电性地连接，在上述对应的读出字线与上述读出基准电压结合的情况下导通，
在上述数据读出时，与选择列对应的位线与上述基准电压布线中的上述电流路径中包含的部分的电阻值的总和与上述行选择结果无关，大体为恒定。
15.如权利要求14中所述的存储装置，其特征在于：
各上述基准电压布线(SL)在上述存储器阵列(10)的一端连接于上述读出基准电压(Vss)，
与上述选择列对应的位线(BL)在夹住上述存储器阵列的与上述一端相反的一侧的区域中，从上述数据读出电路(52a、52b、53-a、53-b)接受上述数据读出电流(Is)的供给，
上述多条位线中的每一条与各上述基准电压布线的每单位长度的电阻值为相同的值。
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