JP4124635B2 - 半導体記憶装置及びメモリセルアレイの消去方法 - Google Patents

半導体記憶装置及びメモリセルアレイの消去方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線と複数のビット線とを配列してなるメモリセルアレイを一または複数有する半導体記憶装置に関し、特に可変抵抗素子をメモリ担体に用いたメモリセルアレイの消去方法に関する。
【０００２】
【従来の技術】
近年の半導体記憶装置の進歩は著しく、特にフラッシュメモリは電気的に書き換えが可能であり、しかも電源を切ってもデータが消えない点から、容易に持ち運びの可能なメモリカードや携帯電話などに使われ、装置稼動の初期設定として不揮発に記憶しておくデータストレージ、プログラムストレージなどとしての機能を発揮している。
【０００３】
前記フラッシュメモリとして、ＥＴＯＸ（米国インテル社登録商標）型メモリセルが知られている。このＥＴＯＸ型セルは、図９に示すように、半導体基板１内にソース３及びドレイン２が形成されており、このソース・ドレインは半導体基板１と逆の極性を有する。また、このソース・ドレイン間上にはゲート絶縁膜４、さらに、その上にはフローティングゲート５、層間絶縁膜６、コントロールゲート７が形成されている。
【０００４】
このＥＴＯＸ型セル１０の動作原理は、データ書き込み（プログラム）時には、ソース３にはソース電圧Ｖｓとして通常低電圧（例えば０Ｖ）が与えられ、ドレイン２にはＶｄ（例えば６Ｖ）、コントロールゲート７には高電圧Ｖｐｐ（例えば１２Ｖ）が印加される。この時、ドレイン・ソース間にはホットエレクトロンとホットホールが発生する。ホットホールは基板電流として基板に流れ込む。一方、ホットエレクトロンはフローティングゲートに注入され、トランジスタのコントロールゲート7からみた閾値電圧が上昇する。
【０００５】
また、読み出し時には、ソース電圧を低電圧（例えば０Ｖ）、ドレイン電圧をソース電圧より少し高い電圧（例えば１Ｖ）、コントロールゲート7に５Ｖを印加する。この時、書き込みセルと非書き込みセルでは、閾値が異なることからソース・ドレイン間に流れ込む電流が異なる。これをセンスして、ある一定電流より電流が大きい場合“１”（消去したセル）、小さい場合“０”（書き込まれたセル）としている。
【０００６】
消去時には、ソース３に高電圧Ｖｐｐ（例えば１２Ｖ）、コントロールゲート７に低電圧（例えば０Ｖ）が与えられ、さらに、ドレインがフローティング状態に保たれている。これにより、フローティングゲート・ソース間にトンネル酸化膜４を介してファウラーノルドハイム電流が流れ、フローティングゲート５から電子が抜き取られる。
【０００７】
このような動作原理により書き込みおよび消去するセルが所定の閾値以上もしくは以下になっているかを確認するためにベリファイを行う。書き込みベリファイは、閾値（Ｖｔｈｐ）の高い（例えば５．３Ｖ）セル（リファレンスセル）と比較し、これ以上の閾値となった場合、書き込みセルと判断している。一方、消去ベリファイは、閾値（Ｖｔｈｅ）が低い（例えば３．１Ｖ）セル（リファレンスセル）と比較して、これ以下の閾値となった場合、消去セルと判断している。
【０００８】
このようなフラッシュメモリにおいて従来例に用いるソース共通型のメモリアレイ部の構成図を図１０に示す。ワードデコーダ１１にはアドレス信号が入力され、コラムデコーダ１２にはデータ、アドレス信号、さらに、消去回路１３には消去信号が入力されている。このチップは、ｍ本（例えばｍ＝２０４８）のワード線ＷＬ１，…，ＷＬｍを有し、このワード線１本あたりｎ個（例えばｎ＝５１２）のメモリセルＭＣのコントロールゲートがつながっている。つまり、ｎ本のビット線ＢＬ１，・・・，ＢＬｎを有している。従って、このメモリのメモリ容量はｍ×ｎ個（例えば１Ｍｂ）である。また、このメモリアレイのソースは共通であり、共通ソース線ＳＬは消去回路１３に接続されている。消去時は、消去信号が消去回路１３に入力され、図１０に示すようにアレイ状に配置されたメモリセルトランジスタのソースにＶｐｐが印加され、全セル同時に消去することが出来る。
【０００９】
実際のデバイスでは、消去はブロック単位、例えば６４Ｋｂと比較的大きな単位で行われ、さらにその消去されるブロック内のメモリセルの閾値は、プログラム状態もあれば消去状態もあるため、例えば図１１に示すような複雑なアルゴリズムを用いて消去を行う必要がある。
【００１０】
図１１に示される消去方法について説明する。消去が開始されると、まず、１つのブロック内全てのメモリセルを通常の書き込み動作（ＣＨＥによる書き込み方式）により書き込み状態にする（ステップＳ１）。次に、ステップＳ１により書き込まれたメモリセルの閾値が５．５Ｖ以上であるかどうかを検証するプログラムベリファイを例えば８ビット単位で行う（ステップＳ２）。メモリセルの閾値が５．５Ｖ以上でなければステップＳ１に戻り書き込みを続ける。一方、メモリセルの閾値が５．５Ｖ以上となればステップＳ３に進む。ステップＳ３においてブロック一括で消去パルスを印加する。ソースサイドから電子を引き抜きメモリセルの閾値を下げることにより消去が行われる。次に、ステップＳ４において、ブロック内の全てのメモリセルの閾値が３．５Ｖ以下であるかどうかを検証する消去ベリファイを行う。メモリセルの閾値が３．５Ｖ以下でなければステップＳ３に戻り消去を続ける。一方、メモリセルの閾値が３．５Ｖ以下となれば消去を終了させる。
【００１１】
図１１の消去方法からわかるように、消去後の閾値分布をできるだけタイトに、すなわち分布の幅を狭くして、かつ過剰消去セル（閾値が０Ｖ以下となるセル）をなくすため、まず全てのセルを書き込み状態にしている。この書き込みは、通常のプログラム動作により、８個のメモリセルに対して同時に行うことができる。１つのセルの書き込み時間が２μ秒とすると、この書き込み動作にかかる時間は以下の通りである。
【００１２】
【数１】
２μｓ×６４Ｋｂ÷８＝１３１ｍ秒
【００１３】
この時間は、消去総合時間を６００ｍ秒とすると、その約２０％を占めることになる。また、ステップＳ２のベリファイについて、１セルあたり１００ナノ秒を８ビット単位で行うと、ベリファイ時間は、
【００１４】
【数２】
１００ｎ秒×６４Ｋｂ÷８＝６．６ｍ秒
【００１５】
程度になる。さらにステップＳ３の消去パルス印加については、３００ｍ秒程度である。
【００１６】
図１１の消去方式については、パルス印加のトータル時間を短縮する方法として、消去パルス印加時のソース印加電圧を高くすることが考えられるが、ソース電圧を上げるとバンド間トンネル電流が多くなり、トンネル酸化膜にホールがトラップされ、信頼性が劣化する。従って、ソース電圧をこれ以上高めることができず、そのため消去速度もこれ以上高めることができない。
【００１７】
このようなフラッシュメモリの代表的な応用機器として携帯電話機が挙げられる。携帯電話機のように極めて強い小型化要求により容量に制約が大きい電源を強いられる条件下では、長時間の待ち受け期間でも、情報保持のためのバックアップ電源を必要としない不揮発性という特性を備えるフラッシュメモリが適している。また、フラッシュメモリ自身の記憶容量の拡大により、多くのアプリケーションプログラムやデータを格納し、これらを切り替えて実行することが可能となり携帯電話機の多機能化に寄与している。
【００１８】
【特許文献１】
特開平９‐３２０２８２号公報
【００１９】
【発明が解決しようとする課題】
上述した不揮発性半導体記憶装置では、さらにそのアプリケーションプログラムやデータ自身が肥大化の傾向にあり、今後、フラッシュメモリに格納されているソフトウェアを書き換え可能なシステムが実用化され、バグの修正や機能をアップグレードすることが可能なシステムが望まれている。このような状況下、フラッシュメモリのように、プログラムデータなどのファイルの書き替えのために先ず一括消去しなければならない半導体記憶装置では、書き替えのために非常に長い時間を要し、しかも、ファイルをバッファリングするための余分な記憶領域をも確保しなければならないなど、その手順が非常に煩雑なものとなるという問題があった。
【００２０】
本発明の目的は、上述した従来の問題点に鑑み、データの消去、再書き込みが迅速且つ確実に行なえる自由度の高い半導体記憶装置及びメモリセルアレイの消去方法を提供する点にある。
【００２１】
【課題を解決するための手段】
この目的を達成するための本発明に係る不揮発性半導体記憶装置の特徴構成は、不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線と複数のビット線とを配列してなるメモリセルアレイを一または複数有する半導体記憶装置であって、前記メモリセルは、電気抵抗の変化により情報を記憶する可変抵抗素子の一端側と選択トランジスタのドレインを接続してなり、且つ、前記メモリセルアレイ内において、前記抵抗変化素子の他端側と前記選択トランジスタのソースの何れか一方を前記列方向に沿って前記ビット線に共通接続し、その他方をソース線に共通接続し、前記選択トランジスタのゲートを前記行方向に沿って前記ワード線に共通接続してなり、前記メモリセルアレイに接続する前記ワード線、前記ビット線、及び、前記ソース線に夫々所定の印加条件で電圧を印加し、当該メモリセルアレイ内の消去対象の前記メモリセル内の前記可変抵抗素子の電気抵抗を所定の消去状態にすることにより当該メモリセル内の前記情報を消去する消去手段を備え、前記消去手段は、前記メモリセルアレイの少なくとも一つにおいて、当該メモリセルアレイ内の全ての前記メモリセルを一括に消去する一括消去モードと、前記消去手段が当該メモリセルアレイ内の前記メモリセルをビット単位で個別に消去する個別消去モードとを、前記電圧の印加条件によって切り替え、
前記一括消去モードでは、前記メモリセルアレイ内の全ての前記ワード線、前記ビット線及び前記ソース線に対して前記一括消去モードの印加条件で電圧を印加し、前記個別消去モードでは、消去対象の前記メモリセルに接続する前記ワード線、前記ビット線及び前記ソース線に対して前記個別消去モードの印加条件で電圧を印加するように構成され、
前記消去手段は、前記一括消去モードにおいて、
前記メモリセルアレイ内の全ての前記メモリセルに対し、前記一括消去モードの印加条件で電圧の印加を行った後、前記各メモリセルが消去されたか否かを判定し、前記ワード線単位で行方向に全てのメモリセルが消去されている場合は、当該ワード線に対して前記一括消去モードの印加条件での電圧印加を停止し、前記ワード線単位で行方向に全てのメモリセルが消去されていないメモリセルに対しては、前記ワード線単位で行方向に全てのメモリセルが消去されるまで、当該ワード線に対して前記一括消去モードの印加条件での電圧印加と前記判定を繰り返す点にある。
【００２２】
つまり、メモリセルアレイ内に構成されているメモリセルに対してプログラムデータなどを格納して、一括して書き替えるような場合には一括消去モードを採用し、メモリセルアレイ内に構成されているメモリセルに対してコードデータなどを格納して、個別にコードデータを書き替えるような場合には個別消去モードを採用するというように、電圧の印加条件によって消去モードを切り替え可能に構成してあるので、メモリセルに記憶されるデータの特性に応じて効率的に使用することが可能となる。
更に、上述の前記消去手段は、前記一括消去モードにおいて、前記メモリセルアレイ内の全ての前記メモリセルに対し、前記一括消去モードの印加条件で電圧の印加を行った後、前記各メモリセルが消去されたか否かを判定し、前記ワード線単位で行方向に全てのメモリセルが消去されている場合は、当該ワード線に対して前記一括消去モードの印加条件での電圧印加を停止し、前記ワード線単位で行方向に全てのメモリセルが消去されていないメモリセルに対しては、前記ワード線単位で行方向に全てのメモリセルが消去されるまで、当該ワード線に対して前記一括消去モードの印加条件での電圧印加と前記判定を繰り返すように構成したことにより、前記ワード線単位で行方向に全てのメモリセルのデータが消去されている場合に、当該メモリセルの可変抵抗素子に対して必要以上に抵抗値を下げることにより、データの書き込み処理時に所定の抵抗値になるまでの書き込み時間が長くなるというような不都合を回避できるのである。つまり、各メモリセルの可変抵抗素子の抵抗値を均一に保ちながら、データの書き込み処理時に所定の抵抗値になるまでの書き込み時間のばらつきを低減できるので好ましい。
【００２３】
前記消去手段は、前記メモリセルアレイの少なくとも一つに対し、当該メモリセルアレイ内の全ての前記メモリセルを、前記電圧の印加条件を一括消去モードの印加条件に設定して一括に消去可能に、また、前記メモリセルアレイの他の少なくとも一つに対し、当該メモリセルアレイ内の前記メモリセルを、前記電圧の印加条件を個別消去モードの印加条件に設定してビット単位で個別に消去可能に構成されていれば、メモリセルアレイ毎に一括消去モードと個別消去モードとを切り替え設定できるので、メモリセルに記憶されるデータの特性に応じてメモリセルアレイを効率的に使用することが可能となる。
【００２４】
ここに、前記一括消去モードと前記個別消去モードの印加条件は、前記ワード線、前記ビット線、及び、前記ソース線の夫々に印加する電圧値を設定して行なわれる。
【００２６】
前記メモリセルアレイ内の書き込み対象の前記メモリセルに接続する前記ワード線、前記ビット線、及び、前記ソース線に夫々所定の印加条件で電圧を印加し、当該メモリセル内の前記可変抵抗素子の電気抵抗を所定の書き込み状態にすることにより当該メモリセル内に前記情報を書き込む書き込み手段を備え、前記一括消去モードにおいて、前記消去手段が、前記メモリセルアレイ内の全ての前記メモリセルに対し、前記一括消去モードの印加条件で電圧の印加を行う前に、前記書き込み手段が、当該メモリセルの全てに対し、前記可変抵抗素子の電気抵抗が所定の書き込み状態に統一されるように書き込み動作を行うように構成すれば、一旦、メモリセルを全て高抵抗状態にした後、上述した一括消去モードでの消去動作を行ことで、データの書き込みがされておらず抵抗値の小さなメモリセルに異常に電流が流れることを回避して消去時の消費電流を低減しながらも抵抗値のばらつきを低減させることができるのである。
【００２７】
前記消去手段は、前記個別消去モードにおいて、前記メモリセルアレイ内の消去対象の前記メモリセルに対し、前記個別消去モードの印加条件で電圧の印加を行った後、当該メモリセルが消去されたか否かを個別に判定し、消去されているメモリセルについては、当該メモリセルに接続する前記ワード線または前記ビット線の少なくとも何れか一方に対して前記個別消去モードの印加条件での電圧印加を停止し、消去されていないメモリセルに対しては、当該メモリセルが消去されるまで、メモリセル単位で前記個別消去モードの印加条件での電圧印加と前記判定を繰り返すように構成すれば、個別消去モードにおける消去時の抵抗値のばらつきの低減を図る点で好ましい。
【００２８】
上述した観点から、本発明に係るメモリセルアレイの消去方法の特徴構成は、前記メモリセルアレイ内の全ての前記メモリセルを前記メモリセルアレイ単位で一括に消去する一括消去モードと、前記メモリセルアレイ内の前記メモリセルをビット単位で個別に消去する個別消去モードとを備え、前記各消去モードにおいては、前記メモリセルアレイの消去対象のメモリセルに接続する前記ワード線、前記ビット線、及び、前記ソース線の夫々に各消去モードの印加条件で電圧を印加し、当該消去対象のメモリセル内の前記可変抵抗素子の電気抵抗を所定の消去状態にすることにより当該メモリセル内の前記情報を消去し、前記一括消去モードの印加条件と前記個別消去モードの印加条件は、前記ワード線、前記ビット線、及び、前記ソース線の少なくとも一つに対する印加条件が異なるように構成され、
前記一括消去モードでは、前記メモリセルアレイ内の全ての前記ワード線、前記ビット線及び前記ソース線に対して前記一括消去モードの印加条件で電圧を印加し、前記個別消去モードでは、消去対象の前記メモリセルに接続する前記ワード線、前記ビット線及び前記ソース線に対して前記個別消去モードの印加条件で電圧を印加し、
前記一括消去モードにおいて、前記メモリセルアレイ内の全ての前記メモリセルに対し、前記一括消去モードの印加条件で電圧の印加を行った後、前記各メモリセルが消去されたか否かを判定し、前記ワード線単位で行方向に全てのメモリセルが消去されている場合は、当該ワード線に対して前記一括消去モードの印加条件での電圧印加を停止し、前記ワード線単位で行方向に全てのメモリセルが消去されていないメモリセルに対しては、前記ワード線単位で行方向に全てのメモリセルが消去されるまで、当該ワード線に対して前記一括消去モードの印加条件での電圧印加と前記判定を繰り返す点にある。
【００２９】
前記一括消去モードにおいて、前記メモリセルアレイ内の全ての前記メモリセルに対し、前記一括消去モードの印加条件で電圧の印加を行った後、前記各メモリセルが消去されたか否かを判定し、前記ワード線単位で行方向に全てのメモリセルが消去されている場合は、当該ワード線に対して前記一括消去モードの印加条件での電圧印加を停止し、前記ワード線単位で行方向に全てのメモリセルが消去されていないメモリセルに対しては、前記ワード線単位で行方向に全てのメモリセルが消去されるまで、当該ワード線に対して前記一括消去モードの印加条件での電圧印加と前記判定を繰り返すことが、メモリセルを構成する可変抵抗素子の抵抗値のばらつきを低減させる点で好ましく、前記メモリセルアレイ内の全ての前記メモリセルに対し、前記一括消去モードの印加条件で電圧の印加を行う前に、前記メモリセルアレイに接続する前記ワード線、前記ビット線、及び、前記ソース線に夫々所定の印加条件で電圧を印加し、当該メモリセル内の前記可変抵抗素子の電気抵抗を所定の書き込み状態に統一されるように書き込み動作を行うことが同様の観点でより好ましい。
【００３０】
前記個別消去モードにおいて、前記メモリセルアレイ内の消去対象の前記メモリセルに対し、前記個別消去モードの印加条件で電圧の印加を行った後、当該メモリセルが消去されたか否かを個別に判定し、消去されているメモリセルについては、当該メモリセルに接続する前記ワード線または前記ビット線の少なくとも何れか一方に対して前記個別消去モードの印加条件での電圧印加を停止し、消去されていないメモリセルに対しては、当該メモリセルが消去されるまで、メモリセル単位で前記個別消去モードの印加条件での電圧印加と前記判定を繰り返すことで、メモリセルを構成する可変抵抗素子の抵抗値のばらつきを低減させる点で好ましい。
【００３１】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
本発明による不揮発性半導体記憶装置は、図１に示すように、不揮発性のメモリセル２０を行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線ＷＬ１、・・・、ＷＬｍと複数のビット線ＢＬ１、・・・、ＢＬｎとを配列してなるメモリセルアレイを一または複数備えて構成してある。
【００３２】
前記メモリセル２０は、電気抵抗の変化により前記情報を記憶する可変抵抗素子２４の一端側と選択トランジスタ２１のドレインを接続してなり、且つ、前記メモリセルアレイ内において、前記抵抗変化素子２４の他端側と前記選択トランジスタ２１のソースの何れか一方を前記列方向に沿って前記ビット線ＢＬに共通接続し、その他方をソース線ＳＬに共通接続し、前記選択トランジスタ２１のゲートを前記行方向に沿って前記ワード線ＷＬに共通接続してなる。
【００３３】
さらに、前記メモリセルアレイに接続する前記ワード線ＷＬ、前記ビット線ＢＬ、及び、前記ソース線ＳＬに夫々所定の印加条件で電圧を印加し、当該メモリセルアレイ内の消去対象の前記メモリセル内の前記可変抵抗素子の電気抵抗を所定の消去状態にすることにより当該メモリセル内の前記情報を消去する消去手段としての消去回路１３を備えてある。
【００３４】
前記消去手段１３は、前記メモリセルアレイの少なくとも一つにおいて、当該メモリセルアレイ内の全ての前記メモリセルを一括に消去する一括消去モードと、前記消去手段が当該メモリセルアレイ内の一部の前記メモリセルを個別に消去する個別消去モードとを、前記電圧の印加条件によって切り替えるように構成してある。
【００３５】
詳述すると、図２に示すように、本発明に用いるソース共通型メモリセル２０は、半導体基板３０上の素子分離領域により分離された領域内に形成された選択トランジスタ２１と、前記選択トランジスタ２１のドレイン領域２２と電気的に接続された可変抵抗素子２４とから構成され、前記選択トランジスタ２１のソース領域２３は隣のメモリセルと共有される。前記可変抵抗素子２４は、例えば図３に示すように、電圧パルスの印加回数によって抵抗値が連続的に変化するもので、電気的ストレスにより電気抵抗が変化し前記電気的ストレス解除後も変化した電気抵抗が保持され、マンガンを含有するペロブスカイト構造の酸化物、例えば、Ｐｒ（１−ｘ）ＣａｘＭｎＯ３、Ｌａ（１−ｘ）ＣａｘＭｎＯ３、Ｌａ（１−ｘ―ｙ）ＣａｘＰｂｙＭｎＯ３（但し、ｘ＜１、ｙ＜１、ｘ＋ｙ＜１）、Ｓｒ２ＦｅＭｏＯ６ 、Ｓｒ２ＦｅＷＯ６で表される何れかの物質、例えば、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、Ｌａ０．６５Ｃａ０．３５ＭｎＯ３、Ｌａ０．６５Ｃａ０．１７５Ｐｂ０．１７５ＭｎＯ３等のマンガン酸化膜をＭＯＣＶＤ法、スピンコーティング法、レーザアブレーション、スパッタリング法等で成膜して作成される。前記可変抵抗素子２４へのデータの書き込み時間は数十ナノ秒から２００ナノ秒であるため、フラッシュメモリよりも書き込み速度が速く、逆極性の電圧を数十ナノ秒から２００ナノ秒印加することで消去も可能であり、書き込み、消去速度はフラッシュメモリよりも断然速いものである。
【００３６】
以下、本明細書では、可変抵抗素子の「抵抗値を上げる」ときを「書き込む」と表現し、通常、書き込みを行なうときは選択トランジスタをオンにしてビット線ＢＬに５Ｖ、ソース線ＳＬに０Ｖの電圧を印加し、逆に消去するときは選択トランジスタをオンにして逆極性の電圧を印加し、読み出しを行なうときは選択トランジスタをオンにしてビット線ＢＬに書き込み電圧より低い電圧（例えば２Ｖ）、ソース線ＳＬに０Ｖを印加するものとして説明するが、それぞれの電圧値は、電圧発生回路により切り替え供給されるように構成され、その値は、上述の値に限定されるものではなく、不揮発性抵抗変化素子の特性に合わせて適宜設定すればよい。即ち、選択メモリセル２０へのデータの書き込みは、図４（ａ）に示すように、ソース線ＳＬを低電位（例えば接地電位）にした状態で、選択セルのワード線ＷＬに例えば３Ｖ、ビット線ＢＬに例えば５Ｖ電圧を印加して、非選択のワード線ＷＬ、ビット線ＢＬを０Ｖにすることにより行なう。これにより選択セルに対してのみ選択トランジスタが導通し、抵抗素子の両端に電圧が印加されるために、選択セルの抵抗素子の抵抗値が上昇する。書き込みを行ったメモリセルに対して抵抗値が所定の値になっているか検証するため、例えば図外の差動増幅回路により選択メモリセルに流れる電流または選択メモリセルにかかる電圧と所定の値とを比較するプログラムベリファイを行い、所定の抵抗値になるまで書き込み電圧を印加してベリファイを繰り返す。ワード線ＷＬに加える電圧は、選択トランジスタのオン電圧以上であればよい。
【００３７】
読み出しは、選択メモリセルのワード線ＷＬに例えば３Ｖ、ビット線ＢＬに書き込み電圧より低い電圧（例えば２Ｖ）、ソース線ＳＬに０Ｖを印加する。この時、書き込みセルと非書き込みセルでは、抵抗値が異なることから選択トランジスタのソース・ドレイン間に流れ込む電流が異なる。この電流を例えば差動増幅回路を用いてセンスして、ある一定電流より電流が大きい場合“０”、小さい場合“１”とする。
【００３８】
前記消去回路１３は、前記メモリセルアレイの少なくとも一つにおいて、当該メモリセルアレイ内の全ての前記メモリセルを一括に消去する一括消去モードと、前記消去回路１３が当該メモリセルアレイ内の一部の前記メモリセルを個別に消去する個別消去モードとを、電圧の印加条件によって切り替えて行うように構成してある。
【００３９】
前記一括消去モードにおいては、図４（ｂ）に示すように、一または複数のメモリアレイのソース線ＳＬに例えば５Ｖ、ワード線ＷＬに例えば３Ｖ、ビット線ＢＬに、例えば０Ｖの消去パルスが印加される。この電圧印加状態は、図４（ａ）に示す書き込み動作とは逆の電圧が印加されるもので、これにより可変抵抗素子の抵抗値が低下する。さらに、前記一括消去モードにおいて、前記メモリセルアレイ内の全ての前記メモリセル２０に対し、前記一括消去モードの印加条件で電圧の印加を行った後、前記各メモリセルが消去されたか否かを判定し、前記ワード線単位で行方向に全てのメモリセルが消去されている場合は、当該ワード線に対して前記一括消去モードの印加条件での電圧印加を停止し、前記ワード線単位で行方向に全てのメモリセルが消去されていないメモリセルに対しては、前記ワード線単位で行方向に全てのメモリセルが消去されるまで、当該ワード線に対して前記一括消去モードの印加条件での電圧印加と前記判定を繰り返す。
【００４０】
図５に示すように、前記一括消去モードにおいては、先ず図４（ａ）の条件で消去パルスが印加され（Ｓ１１）、選択メモリセルの抵抗値が所定の抵抗値レベル以下になっているか検証する消去ベリファイを行ない（Ｓ１２）、ワード線単位で行方向に全てのメモリセルが消去されたときには、当該ワード線ＷＬ又はワード線ＷＬ群については電圧印加を停止し、その他のワード線ＷＬまたはワード線ＷＬ群とソース線ＳＬに電圧を印加して部分消去し（Ｓ１３）、ベリファイを行い、全てのメモリセルの可変抵抗素子２４が所定の抵抗値以下になると（Ｓ１４）消去終了となる。上記消去を６４Ｋｂのメモリ容量に対して行うと、消去時間は５０ナノ秒、ベリファイは、フラッシュメモリと同様とすると、６．６ｍ秒であり、ほぼベリファイ時間の６．６ｍ秒になる。尚、ここで、全てのメモリセルの可変抵抗素子２４が所定の抵抗値以下になるまで、ステップ１１からステップ１２を繰り返すことも可能であるが、この場合には、既に所定の抵抗値以下となったメモリセルに対して引き続き消去動作が実行されるため、余分な電力が消費され、次にデータを書き込むときに抵抗値がばらついているために必要以上の時間を要する虞があるなどの観点から、上述のステップ１３，１４の消去シーケンスに入ることが望ましい。
【００４１】
前記個別消去モードにおいては、図４（ｃ）に示すように、選択メモリセルのソース線ＳＬに例えば０Ｖ、所定のワード線ＷＬに例えば３Ｖ、所定のビット線ＢＬに例えば−５Ｖの消去パルスが印加される。この電圧印加状態は、図４（ａ）に示す書き込み動作とは相対的に逆の電圧が印加されるもので、これにより可変抵抗素子の抵抗値が低下する。本モードによれば、メモリセルアレイ全体を消去することなく１ビット毎に消去書き込みが可能となる。ここで、前記メモリセルアレイ内の消去対象の前記メモリセル２０に対し、前記個別消去モードの印加条件で電圧の印加を行った後、当該メモリセル２０が消去されたか否かを個別に判定し、消去されているメモリセルについては、当該メモリセルに接続する前記ワード線または前記ビット線の少なくとも何れか一方に対して前記個別消去モードの印加条件での電圧印加を停止し、消去されていないメモリセルに対しては、当該メモリセルが消去されるまで、メモリセル単位で前記個別消去モードの印加条件での電圧印加と前記判定を繰り返すように構成することが、メモリセルを構成する可変抵抗素子の抵抗値のばらつきを小さくするという観点で好ましい。１ビット消去の時間は、消去時間５０ナノ秒、ベリファイは１００ナノ秒、合計１５０ナノ秒になる。６４Ｋｂのブロックを１ビットずつ消去する時間は、
【００４２】
【数３】
１５０ｎ秒 × ６４Ｋｂ ＝ ７８．６ｍ秒
【００４３】
であり、一括消去する時間（６．６ｍ秒、９．９ｍ秒）より長くなる。
【００４４】
上述した実施形態では、消去手段として、前記メモリセルアレイの少なくとも一つにおいて、当該メモリセルアレイ内の全ての前記メモリセルを一括に消去する一括消去モードと、前記消去手段が当該メモリセルアレイ内の一部の前記メモリセルを個別に消去する個別消去モードとを、前記電圧の印加条件によって切り替えるように構成するものを説明したが、消去手段としては、前記メモリセルアレイの少なくとも一つに対し、当該メモリセルアレイ内の全ての前記メモリセルを、前記電圧の印加条件を一括消去モードの印加条件に設定して一括に消去可能に、また、前記メモリセルアレイの他の少なくとも一つに対し、当該メモリセルアレイ内の一部の前記メモリセルを、前記電圧の印加条件を個別消去モードの印加条件に設定して個別に消去可能に構成するものであってもよい。
【００４５】
つまり、メモリセルアレイを効率よく一括消去してそこに新たなプログラムデータを更新記憶する必要のある用途、ビット単位でデータを頻繁に勝つ高速に変更する必要のある用途、その組み合わせが必要とされる用途など、上述の半導体記憶装置の用途に合わせて適宜消去手段を構成することが可能である。
【００４６】
図８に示すように、本発明による不揮発性半導体記憶装置を用いて、８Ｍのコード用バンクを個別消去モードで消去する１ビット消去バンク１、２として構成するとともに、２４Ｍのデータ用バンクを一括消去モードで消去する一括消去バンク１、２として構成するなど、用途に応じて半導体記憶装置の構成と消去方式を適宜組み合わせて採用することが可能である。尚、図中、周辺回路１は、一括消去バンクに対するワード線選択回路、書き込み電圧発生回路、一括消去モードで消去する一括消去回路などが、周辺回路２は、１ビット消去バンクに対応するワード線選択回路、個別消去モードで消去するビット消去回路、読み出し回路などがそれぞれ構成され、それぞれのバンクにおける動作不良のメモリセルに備えて冗長ブロックが構成されている。
【００４７】
また、前記メモリセルアレイ内の書き込み対象の前記メモリセル２０に接続する前記ワード線ＷＬ、前記ビット線ＢＬ、及び、前記ソース線ＳＬに夫々所定の印加条件で電圧を印加し、当該メモリセル２０内の前記可変抵抗素子２４の電気抵抗を所定の書き込み状態にすることにより当該メモリセル２０内に前記情報を書き込む書き込み手段を備え、前記一括消去モードにおいて、前記消去手段が、前記メモリセルアレイ内の全ての前記メモリセルに対し、前記一括消去モードの印加条件で電圧の印加を行う前に、前記書き込み手段が、当該メモリセルの全てに対し、前記可変抵抗素子の電気抵抗が所定の書き込み状態に統一されるように書き込み動作を行うように構成することも可能である。
【００４８】
つまり、メモリセルアレイ内には、書き込みされていないセルもあるため、消去電圧を印加すると書き込みされていないセルに流れる電流が書き込みセルに対して多くなるため、一度書き込み状態、すなわち高抵抗状態にすることで消去電圧印加時の消費電流の低減が可能になり、また消去時の抵抗値のばらつきの低減も可能になる。具体的には、図６に示すように、アレイ内又はウェル内のセルに書き込み電圧を印加する（Ｓ２１）。次に全てのセルが書き込み状態にあるか検証するプログラムベリファイを行い、書き込み状態になるまで、プログラム、ベリファイを繰り返す（Ｓ２２）。その後、前記消去方法と同様に、消去電圧印加（Ｓ２３）と消去ベリファイ（Ｓ２４）を行う。このときの消去時間は、ウェル内の全ビットを書き込む時間（1ビット５０ナノ秒）が、３.３ｍ秒、ベリファイ時間が６．６ｍ秒であり合計９．９ミリ秒になり、約２５％増加するが消費電流が低減される。
【００４９】
上述した消去回路１３では、図４（ｂ）、（ｃ）に示す電圧印加条件で一括消去と１ビット消去を実行するものを説明したが、図７に示すように、消去回路を、上述した図４（ｂ）に示す電圧印加条件で一括消去を実行する第一消去回路と、１ビット消去時にその第一消去回路によりソース線ＳＬを５Ｖに保ちながら、第二消去回路により消去対象となるメモリセルに接続されたビット線ＢＬを０Ｖ、消去対象外のメモリセルに接続されたビット線ＢＬを５Ｖに制御するよう構成し、上述の第一消去回路と第二消去回路の動作を消去方式選択信号で切り替え作動させる消去方式選択回路とで構成するものであってもよい。
【００５０】
上述した実施形態で説明した可変抵抗素子以外に、磁化の方向により抵抗値が変わるＭＲＡＭ素子や熱による結晶状態の変化により抵抗値が変わるＯＵＭ素子などを用いて不揮発性半導体記憶装置を構成することも可能である。
【００５１】
【発明の効果】
以上詳細に説明したように、本発明によれば、用途に応じて一括消去と個別消去というメモリセルの消去方法が選択可能で、データの消去、再書き込みが迅速且つ確実に行なえ、しかも消費電力を低減可能な半導体記憶装置及びメモリセルアレイの消去方法を提供することができるようになった。
【図面の簡単な説明】
【図１】本発明に用いる可変抵抗素子を用いて構成したメモリアレイ部の構成図
【図２】本発明に用いる可変抵抗素子を用いたメモリセルの断面の模式図
【図３】本発明に用いる可変抵抗素子の特性を示す図
【図４】本発明に用いる可変抵抗素子を用いたメモリセルの書き込み、消去の電圧条件を示す模式図
【図５】本発明に用いる可変抵抗素子を用いて構成したメモリアレイの消去方法のフローチャート
【図６】本発明に用いる可変抵抗素子を用いて構成したメモリアレイの消去方法のフローチャート
【図７】別実施形態を示す本発明に用いる可変抵抗素子を用いて構成したメモリアレイ部の構成図
【図８】別実施形態を示す本発明に用いる可変抵抗素子を用いて構成したメモリアレイ部のブロック構成図
【図９】ＥＴＯＸ型メモリセルの断面図
【図１０】従来例に用いるソース共通型のメモリアレイ部の構成図
【図１１】従来例の消去アルゴリズムを示すフローチャート
【符号の説明】
１ 半導体基板
２ ドレイン領域
３ ソース領域
４ ゲート絶縁膜
５ フローティングゲート
６ 層間絶縁膜
７ コントロールゲート
１０ ＥＴＯＸ型メモリセル
１１ ワードデコーダ
１２ カラムデコーダ
１３ 消去回路
２０ 可変抵抗素子を用いたメモリセル
２１ 選択トランジスタ
２２ ドレイン領域
２３ ソース領域
２４ 可変抵抗素子

Claims (8)

  1. 不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線と複数のビット線とを配列してなるメモリセルアレイを一または複数有する半導体記憶装置であって、
    前記メモリセルは、電気抵抗の変化により情報を記憶する可変抵抗素子の一端側と選択トランジスタのドレインを接続してなり、且つ、前記メモリセルアレイ内において、前記抵抗変化素子の他端側と前記選択トランジスタのソースの何れか一方を前記列方向に沿って前記ビット線に共通接続し、その他方がソース線に共通接続し、前記選択トランジスタのゲートを前記行方向に沿って前記ワード線に共通接続してなり、
    前記メモリセルアレイに接続する前記ワード線、前記ビット線、及び、前記ソース線に夫々所定の印加条件で電圧を印加し、当該メモリセルアレイ内の消去対象の前記メモリセル内の前記可変抵抗素子の電気抵抗を所定の消去状態にすることにより当該メモリセル内の前記情報を消去する消去手段を備え、
    前記消去手段は、前記メモリセルアレイの少なくとも一つにおいて、当該メモリセルアレイ内の全ての前記メモリセルを一括に消去する一括消去モードと、前記消去手段が当該メモリセルアレイ内の前記メモリセルをビット単位で個別に消去する個別消去モードとを、前記電圧の印加条件によって切り替え、
    前記一括消去モードでは、前記メモリセルアレイ内の全ての前記ワード線、前記ビット線及び前記ソース線に対して前記一括消去モードの印加条件で電圧を印加し、前記個別消去モードでは、消去対象の前記メモリセルに接続する前記ワード線、前記ビット線及び前記ソース線に対して前記個別消去モードの印加条件で電圧を印加するように構成され、
    前記消去手段は、前記一括消去モードにおいて、
    前記メモリセルアレイ内の全ての前記メモリセルに対し、前記一括消去モードの印加条件で電圧の印加を行った後、前記各メモリセルが消去されたか否かを判定し、前記ワード線単位で行方向に全てのメモリセルが消去されている場合は、当該ワード線に対して前記一括消去モードの印加条件での電圧印加を停止し、前記ワード線単位で行方向に全てのメモリセルが消去されていないメモリセルに対しては、前記ワード線単位で行方向に全てのメモリセルが消去されるまで、当該ワード線に対して前記一括消去モードの印加条件での電圧印加と前記判定を繰り返すことを特徴とする半導体記憶装置。
  2. 不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線と複数のビット線とを配列してなるメモリセルアレイを複数有する半導体記憶装置であって、
    前記メモリセルは、電気抵抗の変化により前記情報を記憶する可変抵抗素子の一端側と選択トランジスタのドレインを接続してなり、且つ、前記メモリセルアレイ内において、前記抵抗変化素子の他端側と前記選択トランジスタのソースの何れか一方が前記列方向に沿って前記ビット線に共通接続し、その他方がソース線に共通接続し、前記選択トランジスタのゲートが前記行方向に沿って前記ワード線に共通接続してなり、
    前記メモリセルアレイに接続する前記ワード線、前記ビット線、及び、前記ソース線に夫々所定の印加条件で電圧を印加し、当該メモリセルアレイ内の消去対象の前記メモリセル内の前記可変抵抗素子の電気抵抗を所定の消去状態にすることにより当該メモリセル内の前記情報を消去する消去手段を備え、
    前記消去手段は、前記メモリセルアレイの少なくとも一つに対し、当該メモリセルアレイ内の全ての前記メモリセルを、前記電圧の印加条件を一括消去モードの印加条件に設定して一括に消去可能に、また、前記メモリセルアレイの他の少なくとも一つに対し、当該メモリセルアレイ内の前記メモリセルを、前記電圧の印加条件を個別消去モードの印加条件に設定してビット単位で個別に消去可能に構成され、
    前記一括消去モードでは、前記メモリセルアレイ内の全ての前記ワード線、前記ビット 線及び前記ソース線に対して前記一括消去モードの印加条件で電圧を印加し、前記個別消去モードでは、消去対象の前記メモリセルに接続する前記ワード線、前記ビット線及び前記ソース線に対して前記個別消去モードの印加条件で電圧を印加するように構成され、
    前記消去手段は、前記一括消去モードにおいて、
    前記メモリセルアレイ内の全ての前記メモリセルに対し、前記一括消去モードの印加条件で電圧の印加を行った後、前記各メモリセルが消去されたか否かを判定し、前記ワード線単位で行方向に全てのメモリセルが消去されている場合は、当該ワード線に対して前記一括消去モードの印加条件での電圧印加を停止し、前記ワード線単位で行方向に全てのメモリセルが消去されていないメモリセルに対しては、前記ワード線単位で行方向に全てのメモリセルが消去されるまで、当該ワード線に対して前記一括消去モードの印加条件での電圧印加と前記判定を繰り返すことを特徴とする半導体記憶装置。
  3. 前記一括消去モードと前記個別消去モードの印加条件は、前記ワード線、前記ビット線、及び、前記ソース線の夫々に印加する電圧値である請求項１または２に記載の半導体記憶装置。
  4. 前記メモリセルアレイ内の書き込み対象の前記メモリセルに接続する前記ワード線、前記ビット線、及び、前記ソース線に夫々所定の印加条件で電圧を印加し、当該メモリセル内の前記可変抵抗素子の電気抵抗を所定の書き込み状態にすることにより当該メモリセル内に前記情報を書き込む書き込み手段を備え、
    前記一括消去モードにおいて、前記消去手段が、前記メモリセルアレイ内の全ての前記メモリセルに対し、前記一括消去モードの印加条件で電圧の印加を行う前に、
    前記書き込み手段が、当該メモリセルの全てに対し、前記可変抵抗素子の電気抵抗が所定の書き込み状態に統一されるように書き込み動作を行うことを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
  5. 前記消去手段は、前記個別消去モードにおいて、
    前記メモリセルアレイ内の消去対象の前記メモリセルに対し、前記個別消去モードの印加条件で電圧の印加を行った後、当該メモリセルが消去されたか否かを個別に判定し、消去されているメモリセルについては、当該メモリセルに接続する前記ワード線または前記ビット線の少なくとも何れか一方に対して前記個別消去モードの印加条件での電圧印加を停止し、消去されていないメモリセルに対しては、当該メモリセルが消去されるまで、メモリセル単位で前記個別消去モードの印加条件での電圧印加と前記判定を繰り返すことを特徴とする請求項１〜４の何れか１項に記載の半導体記憶装置。
  6. 不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線と複数のビット線とを配列してなるメモリセルアレイを一または複数有し、前記メモリセルが、電気抵抗の変化により情報を記憶する可変抵抗素子の一端側と選択トランジスタのドレインを接続してなり、且つ、前記メモリセルアレイ内において、前記抵抗変化素子の他端側と前記選択トランジスタのソースの何れか一方が前記列方向に沿って前記ビット線に共通接続し、その他方がソース線に共通接続し、前記選択トランジスタのゲートが前記行方向に沿って前記ワード線に共通接続してなる半導体記憶装置におけるメモリセルアレイの消去方法であって、
    前記メモリセルアレイ内の全ての前記メモリセルを前記メモリセルアレイ単位で一括に消去する一括消去モードと、前記メモリセルアレイ内の前記メモリセルをビット単位で個別に消去する個別消去モードとを備え、
    前記各消去モードにおいては、前記メモリセルアレイの消去対象のメモリセルに接続する前記ワード線、前記ビット線、及び、前記ソース線の夫々に各消去モードの印加条件で電圧を印加し、当該消去対象のメモリセル内の前記可変抵抗素子の電気抵抗を所定の消去状態にすることにより当該メモリセル内の前記情報を消去し、
    前記一括消去モードの印加条件と前記個別消去モードの印加条件は、前記ワード線、前記ビット線、及び、前記ソース線の少なくとも一つに対する印加条件が異なるように構成され、
    前記一括消去モードでは、前記メモリセルアレイ内の全ての前記ワード線、前記ビット線及び前記ソース線に対して前記一括消去モードの印加条件で電圧を印加し、前記個別消去モードでは、消去対象の前記メモリセルに接続する前記ワード線、前記ビット線及び前記ソース線に対して前記個別消去モードの印加条件で電圧を印加し、
    前記一括消去モードにおいて、前記メモリセルアレイ内の全ての前記メモリセルに対し、前記一括消去モードの印加条件で電圧の印加を行った後、前記各メモリセルが消去されたか否かを判定し、前記ワード線単位で行方向に全てのメモリセルが消去されている場合は、当該ワード線に対して前記一括消去モードの印加条件での電圧印加を停止し、前記ワード線単位で行方向に全てのメモリセルが消去されていないメモリセルに対しては、前記ワード線単位で行方向に全てのメモリセルが消去されるまで、当該ワード線に対して前記一括消去モードの印加条件での電圧印加と前記判定を繰り返すことを特徴とするメモリセルアレイの消去方法。
  7. 前記メモリセルアレイ内の全ての前記メモリセルに対し、前記一括消去モードの印加条件で電圧の印加を行う前に、
    前記メモリセルアレイに接続する前記ワード線、前記ビット線、及び、前記ソース線に夫々所定の印加条件で電圧を印加し、当該メモリセル内の前記可変抵抗素子の電気抵抗を所定の書き込み状態に統一されるように書き込み動作を行うことを特徴とする請求項６に記載のメモリセルアレイの消去方法。
  8. 前記個別消去モードにおいて、前記メモリセルアレイ内の消去対象の前記メモリセルに対し、前記個別消去モードの印加条件で電圧の印加を行った後、当該メモリセルが消去されたか否かを個別に判定し、消去されているメモリセルについては、当該メモリセルに接続する前記ワード線または前記ビット線の少なくとも何れか一方に対して前記個別消去モードの印加条件での電圧印加を停止し、消去されていないメモリセルに対しては、当該メモリセルが消去されるまで、メモリセル単位で前記個別消去モードの印加条件での電圧印加と前記判定を繰り返すことを特徴とする請求項６または７に記載のメモリセルアレイの消去方法。
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