JP4823316B2 - 不揮発性半導体記憶装置の書き込み方法 - Google Patents

Description

本発明は、抵抗値が異なる複数の抵抗状態を記憶する抵抗記憶素子を用いた不揮発性半導体記憶装置の書き込み方法に関する。

近年、新たなメモリ素子として、ＲｅＲＡＭ（Resistance Random Access Memory：抵抗変化メモリ）と呼ばれる不揮発性半導体記憶装置が注目されている。ＲｅＲＡＭは、抵抗値が異なる複数の抵抗状態を有し、外部から電気的刺激を与えることにより抵抗状態が変化する抵抗記憶素子を用い、抵抗記憶素子の高抵抗状態と低抵抗状態とを例えば情報の“０”と“１”とに対応づけることにより、メモリ素子として利用するものである。ＲｅＲＡＭは、高速性、大容量性、低消費電力性等、そのポテンシャルの高さから、その将来性が期待されている。

抵抗記憶素子は、電圧の印加により抵抗状態が変化する抵抗記憶材料を一対の電極間に挟持したものである。抵抗記憶材料としては、代表的なものとして遷移金属を含む酸化物材料が知られている。

図１６に、抵抗記憶素子の電気特性を示す。図１６に示すように、高抵抗状態にある抵抗記憶素子に電圧を徐々に印加していくと、電圧がある値（セット電圧Ｖ_ｓｅｔ）を超えたところで急激に抵抗値が減少し、抵抗記憶素子は低抵抗状態に遷移する。この動作を、一般に「セット」と呼ぶ。一方、低抵抗状態にある抵抗記憶素子に電圧を徐々に印加していくと、電圧がある値（リセット電圧Ｖ_{ｒｅｓｅｔ}）を超えたところで急激に抵抗値が増加し、抵抗記憶素子は高抵抗状態に遷移する。この動作を、一般に「リセット」と呼ぶ。

これら動作により、抵抗記憶素子に単純に電圧を印加するだけで、抵抗記憶素子の抵抗状態を制御することができる。データの読み出しは、リセットを起こさない程度の電圧を印加したときに素子に流れる電流値を測定することにより可能である。
特開２００５−０２５９１４号公報 I. G. Baek et al., "Highly scalable non-volatile resistive memory using simple binary oxide driven by asymmetric unipolar voltage pulses", Tech. Digest IEDM 2004, p.587

しかしながら、抵抗記憶素子に単純に電圧を印加して低抵抗状態から高抵抗状態に抵抗状態をリセットする手法では、低抵抗状態から高抵抗状態への抵抗状態の変化に伴う抵抗値の増大により、リセット直後の抵抗記憶素子には、リセット電圧を超える過大な電圧が印加されてしまう。この電圧がセット電圧よりも高いと、抵抗記憶素子は高抵抗状態から再び低抵抗状態に遷移してしまい、正常な書き込み動作を行うことができない。

また、抵抗記憶素子を高抵抗状態から低抵抗状態にセットする場合には、高抵抗状態から低抵抗状態への抵抗状態の変化に伴う抵抗値の急激な減少により、抵抗記憶素子には過大な電流が流れてしまう。このため、セットの動作にあたっては、選択トランジスタや抵抗記憶素子等の破壊を防止するために、電流制限を行うことが不可欠である。

また、一般に、抵抗記憶素子は素子特性のばらつきや変動が大きいため、書き込み動作マージンが狭い傾向がある。特に、書き込み電圧の低いリセット動作では、素子特性のばらつきや変動による書き込み動作への影響は大きい。このため、特にメモリセルアレイを構成した装置では、書き込み手順について、素子特性のばらつきや変動に対する何らかの対策や手法が必要である。

本発明の目的は、抵抗記憶素子を用いた不揮発性半導体記憶装置に関し、迅速且つ正常な書き込み動作を容易に実現することができる不揮発性半導体記憶装置の書き込み方法を提供することにある。

本発明の一観点によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、ドレイン端子が前記抵抗記憶素子の一方の端部に接続され、ソース端子が基準電圧に接続された第１のトランジスタとをそれぞれ有し、マトリクス状に配置された複数のメモリセルと、第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記第１の抵抗記憶素子の他方の端部に接続された複数のビット線と、前記第１の方向と交差する第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記第１のトランジスタのゲート電極に接続された複数のワード線と、複数の前記ビット線のそれぞれに接続された複数のトランジスタであって、ソース端子が前記ビット線を介して前記第１の方向に並ぶ前記メモリセルの前記第１の抵抗記憶素子の前記他方の端部に接続され、ドレイン端子に書き込み電圧が印加される複数の第２のトランジスタとを有する不揮発性半導体記憶装置の書き込み方法であって、複数の前記ワード線のうちの一のワード線に接続された複数の前記メモリセルのうち、書き込み対象の複数の前記メモリセルの前記抵抗記憶素子に、一括して前記低抵抗状態を書き込む工程と、前記低抵抗状態を書き込んだ複数の前記メモリセルのうち、前記高抵抗状態を書き込むべき前記メモリセルの前記抵抗記憶素子に、選択的に前記高抵抗状態を書き込む工程とを有し、前記高抵抗状態を書き込む工程では、前記高抵抗状態を書き込むべき前記メモリセルに対応する前記ビット線に接続された前記第２のトランジスタのゲート端子に印加する電圧を、前記抵抗記憶素子のリセット電圧と前記第２のトランジスタの閾値電圧との合計以上、前記抵抗記憶素子のセット電圧と前記閾値電圧との合計未満の値に設定することにより、前記抵抗記憶素子に印加される電圧を、前記リセット電圧以上、前記セット電圧未満の値に制御する不揮発性半導体記憶装置の書き込み方法が提供される。

本発明によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって高抵抗状態と低抵抗状態とを切り換える抵抗記憶素子と、ドレイン端子が抵抗記憶素子の一方の端部に接続され、ソース端子が基準電圧に接続された第１のトランジスタとをそれぞれ有し、マトリクス状に配置された複数のメモリセルと、第１の方向に延在して並行に配された複数の信号線であって、各信号線が、第１の方向に並ぶ前記メモリセルの抵抗記憶素子の他方の端部に接続された複数のビット線と、第１の方向と交差する第２の方向に延在して並行に配された複数の信号線であって、各信号線が、第２の方向に並ぶメモリセルの第１のトランジスタのゲート電極に接続された複数のワード線と、複数のビット線のそれぞれに接続された複数のトランジスタであって、ソース端子が前記ビット線を介して第１の方向に並ぶメモリセルの抵抗記憶素子の他方の端部に接続され、ドレイン端子に書き込み電圧が印加される複数の第２のトランジスタとを有する不揮発性半導体記憶装置において、複数のワード線のうちの一のワード線に接続された複数のメモリセルのうち、書き込み対象の複数のメモリセルの抵抗記憶素子に、一括して低抵抗状態を書き込む工程と、低抵抗状態を書き込んだ複数のメモリセルのうち、高抵抗状態を書き込むべきメモリセルの抵抗記憶素子に、選択的に高抵抗状態を書き込む工程とにより書き込みを行うので、複数のメモリセルに効率よく安定して情報を書き込むことができる。

また、低抵抗状態を書き込む工程において、第１のトランジスタのチャネル抵抗が、抵抗記憶素子が高抵抗状態のときの抵抗値よりも十分に小さく且つ抵抗記憶素子が低抵抗状態のときの抵抗値よりも十分に大きくなるように、第１のトランジスタのゲート端子に印加する駆動電圧を制御するので、抵抗記憶素子が低抵抗状態に切り換わった直後に書き込み電圧の殆どを第１のトランジスタに印加することができる。これにより、素子に流れる電流を制限することができる。

また、高抵抗状態を書き込む工程において、第２のトランジスタのゲート端子に印加する電圧を、抵抗記憶素子のリセット電圧と第２のトランジスタの閾値電圧との合計以上、抵抗記憶素子のセット電圧と前記閾値電圧との合計未満の値に設定することにより、抵抗記憶素子に印加される電圧を、リセット電圧以上、セット電圧未満の値に制御するので、抵抗記憶素子が高抵抗状態に切り換わった直後に抵抗記憶素子に印加される電圧をセット電圧未満に抑えることができる。これにより、抵抗記憶素子が再セットされるのを防止することができる。

図１は、本発明の第１実施形態による不揮発性半導体記憶装置の構造を示す回路図である。 図２は、本発明の第１実施形態による不揮発性半導体記憶装置の書き込み方法（セット動作）を示す回路図である。 図３は、本発明の第１実施形態による不揮発性半導体記憶装置の書き込み方法（リセット動作）を示す回路図である。 図４は、メモリセルアレイにおけるセット電圧及びリセット電圧の分布を示すグラフである。 図５は、入出力が多ビットの不揮発性半導体記憶装置の構造を示す回路図である。 図６は、本発明の第１実施形態による不揮発性半導体記憶装置の書き込み方法を示すフローチャートである。 図７は、本発明の第１実施形態による不揮発性半導体記憶装置の書き込み方法（一括セット動作）を示す回路図である。 図８は、本発明の第１実施形態による不揮発性半導体記憶装置の書き込み方法（リセット動作）を示す回路図である。 図７は、本発明の第１実施形態による不揮発性半導体記憶装置の書き込み方法（ベリファイ動作）を示す回路図である。 図１０は、本発明の第１実施形態による不揮発性半導体記憶装置の書き込み方法の一例を示す図である。 図１１は、本発明の第２実施形態による不揮発性半導体記憶装置の構造を示す平面図である。 図１２は、本発明の第２実施形態による不揮発性半導体記憶装置の構造を示す概略断面図である。 図１３は、本発明の第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。 図１４は、本発明の第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。 図１５は、本発明の第２実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その３）である。 図１６は、抵抗記憶素子の電気特性を示すグラフである。

符号の説明

１０…メモリセル
１２…選択トランジスタ
１４…抵抗記憶素子
１６…コラムセレクタ
１８…Ｐ型トランジスタ
２０…Ｎ型トランジスタ
２２…電流源
２４…センスアンプ
２６…書き込み回路
２８…読み出し回路
３０…ロウデコーダ
３２…コラム選択信号線
３４…コラムデコーダ
３６…書き込み制御回路
４０…シリコン基板
４２…素子分離膜
４４…ゲート電極
４６，４８…ソース／ドレイン領域
５０，６４，７８…層間絶縁膜
５２，５４，６６，８０…コンタクトホール
５６，５８，６８，８２…コンタクトプラグ
６０…グラウンド線
６２…中継配線
７０…下部電極
７２…抵抗記憶層
７４…上部電極
７６…抵抗記憶素子
８４…ビット線

［第１実施形態］
本発明の第１実施形態による不揮発性半導体記憶装置並びにその書き込み方法及び読み出しについて図１乃至図１０を用いて説明する。

図１は本実施形態による不揮発性半導体記憶装置の構造を示す回路図、図２及び図３は本実施形態による不揮発性半導体記憶装置の基本的な書き込み方法を示す回路図、図４はメモリセルアレイにおけるセット電圧及びリセット電圧の分布を示すグラフ、図５は入出力が多ビットの不揮発性半導体記憶装置の構造を示す回路図、図６は本実施形態による不揮発性半導体記憶装置の書き込み方法を示すフローチャート、図７乃至図９は本実施形態による不揮発性半導体記憶装置の書き込み方法を示す回路図、図１０は本実施形態による不揮発性半導体記憶装置の書き込み方法の一例を示す図である。

はじめに、本実施形態による不揮発性半導体記憶装置の基本的な回路構成について図１を用いて説明する。

本実施形態による不揮発性半導体記憶装置は、１つの選択トランジスタ（第１のトランジスタ）１２と１つの抵抗記憶素子１４とからなるメモリセル１０が、行方向（図面横方向）及び列方向（図面縦方向）に沿ってマトリクス状に配置されたものである。各メモリセル１０は、選択トランジスタ１２のドレイン端子に、抵抗記憶素子１４の一方の端子を接続して構成されている。

行方向に並ぶメモリセル１０には、これらメモリセル１０に含まれる選択トランジスタ１２のゲート端子を共通接続するワード線ＷＬと、選択トランジスタ１２のソース端子を共通接続するグラウンド線ＧＮＤとが設けられている。グラウンド線ＧＮＤは、基準電位（Ｖ_ｓｓ）に接続されている。ワード線ＷＬ及びグランド線ＧＮＤは、メモリセル１０の各行毎に設けられている。図１では、これら複数のワード線ＷＬ及びグラウンド線ＧＮＤを、ＷＬ_０，ＷＬ_１，ＷＬ_２…、ＧＮＤ_０，ＧＮＤ_１…と表している。

列方向に並ぶメモリセル１０には、抵抗記憶素子１４の端子のうち選択トランジスタ１２が接続された側とは反対側の端子を共通接続するビット線ＢＬが設けられている。ビット線ＢＬは、メモリセル１０の各列毎に設けられている。図１では、これら複数のビット線ＢＬを、ＢＬ_０，ＢＬ_１，ＢＬ_２と表している。

各ビット線ＢＬの一端には、Ｎ型トランジスタよりなるコラムセレクタ（第２のトランジスタ）１６がそれぞれ設けられている。ビット線ＢＬには、コラムセレクタ１６のソース端子が接続されている。コラムセレクタ１６のドレイン端子は、他のコラムセレクタ１６のドレイン端子と共通接続され、Ｐ型トランジスタ１８を介して電源線（Ｖ_ｄｄ）に接続されている。コラムセレクタ１６のドレイン端子は、また、Ｎ型トランジスタ２０を介して電流源２２及びセンスアンプ２４に接続されている。

次に、本実施形態による不揮発性半導体記憶装置の基本的な書き込み方法について図２及び図３を用いて説明する。

はじめに、高抵抗状態から低抵抗状態への書き換え動作、すなわちセットの動作について図２を用いて説明する。ここでは、図１において、ワード線ＷＬ_０及びビット線ＢＬ_０に接続された右上のメモリセル１０に書き込みを行うものとする。

まず、ワード線ＷＬ_０に所定の駆動電圧を印加し、選択トランジスタ１２をオン状態にする。このとき、ワード線ＷＬ_０に印加する駆動電圧Ｖ_ｗｌは、選択トランジスタ１２のチャネル抵抗Ｒ_ｔｒが、抵抗記憶素子１４が高抵抗状態のときの抵抗値Ｒ_ｈｉｇｈに対して十分に小さく、抵抗記憶素子１４が低抵抗状態のときの抵抗値Ｒ_ｌｏｗに対して十分に大きくなるように、設定する。駆動電圧Ｖ_ｗｌは、例えば、電源電圧をＶ_ｄｄとして、Ｖ_ｗｌ＜Ｖ_ｄｄに設定することができる。

また、非選択のワード線ＷＬ_１，ＷＬ_２等には、例えば０Ｖを印加し、選択トランジスタ１２をオフ状態にする。

次いで、コラムセレクタ１６のゲート端子に所定の駆動電圧を印加し、コラムセレクタ１６をオン状態にする。コラムセレクタ１６のゲート端子には、抵抗記憶素子１４のセット電圧Ｖ_ｓｅｔとコラムセレクタ１６の閾値電圧Ｖ_ｔｈとの合計電圧（Ｖ_ｓｅｔ＋Ｖ_ｔｈ）以上の駆動電圧Ｖ_ｓｅｌを印加する。これにより、書き込み回路２６とビット線ＢＬ_０とが接続され、ビット線ＢＬ_０が選択される。なお、書き込み回路２６は、図１に示すＰ型トランジスタ１８を含む書き込み電圧印加用の駆動回路である。

なお、駆動電圧Ｖ_ｓｅｌは、例えば、電源電圧Ｖ_ｄｄをコラムセレクタ１６の閾値電圧Ｖ_ｔｈ分だけ昇圧した電圧（Ｖ_ｄｄ＋Ｖ_ｔｈ）に設定することができる。コラムセレクタ１６のゲート端子に印加する駆動電圧Ｖ_ｓｅｌをＶ_ｄｄ＋Ｖ_ｔｈに設定しているのは、電源電圧Ｖ_ｄｄが低い世代（例えば、Ｖ_ｄｄ≦１．８Ｖ）の不揮発性半導体記憶装置を考慮したものである。すなわち、図２に示す回路においてコラムセレクタ１６のゲート端子に印加する駆動電圧Ｖ_ｓｅｌをＶ_ｄｄに設定した場合、ビット線ＢＬ_０の電圧Ｖ_ｂｌがＶ_ｄｄ−Ｖ_ｔｈとなり、抵抗記憶素子１４にセット電圧Ｖ_ｓｅｔ以上の電圧を印加できない場合が想定されるからである。コラムセレクタ１６のゲート端子に印加する駆動電圧Ｖ_ｓｅｌを昇圧しなくても抵抗記憶素子１４にセット電圧Ｖ_ｓｅｔ以上の電圧を印加できるような場合（例えば、電源電圧Ｖ_ｄｄが５Ｖの、５Ｖ系のトランジスタで回路が構成されている場合）には、コラムセレクタ１６のゲート端子に昇圧した電圧を必ずしも印加する必要はない。

次いで、書き込み回路２６から、抵抗記憶素子１４のセット電圧Ｖ_ｓｅｔ以上の書き込みパルス電圧を出力する。このとき、コラムセレクタ１６のゲート端子には、抵抗記憶素子１４のセット電圧Ｖ_ｓｅｔとコラムセレクタ１６の閾値電圧Ｖ_ｔｈとの合計電圧（Ｖ_ｓｅｔ＋Ｖ_ｔｈ）以上の駆動電圧Ｖ_ｓｅｌが印加されているため、ビット線ＢＬ_０の電圧Ｖ_ｂｌはＶ_ｓｅｌ−Ｖ_ｔｈにクランプされる。

なお、書き込み回路２６から出力する書き込みパルス電圧は、例えば、電源電圧Ｖ_ｄｄに設定することができる。この場合、駆動電圧Ｖ_ｓｅｌをＶ_ｄｄ＋Ｖ_ｔｈに設定する上記の例では、ビット線ＢＬ_０の電圧Ｖ_ｂｌは電源電圧Ｖ_ｄｄにクランプされる。

これにより、抵抗記憶素子１４及び選択トランジスタ１２には、ビット線ＢＬ_０の電圧Ｖ_ｂｌが、抵抗記憶素子１４の抵抗値及び選択トランジスタ１２のチャネル抵抗Ｒ_ｔｒに応じた比率で分配されて印加される。

このとき、選択トランジスタ１２のチャネル抵抗Ｒ_ｔｒは、抵抗記憶素子１４が高抵抗状態のときの抵抗値Ｒ_ｈｉｇｈに対して十分に小さくなるように制御されているため、ビット線ＢＬ_０の電圧Ｖ_ｂｌの殆どが高抵抗状態の抵抗記憶素子１４に印加される。また、ビット線ＢＬ_０の電圧Ｖ_ｂｌは抵抗記憶素子１４のセット電圧Ｖ_ｓｅｔ以上の値に設定されているため、抵抗記憶素子１４は高抵抗状態から低抵抗状態にセットされる。

セット動作の際の選択トランジスタ１２のチャネル抵抗Ｒ_ｔｒを高めに制御しておくことにより、抵抗記憶素子１４が高抵抗状態から低抵抗状態にセットした直後に、ビット線ＢＬ_０の電圧Ｖ_ｂｌの電圧の殆どが選択トランジスタ１２に印加されることとなり、抵抗記憶素子１４及び選択トランジスタ１２を流れる電流は、選択トランジスタ１２の素子抵抗によって制限される。すなわち、選択トランジスタ１２を、電流制限素子として用いることができる。

この後、コラムセレクタ１６及び選択トランジスタ１４を順次オフ状態に戻し、セットの動作を完了する。

次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作について図３を用いて説明する。ここでは、図１において、ワード線ＷＬ_０及びビット線ＢＬ_０に接続された右上のメモリセル１０に書き込みを行うものとする。

まず、ワード線ＷＬ_０に所定の駆動電圧を印加し、選択トランジスタ１２をオン状態にする。ワード線ＷＬ_０に印加する駆動電圧Ｖ_ｗｌは、選択トランジスタ１２のチャネル抵抗Ｒ_ｔｒが、抵抗記憶素子１４が低抵抗状態のときの抵抗値Ｒ_ｌｏｗに対して十分に小さい値になるように、設定する。駆動電圧Ｖ_ｗｌは、例えば、電源電圧Ｖ_ｄｄに設定することができる。

また、非選択のワード線ＷＬ_１，ＷＬ_２等には、例えば０Ｖを印加し、選択トランジスタ１２をオフ状態にする。

次いで、コラムセレクタ１６のゲート端子に所定の駆動電圧を印加し、コラムセレクタ１６をオン状態にする。コラムセレクタ１６のゲート端子には、抵抗記憶素子１４のリセット電圧Ｖ_{ｒｅｓｅｔ}とコラムセレクタ１６の閾値電圧Ｖ_ｔｈとの合計電圧（Ｖ_{ｒｅｓｅｔ}＋Ｖ_ｔｈ）以上であり、且つ、抵抗記憶素子１４のセット電圧Ｖ_ｓｅｔとコラムセレクタ１６の閾値電圧Ｖ_ｔｈとの合計電圧（Ｖ_ｓｅｔ＋Ｖ_ｔｈ）未満の駆動電圧Ｖ_ｓｅｌ（Ｖ_ｓｅｔ＋Ｖ_ｔｈ＞Ｖ_ｓｅｌ≧Ｖ_{ｒｅｓｅｔ}＋Ｖ_ｔｈ）を印加する。これにより、書き込み回路２６とビット線ＢＬ_０とが接続され、ビット線ＢＬ_０が選択される。

なお、駆動電圧Ｖ_ｓｅｌは、例えば、電源電圧Ｖ_ｄｄに設定することができる。

次いで、書き込み回路２６から、抵抗記憶素子１４のリセット電圧Ｖ_{ｒｅｓｅｔ}とコラムセレクタ１６の閾値電圧Ｖ_ｔｈとの合計電圧（Ｖ_{ｒｅｓｅｔ}＋Ｖ_ｔｈ）以上の書き込みパルス電圧を出力する。このとき、コラムセレクタ１６のゲート端子には、抵抗記憶素子１４のリセット電圧Ｖ_{ｒｅｓｅｔ}とコラムセレクタ１６の閾値電圧Ｖ_ｔｈとの合計電圧（Ｖ_{ｒｅｓｅｔ}＋Ｖ_ｔｈ）以上であり、且つ、抵抗記憶素子１４のセット電圧Ｖ_ｓｅｔとコラムセレクタ１６の閾値電圧Ｖ_ｔｈとの合計電圧（Ｖ_ｓｅｔ＋Ｖ_ｔｈ）未満の駆動電圧Ｖ_ｓｅｌが印加されているため、ビット線ＢＬ_０の電圧Ｖ_ｂｌは、Ｖ_ｓｅｌ−Ｖ_ｔｈ（Ｖ_ｓｅｔ＞Ｖ_ｂｌ≧Ｖ_{ｒｅｓｅｔ}）にクランプされる。

なお、書き込みパルス電圧は、例えば、電源電圧Ｖ_ｄｄに設定することができる。この場合、駆動電圧Ｖ_ｓｅｌを電源電圧Ｖ_ｄｄに設定する上記の例では、ビット線ＢＬ_０の電圧Ｖ_ｂｌは、Ｖ_ｄｄ−Ｖ_ｔｈにクランプされる。

これにより、抵抗記憶素子１４及び選択トランジスタ１２には、ビット線ＢＬ_０の電圧Ｖ_ｂｌ（Ｖ_ｓｅｔ＞Ｖ_ｂｌ≧Ｖ_{ｒｅｓｅｔ}）が、抵抗記憶素子１４の抵抗値及び選択トランジスタ１２のチャネル抵抗Ｒ_ｔｒに応じた比率で分配されて印加される。

このとき、選択トランジスタ１２のチャネル抵抗Ｒ_ｔｒは、抵抗記憶素子１４が低抵抗状態のときの抵抗値Ｒ_ｌｏｗに対して十分に小さくなるように制御されているため、ビット線ＢＬ_０の電圧Ｖ_ｂｌの殆どが低抵抗状態の抵抗記憶素子１４に印加される。また、ビット線ＢＬ_０の電圧Ｖ_ｂｌは抵抗記憶素子１４のリセット電圧Ｖ_{ｒｅｓｅｔ}以上の値に設定されているため、抵抗記憶素子１４は低抵抗状態から高抵抗状態にリセットされる。

抵抗記憶素子１４が高抵抗状態にリセットされた直後、抵抗記憶素子１４に印加される電圧が増加することが懸念される。しかしながら、ビット線ＢＬ_０の電圧Ｖ_ｂｌはＶ_ｓｅｌ−Ｖ_ｔｈ（Ｖ_ｓｅｔ＞Ｖ_ｂｌ≧Ｖ_{ｒｅｓｅｔ}）にクランプされているため、抵抗記憶素子１４に印加される電圧がセット電圧Ｖ_ｓｅｔを超えることはなく、抵抗記憶素子１４が再セットされることはない。

なお、駆動電圧Ｖ_ｓｅｌ及び書き込みパルス電圧を電源電圧Ｖ_ｄｄに設定する上記の例では、ビット線ＢＬ_０の電圧Ｖ_ｂｌはＶ_ｄｄ−Ｖ_ｔｈにクランプされることになるが、この電圧は通常は抵抗記憶素子１４のセット電圧Ｖ_ｓｅｔよりも低くなるため、再セットが生じるなどの問題はない。ビット線ＢＬ_０の電圧Ｖ_ｂｌ（＝Ｖ_ｄｄ−Ｖ_ｔｈ）が抵抗記憶素子１４のセット電圧Ｖ_ｓｅｔよりも高くなる場合には、セット動作の場合と同様、ワード線ＷＬ_０に印加する駆動電圧Ｖ_ｗｌを低く設定し、選択トランジスタ１２のチャネル抵抗を増加すればよい。これにより、選択トランジスタ１２に分圧される電圧を増やし、抵抗記憶素子１４に印加される電圧がセット電圧Ｖ_ｓｅｔ以下になるように制御することができる。このときにワード線ＷＬ_０に印加する駆動電圧Ｖ_ｗｌは、抵抗記憶素子１４に印加される電圧がＶ_{ｒｅｓｅｔ}以上、Ｖ_ｓｅｔ未満になるように、適宜制御する。

この後、コラムセレクタ１６及び選択トランジスタ１２を順次オフ状態に戻し、リセットの動作を完了する。

次に、本実施形態による不揮発性半導体記憶装置の読み出し方法について図１を用いて説明する。ここでは、図１において、ワード線ＷＬ_０及びビット線ＢＬ_０に接続された右上のメモリセル１０に記憶された情報を読み出すものとする。

まず、Ｎ型トランジスタ２０及びビット線ＢＬ_０に接続されるコラムセレクタ１６をオンにし、ビット線ＢＬ_０をプリチャージする。

次いで、ワード線ＷＬ_０に所定の駆動電圧（Ｖ_ｄｄ）を印加し、選択トランジスタ１２をオンにする。

これにより、電流源２２から供給される読み出し電流は、Ｎ型トランジスタ２０、コラムセレクタ１６、抵抗記憶素子１４及び選択トランジスタ１２を介してグラウンド線ＧＮＤ_０に向かって流れる。これに伴い、ビット線ＢＬ_０には、抵抗記憶素子１４の抵抗状態に応じた電圧Ｖ_ｒｅａｄが出力される。

次いで、センスアンプ２４により、ビット線ＢＬ_０の電圧Ｖ_ｒｅａｄとリファレンス電圧Ｖ_ｒｅｆとを比較し、その大小関係に基づいて抵抗記憶素子１４が低抵抗状態であるのか高抵抗状態であるのかを判定する。

こうして、メモリセル１０に記録された記憶情報の読み出しを行うことができる。

コラムセレクタ１６をソースフォロア動作させてビット線ＢＬの電位を所定の値にクランプすることによりリセット動作の際の再書き込みを防止する本発明の上記方式は、読み出し動作との整合性が優れており、読み出しも容易である。

抵抗変化を利用した他のメモリとしてはＰＲＡＭ（相変化メモリ）やＭＲＡＭ（磁気抵抗メモリ）等がある。これらメモリのメモリセルは、選択トランジスタ（Ｔｒ）とメモリ素子（Ｒ）とからなる１Ｔ−１Ｒセルが一般的であり、その接続は選択トランジスタがグラウンド側、メモリ素子がビット線ＢＬ側になっている。この回路は、いわゆるソース接地回路であり選択トランジスタは定電流源として働くため、電流読み出しが容易である。

一方、仮に選択トランジスタとメモリ素子とを逆に接続した場合、読み出し電流を流すことにより選択トランジスタのソース電位が上がり、ゲート−ソース間電圧（Ｖ_ｇｓ）が小さくなって素子抵抗が非常に大きくなるため、メモリ素子の抵抗変化を読み出しにくくなる。このため、選択トランジスタを書き込み動作の際にビット線ＢＬの電圧をクランプするためのクランプトランジスタとして用いるのは好ましくない。

また、書き込み動作の際にビット線ＢＬの電圧をクランプするためのトランジスタとしてコラムセレクタ１６を用いることは、不揮発性半導体記憶装置の集積度を維持するうえでも有効である。ビット線ＢＬの電圧をクランプするためには、クランプトランジスタのゲート幅をある程度大きくすることが好ましい。また、セット動作の際には、書き込み回路２６−コラムセレクタ１６−ビット線ＢＬ−選択トランジスタ１２−抵抗記憶素子１４から構成される経路において、抵抗記憶素子１４にセット電圧Ｖ_ｓｅｔが印加されるようにコラムセレクタ１６のゲート電圧を閾値電圧Ｖ_ｔｈ分の昇圧を行っているが、コラムセレクタ１６のオン抵抗を下げるためにも、コラムセレクタ１６のゲート幅をある程度大きくする方が好ましい。コラムセレクタ１６は、ビット線ＢＬ毎に設置されるものであるから、レイアウト上の余裕があり、トランジスタのゲート幅を容易に大きくすることが可能であり、不揮発性半導体記憶装置の集積度に与える影響も小さい。

本実施形態による不揮発性半導体記憶装置の読み出し方法では、読み出し回路として電流源２２を設け、この電流源２２から供給される読み出し電流を流すビット線ＢＬをコラムセレクタ１６によって選択する構成としている。このため、書き込み動作の際にビット線ＢＬの電圧をクランプするためのクランプトランジスタとして、コラムセレクタ１６を利用することができる。但し、書き込み動作の際にビット線ＢＬの電圧をクランプするためのクランプトランジスタは、必ずしもコラムセレクタ１６である必要はない。書き込み動作の際にビット線ＢＬの電圧をクランプするためのトランジスタを、別個独立して各ビット線ＢＬに設けるようにしてもよい。

上述した不揮発性半導体記憶装置の書き込み方法は、メモリセルを一つずつ書き換える場合には何ら支障はない。しかしながら、セットの動作とリセットの動作とでワード線ＷＬ及びコラムセレクタ１６に印加する電圧が異なるため、１つのワード線ＷＬに連なる複数のメモリセルについて、一部をセットし、他をリセットするということは不可能である。このため、入出力が多ビットのメモリの場合、書き込み手順について何らかの対策・手法が必要である。

また、一般に、抵抗記憶素子は素子特性のばらつきや変動が大きいため、書き込み動作の際に不具合が生じることがある。例えば図４に示すように、メモリセルアレイ全体のセット電圧及びリセット電圧には分布がある。また、この分布自体が変動し、セット電圧の分布の裾の部分とリセット電圧の分布の裾の部分とが重なることもある（図中、点線部分）。このような場合、総てのメモリセルに正常なデータを書き込むことができないことがある。特に、書き込み電圧の低いリセット動作では、素子特性のばらつきや変動による書き込み動作への影響は大きい。このため、素子特性のばらつきや変動の観点からも、書き込み手順について何らかの対策を施すことが望ましい。

図５は、メモリの入出力が多ビットの場合の不揮発性半導体記憶装置の回路構成例を示したものである。図５では、メモリの入出力が８ビットの場合を示しているが、ビット数は８ビットに限定されるものではない。

図５に示す回路は、図１に示す基本的なセルアレイブロックを、ワード線ＷＬの延在方向に入出力データのビット数の数だけ並べたものである。すなわち、ビット線ＢＬ_００，ＢＬ_０１，ＢＬ_０２，…,ＢＬ_０７で構成される第１のブロックから、ビット線ＢＬ_７０，ＢＬ_７１，ＢＬ_７２，…,ＢＬ_７７で構成される第８のブロックが、ワード線ＷＬの延在方向に並んでいる。第１のブロックから第８のブロックは、８ビットのデータのそれぞれのビットに対応している。

各ブロックには、それぞれ８本ずつのビット線ＢＬと、６４本のワード線ＷＬ（ワード線ＷＬ_０，ＷＬ_１，ＷＬ_２，…，ＷＬ_６３）とが含まれる。ワード線ＷＬ_０，ＷＬ_１，ＷＬ_２，…，ＷＬ_６３は、各ブロックに共通である。ワード線ＷＬ_０，ＷＬ_１，ＷＬ_２，…，ＷＬ_６３は、ワード線ドライバＷＤ＿０，ＷＤ＿１，ＷＤ＿２，…，ＷＤ＿６３を介してロウデコーダ３０にそれぞれ接続されている。

ビット線ＢＬ_００，ＢＬ_０１，ＢＬ_０２，…,ＢＬ_７７の一端は、コラムセレクタ１６_００，１６_０１，１６_０２，…，１６_７７にそれぞれ接続されている。コラムセレクタ１６_００，１６_０１，１６_０２，…，１６_７７の他端は、ブロック毎に束ねられ、書き込み回路２６及び読み出し回路２８に接続されている。すなわち、第１ブロックのビット線ＢＬ_００〜ＢＬ_０７には、コラムセレクタ１６_００〜１６_０７を介して、書き込み回路２６_０及び読み出し回路２８_０が接続されている。同様に、第２ブロックのビット線ＢＬ_００〜ＢＬ_０７には、コラムセレクタ１６_１０〜１６_１７を介して、書き込み回路２６_１及び読み出し回路２８_１が接続されている。また、第８ブロックのビット線ＢＬ_７０〜ＢＬ_７７には、コラムセレクタ１６_７０〜１６_７７を介して、書き込み回路２６_７及び読み出し回路２８_７が接続されている。図示しない第３ブロックから第７ブロックも同様である。

書き込み回路２６_０，２６_１，…，２６_７は、書き込み制御回路３６からの制御信号（Ｗ／Ｄ＿０，Ｗ／Ｄ＿１，…，Ｗ／Ｄ＿７）に応じて書き込み電圧Ｖ_{ｗｒｉｔｅ}を出力するためのＰ型トランジスタ１８_０，１８_１，…，１８_７をそれぞれ有している。

コラムセレクタ１６_００〜１６_７７のゲート端子は、コラム選択信号線３２_０，３２_１，３２_２，…，３２_７に接続されている。各コラム選択信号線３２には、各ブロック１つずつのコラムセレクタ１６が接続されている。すなわち、コラム選択信号線３２_０にはコラムセレクタ１６_００，１６_１０，…，１６_７０のゲート端子が接続され、コラム選択信号線３２_１にはコラムセレクタ１６_０１，１６_１１，…，１６_７１のゲート端子が接続され、コラム選択信号線３２_２にはコラムセレクタ１６_０２，１６_１２，…，１６_７２のゲート端子が接続され、コラム選択信号線３２_７にはコラムセレクタ１６_０７，１６_１７，…，１６_７７のゲート端子が接続されている。図示しないコラム選択信号線３２_３〜３２_６についても同様である。コラム選択信号線３２_０，３２_１，３２_２，…，３２_７には、コラムデコーダ３４が接続されている。

図５に示すような入出力が多ビットのメモリの場合、各ブロックが各ビットに対応する。そして、書き込み回路２６には、８ビットのデータが入力され、このデータに応じた駆動電圧が、Ｐ型トランジスタ１８_０〜１８_７のそれぞれに印加される。

コラムデコーダ３４によって例えばコラム選択信号線３２_１を選択すると、コラムセレクタ１６_０１，１６_１１，…，１６_７１がオン状態となり、コラムセレクタ１６_０１，１６_１１，…，１６_７１に接続されるビット線ＢＬ_０１，ＢＬ_１１，…，ＢＬ_７１には、Ｐ型トランジスタ１８_０〜１８_７の駆動電圧に応じて、所定の書き込み電圧Ｖ_{ｗｒｉｔｅ}が印加される。

このとき、ロウデコーダ３０によって例えばワード線ＷＬ_１を選択すると、メモリセルＭＣ_１０１，ＭＣ_１１１，…，ＭＣ_１７１が選択状態となり、メモリセルＭＣ_１０１，ＭＣ_１１１，…，ＭＣ_１７１への書き込みが可能な状態となる。

しかしながら、上述したとおり、本実施形態による不揮発性半導体記憶装置の書き込み方法では、セットの動作とリセットの動作とでワード線ＷＬ及びコラムセレクタ１６に印加する電圧が異なるため（図２及び図３参照）、メモリセルＭＣ_１０１，ＭＣ_１１１，…，ＭＣ_１７１のうちの一部のメモリセルをセットし、他のメモリセルをリセットするということはできない。

次に、多ビットの入出力に対応した不揮発性半導体記憶装置の書き込み方法について図６乃至図１０を用いて説明する。

メモリセルアレイへの多ビットの同時書き込みは、図６に示すように、書き込み対象のビット（メモリセル）を一括してセットするステップ（ステップＳ１１）と、データ“０”を書き込むべきビット（メモリセル）を選択的にリセットするステップ（ステップＳ１２）と、データ“０”を書き込むべきメモリセルのベリファイを行うステップ（ステップＳ１３〜Ｓ１５）とにより行われる。

以下に、各ステップについて詳述する。なお、以下の説明では、書き込むべきデータが“０１００１０１０”の８ビットのデータであり、書き込み対象のビットが、上位ビットから順に、ワード線ＷＬ_１に連なるメモリセルＭＣ_１０１，ＭＣ_１１１，…，ＭＣ_１７１であるものと仮定する。

はじめに、書き込み対象のビット（メモリセル）に、セット状態を書き込む（ステップＳ１１）。なお、ここでは、メモリセルがセット状態にあるときにデータ“１”が書き込まれた状態であり、メモリセルがリセット状態にあるときにデータ“０”が書き込まれた状態であるものと考える。ただし、データ“１”、“０”の定義は、適宜決定することができる。

まず、ワード線ＷＬ_１を選択するために、ロウデコーダ３０及びワード線ドライバＷＤ＿１を介してワード線ＷＬ_１に所定の駆動電圧を印加し、ワード線ＷＬ_１に連なるメモリセルＭＣ_１０１，ＭＣ_１１１，…，ＭＣ_１７１の選択トランジスタ１２をオン状態にする。このとき、ワード線ＷＬ_１に印加する駆動電圧Ｖ_ｗｌは、選択トランジスタ１２のチャネル抵抗Ｒ_ｔｒが、抵抗記憶素子１４が高抵抗状態のときの抵抗値Ｒ_ｈｉｇｈに対して十分に小さく、抵抗記憶素子１４が低抵抗状態のときの抵抗値Ｒ_ｌｏｗに対して十分に大きくなるように、設定する。駆動電圧Ｖ_ｗｌは、例えば、電源電圧をＶ_ｄｄとして、Ｖ_ｗｌ＜Ｖ_ｄｄに設定することができる。

また、非選択のワード線ＷＬ_０，ＷＬ_２，…，ＷＬ_６３には、例えば０Ｖを印加し、選択トランジスタ１２をオフ状態にする。

次いで、ビット線ＢＬ_０１，ＢＬ_１１，…，ＢＬ_７１を選択するために、コラム選択信号線３２_１に所定の駆動電圧を印加し、ビット線ＢＬ_０１，ＢＬ_１１，…，ＢＬ_７１に接続されるコラムセレクタ１６_０１，１６_１１，…，１６_７１をオン状態にする。コラム選択信号線３２_１には、抵抗記憶素子１４のセット電圧Ｖ_ｓｅｔとコラムセレクタ１６_０１，１６_１１，…，１６_７１の閾値電圧Ｖ_ｔｈとの合計電圧（Ｖ_ｓｅｔ＋Ｖ_ｔｈ）以上の駆動電圧Ｖ_ｓｅｌを印加する。駆動電圧Ｖ_ｓｅｌは、例えば、電源電圧Ｖ_ｄｄをコラムセレクタ１６の閾値電圧Ｖ_ｔｈ分だけ昇圧した電圧（Ｖ_ｄｄ＋Ｖ_ｔｈ）に設定することができる。これにより、ビット線ＢＬ_０１，ＢＬ_１１，…，ＢＬ_７１が選択される。

また、非選択のコラム選択信号線３２_０，３２_２，…，３２_７には、例えば０Ｖを印加し、コラムセレクタ１６_００，１６_０２，…，１６_０７、コラムセレクタ１６_1０，１６_1２，…，１６_1７、…、コラムセレクタ１６_7０，１６_7２，…，１６_7７をオフ状態にする。

次いで、書き込み制御回路３６から、総てのビットに対応する書き込み回路２６_０，２６_１，…，２６_７に、Ｐ型トランジスタ１８_０，１８_１，…，１８_７を駆動するための書き込み制御信号Ｗ／Ｄ＿０，Ｗ／Ｄ＿１，…，Ｗ／Ｄ＿７を出力する（図１０参照）。これにより、Ｐ型トランジスタ１８_０，１８_１，…，１８_７はオン状態になり、ビット線ＢＬ_０１，ＢＬ_１１，…，ＢＬ_７１には、Ｐ型トランジスタ１８_０，１８_１，…，１８_７及びコラムセレクタ１６_０１，１６_１１，…，１６_７１を介して所定の書き込み電圧Ｖ_{ｗｒｉｔｅ}が印加される。そして、ビット線ＢＬ_０１，ＢＬ_１１，…，ＢＬ_７１の電圧Ｖ_ｂｌは、Ｖ_ｓｅｌ−Ｖ_ｔｈにクランプされる。なお、書き込み電圧Ｖ_{ｗｒｉｔｅ}は、例えば電源電圧Ｖ_ｄｄに設定することができる。

これにより、メモリセルＭＣ_１０１，ＭＣ_１１１，…，ＭＣ_１７１の抵抗記憶素子１４及び選択トランジスタ１２には、ビット線ＢＬ_０１，ＢＬ_１１，…，ＢＬ_７１の電圧Ｖ_ｂｌが、抵抗記憶素子１４の抵抗値及び選択トランジスタ１２のチャネル抵抗Ｒ_ｔｒに応じた比率で分配されて、それぞれ印加される。

このとき、選択トランジスタ１２のチャネル抵抗Ｒ_ｔｒは、抵抗記憶素子１４が高抵抗状態のときの抵抗値Ｒ_ｈｉｇｈに対して十分に小さくなるように制御されているため、ビット線ＢＬ_０１，ＢＬ_１１，…，ＢＬ_７１の電圧Ｖ_ｂｌの殆どが高抵抗状態の抵抗記憶素子１４に印加される。また、ビット線ＢＬ_０１，ＢＬ_１１，…，ＢＬ_７１の電圧Ｖ_ｂｌは抵抗記憶素子１４のセット電圧Ｖ_ｓｅｔ以上の値に設定されているため、抵抗記憶素子１４は高抵抗状態から低抵抗状態にセットされる。

こうして、メモリセルＭＣ_１０１，ＭＣ_１１１，…，ＭＣ_１７１に、セット状態（データ“１”）を書き込むことができる。すなわち、本ステップにより書き込まれた８ビットのデータは、“１１１１１１１１”となる（図７及び図１０参照）。

この後、書き込み制御回路３６を介してＰ型トランジスタ１８_０，１８_１，…，１８_７をオフ状態に戻し、コラム選択信号線３２_１を介してコラムセレクタ１６_０１，１６_１１，…，１６_７１を順次オフ状態に戻し、ワード線ＷＬ_１を介してメモリセルＭＣ_１０１，ＭＣ_１１１，…，ＭＣ_１７１の選択トランジスタ１４をオフ状態に戻し、ステップＳ１１の動作を完了する。

次に、データ“０”を書き込むべきビットをリセットする（ステップＳ１２）。ここでは、書き込むデータが“０１００１０１０”であるので、リセットが必要なメモリセルＭＣは、ＭＣ_１０１，ＭＣ_１２１，ＭＣ_１３１，ＭＣ_１５１，ＭＣ_１７１である。

まず、ワード線ＷＬ_１を選択するために、ワード線ＷＬ_１に所定の駆動電圧を印加し、ワード線ＷＬ_１に連なるメモリセルＭＣ_１０１，ＭＣ_１１１，…，ＭＣ_１７１の選択トランジスタ１２をオン状態にする。このとき、ワード線ＷＬ_１に印加する駆動電圧Ｖ_ｗｌは、選択トランジスタ１２のチャネル抵抗Ｒ_ｔｒが、抵抗記憶素子１４が低抵抗状態のときの抵抗値Ｒ_ｌｏｗに対して十分に小さい値になるように、設定する。駆動電圧Ｖ_ｗｌは、例えば、電源電圧Ｖ_ｄｄに設定することができる。

また、非選択のワード線ＷＬ_０，ＷＬ_２，…，ＷＬ_６３には、例えば０Ｖを印加し、選択トランジスタ１２をオフ状態にする。

次いで、ビット線ＢＬ_０１，ＢＬ_１１，…，ＢＬ_７１を選択するために、コラム選択信号線３２_１に所定の駆動電圧を印加し、ビット線ＢＬ_０１，ＢＬ_１１，…，ＢＬ_７１に接続されるコラムセレクタ１６_０１，１６_１１，…，１６_７１をオン状態にする。コラム選択信号線３２_１には、抵抗記憶素子１４のリセット電圧Ｖ_{ｒｅｓｅｔ}とコラムセレクタ１６_０１，１６_１１，…，１６_７１の閾値電圧Ｖ_ｔｈとの合計電圧（Ｖ_{ｒｅｓｅｔ}＋Ｖ_ｔｈ）以上であり、且つ、抵抗記憶素子１４のセット電圧Ｖ_ｓｅｔとコラムセレクタ１６_０１，１６_１１，…，１６_７１の閾値電圧Ｖ_ｔｈとの合計電圧（Ｖ_ｓｅｔ＋Ｖ_ｔｈ）未満の駆動電圧Ｖ_ｓｅｌ（Ｖ_ｓｅｔ＋Ｖ_ｔｈ＞Ｖ_ｓｅｌ≧Ｖ_{ｒｅｓｅｔ}＋Ｖ_ｔｈ）を印加する。駆動電圧Ｖ_ｓｅｌは、例えば、電源電圧Ｖ_ｄｄに設定することができる。これにより、ビット線ＢＬ_０１，ＢＬ_１１，…，ＢＬ_７１が選択される。

また、非選択のコラム選択信号線３２_０，３２_２，…，３２_７には、例えば０Ｖを印加し、コラムセレクタ１６_００，１６_０２，…，１６_０７、コラムセレクタ１６_1０，１６_1２，…，１６_1７、…、コラムセレクタ１６_7０，１６_7２，…，１６_7７をオフ状態にする。

なお、コラム選択信号線３２_０〜３２_７及びワード線ＷＬ_０〜ＷＬ_６３への駆動電圧は、ステップＳ１１の状態からそのまま印加しておいてもよい。

次いで、書き込み制御回路３６から、データ“０”を書き込むべきビットに対応する書き込み回路２６_０，２６_２，２６_３，２６_５，２６_７に、Ｐ型トランジスタ１８_０，１８_２，１８_３，１８_５，１８_７を駆動するための書き込み制御信号Ｗ／Ｄ＿０，Ｗ／Ｄ＿２，Ｗ／Ｄ＿３，Ｗ／Ｄ＿５，Ｗ／Ｄ＿７を出力する（図１０参照）。これにより、Ｐ型トランジスタ１８_０，１８_２，１８_３，１８_５，１８_７はオン状態になり、ビット線ＢＬ_０１，ＢＬ_２１，ＢＬ_３１，ＢＬ_５１，ＢＬ_７１には、Ｐ型トランジスタ１８_０，１８_２，１８_３，１８_５，１８_７及びコラムセレクタ１６_０１，１６_２１，１６_３１，１６_５１，１６_７１を介して所定の書き込み電圧Ｖ_{ｗｒｉｔｅ}が印加される。書き込み電圧Ｖ_{ｗｒｉｔｅ}は、抵抗記憶素子１４のリセット電圧Ｖ_{ｒｅｓｅｔ}とコラムセレクタ１６の閾値電圧Ｖ_ｔｈとの合計電圧（Ｖ_{ｒｅｓｅｔ}＋Ｖ_ｔｈ）以上の電圧とする。

このとき、コラムセレクタ１６_０１，１６_２１，１６_３１，１６_５１，１６_７１のゲート端子には、抵抗記憶素子１４のリセット電圧Ｖ_{ｒｅｓｅｔ}とコラムセレクタ１６の閾値電圧Ｖ_ｔｈとの合計電圧（Ｖ_{ｒｅｓｅｔ}＋Ｖ_ｔｈ）以上であり、且つ、抵抗記憶素子１４のセット電圧Ｖ_ｓｅｔとコラムセレクタ１６_０１，１６_２１，１６_３１，１６_５１，１６_７１の閾値電圧Ｖ_ｔｈとの合計電圧（Ｖ_ｓｅｔ＋Ｖ_ｔｈ）未満の駆動電圧Ｖ_ｓｅｌが印加されているため、ビット線ＢＬ_０１，ＢＬ_２１，ＢＬ_３１，ＢＬ_５１，ＢＬ_７１の電圧Ｖ_ｂｌは、Ｖ_ｓｅｌ−Ｖ_ｔｈ（Ｖ_ｓｅｔ＞Ｖ_ｂｌ≧Ｖ_{ｒｅｓｅｔ}）にクランプされる。

なお、書き込みパルス電圧は、例えば、電源電圧Ｖ_ｄｄに設定することができる。この場合、駆動電圧Ｖ_ｓｅｌを電源電圧Ｖ_ｄｄに設定する上記の例では、ビット線ＢＬ_０１，ＢＬ_２１，ＢＬ_３１，ＢＬ_５１，ＢＬ_７１の電圧Ｖ_ｂｌは、Ｖ_ｄｄ−Ｖ_ｔｈにクランプされる。

これにより、メモリセルＭＣ_１０１，ＭＣ_１２１，ＭＣ_１３１，ＭＣ_１５１，ＭＣ_１７１の抵抗記憶素子１４及び選択トランジスタ１２には、ビット線ＢＬ_０１，ＢＬ_２１，ＢＬ_３１，ＢＬ_５１，ＢＬ_７１の電圧Ｖ_ｂｌ（Ｖ_ｓｅｔ＞Ｖ_ｂｌ≧Ｖ_{ｒｅｓｅｔ}）が、抵抗記憶素子１４の抵抗値及び選択トランジスタ１２のチャネル抵抗Ｒ_ｔｒに応じた比率で分配されて印加される。

このとき、選択トランジスタ１２のチャネル抵抗Ｒ_ｔｒは、抵抗記憶素子１４が低抵抗状態のときの抵抗値Ｒ_ｌｏｗに対して十分に小さくなるように制御されているため、ビット線ＢＬ_０１，ＢＬ_２１，ＢＬ_３１，ＢＬ_５１，ＢＬ_７１の電圧Ｖ_ｂｌの殆どが低抵抗状態の抵抗記憶素子１４に印加される。また、ビット線ＢＬ_０１，ＢＬ_２１，ＢＬ_３１，ＢＬ_５１，ＢＬ_７１の電圧Ｖ_ｂｌは抵抗記憶素子１４のリセット電圧Ｖ_{ｒｅｓｅｔ}以上の値に設定されているため、抵抗記憶素子１４は低抵抗状態から高抵抗状態にリセットされる。

こうして、メモリセルＭＣ_１０１，ＭＣ_１２１，ＭＣ_１３１，ＭＣ_１５１，ＭＣ_１７１に、リセット状態を書き込むことができる。すなわち、本ステップにより書き込まれた後の８ビットのデータは、“０１００１０１０”となる（図８及び図１０参照）。

この後、コラム選択信号線３２_１及びワード線ＷＬ_１を介してコラムセレクタ１６_０１，１６_１１，…，１６_７１及びメモリセルＭＣ_１０１，ＭＣ_１１１，…，ＭＣ_１７１の選択トランジスタ１４を順次オフ状態に戻し、ステップＳ１２の動作を完了する。

次に、必要に応じて、ベリファイを行う（ステップＳ１３〜Ｓ１５）。なお、本実施形態におけるベリファイは、データ“０”が正常に書き込まれたかどうかを検証することである。

ベリファイでは、まず、データ“０”を書き込んだメモリセルの読み出し動作を行う。

まず、コラム選択信号線３２_１に所定の駆動電圧を印加してコラムセレクタ１６_０１，１６_１１，…，１６_７１をオン状態にし、ビット線ＢＬ_０１，ＢＬ_１１，…，ＢＬ_７１をプリチャージする。

次いで、ワード線ＷＬ_１に所定の駆動電圧（Ｖ_ｄｄ）を印加し、メモリセルＭＣ_１０１，ＭＣ_１１１，…，ＭＣ_１７１の選択トランジスタ１２をオンにする。

なお、コラム選択信号線３２_０〜３２_７及びワード線ＷＬ_０〜ＷＬ_６３への駆動電圧は、ステップＳ１２の状態からそのまま印加しておいてもよい。

これにより、電流源２２から供給される読み出し電流は、Ｎ型トランジスタ２０、コラムセレクタ１６_０１，１６_１１，…，１６_７１、抵抗記憶素子１４及び選択トランジスタ１２を介してグラウンド線ＧＮＤ_０に向かって流れる。これに伴い、ビット線ＢＬ_０１，ＢＬ_１１，…，ＢＬ_７１には、メモリセルＭＣ_１０１，ＭＣ_１１１，…，ＭＣ_１７１の抵抗記憶素子１４の抵抗状態に応じた電圧Ｖ_ｒｅａｄがそれぞれ出力される。

次いで、センスアンプ２４により、ビット線ＢＬ_０１，ＢＬ_１１，…，ＢＬ_７１の電圧Ｖ_ｒｅａｄとリファレンス電圧Ｖ_ｒｅｆとを比較し、その大小関係に基づいてメモリセルＭＣ_１０１，ＭＣ_１１１，…，ＭＣ_１７１の抵抗記憶素子１４が低抵抗状態であるのか高抵抗状態であるのかを判定する。

こうして、メモリセルＭＣ_１０１，ＭＣ_１１１，…，ＭＣ_１７１に記録された記憶情報の読み出しを行うことができる。

ここで、読み出した８ビットのデータが、“１１００１０１０”であったものと仮定する。書き込むべきデータは“０１００１０１０”であるので、読み出したデータの最上位ビット（メモリセルＭＣ_１０１）が、ステップＳ１２において正常にリセットされていないことが判る。

このような場合には、メモリセルＭＣ_１０１について、書き込み条件を調整して再度リセットの書き込みを行う（ステップＳ１４）。この書き込み処理は、コラム選択信号線３２_１の駆動電圧（Ｖ_ｓｅｌ）を増加してビット線ＢＬ_０１のクランプ電圧を微増するほかは、基本的にステップＳ１２と同様である。書き込み制御回路３６から出力する書き込み制御信号（書き込み制御信号Ｗ／Ｄ＿０）は、データ“０”を再度書き込むべきビットに対応する書き込み回路（書き込み回路２６_０）のみに出力する（図１０参照）。

この後、再度ステップＳ１３の読み出し動作を行い、メモリセルＭＣ_１０１の情報を読み出し、データ“０”が正常に書き込まれたかどうかを再度検証する。その結果、データ“０”が正常に書き込まれていなければ更にステップＳ１４を繰り返し、データ“０”が正常に書き込まれていれば書き込み処理を終了する。

こうして、メモリセルＭＣ_１０１に、リセット状態を書き込むことができる。すなわち、本ステップにより書き込まれた後の８ビットのデータは、“０１００１０１０”となる（図９及び図１０参照）。

この後、コラム及びロウを切り換えて順次書き込み処理を行い、メモリセルアレイ全体の書き込みを完了する。

このように、本実施形態によれば、抵抗記憶素子と、ドレイン端子が抵抗記憶素子の一方の端部に接続され、ソース端子が基準電圧に接続された選択トランジスタと、ソース端子が抵抗記憶素子の他方の端部に接続されたクランプトランジスタとを有する不揮発性半導体記憶装置を構成し、クランプトランジスタを介して抵抗記憶素子に書き込み電圧を印加して高抵抗状態から低抵抗状態に切り換える際に、選択トランジスタのチャネル抵抗が、抵抗記憶素子が高抵抗状態のときの抵抗値よりも十分に小さく且つ抵抗記憶素子が低抵抗状態のときの抵抗値よりも十分に大きくなるように、選択トランジスタのゲート端子に印加する駆動電圧を制御するので、抵抗記憶素子が低抵抗状態に切り換わった直後に書き込み電圧の殆どを選択トランジスタに印加することができる。これにより、素子に流れる電流を制限することができる。

また、クランプトランジスタを介して抵抗記憶素子に書き込み電圧を印加して低抵抗状態から高抵抗状態に切り換える際に、クランプトランジスタのゲート端子に印加する電圧を、抵抗記憶素子のリセット電圧とクランプトランジスタの閾値電圧との合計以上、抵抗記憶素子のセット電圧と前記閾値電圧との合計未満の値に設定することにより、抵抗記憶素子に印加される電圧を、リセット電圧以上、セット電圧未満の値に制御するので、抵抗記憶素子が高抵抗状態に切り換わった直後に抵抗記憶素子に印加される電圧をセット電圧未満に抑えることができる。これにより、抵抗記憶素子が再セットされるのを防止することができる。

また、書き込み対象のメモリセルを一括してセットした後、データ“０”を書き込むべきビットのメモリセルを選択的にリセットするので、上記の書き込み方法を適用した場合にも、一のワード線に連なる複数のメモリセルに効率よく安定して情報を書き込むことができる。また、データ“０”の書き込み後にそのベリファイを行うことで、抵抗記憶素子のばらつきや変動に起因する書き込み不良を防止することができる。これにより、不揮発性半導体記憶装置の書き込み動作の信頼性を向上することができる。

［第２実施形態］
本発明の第２実施形態による不揮発性半導体記憶装置及びその製造方法について図１１乃至図１５を用いて説明する。なお、図１に示す第１実施形態による不揮発性半導体記憶装置と同様の構成には同一の符号を付し説明を省略し或いは簡潔にする。

図１１は本実施形態による不揮発性半導体記憶装置の構造を示す平面図、図１２は本実施形態による不揮発性半導体記憶装置の構造を示す概略断面図、図１３乃至図１５は本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。

本実施形態では、図１に示す回路構成を実現する不揮発性半導体記憶装置の具体的な構造の一例及びその製造方法について説明する。

はじめに、本実施形態による不揮発性半導体記憶装置の構造について図１１及び図１２を用いて説明する。なお、図１２は図１１のＡ−Ａ′線断面図である。

シリコン基板４０上には、素子領域を画定する素子分離膜４２が形成されている。それぞれの素子領域は、Ｘ方向に長い矩形形状を有している。これら複数の活性領域は、互いに千鳥格子状に配置されている。

素子分離膜４２が形成されたシリコン基板４０上には、Ｙ方向に延在する複数のワード線ＷＬが形成されている。ワード線ＷＬは、各素子領域に、それぞれ２本ずつが延在している。ワード線ＷＬの両側の活性領域には、ソース／ドレイン領域４６，４８が形成されている。これにより、各素子領域には、ワード線ＷＬを兼ねるゲート電極４４とソース／ドレイン領域４６，４８とを有する選択トランジスタが、それぞれ２つずつ形成されている。一の素子領域に形成された２つの選択トランジスタは、ソース／ドレイン領域４６を共用している。

選択トランジスタ１２が形成されたシリコン基板４０上には、層間絶縁膜５０が形成されている。層間絶縁膜５０には、ソース／ドレイン領域４６に接続されたコンタクトプラグ５６と、ソース／ドレイン領域４８に接続されたコンタクトプラグ５８とが埋め込まれている。

層間絶縁膜５０上には、コンタクトプラグ５６を介してソース／ドレイン領域４６（ソース端子）に電気的に接続されたグラウンド線６０と、コンタクトプラグ５８を介してソース／ドレイン領域４８（ドレイン端子）に電気的に接続された中継配線６２とが形成されている。グラウンド線６０（ＧＮＤ）は、図１２に示すように、Ｙ方向に延在して形成されている。

グラウンド線６０及び中継配線６２が形成された層間絶縁膜５０上には、層間絶縁膜６４が形成されている。層間絶縁膜６４には、中継配線６２に接続されたコンタクトプラグ６８が埋め込まれている。

コンタクトプラグ６８が埋め込まれた層間絶縁膜６４上には、抵抗記憶素子７６が形成されている。抵抗記憶素子７６は、コンタクトプラグ６８、中継配線６２及びコンタクトプラグ５８を介してソース／ドレイン領域４８に電気的に接続された下部電極５０と、下部電極７０上に形成された抵抗記憶材料よりなる抵抗記憶層７２と、抵抗記憶層７２上に形成された上部電極７４とを有している。

抵抗記憶素子７６が形成された層間絶縁膜６４上には、層間絶縁膜７８が形成されている。層間絶縁膜７８には、抵抗記憶素子７６の上部電極７４に接続されたコンタクトプラグ８２が埋め込まれている。

コンタクトプラグ８２が埋め込まれた層間絶縁膜７８上には、コンタクトプラグ８２を介して抵抗記憶素子７６の上部電極７４に電気的に接続されたビット線８４が形成されている。ビット線８４（ＢＬ）は、図１２に示すように、Ｘ方向に延在して形成されている。

こうして、図１に示すメモリセルアレイを構成する不揮発性半導体記憶装置が形成されている。

次に、本実施形態による不揮発性半導体装置の製造方法について図１３乃至図１５を用いて説明する。

まず、シリコン基板４０内に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子領域を画定する素子分離膜４２を形成する。

次いで、シリコン基板４０の素子領域上に、通常のＭＯＳトランジスタの製造方法と同様にして、ゲート電極４４及びソース／ドレイン領域４６，４８を有するセル選択トランジスタを形成する（図１３（ａ））。

次いで、セル選択トランジスタが形成されたシリコン基板４０上に例えばＣＶＤ法によりシリコン酸化膜を堆積した後、このシリコン酸化膜の表面を例えばＣＭＰ法により研磨し、シリコン酸化膜よりなり表面が平坦化された層間絶縁膜５０を形成する。

次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜５０に、ソース／ドレイン領域４６，４８に達するコンタクトホール５２，５４を形成する。

次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール５２，５４内に、ソース／ドレイン領域４６，４８に電気的に接続されたコンタクトプラグ５６，５８を形成する（図１３（ｂ））。

次いで、コンタクトプラグ５６，５８が埋め込まれた層間絶縁膜５０上に例えばＣＶＤ法により導電膜を堆積後、フォトリソグラフィ及びドライエッチングによりこの導電膜をパターニングし、コンタクトプラグ５６を介してソース／ドレイン領域４６に電気的に接続されたグラウンド線６０と、コンタクトプラグ５８を介してソース／ドレイン領域４８に電気的に接続された中継配線６２とを形成する（図１３（ｃ））。

次いで、グラウンド線６０及び中継配線６２が形成された層間絶縁膜５０上に例えばＣＶＤ法によりシリコン酸化膜を堆積した後、このシリコン酸化膜の表面を例えばＣＭＰ法により研磨し、シリコン酸化膜よりなり表面が平坦化された層間絶縁膜６４を形成する。

次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜６４に、中継配線６２に達するコンタクトホール６６を形成する。

次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール６６内に、中継配線６２、コンタクトプラグ５８を介してソース／ドレイン領域４８に電気的に接続されたコンタクトプラグ６８を形成する（図１４（ａ））。

次いで、コンタクトプラグ６８が埋め込まれた層間絶縁膜６４上に、例えばスパッタ法により、例えばプラチナ膜を堆積する。

次いで、プラチナ膜上に、例えばレーザアブレーション、ゾルゲル、スパッタ、ＭＯＣＶＤ等によりＴｉＯ_ｘを堆積し、ＴｉＯ_ｘ膜を形成する。

次いで、ＴｉＯ_ｘ膜上に、例えばスパッタ法により、例えばプラチナ膜を堆積する。

次いで、フォトリソグラフィ及びドライエッチングにより、プラチナ膜／ＴｉＯ_ｘ膜／プラチナ膜よりなる積層膜をパターニングする。こうして、プラチナ膜よりなりコンタクトプラグ６８、中継配線６２及びコンタクトプラグ５８を介してソース／ドレイン領域４８に電気的に接続された下部電極７０と、下部電極７０上に形成されたＴｉＯ_ｘ膜よりなる抵抗記憶層７２と、抵抗記憶層７２上に形成されたプラチナ膜よりなる上部電極７４とを有する抵抗記憶素子７６を形成する（図１４（ｂ））。

なお、抵抗記憶層７２を構成する抵抗記憶材料としては、ＴｉＯ_ｘのほか、例えば、ＮｉＯ_ｘ、ＹＯ_ｘ、ＣｅＯ_ｘ、ＭｇＯ_ｘ、ＺｎＯ_ｘ、ＺｒＯ_ｘ、ＨｆＯ_ｘ、ＷＯ_ｘ、ＮｂＯ_ｘ、ＴａＯ_ｘ、ＣｒＯ_ｘ、ＭｎＯ_ｘ、ＡｌＯ_ｘ、ＶＯ_ｘ、ＳｉＯ_ｘ等を適用することができる。また、Ｐｒ_１−ｘＣａ_ｘＭｎＯ_３、Ｌａ_１−ｘＣａ_ｘＭｎＯ_３、ＳｒＴｉＯ_３、ＹＢａ_２Ｃｕ_３Ｏ_ｙ、ＬａＮｉＯ等の複数の金属や半導体原子を含む酸化物材料を適用することもできる。これら抵抗記憶材料は、単体で用いてもよいし積層構造としてもよい。

また、下部電極７０及び上部電極７４を構成する電極材料としては、プラチナのほか、例えば、Ｉｒ、Ｗ、Ｎｉ、Ａｕ、Ｃｕ、Ａｇ、Ｐｄ、Ｚｎ、Ｃｒ、Ａｌ、Ｍｎ、Ｔａ、Ｓｉ、ＴａＮ、ＴｉＮ、Ｒｕ、ＩＴＯ、ＮｉＯ、ＩｒＯ、ＳｒＲｕＯ、ＣｏＳｉ_２、ＷＳｉ_２、ＮｉＳｉ、ＭｏＳｉ_２、ＴｉＳｉ_２、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ等を適用することができる。下部電極７０を構成する電極材料と上部電極７４を構成する電極材料とは、同じでも異なってもよい。

次いで、抵抗記憶素子７６が形成された層間絶縁膜６４上に例えばＣＶＤ法によりシリコン酸化膜を堆積した後、このシリコン酸化膜の表面を例えばＣＭＰ法により研磨し、シリコン酸化膜よりなり表面が平坦化された層間絶縁膜７８を形成する。

次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜７８に、抵抗記憶素子７６の上部電極７４に達するコンタクトホール８０を形成する。

次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール８０内に、抵抗記憶素子７６の上部電極７４に接続されたコンタクトプラグ８２を形成する（図１５（ａ））。

次いで、コンタクトプラグ８２が埋め込まれた層間絶縁膜７８上に導電膜を堆積後、フォトリソグラフィ及びドライエッチングによりこの導電膜をパターニングし、コンタクトプラグ８２を介して抵抗記憶素子７６の上部電極７４に電気的に接続されたビット線８４を形成する（図１５（ｂ））。

この後、必要に応じて更に上層の配線層等を形成し、不揮発性半導体装置を完成する。

［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。

また、上記実施形態では、書き込み対象のビットを一括してセットした後、データ“０”を書き込むべきビットを選択的にリセットしたが、書き込み対象のビットを一括してリセットした後、データ“１”を書き込むべきビットを選択的にセットするようにしてもよい。但し、一般的にリセット動作はセット動作よりも不安定なため、書き込み動作の安定性の観点からは先に一括してセットを行う方が望ましい。

また、上記実施形態では、書き込み回路２６から出力する書き込み電圧をパルス電圧とし、ワード線ＷＬに印加する駆動電圧を定電圧としたが、書き込み回路２６から出力する書き込み電圧を定電圧とし、ワード線ＷＬに印加する駆動電圧をパルス電圧としてもよい。なお、本発明に適用可能なメモリセルの基本的な書き込み手順については、同一出願人による国際特許出願第ＰＣＴ／ＪＰ２００６／３０９７４３号明細書に詳述されている。

また、上記実施形態では、抵抗記憶層６２がＴｉＯ_ｘよりなる抵抗記憶素子６６を用いたが、抵抗記憶素子６６の抵抗記憶層６２はこれに限定されるものではない。本願発明に適用可能な抵抗記憶材料としては、ＴｉＯ_ｘ、ＮｉＯ_ｘ、ＹＯ_ｘ、ＣｅＯ_ｘ、ＭｇＯ_ｘ、ＺｎＯ_ｘ、ＺｒＯ_ｘ、ＨｆＯ_ｘ、ＷＯ_ｘ、ＮｂＯ_ｘ、ＴａＯ_ｘ、ＣｒＯ_ｘ、ＭｎＯ_ｘ、ＡｌＯ_ｘ、ＶＯ_ｘ、ＳｉＯ_ｘ等が挙げられる。或いは、Ｐｒ_１−ｘＣａ_ｘＭｎＯ_３、Ｌａ_１−ｘＣａ_ｘＭｎＯ_３、ＳｒＴｉＯ_３、ＹＢａ_２Ｃｕ_３Ｏ_ｙ、ＬａＮｉＯ等の複数の金属や半導体原子を含む酸化物材料を用いることもできる。これら抵抗記憶材料は、単体で用いてもよいし積層構造としてもよい。

また、上記実施形態では、上部電極６０及び下部電極６４をプラチナにより構成したが、電極の構成材料はこれに限定されるものではない。本願発明に適用可能な電極材料としては、例えば、Ｉｒ、Ｗ、Ｎｉ、Ａｕ、Ｃｕ、Ａｇ、Ｐｄ、Ｚｎ、Ｃｒ、Ａｌ、Ｍｎ、Ｔａ、Ｓｉ、ＴａＮ、ＴｉＮ、Ｒｕ、ＩＴＯ、ＮｉＯ、ＩｒＯ、ＳｒＲｕＯ、ＣｏＳｉ_２、ＷＳｉ_２、ＮｉＳｉ、ＭｏＳｉ_２、ＴｉＳｉ_２、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ等が挙げられる。

また、第２実施形態による不揮発性半導体記憶装置の構造は、図１に示す回路構成を実現する一例を示したものであり、不揮発性半導体記憶装置の構造はこれに限定されるものではない。

本発明による不揮発性半導体記憶装置及びその書き込み方法は、メモリセルの基本構成の変更や集積度の低下をもたらすことなく、セット動作の際の電流制限及びリセット動作の際の再セット防止を容易に実現するものである。また、複数のメモリセルに効率よく安定して書き込みを行うことができるものである。したがって、本発明による不揮発性半導体記憶装置及びその書き込み方法は、高集積且つ高性能の不揮発性半導体記憶装置の信頼性を向上するうえで極めて有用である。

Claims (9)

1. 高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と、ドレイン端子が前記抵抗記憶素子の一方の端部に接続され、ソース端子が基準電圧に接続された第１のトランジスタとをそれぞれ有し、マトリクス状に配置された複数のメモリセルと、第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記第１の抵抗記憶素子の他方の端部に接続された複数のビット線と、前記第１の方向と交差する第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記第１のトランジスタのゲート電極に接続された複数のワード線と、複数の前記ビット線のそれぞれに接続された複数のトランジスタであって、ソース端子が前記ビット線を介して前記第１の方向に並ぶ前記メモリセルの前記第１の抵抗記憶素子の前記他方の端部に接続され、ドレイン端子に書き込み電圧が印加される複数の第２のトランジスタとを有する不揮発性半導体記憶装置の書き込み方法であって、
   複数の前記ワード線のうちの一のワード線に接続された複数の前記メモリセルのうち、書き込み対象の複数の前記メモリセルの前記抵抗記憶素子に、一括して前記低抵抗状態を書き込む工程と、
   前記低抵抗状態を書き込んだ複数の前記メモリセルのうち、前記高抵抗状態を書き込むべき前記メモリセルの前記抵抗記憶素子に、選択的に前記高抵抗状態を書き込む工程とを有し、
   前記高抵抗状態を書き込む工程では、前記高抵抗状態を書き込むべき前記メモリセルに対応する前記ビット線に接続された前記第２のトランジスタのゲート端子に印加する電圧を、前記抵抗記憶素子のリセット電圧と前記第２のトランジスタの閾値電圧との合計以上、前記抵抗記憶素子のセット電圧と前記閾値電圧との合計未満の値に設定することにより、前記抵抗記憶素子に印加される電圧を、前記リセット電圧以上、前記セット電圧未満の値に制御する
   ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
2. 請求項１記載の不揮発性半導体記憶装置の書き込み方法において、
   前記高抵抗状態を書き込むべき前記メモリセルの前記抵抗記憶素子に前記高抵抗状態が書き込まれたかどうかを検証する工程と、
   前記高抵抗状態を書き込むべき前記メモリセルの前記抵抗記憶素子に前記高抵抗状態が書き込まれていない場合に、前記高抵抗状態を再度書き込む工程と
   を更に有することを特徴とする不揮発性半導体記憶装置の書き込み方法。
3. 請求項１又は２記載の不揮発性半導体記憶装置の書き込み方法において、
   前記低抵抗状態を書き込む工程では、書き込み対象の複数の前記メモリセルの前記第１のトランジスタのチャネル抵抗が、前記抵抗記憶素子が高抵抗状態のときの抵抗値よりも十分に小さく且つ前記抵抗記憶素子が低抵抗状態のときの抵抗値よりも十分に大きくなるように、前記一のワード線に印加する電圧を制御する
   ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
4. 請求項３記載の不揮発性半導体記憶装置の書き込み方法において、
   前記低抵抗状態を書き込む工程では、前記第２のトランジスタのゲート端子に、前記書き込み電圧よりも前記第２のトランジスタの閾値電圧分だけ高い駆動電圧を印加する
   ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
5. 請求項３又は４記載の不揮発性半導体記憶装置の書き込み方法において、
   前記低抵抗状態を書き込む工程では、前記書き込み電圧を電源電圧に設定し、前記第２のトランジスタの前記ゲート端子に印加する電圧を、前記電源電圧と前記第２のトランジスタの前記閾値電圧との合計の値に設定し、前記一のワード線に印加する電圧を、前記電源電圧よりも低い値に設定する
   ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
6. 請求項１乃至５のいずれか１項に記載の不揮発性半導体記憶装置の書き込み方法において、
   前記高抵抗状態を書き込む工程では、前記書き込み電圧を、前記抵抗記憶素子のリセット電圧と前記閾値電圧との合計以上の値に設定する
   ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
7. 請求項１乃至６のいずれか１項に記載の不揮発性半導体記憶装置の書き込み方法において、
   前記高抵抗状態を書き込む工程では、前記書き込み電圧、前記第２のトランジスタの前記ゲート端子に印加する電圧、及び前記一のワード線に印加する電圧を、電源電圧に設定する
   ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
8. 請求項１乃至７のいずれか１項に記載の不揮発性半導体記憶装置の書き込み方法において、
   前記高抵抗状態を書き込む工程では、前記一のワード線に印加する電圧を、前記第１のトランジスタのチャネル抵抗が、前記抵抗記憶素子が前記低抵抗状態のときの抵抗値に対して十分に小さい値となるように設定する
   ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
9. 請求項１乃至８のいずれか１項に記載の不揮発性半導体記憶装置の書き込み方法において、
   前記不揮発性半導体記憶装置は、入出力データが多ビットのメモリであり、
   前記書き込み対象の複数の前記メモリセルに、前記入出力データの各ビットに対応する情報を記憶する
   ことを特徴とする不揮発性半導体記憶装置の書き込み方法。

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