KR20080040734A - 불휘발성 반도체 기억 장치 및 그 기입 방법 - Google Patents

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Abstract

본 발명은 공통 전극(38)과, 공통 전극(38) 상(上)에 형성되고, 전압의 인가에 의해 고(高)저항 상태와 저(低)저항 상태가 전환되는 저항 기억층(42)과, 저항 기억층(42) 상에 형성된 복수의 개별 전극을 갖는 저항 기억 소자(46)를 갖고, 공통 전극(38)과 복수의 개별 전극(44) 사이의 저항 기억층 내에, 각각 독립적으로 고저항 상태 또는 저저항 상태를 기억하는 복수의 메모리 영역이 형성되어 있다. 이에 따라, 저항 기억 소자를 미세화할 수 있고, 불휘발성 반도체 기억 장치의 집적도를 향상시킬 수 있다.
공통 전극, 저항 기억층, 개별 전극, 불휘발성 반도체 기억 장치

Description

불휘발성 반도체 기억 장치 및 그 기입 방법{NONVOLATILE SEMICONDUCTOR STORAGE DEVICE AND ITS WRITE METHOD}
본 발명은 불휘발성 반도체 기억 장치 및 그 기입 방법에 관한 것으로서, 특히, 저항값이 상이한 복수의 저항 상태를 기억하는 저항 기억 소자를 사용한 불휘발성 반도체 기억 장치 및 그 기입 방법에 관한 것이다.
최근, 새로운 메모리 소자로서, RRAM(Resistance Random Access Memory)이라고 하는 불휘발성 반도체 기억 장치가 주목받고 있다. RRAM은 저항값이 상이한 복수의 저항 상태를 갖고, 외부로부터 전기적 자극을 부여함으로써 저항 상태가 변화되는 저항 기억 소자를 사용하고, 저항 기억 소자의 고(高)저항 상태와 저(低)저항 상태를 예를 들어, 정보의 "0"과 "1"에 대응시킴으로써, 메모리 소자로서 이용하는 것이다. RRAM은 고속성, 대용량성, 저소비 전력성 등, 그 포텐셜이 높기 때문에, 그 장래성이 기대되고 있다.
저항 기억 소자는 전압의 인가에 의해 저항 상태가 변화되는 저항 기억 재료를 한 쌍의 전극 사이에 삽입한 것이다. 저항 기억 재료로서는, 대표적인 것으로서 천이(遷移) 금속을 포함하는 산화물 재료가 알려져 있다.
저항 기억 소자를 사용한 불휘발성 반도체 기억 장치는 예를 들어, 특허문헌 1 및 비(非)특허문헌 1∼3 등에 기재되어 있다.
특허문헌 1: 미국 특허 제6473332호 명세서
비특허문헌 1: A.Beck et al., Appl. Phys. Lett. Vol. 77, p.139(2001)
비특허문헌 2: W.W.Zhuang et al., Tech. Digest IEDM 2002, p.193
비특허문헌 3: I.G.Baek et al., Tech. Digest IEDM 2004, p.587
DRAM, SRAM을 비롯하여, 차세대의 불휘발성 RAM으로서 기대되는 FeRAM(강유전체 메모리: Ferroelectric Random Access Memory) 등은 데이터 재기입 전후에서 판독에 요구되는 차(差)를 확보하기 위해, 어느 정도 이상의 면적이 필요하여, 고밀도화하기 위한 저해 요인의 하나로 되어 있다. 또한, MRAM(자기 메모리: Magnetoresistive Random Access Memory)에서는, 소자 면적을 작게 할수록 자화 반전에 필요한 전류값이 커지기 때문에, 기입 전류값 등과의 관계로부터 셀 사이즈가 제한되게 된다. 따라서, 보다 집적화가 용이한 불휘발성 메모리 재료 및 이것을 사용한 불휘발성 기억 장치가 요구되고 있다.
본 발명은 저항값이 상이한 복수의 저항 상태를 기억하는 저항 기억 소자를 사용한 불휘발성 반도체 기억 장치에서, 집적도를 향상시킬 수 있는 불휘발성 반도체 기억 장치 및 그 기입 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 관점에 의하면, 공통 전극과, 상기 공통 전극 상(上)에 형성되고, 전압의 인가에 의해 고저항 상태와 저저항 상태로 전환되는 저항 기억층과, 상기 저항 기억층 상에 형성된 복수의 개별 전극을 갖는 저항 기억 소자를 갖고, 상기 공통 전극과 복수의 상기 개별 전극 사이의 상기 저항 기억층 내에, 각각 독립적으로 상기 고저항 상태 또는 상기 저저항 상태를 기억하는 복수의 메모리 영역이 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치가 제공된다.
또한, 본 발명의 다른 관점에 의하면, 공통 전극과, 상기 공통 전극 상에 형성되고, 전압의 인가에 의해 고저항 상태와 저저항 상태로 전환되는 저항 기억층과, 상기 저항 기억층 상에 형성된 복수의 개별 전극을 갖는 저항 기억 소자를 갖고, 상기 공통 전극과 복수의 상기 개별 전극 사이에, 각각 독립적으로 상기 고저항 상태 또는 저저항 상태를 기억하는 복수의 메모리 영역이 형성된 불휘발성 반도체 기억 장치의 기입 방법으로서, 상기 저항 기억층을 일괄하여 상기 고저항 상태로 리셋(reset)한 후, 복수의 상기 메모리 영역 중 임의의 상기 메모리 영역을 상기 저저항 상태로 세트하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 기입 방법이 제공된다.
또한, 본 발명의 또 다른 관점에 의하면, 공통 전극과, 상기 공통 전극 상에 형성되고, 전압의 인가에 의해 고저항 상태와 저저항 상태로 전환되는 저항 기억층과, 상기 저항 기억층 상에 형성된 제 1 개별 전극 및 제 2 개별 전극을 갖는 저항 기억 소자를 갖고, 상기 공통 전극과 상기 제 1 개별 전극 사이 및 상기 공통 전극과 상기 제 2 개별 전극 사이에, 각각 독립적으로 상기 고저항 상태 또는 저저항 상태를 기억하는 제 1 메모리 영역 및 제 2 메모리 영역이 형성된 불휘발성 반도체 기억 장치의 기입 방법으로서, 상기 제 1 메모리 영역 및 상기 제 2 메모리 영역이 상기 고저항 상태인 때에 상기 제 1 메모리 영역을 상기 저저항 상태로 재기입할 때에는, 상기 공통 전극과 상기 제 1 개별 전극 사이에, 상기 저항 기억 소자의 세트 전압보다도 큰 제 1 전압을 인가하고, 상기 공통 전극과 상기 제 2 개별 전극 사이에, 상기 저항 기억 소자의 세트 전압보다도 작은 제 2 전압을 인가하고, 상기 제 1 전압과 상기 제 2 전압의 전위차를, 상기 저항 기억 소자의 리셋 전압보다도 작게 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 기입 방법이 제공된다.
또한, 본 발명의 또 다른 관점에 의하면, 공통 전극과, 상기 공통 전극 상에 형성되고, 전압의 인가에 의해 고저항 상태와 저저항 상태로 전환되는 저항 기억층과, 상기 저항 기억층 상에 형성된 제 1 개별 전극 및 제 2 개별 전극을 갖는 저항 기억 소자를 갖고, 상기 공통 전극과 상기 제 1 개별 전극 사이 및 상기 공통 전극과 상기 제 2 개별 전극 사이에, 각각 독립적으로 상기 고저항 상태 또는 저저항 상태를 기억하는 제 1 메모리 영역 및 제 2 메모리 영역이 형성된 불휘발성 반도체 기억 장치의 기입 방법으로서, 상기 제 1 메모리 영역 및 상기 제 2 메모리 영역이 상기 저저항 상태인 때에 상기 제 1 메모리 영역을 상기 고저항 상태로 재기입할 때에는, 상기 공통 전극과 상기 제 1 개별 전극 사이에, 상기 저항 기억 소자의 리셋 전압보다도 큰 제 1 전압을 인가하고, 상기 공통 전극과 상기 제 2 개별 전극 사이에, 상기 저항 기억 소자의 리셋 전압보다도 작은 제 2 전압을 인가하고, 상기 제 1 전압과 상기 제 2 전압의 전위차를, 상기 저항 기억 소자의 리셋 전압보다도 작게 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 기입 방법이 제공된다.
또한, 본 발명의 또 다른 관점에 의하면, 공통 전극과, 상기 공통 전극 상에 형성되고, 전압의 인가에 의해 고저항 상태와 저저항 상태로 전환되는 저항 기억층과, 상기 저항 기억층 상에 형성된 제 1 개별 전극 및 제 2 개별 전극을 갖는 저항 기억 소자를 갖고, 상기 공통 전극과 상기 제 1 개별 전극 사이 및 상기 공통 전극과 상기 제 2 개별 전극 사이에, 각각 독립적으로 상기 고저항 상태 또는 저저항 상태를 기억하는 제 1 메모리 영역 및 제 2 메모리 영역이 형성된 불휘발성 반도체 기억 장치의 기입 방법으로서, 상기 제 1 메모리 영역이 상기 저저항 상태이고, 상기 제 2 메모리 영역이 상기 고저항 상태인 때에, 상기 제 1 메모리 영역을 상기 고저항 상태로 재기입할 때에는, 상기 공통 전극과 상기 제 1 개별 전극 사이 및 상기 공통 전극과 상기 제 2 개별 전극 사이에, 상기 저항 기억 소자의 리셋 전압보다도 큰 동일한 전압을 각각 인가하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 기입 방법이 제공된다.
또한, 본 발명의 또 다른 관점에 의하면, 공통 전극과, 상기 공통 전극 상에 형성되고, 전압의 인가에 의해 고저항 상태와 저저항 상태로 전환되는 저항 기억층과, 상기 저항 기억층 상에 형성된 제 1 개별 전극 및 제 2 개별 전극을 갖는 저항 기억 소자를 갖고, 상기 공통 전극과 상기 제 1 개별 전극 사이 및 상기 공통 전극과 상기 제 2 개별 전극 사이에, 각각 독립적으로 상기 고저항 상태 또는 저저항 상태를 기억하는 제 1 메모리 영역 및 제 2 메모리 영역이 형성된 불휘발성 반도체 기억 장치의 기입 방법으로서, 상기 제 1 메모리 영역이 상기 고저항 상태이고, 상기 제 2 메모리 영역이 상기 저저항 상태인 때에, 상기 제 1 메모리 영역을 상기 저저항 상태로 재기입할 때에는, 상기 공통 전극과 상기 제 1 개별 전극 사이 및 상기 공통 전극과 상기 제 2 개별 전극 사이에, 상기 저항 기억 소자의 리셋 전압보다도 큰 동일한 전압을 각각 인가하여, 상기 제 2 메모리 영역을 상기 고저항 상태로 재기입한 후, 상기 공통 전극과 상기 제 1 개별 전극 사이 및 상기 공통 전극과 상기 제 2 개별 전극 사이에, 상기 저항 기억 소자의 세트 전압보다도 큰 동일한 전압을 각각 인가하여, 상기 제 1 메모리 영역 및 상기 제 2 메모리 영역을 상기 저저항 상태로 재기입하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 기입 방법이 제공된다.
또한, 본 발명의 또 다른 관점에 의하면, 공통 전극과, 상기 공통 전극 상에 형성되고, 전압의 인가에 의해 고저항 상태와 저저항 상태로 전환되는 저항 기억층과, 상기 저항 기억층 상에 형성된 복수의 개별 전극을 갖는 저항 기억 소자를 갖고, 상기 공통 전극과 복수의 상기 개별 전극 사이에, 각각 독립적으로 상기 고저항 상태 또는 저저항 상태를 기억하는 복수의 메모리 영역이 형성된 불휘발성 반도체 기억 장치의 기입 방법으로서, 복수의 상기 메모리 영역 중 상기 저저항 상태를 기입하는 상기 메모리 영역에 대응하는 상기 개별 전극에, 상기 저항 기억 소자의 세트 전압을 인가하고, 복수의 상기 메모리 영역 중 상기 저저항 상태의 기입을 행하지 않는 상기 메모리 영역에 대응하는 상기 개별 전극에, 상기 저항 기억 소자의 세트 전압을 VSET, 상기 저항 기억 소자의 리셋 전압을 VRESET으로 하여, V<VRESET, V>VSET- 2VRESET의 관계를 만족하는 전압(V)을 인가하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 기입 방법이 제공된다.
본 발명에 의하면, 공통 전극과, 공통 전극 상에 형성되고, 전압의 인가에 의해 고저항 상태와 저저항 상태로 전환되는 저항 기억층과, 저항 기억층 상에 형성된 복수의 개별 전극을 갖는 저항 기억 소자를 갖고, 공통 전극과 복수의 개별 전극 사이에, 각각 독립적으로 고저항 상태 또는 저저항 상태를 기억하는 복수의 메모리 영역이 형성된 불휘발성 반도체 기억 장치를 구성하기 때문에, 저항 기억 소자를 미세화할 수 있다. 이에 따라, 불휘발성 반도체 기억 장치의 집적도를 향상시킬 수 있다.
도 1은 쌍극성(雙極性) 저항 기억 재료를 사용한 저항 기억 소자의 전류-전압 특성을 나타내는 그래프.
도 2는 단극성(單極性) 저항 기억 재료를 사용한 저항 기억 소자의 전류-전압 특성을 나타내는 그래프.
도 3은 저항 기억 소자의 포밍(forming) 처리를 설명하는 전류-전압 특성의 그래프.
도 4는 포밍이 생기는 전압과 저항 기억층의 막 두께의 관계를 나타내는 그래프.
도 5는 저항 기억 소자에 대해서 저전압 TDDB 측정을 행한 결과를 나타내는 그래프.
도 6은 포밍 메커니즘의 검토에 사용한 저항 기억 소자의 전류-전압 특성을 나타내는 그래프.
도 7은 분할된 저항 기억 소자의 각 피스(piece)에서의 전류-전압 특성을 나타내는 그래프.
도 8은 본 발명의 제 1 실시예에 의한 불휘발성 반도체 기억 장치의 구조를 나타내는 평면도.
도 9는 발명의 제 1 실시예에 의한 불휘발성 반도체 기억 장치의 구조를 나타내는 개략 단면도.
도 10은 본 발명의 제 1 실시예에 의한 불휘발성 반도체 기억 장치의 구조를 나타내는 회로도.
도 11은 본 발명의 제 1 실시예에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 1 공정 단면도.
도 12는 본 발명의 제 1 실시예에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 2 공정 단면도.
도 13은 본 발명의 제 1 실시예에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 3 공정 단면도.
도 14는 본 발명의 제 2 실시예에 의한 불휘발성 반도체 기억 장치의 구조를 나타내는 평면도.
도 15는 본 발명의 제 2 실시예에 의한 불휘발성 반도체 기억 장치의 구조를 나타내는 개략 단면도.
도 16은 본 발명의 제 2 실시예에 의한 불휘발성 반도체 기억 장치의 구조를 나타내는 회로도.
도 17은 본 발명의 제 2 실시예에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 1 공정 단면도.
도 18은 본 발명의 제 2 실시예에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 제 2 공정 단면도.
도 19는 본 발명의 제 4 실시예에 의한 불휘발성 반도체 기억 장치의 기입 방법을 나타내는 회로도.
도 20은 본 발명의 제 5 실시예에 의한 불휘발성 반도체 기억 장치의 구조를 나타내는 평면도.
도 21은 본 발명의 제 5 실시예에 의한 불휘발성 반도체 기억 장치의 구조를 나타내는 개략 단면도.
도 22는 본 발명의 제 5 실시예에 의한 불휘발성 반도체 기억 장치의 구조를 나타내는 회로도.
도면의 주요 부분에 대한 부호의 설명
10: 메모리 셀 12: 저항 기억 소자
14: 셀 선택 트랜지스터 20: 실리콘 기판
22: 소자 분리막 24: 게이트 전극
26, 28: 소스/드레인 영역 30, 40, 48: 층간절연막
32, 34, 50: 콘택트 플러그 36: 소스선
38: 하부 전극 42: 저항 기억층
44: 상부 전극 46: 저항 기억 소자
52: 비트선
[제 1 실시예]
본 발명의 제 1 실시예에 의한 불휘발성 반도체 기억 장치 및 그 기입 방법에 대해서 도 1 내지 도 13을 사용하여 설명한다.
도 1은 쌍극성 저항 기억 재료를 사용한 저항 기억 소자의 전류-전압 특성을 나타내는 그래프, 도 2는 단극성 저항 기억 재료를 사용한 저항 기억 소자의 전류-전압 특성을 나타내는 그래프, 도 3은 저항 기억 소자의 포밍(forming) 처리를 설명하는 전류-전압 특성의 그래프, 도 4는 포밍이 생기는 전압과 저항 기억층의 막 두께의 관계를 나타내는 그래프, 도 5는 저항 기억 소자의 저전압 TDDB 측정 결과를 나타내는 그래프, 도 6은 포밍 메커니즘의 검토에 사용한 저항 기억 소자의 전류-전압 특성을 나타내는 그래프, 도 7은 분할된 저항 기억 소자의 각 피스에서의 전류-전압 특성을 나타내는 그래프, 도 8은 본 실시예에 의한 불휘발성 반도체 기억 장치의 구조를 나타내는 평면도, 도 9는 본 실시예에 의한 불휘발성 반도체 기억 장치의 구조를 나타내는 개략 단면도, 도 10은 본 실시예에 의한 불휘발성 반도체 기억 장치의 구조를 나타내는 회로도, 도 11 내지 도 13은 본 실시예에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도이다.
처음으로, 저항 기억 소자의 기본 동작에 대해서 도 1 및 도 2를 사용하여 설명한다.
저항 기억 소자는 한 쌍의 전극 사이에 저항 기억 재료가 삽입된 것이다. 저항 기억 재료는 그 대부분이 천이(遷移) 금속을 포함하는 산화물 재료이고, 전기적 특성의 차이로부터 크게 2가지로 분류할 수 있다.
하나는 고저항 상태와 저저항 상태 사이에서 저항 상태를 변화시키기 위해 서로 상이한 극성의 전압을 사용하는 것이고, 크롬(Cr) 등의 불순물을 미량으로 도핑한 SrTiO3나 SrZrO3, 또는 초(超)거대 자기 저항(CMR: Colossal Magneto-Resistance)을 나타내는 Pr1 - xCaxMn03나 La1 - xCaxMn03 등이 해당된다. 이하, 저항 상태의 재기입에 극성이 상이한 전압을 필요로 하는 이러한 저항 기억 재료를, 쌍극성 저항 기억 재료라고 한다.
다른 것은 고저항 상태와 저저항 상태 사이에서 저항값을 변화시키기 위해, 극성이 동일한 전압을 필요로 하는 재료이고, 예를 들어 NiOx나 TiOx와 같은 단일의 천이 금속의 산화물 등이 해당된다. 이하, 저항 상태의 재기입에 극성이 동일한 전압을 필요로 하는 이러한 저항 기억 재료를, 단극성 저항 기억 재료라고 한다.
도 1은 쌍극성 저항 기억 재료를 사용한 저항 기억 소자의 전류-전압 특성을 나타내는 그래프이고, 비특허문헌 1에 기재된 것이다. 이 그래프는 전형적인 쌍극성 저항 기억 재료인 Cr 도핑의 SrZrO3를 사용한 경우이다.
초기 상태에서, 저항 기억 소자는 고저항 상태라고 생각된다.
인가 전압이 0V의 상태로부터 서서히 마이너스 전압을 증가해가면, 그 때 흐르는 전류는 곡선 a를 따라 화살표의 방향으로 변화되고, 그 절대값은 서서히 증가 한다. 인가되는 마이너스 전압이 더 커져 약 -0.5V를 초과하면, 저항 기억 소자가 고저항 상태로부터 저저항 상태로 스위치된다. 이에 따라, 전류의 절대값이 급격하게 증가하고, 전류-전압 특성은 점 A로부터 점 B로 천이한다. 또한, 이하의 설명에서는, 저항 기억 소자를 고저항 상태로부터 저저항 상태로 변화시키는 동작을 「세트(set)」라고 한다.
점 B의 상태로부터 서서히 마이너스 전압을 감소해가면, 전류는 곡선 b를 따라 화살표의 방향으로 변화되고, 그 절대값은 서서히 감소한다. 인가 전압이 0V로 되돌아가면, 전류도 0A로 된다.
인가 전압이 0V의 상태로부터 서서히 플러스 전압을 증가해가면, 전류값은 곡선 c를 따라 화살표의 방향으로 변화되고, 그 절대값은 서서히 증가한다. 인가되는 플러스 전압이 더 커져 약 0.5V를 초과하면, 저항 기억 소자가 저저항 상태로부터 고저항 상태로 스위치된다. 이에 따라, 전류의 절대값이 급격하게 감소되고, 전류-전압 특성은 점 C로부터 점 D로 천이한다. 또한, 이하의 설명에서는, 저항 기억 소자를 저저항 상태로부터 고저항 상태로 변화시키는 동작을 「리셋(reset)」이라고 한다.
점 D의 상태로부터 서서히 플러스 전압을 감소해가면, 전류는 곡선 d를 따라 화살표의 방향으로 변화되고, 그 절대값은 서서히 감소한다. 인가 전압이 0V로 되돌아가면, 전류도 0A로 된다.
각각의 저항 상태는 약 ±0.5V의 범위에서 안정되고, 전원을 꺼도 유지된다. 즉, 고저항 상태에서는, 인가 전압이 점 A의 전압의 절대값보다도 낮으면, 전류-전 압 특성은 곡선 a, d를 따라 선형적으로 변화되고, 고저항 상태가 유지된다. 마찬가지로, 저저항 상태에서는, 인가 전압이 점 C의 전압의 절대값보다도 낮으면, 전류-전압 특성은 곡선 b, c를 따라 선형적으로 변화되고, 저저항 상태가 유지된다.
이와 같이, 쌍극성 저항 기억 재료를 사용한 저항 기억 소자는 고저항 상태와 저저항 상태 사이에서 저항 상태를 변화시키기 때문에, 서로 상이한 극성의 전압을 인가하는 것이다.
도 2는 단극성 저항 기억 재료를 사용한 저항 기억 소자의 전류-전압 특성을 나타내는 그래프이다. 이 그래프는 전형적인 단극성 저항 기억 재료인 TiOx를 사용한 경우이다.
초기 상태에서, 저항 기억 소자는 고저항 상태라고 생각된다.
인가 전압을 0V로부터 서서히 증가해가면, 전류는 곡선 a를 따라 화살표의 방향으로 변화되고, 그 절대값은 서서히 증가한다. 인가 전압이 더 커져 약 1.6V를 초과하면, 저항 기억 소자가 고저항 상태로부터 저저항 상태로 스위치(세트)된다. 이에 따라, 전류의 절대값이 급격하게 증가하고, 전류-전압 특성은 점 A로부터 점 B로 천이한다. 또한, 도 2에서 점 B에서의 전류값이 약 20㎃로 일정하게 되어 있는 것은 급격한 전류의 증가에 의한 소자의 파괴를 방지하기 위해 전류 제한을 실시하고 있기 때문이다.
점 B의 상태로부터 서서히 전압을 감소해가면, 전류는 곡선 b를 따라 화살표의 방향으로 변화되고, 그 절대값은 서서히 감소한다. 인가 전압이 0V로 되돌아가 면, 전류도 0A로 된다.
인가 전압을 0V로부터 다시 서서히 증가해가면, 전류는 곡선 c를 따라 화살표의 방향으로 변화되고, 그 절대값은 서서히 증가한다. 인가되는 플러스 전압이 더 커져 약 1.2V를 초과하면, 저항 기억 소자가 저저항 상태로부터 고저항 상태로 스위치(리셋)된다. 이에 따라, 전류의 절대값이 급격하게 감소하고, 전류-전압 특성은 점 C로부터 점 D로 천이한다.
점 D의 상태로부터 서서히 전압을 감소해가면, 전류는 곡선 d를 따라 화살표의 방향으로 변화되고, 그 절대값은 서서히 감소한다. 인가 전압이 0V로 되돌아가면, 전류도 0A로 된다.
각각의 저항 상태는 세트, 리셋에 필요한 전압 이하에서 안정된다. 즉, 도 2에서는 약 1.0V 이하에서 양쪽 상태 모두 안정되고, 전원을 꺼도 유지된다. 즉, 고저항 상태에서는, 인가 전압이 점 A의 전압보다도 낮으면, 전류-전압 특성은 곡선 a를 따라 선형적으로 변화되고, 고저항 상태가 유지된다. 마찬가지로, 저저항 상태에서는, 인가 전압이 점 C의 전압보다도 낮으면, 전류-전압 특성은 곡선 c를 따라 변화되고, 저저항 상태가 유지된다.
이와 같이, 단극성 저항 기억 재료를 사용한 저항 기억 소자는 고저항 상태와 저저항 상태 사이에서 저항 상태를 변화시키기 위해, 극성이 동일한 전압을 인가하는 것이다.
상기 저항 기억 재료를 사용하여 저항 기억 소자를 형성할 경우, 소자 형성 직후의 초기 상태에서는 도 1 및 도 2에 나타낸 바와 같은 특성은 얻어지지 않는 다. 저항 기억 재료를 고저항 상태와 저저항 상태 사이에서 가역적으로 변화될 수 있는 상태로 하기 위해서는, 포밍이라는 처리가 필요하다.
도 3은 도 2의 경우와 동일한 단극성 저항 기억 재료를 사용한 저항 기억 소자의 포밍 처리를 설명하는 전류-전압 특성이다.
소자 형성 직후의 초기 상태에서는, 도 3에 나타낸 바와 같이, 고저항이며 또한 절연 내압(耐壓)은 8V 정도로 매우 높아져 있다. 이 절연 내압은 세트나 리셋에 필요한 전압과 비교하여 매우 높은 값이다. 초기 상태에서는, 세트나 리셋과 같은 저항 상태의 변화는 생기지 않는다.
초기 상태에서 이 절연 내압보다도 높은 전압을 인가하면, 도 3에 나타낸 바와 같이, 소자에 흐르는 전류값이 급격하게 증가되고, 즉 저항 기억 소자의 포밍이 행해진다. 이러한 포밍을 행함으로써, 저항 기억 소자는 도 2에 나타낸 바와 같은 전류-전압 특성을 나타내게 되고, 저저항 상태와 고저항 상태를 가역적으로 변화할 수 있게 된다. 한번 포밍을 행한 후에는, 저항 기억 소자가 포밍 이전의 초기 상태로 되돌아가지 않는다.
포밍 이전의 초기 상태에서의 저항 기억 소자는 높은 저항값을 갖고 있고, 포밍 이후의 고저항 상태와 혼동될 우려가 있다. 그래서, 본 명세서에서 고저항 상태라고 할 때는 포밍 이후의 저항 기억 소자의 고저항 상태를 나타내는 것으로 하고, 저저항 상태라고 할 때는 포밍 이후의 저항 기억 소자의 저저항 상태를 나타내는 것으로 하며, 초기 상태라고 할 때는 포밍을 행하기 전의 저항 기억 소자의 상태를 나타내는 것으로 한다.
다음으로, 포밍의 메커니즘에 관하여 본 발명자가 검토를 행한 결과에 대해서 도 4 내지 도 7을 사용하여 설명한다. 또한, 검토에 사용한 시료는 막 두께 150㎚의 Pt로 이루어지는 하부 전극과, TiOx로 이루어지는 저항 기억층과, 막 두께 100㎚의 Pt로 이루어지는 상부 전극을 갖는 저항 기억 소자이다.
도 4는 포밍이 생기는 전압과 저항 기억층의 막 두께의 관계를 나타내는 그래프이다. 도 4에 나타낸 바와 같이, 포밍이 생기는 전압은 저항 기억층의 막 두께가 두꺼워질수록 증가한다. 이들 측정점은 선형(線形) 근사(近似)할 수 있고, 회귀 직선은 원점을 통과한다. 이것은 포밍이 생기는 전압이 막 두께 제로(zero)의 극한에서 제로가 되는 것을 의미하고 있다. 즉, 포밍 현상은 전극과 저항 기억층의 계면에서 생기고 있는 현상이 아니라, 저항 기억층의 막 내에서 두께 방향으로 생기는 현상이라고 생각된다.
도 5는 포밍 처리 전의 시료에 대해서 저전압 TDDB 측정을 행한 결과를 나타내는 그래프이다. 또한, 측정은 실온에서 행하고, 인가 전압은 7V, 저항 기억층의 막 두께는 30㎚로 했다. 도 5에 나타낸 바와 같이, 약 500초의 시간 경과 후에 급격하게 전류값이 증가하고 있고, 절연 파괴가 생기고 있음을 알 수 있다. 절연 파괴가 생긴 후의 저항 기억 소자의 I-V 측정을 행한 결과, 도 6에 나타낸 RRAM 특성이 확인되고, 포밍 처리가 완료된 상태임을 확인할 수 있었다.
도 4 내지 도 6의 결과를 종합하여 생각하면, 포밍 현상은 절연 파괴와 등가(等價)인 현상이고, 절연 파괴에 의해 전류 경로로 되는 변질 영역이 형성되는 것이라고 생각할 수 있다.
다음으로, 도 6에 나타낸 바와 같은 RRAM 특성이 이 변질 영역에서 생기고 있는 것을 나타낸다.
우선, 상부 전극의 직경을 500㎛로 한 저항 기억 소자를 형성하고, 포밍 처리를 행했다. 다음으로, 이 저항 기억 소자를, 고저항 상태로부터 저저항 상태로 세트했다. 이 때의 저항 기억 소자의 전류-전압 특성을, 도 7에 ○표시로 나타냈다.
이 후, 이 저항 기억 소자를 2개로 나누고, 분할 후의 각각의 피스에 대해서 전류-전압 특성을 다시 측정했다. 각 피스의 전류-전압 특성은 도 7에 점선 및 실선으로 각각 나타내고 있다.
이 결과, 한쪽 피스(점선)는 저저항 상태이고, 전극 분할 전의 세트 후의 저저항 상태에서의 측정 데이터와도 잘 일치하고 있었다. 이에 대해, 다른 쪽 피스(실선)는 포밍 처리 전의 상태 그대로였다. 이것들로부터, 포밍에 의해 생긴 전류 패스(path)는 상기 한쪽 피스 측에만 포함되어 있고, 또한 이 피스만이 전극 분할 전의 저항 상태를 기억하고 있음을 알 수 있다. 상기 다른 쪽 피스는 저항 상태의 기억에 전혀 기여하고 있지 않다.
이상의 결과로부터, 포밍에 의해 형성되는 변질 영역은 매우 좁은 국소적인 영역에 생기고 있는 것으로 생각된다. 그리고, 도 4의 결과와 종합하여 생각하면, 이 변질 영역은 저항 기억층의 막 두께 방향으로 연장되는 필라멘트 형상인 것으로 생각된다.
그리고, 저항 기억 소자의 RRAM 특성은 포밍에 의해 생긴 필라멘트 형상의 변질 영역에서 생기고 있는 것으로 생각된다. 따라서, FeRAM이나 MRAM과는 상이하게, 스위칭 전후에서의 전기적 응답의 변화가 전극 면적에 거의 의존하지 않고, 전극 면적을 대폭 축소하는 것이 가능하다. 또한, 저항 기억층을 삽입하는 상부 전극과 하부 전극은 반드시 1:1로 대응하고 있을 필요는 없고, 공통 전극으로서의 1개의 하부 전극에 대하여 개별 전극으로서의 복수의 상부 전극을 설치하거나, 개별 전극으로서의 복수의 하부 전극에 대하여 공통 전극으로서의 1개의 상부 전극을 설치할 수도 있다.
필라멘트 형상의 변질 영역에 의해 RRAM 특성이 얻어지는 메커니즘은 명백하지 않지만, 본 발명자는 예를 들어, 이하와 같다고 추찰(推察)하고 있다.
저항 기억 소자를 형성하여 포밍 처리를 행해 절연 파괴를 야기하면, 저항 기억층 내에 필라멘트 형상의 변질 영역이 형성되고, 이 변질 영역에 전류 패스가 형성된다. 이 상태가 저항 기억 소자의 저저항 상태이다.
저저항 상태의 저항 기억 소자에 전압을 인가하면, 상기 전류 패스를 통하여 전류가 흐른다. 이 전류값이 커지면, 전류 패스 내에서 양극 산화와 유사한 산화 반응이 생기고, 변질 영역을 원래 상태로 되돌리도록 작용한다. 그리고, 변질 영역이 감소함으로써 전류 패스가 좁아지고, 또는 패스의 전극 계면 근방을 중심으로 산화가 진행됨으로써 전류 패스가 막혀, 고저항으로 된다. 이 상태가 저항 기억 소자의 고저항 상태이다.
고저항 상태의 저항 기억 소자에 소정 값 이상의 전압을 인가하면, 전류 패 스를 막고 있는 산화 영역에서 절연 파괴가 생기고, 다시 전류 패스가 형성된다. 이에 따라, 저항 기억 소자는 저저항 상태로 되돌아간다.
다음으로, 본 실시예에 의한 불휘발성 반도체 기억 장치 및 그 제조 방법에 대해서 도 8 내지 도 13을 사용하여 설명한다.
도 8 및 도 9에 나타낸 바와 같이, 실리콘 기판(20)에는, 소자 영역을 획정하는 소자 분리막(22)이 형성되어 있다. 실리콘 기판(20)의 소자 영역에는, 게이트 전극(24) 및 소스/드레인 영역(26, 28)을 갖는 셀 선택 트랜지스터가 형성되어 있다.
게이트 전극(24)은, 도 8에 나타낸 바와 같이, 열 방향(도면 종 방향)으로 인접하는 셀 선택 트랜지스터의 게이트 전극(24)을 공통 접속하는 워드선(WL)으로서도 기능한다.
셀 선택 트랜지스터가 형성된 실리콘 기판(20) 상에는, 소스/드레인 영역(26)에 전기적으로 접속된 콘택트 플러그(32)가 매립된 층간절연막(30)이 형성되어 있다. 층간절연막(30) 상에는, 콘택트 플러그(32)를 통하여 소스/드레인 영역(26)에 전기적으로 접속된 소스선(36)이 형성되어 있다.
소스선(36)이 형성된 층간절연막(30) 상에는, 소스/드레인 영역(28)에 전기적으로 접속된 콘택트 플러그(34)가 매립된 층간절연막(40)이 형성되어 있다.
층간절연막(40) 상에는, 콘택트 플러그(34)를 통하여 소스/드레인 영역(28)에 전기적으로 접속된 하부 전극(38)이 형성되어 있다. 하부 전극(38)은 콘택트 플러그(34)에 대응하여 1개씩 형성되어 있다. 하부 전극(38)이 형성된 층간절연 막(40) 상에는, 저항 기억층(42)이 형성되어 있다. 저항 기억층(42) 상에는, 상부 전극(44)이 형성되어 있다. 상부 전극(44)은 소자 분리 영역을 사이에 두고 행 방향(도면 횡 방향)으로 인접하는 2개의 하부 전극(38)과 중첩되도록 형성되어 있다. 이와 같이 하여, 층간절연막(40) 상에는, 하부 전극(38), 저항 기억층(42) 및 상부 전극(44)으로 이루어지는 저항 기억 소자(46)가 형성되어 있다. 소자 분리 영역을 사이에 두고 행 방향으로 인접하는 2개의 저항 기억 소자(46)는 상부 전극(44)을 공통으로 하고 있다.
저항 기억 소자(46) 상에는, 층간절연막(48)이 형성되어 있다. 층간절연막(48)에는, 저항 기억 소자(46)의 상부 전극(44)에 전기적으로 접속된 콘택트 플러그(50)가 매립되어 있다.
콘택트 플러그(50)가 매립된 층간절연막(48) 상에는, 콘택트 플러그(50)를 통하여 저항 기억 소자(46)의 상부 전극(44)에 접속되고, 행 방향으로 연장되는 비트선(52)이 형성되어 있다.
이와 같이, 본 실시예에 의한 불휘발성 반도체 기억 장치는, 행 방향으로 인접하는 저항 기억 소자(46)의 상부 전극(44)이 공용되어 있는 것에 주된 특징이 있다. 저항 기억 소자(46)의 전기 특성은 저항 기억층(42) 내에 형성되는 필라멘트 형상의 변질 영역에 의해 규정된다. 따라서, 1개의 상부 전극(44)에 대하여 2개의 하부 전극(38)을 설치한 경우에는, 상부 전극과 2개의 하부 전극(38) 사이에 각각 필라멘트 형상의 변질 영역이 형성되어 메모리 영역으로 되기 때문에, 2개의 저항 기억 소자(46)로서 기능시킬 수 있다.
즉, 상부 전극(44)은 단위 메모리 셀에 영향을 미치지 않고, 하부 전극(38)보다 면적을 크게 하는 것이 허용된다. 이것은 상부 전극(44)에 콘택트 플러그(50)를 접속할 때에 위치 맞춤 마진을 완화할 수 있는 등의 이점이 있어, 매우 유리하다.
저항 기억층(42) 내에 형성되는 필라멘트 형상의 변질 영역은 매우 미소하기 때문에, 하부 전극(38)은 디자인 룰 상의 최소 가공 치수까지 축소할 수 있다. 이에 따라, 소자를 미세화할 수 있다.
또한, 1개의 상부 전극(44)에 대응하는 2개의 하부 전극(38)은 저항 기억 소자(46)의 데이터 재기입 시에 하부 전극(38) 사이의 저항 기억층(42)에서 포밍이 생기지 않는 간격으로 배치할 필요가 있다. 즉, 하부 전극(38) 사이의 저항 기억층(42)에서 포밍이 생기는 전압이, 저항 기억 소자(46)의 데이터 재기입 시에 하부 전극(38) 사이에 인가되는 최대의 전압 차보다도 커지도록, 하부 전극(38) 사이의 간격을 규정한다.
저항 기억 소자(46)의 데이터 재기입 시에 하부 전극(38) 사이에 인가되는 최대의 전압 차가 저항 기억 소자(46)의 기입 전압(세트 전압)의 경우, 예를 들어 도 6에 나타낸 특성의 저항 기억 소자(46)에서는, 약 1.7V로 된다. 포밍이 생기는 전압이 1.7V인 때의 저항 기억층(42)의 막 두께를 도 4에 나타낸 그래프로부터 산출하면, 약 9㎚로 된다. 즉, 하부 전극(38)의 간격을 9㎚보다도 많이 확보하면, 하부 전극(38) 사이에 세트 전압 또는 리셋 전압에 상당하는 전압이 인가되어도, 하부 전극(38) 사이의 저항 기억층(42)에서 포밍이 생기지 않는다.
또한, 하부 전극(38) 사이의 간격을, 저항 기억층(42)의 막 두께에 상당하는 거리보다도 크게 하는 것도 효과적이다. 이와 같이 함으로써, 하부 전극(38) 사이의 저항 기억층(42)에서 포밍이 생기는 전압이, 하부 전극(38)과 상부 전극(44) 사이에서 포밍이 생기는 전압보다도 커지기 때문에, 저항 기억 소자(46)의 데이터 재기입 시나 포밍 시에 하부 전극(38) 사이의 저항 기억층(42)에서 포밍이 생기는 것을 효과적으로 방지할 수 있다.
하부 전극(38) 사이의 간격은, 저항 기억 소자(46)의 구조나 구성 재료, 데이터 재기입 시의 전압 인가 방법 등에 따라 적절하게 설정하는 것이 바람직하다.
도 8 및 도 9에 나타낸 본 실시예에 의한 불휘발성 반도체 기억 장치의 메모리 셀(10)은, 도 10에 나타낸 바와 같이, 저항 기억 소자(12)와, 셀 선택 트랜지스터(14)를 갖고 있다. 저항 기억 소자(12)는 그 한쪽 끝이 비트선(BL)에 접속되고, 다른 쪽 끝이 셀 선택 트랜지스터(14)의 드레인 단자에 접속되어 있다. 셀 선택 트랜지스터(14)의 소스 단자는 소스선(SL)에 접속되고, 게이트 단자는 워드선(WL)에 접속되어 있다. 그리고, 이러한 메모리 셀(10)이 열 방향(도면 종 방향) 및 행 방향(도면 횡 방향)으로 인접하여 형성되어 있다.
열 방향으로는, 복수의 워드선(WL1, /WL1, WL-2, /WL2…)이 배치되어 있고, 열 방향으로 나열되는 메모리 셀(10)에 공통의 신호선을 구성하고 있다. 또한, 열 방향으로는, 소스선(SL1, SL2…)이 배치되고, 열 방향으로 나열되는 메모리 셀(10)에 공통의 신호선을 구성하고 있다. 또한, 소스선(SL)은 워드선(WL) 2개에 1개씩 설치되어 있다.
행 방향(도면 횡 방향)으로는, 복수의 비트선(BL1, BL2, BL3, BL4…)이 배치되어 있고, 행 방향으로 나열되는 메모리 셀(10)에 공통의 신호선을 구성하고 있다.
다음으로, 본 실시예에 의한 불휘발성 반도체 기억 장치의 기입 방법에 대해서 도 10을 사용하여 설명한다. 또한, 저항 기억 소자의 포밍은 완료되어 있는 것으로 한다.
처음으로, 고저항 상태로부터 저저항 상태로의 재기입 동작, 즉 세트의 동작에 대해서 설명한다. 재기입 대상의 메모리 셀(10)은 워드선(WL1) 및 비트선(BL1)에 접속된 메모리 셀(10)인 것으로 한다.
우선, 워드선(WL1)에 소정의 전압을 인가하고, 셀 선택 트랜지스터(14)를 온(on) 상태로 한다. 소스선(SL1)은 기준 전위, 예를 들어 접지 전위인 0V에 접속시킨다.
다음으로, 비트선(BL1)에, 저항 기억 소자(12)를 세트하기 위해 필요로 하는 전압과 동일한 또는 이것보다 약간 큰 바이어스 전압을 인가한다. 예를 들어, 도 6에 나타낸 특성을 갖는 저항 기억 소자의 경우, 예를 들어 약 2V 정도의 바이어스 전압을 인가한다.
이에 따라, 비트선(BL1), 저항 기억 소자(12) 및 셀 선택 트랜지스터(14)를 통하여 소스선(SL1)으로 향하는 전류 경로가 형성되고, 인가된 바이어스 전압은 저항 기억 소자(12)의 저항값(RH) 및 셀 선택 트랜지스터(14)의 채널 저항(RCS)에 따 라 각각 분배된다.
이 때, 저항 기억 소자(12)의 저항값(RH)은 셀 선택 트랜지스터의 채널 저항(RCS)에 비하여 충분히 크기 때문에, 바이어스 전압의 대부분은 저항 기억 소자(12)에 인가된다. 이에 따라, 저항 기억 소자(12)는 고저항 상태로부터 저저항 상태로 변화된다.
다음으로, 비트선(BL1)에 인가되는 바이어스 전압을 제로로 되돌린 후, 워드선(WL1)에 인가되는 전압을 오프(off)로 하고, 세트의 동작을 완료한다.
다음으로, 저저항 상태로부터 고저항 상태로의 재기입 동작, 즉 리셋의 동작에 대해서 설명한다. 재기입 대상의 메모리 셀(10)은 워드선(WL1) 및 비트선(BL1)에 접속된 메모리 셀(10)인 것으로 한다.
우선, 워드선(WL1)에 소정의 전압을 인가하고, 셀 선택 트랜지스터(14)를 온 상태로 한다. 소스선(SL1)은 기준 전위, 예를 들어 접지 전위인 0V에 접속시킨다.
다음으로, 비트선(BL1)에, 저항 기억 소자(12)를 리셋하기 위해 필요로 하는 전압과 동일한 또는 이것보다 약간 큰 바이어스 전압을 인가한다. 예를 들어, 도 6에 나타낸 특성을 갖는 저항 기억 소자의 경우, 예를 들어 약 1.2V 정도의 바이어스 전압을 인가한다.
이에 따라, 비트선(BL1), 저항 기억 소자(12) 및 셀 선택 트랜지스터(14)를 통하여 소스선(SL1)으로 향하는 전류 경로가 형성되고, 인가된 바이어스 전압은 저항 기억 소자(12)의 저항값(RL) 및 셀 선택 트랜지스터(14)의 채널 저항(RCS)에 따 라 각각 분배된다.
이 때, 셀 선택 트랜지스터(14)의 채널 저항(RCS)은 저항 기억 소자(12)의 저항값(RL)보다도 충분히 작기 때문에, 인가된 바이어스 전압의 대부분은 저항 기억 소자(12)에 인가된다. 이에 따라, 저항 기억 소자(12)는 저저항 상태로부터 고저항 상태로 변화된다.
리셋 과정에서는, 저항 기억 소자(12)가 고저항 상태로 전환된 순간, 거의 전체 바이어스 전압이 저항 기억 소자(12)에 배분되기 때문에, 이 바이어스 전압에 의해 저항 기억 소자(12)가 다시 세트되는 것을 방지할 필요가 있다. 이것을 위해서는, 비트선(BL)에 인가되는 바이어스 전압은 세트에 필요로 하는 전압보다도 작게 해야만 한다.
즉, 리셋 과정에서는, 셀 선택 트랜지스터(14)의 채널 저항(RCS)이 저항 기억 소자(12)의 저항값(RL)보다도 충분히 작아지도록, 이들 트랜지스터의 게이트 전압을 조정하는 동시에, 비트선(BL)에 인가되는 바이어스 전압을, 리셋에 필요한 전압 이상, 세트에 필요한 전압 미만으로 설정한다.
다음으로, 비트선(BL1)에 인가되는 바이어스 전압을 제로로 되돌린 후, 워드선(WL)에 인가되는 전압을 오프로 하고, 리셋의 동작을 완료한다.
본 실시예에 의한 불휘발성 반도체 기억 장치에서는, 도 10에 나타낸 바와 같이, 워드선(WL)과 소스선(SL)이 열 방향으로 배치되어 있고, 1개의 워드선(예를 들어, WL1)에 접속된 메모리 셀(10)은 동일한 소스선(SL)(예를 들어, SL1)에 접속 되어 있다. 따라서, 상기 리셋 동작에서 복수의 비트선(BL)(예를 들어, BL1∼BL4)을 동시에 구동하면, 선택 워드선(예를 들어, WL1)에 연속되는 복수의 메모리 셀(10)을 일괄적으로 리셋하는 것도 가능하다.
다음으로, 도 10에 나타낸 본 실시예에 의한 불휘발성 반도체 기억 장치의 판독 방법에 대해서 설명한다. 판독 대상의 메모리 셀(10)은 워드선(WL1) 및 비트선(BL1)에 접속된 메모리 셀(10)인 것으로 한다.
우선, 워드선(WL1)에 소정의 전압을 인가하고, 셀 선택 트랜지스터(14)를 온 상태로 한다. 소스선(SL1)은 기준 전위, 예를 들어 접지 전위인 0V에 접속시킨다.
다음으로, 비트선(BL1)에, 소정의 바이어스 전압을 인가한다. 이 바이어스 전압은 저항 기억 소자(12)가 어떤 저항 상태에 있을 때에도 인가 전압에 의해 세트나 리셋이 생기지 않도록 설정한다.
비트선(BL1)에 이러한 바이어스 전압을 인가하면, 비트선(BL1)에는 저항 기억 소자(12)의 저항값에 따른 전류가 흐른다. 따라서, 비트선(BL1)에 흐르는 이 전류값을 검출함으로써, 저항 기억 소자(12)가 어떤 저항 상태에 있는지를 판독할 수 있다.
다음으로, 본 실시예에 의한 불휘발성 반도체 장치의 제조 방법에 대해서 도 11 내지 도 13을 사용하여 설명한다.
우선, 실리콘 기판(20) 내에, 예를 들어 STI(Shallow Trench Isolation)법에 의해, 소자 영역을 획정하는 소자 분리막(22)을 형성한다.
다음으로, 실리콘 기판(20)의 소자 영역 상에, 통상의 MOS 트랜지스터의 제 조 방법과 동일하게 하여, 게이트 전극(24) 및 소스/드레인 영역(26, 28)을 갖는 셀 선택 트랜지스터를 형성한다(도 11의 (a)).
다음으로, 셀 선택 트랜지스터가 형성된 실리콘 기판(20) 상에, 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적하고, 실리콘 산화막으로 이루어지는 층간절연막(30)을 형성한다.
다음으로, 포토리소그래피 및 건식 에칭에 의해, 층간절연막(30)에, 소스/드레인 영역(26)에 이르는 콘택트 홀을 형성한다.
다음으로, 예를 들어 CVD법에 의해 배리어 메탈 및 텅스텐막을 퇴적 후, 이들 도전막을 에치백하고, 콘택트 홀 내에, 소스/드레인 영역(26)에 전기적으로 접속된 콘택트 플러그(32)를 형성한다(도 11의 (b)).
다음으로, 콘택트 플러그(32)가 매립된 층간절연막(30) 상에, 예를 들어 CVD법에 의해, 플라티나(Pt)막을 퇴적한다.
다음으로, 포토리소그래피 및 건식 에칭에 의해 플라티나막을 패터닝하고, 콘택트 플러그(32)를 통하여 소스/드레인 영역(26)에 전기적으로 접속된 소스선(36)을 형성한다(도 11의 (c)).
다음으로, 소스선(36)이 형성된 층간절연막(30) 상에, 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적하고, 실리콘 산화막으로 이루어지는 층간절연막(40)을 형성한다.
다음으로, 포토리소그래피 및 건식 에칭에 의해, 층간절연막(40, 30)에, 소스/드레인 영역(28)에 이르는 콘택트 홀을 형성한다.
다음으로, 예를 들어 CVD법에 의해 배리어 메탈 및 텅스텐막을 퇴적 후, 이들 도전막을 에치백하고, 콘택트 홀 내에, 소스/드레인 영역(28)에 전기적으로 접속된 콘택트 플러그(34)를 형성한다(도 12의 (a)).
다음으로, 콘택트 플러그(34)가 매립된 층간절연막(40) 상에, 예를 들어 CVD법에 의해, 플라티나막을 퇴적한다.
다음으로, 포토리소그래피 및 건식 에칭에 의해 플라티나막을 패터닝하고, 콘택트 플러그(34)를 통하여 소스/드레인 영역(28)에 전기적으로 접속된 하부 전극(38)을 형성한다(도 12의 (b)). 하부 전극(38)은 콘택트 플러그(34)의 각각에 대응하여 설치되어 있다.
다음으로, 하부 전극(38)이 형성된 층간절연막(40) 상에, 레이저 어블레이션(laser ablation), 졸겔, 스퍼터링, MOCVD 등에 의해, 예를 들어 막 두께 50㎚의 TiOx막을 퇴적하고, TiOx막으로 이루어지는 저항 기억층(42)을 형성한다(도 12의 (c)).
다음으로, 저항 기억층(42) 상에, 예를 들어 CVD법에 의해, 플라티나막을 퇴적한다.
다음으로, 포토리소그래피 및 건식 에칭에 의해 플라티나막을 패터닝하고, 플라티나막으로 이루어지는 상부 전극(44)을 형성한다(도 13의 (a)).
상부 전극(44)은 소자 분리 영역을 사이에 두고 비트선의 연장 방향(도면, 횡 방향)으로 인접하는 2개의 하부 전극(38)에 중첩되도록 형성한다. 이에 따라, 상부 전극(44)을 공통으로 하는 2개의 저항 기억 소자(46)가 비트선의 연장 방향으로 소자 분리 영역을 사이에 두고 인접하여 형성된다.
다음으로, 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적한 후, 예를 들어 CMP법에 의해 그 표면을 평탄화하고, 실리콘 산화막으로 이루어지는 층간절연막(48)을 형성한다.
다음으로, 포토리소그래피 및 드라이 에칭에 의해, 층간절연막(48)에, 저항 기억 소자(46)의 상부 전극(44)에 이르는 콘택트 홀을 형성한다.
다음으로, 예를 들어 CVD법에 의해 배리어 메탈 및 텅스텐막을 퇴적 후, 이들 도전막을 에치백하고, 콘택트 홀 내에, 저항 기억 소자(46)의 상부 전극(44)에 전기적으로 접속된 콘택트 플러그(50)를 형성한다(도 13의 (b)).
다음으로, 콘택트 플러그(50)가 매립된 층간절연막(48) 상에 도전막을 퇴적 후, 포토리소그래피 및 드라이 에칭에 의해 이 도전막을 패터닝하고, 콘택트 플러그(50)를 통하여 저항 기억 소자(46)에 접속된 비트선(52)을 형성한다(도 13의 (c)).
이 후, 필요에 따라 상층의 배선층을 더 형성하고, 불휘발성 반도체 장치를 완성한다.
이와 같이, 본 실시예에 의하면, 복수의 저항 기억 소자에서 상부 전극을 공용하기 때문에, 단위 메모리 셀의 면적에 영향을 미치지 않고 상부 전극을 크게 할 수 있다. 이에 따라, 상부 전극에 접속되는 배선이나 콘택트 플러그의 위치 맞춤 마진을 향상시킬 수 있고, 제조 프로세스를 간략하게 할 수 있다. 또한, 하부 전 극은 디자인 룰 상의 최소 가공 치수까지 축소해도 지장이 없고, 이것에 의해 소자의 미세화를 도모할 수 있다.
[제 2 실시예]
본 발명의 제 2 실시예에 의한 불휘발성 반도체 기억 장치 및 그 기입 방법에 대해서 도 14 내지 도 18을 사용하여 설명한다.
또한, 도 1 내지 도 13에 나타낸 제 1 실시예에 의한 불휘발성 반도체 기억 장치 및 그 기입 방법과 동일한 구성 요소에는 동일한 부호를 부여하고, 설명을 생략 또는 간결하게 한다.
도 14는 본 실시예에 의한 불휘발성 반도체 기억 장치의 구조를 나타내는 평면도, 도 15는 본 실시예에 의한 불휘발성 반도체 기억 장치의 구조를 나타내는 개략 단면도, 도 16은 본 실시예에 의한 불휘발성 반도체 기억 장치의 구조를 나타내는 회로도, 도 17 및 도 18은 본 실시예에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도이다.
처음으로, 본 실시예에 의한 불휘발성 반도체 기억 장치의 구조에 대해서 도 14 및 도 15를 사용하여 설명한다. 도 15의 (a)는 도 14의 A-A'선 단면도, 도 15의 (b)는 도 14의 B-B'선 단면도이다.
도 14 및 도 15에 나타낸 바와 같이, 실리콘 기판(20)에는, 소자 영역을 획정하는 소자 분리막(22)이 형성되어 있다. 실리콘 기판(20)의 소자 영역에는, 게이트 전극(24) 및 소스/드레인 영역(26, 28)을 갖는 셀 선택 트랜지스터가 형성되어 있다.
게이트 전극(24)은, 도 8에 나타낸 바와 같이, 열 방향(도면 종 방향)으로 인접하는 셀 선택 트랜지스터의 게이트 전극(24)을 공통 접속하는 워드선(WL)으로서도 기능한다.
셀 선택 트랜지스터가 형성된 실리콘 기판(20) 상에는, 소스/드레인 영역(26)에 전기적으로 접속된 콘택트 플러그(32)와, 소스/드레인 영역(28)에 전기적으로 접속된 콘택트 플러그(34)가 매립된 층간절연막(30)이 형성되어 있다. 층간절연막(30) 상에는, 콘택트 플러그(32)를 통하여 소스/드레인 영역(26)에 전기적으로 접속된 소스선(36)과, 콘택트 플러그(34)를 통하여 소스/드레인 영역(28)에 전기적으로 접속된 하부 전극(38)이 형성되어 있다. 하부 전극(38)은 열 방향으로 긴 직사각형 형상을 갖고 있고, 그 중앙 부분에서 콘택트 플러그(34)와 접속되어 있다(도 14 참조).
소스선(36) 및 하부 전극(38)이 형성된 영역 이외의 층간절연막(30) 상에는 층간절연막(40)이 형성되어 있다. 이에 따라, 소스선(36), 하부 전극(38) 및 층간절연막(40)의 표면이 평탄화되어 있다.
소스선(36), 하부 전극(38) 및 층간절연막(40) 상에는, 저항 기억층(42)이 형성되어 있다. 저항 기억층(42) 상에는, 상부 전극(44)이 형성되어 있다. 상부 전극(44)은 1개의 하부 전극(38) 상에 각각 2개씩 형성되어 있다. 이에 따라, 하부 전극(38)을 공통으로 하는 2개의 저항 기억 소자(46)가 하부 전극(38)의 형성 영역에 각각 형성되어 있다.
저항 기억 소자(46) 상에는, 층간절연막(48)이 형성되어 있다. 층간절연 막(48)에는, 저항 기억 소자(46)의 상부 전극(44)에 전기적으로 접속된 콘택트 플러그(50)가 매립되어 있다.
콘택트 플러그(50)가 매립된 층간절연막(48) 상에는, 콘택트 플러그(50)를 통하여 저항 기억 소자(46)의 상부 전극(44)에 접속되고, 행 방향으로 연장되는 비트선(52)이 형성되어 있다.
이와 같이, 본 실시예에 의한 불휘발성 반도체 기억 장치는, 열 방향으로 인접하는 저항 기억 소자(46)의 하부 전극(38)이 공용되어 있는 것에 주된 특징이 있다. 그리고, 하부 전극(38)을 공용하는 2개의 저항 기억 소자는 1개의 선택 트랜지스터에 접속되어 있다.
저항 기억 소자(46)의 전기 특성은 저항 기억층(42) 내에 형성되는 필라멘트 형상의 변질 영역에 의해 규정된다. 따라서, 1개의 하부 전극(38)에 대하여 2개의 상부 전극(44)을 설치한 경우에는, 상부 전극과 2개의 하부 전극(38) 사이에 각각 필라멘트 형상의 변질 영역이 형성되어 메모리 영역으로 되기 때문에, 2개의 저항 기억 소자(46)로서 기능시킬 수 있다. 이에 따라, 소자를 미세화할 수 있다. 또한, 본 실시예에 의한 불휘발성 반도체 기억 장치에서는, 2개의 저항 기억 소자(46)에 대하여 1개의 셀 선택 트랜지스터를 형성하면 되고, 소자의 집적도를 더 향상시킬 수 있다.
도 16은 도 14 및 도 15에 나타낸 본 실시예에 의한 불휘발성 반도체 기억 장치의 회로도이다. 도 16에 나타낸 바와 같이, 1개의 메모리 셀(10)은 1개의 셀 선택 트랜지스터(14)와, 2개의 저항 기억 소자(12a, 12b)를 갖고 있다. 셀 선택 트랜지스터(14)의 소스 단자는 소스선(SL(SL1))에 접속되고, 게이트 단자는 워드선(WL(WL1))에 접속되어 있다. 저항 기억 소자(12a, 12b)의 한쪽 끝은 셀 선택 트랜지스터(14)의 드레인 단자에 접속되어 있다. 저항 기억 소자(12a, 12b)의 다른 쪽 끝은 각각 별개의 비트선(BL(BL11, BL12))에 접속되어 있다. 그리고, 이러한 메모리 셀(10)이 열 방향(도면 종 방향) 및 행 방향(도면 횡 방향)으로 인접하여 형성되어 있다.
열 방향으로는, 복수의 워드선(WL1, WL2, WL3…)이 배치되어 있고, 열 방향으로 나열되는 메모리 셀(10)에 공통의 신호선을 구성하고 있다. 또한, 열 방향으로는, 소스선(SL1, SL2…)이 배치되고, 열 방향으로 나열되는 메모리 셀(10)에 공통의 신호선을 구성하고 있다.
행 방향(도면 횡 방향)으로는, 복수의 비트선(BL11, BL12, BL21, BL22, BL31, BL32…)이 배치되어 있고, 행 방향으로 나열되는 메모리 셀(1O)에 공통의 신호선을 구성하고 있다.
다음으로, 본 실시예에 의한 불휘발성 반도체 기억 장치의 기입 방법에 대해서 도 16을 사용하여 설명한다. 또한, 저항 기억 소자의 포밍 처리는 완료되어 있는 것으로 한다.
본 실시예에 의한 불휘발성 반도체 기억 장치의 기입 방법에서는, 우선, 재기입 대상의 메모리 셀(10)을 포함하는 섹터(sector)를 일괄 리셋한다. 그 후, 메모리 셀(10)로의 기입을 행한다.
처음으로, 섹터의 일괄 리셋에 대해서 설명한다. 또한, 이하의 설명에서는, 워드선(WL1∼WL3), 비트선(BL11, BL12), 소스선(SL1∼SL3)에 접속된 메모리 셀을 일괄 리셋하는 것으로 한다.
우선, 워드선(WL1, WL2, WL3)에 소정의 전압을 인가하고, 셀 선택 트랜지스터(14)를 온 상태로 한다. 소스선(SL1, SL2, SL3)은 기준 전위, 예를 들어 접지 전위인 0V에 접속시킨다.
다음으로, 비트선(BL11, BL12)에, 저항 기억 소자(12)를 리셋하기 위해 필요로 하는 전압과 동일한 또는 이것보다 약간 큰 바이어스 전압(리셋 전압(VRESET))을 인가한다. 예를 들어, 도 6에 나타낸 특성을 갖는 저항 기억 소자의 경우, 예를 들어 약 1V 정도의 바이어스 전압을 인가한다. 또한, 비트선(BL21, BL22, BL31, BL32)은 플로팅(floating)으로 한다.
이에 따라, 각 저항 기억 소자(12)에는 리셋 전압(VRESET)이 인가되고, 고저항 상태의 저항 기억 소자(12)는 리셋되어 저저항 상태로 된다. 저저항 상태의 저항 기억 소자(12)는 저저항 상태 그대로 유지된다.
이와 같이 하여, 비트선(BL11, BL12)에 접속되는 메모리 셀(10)의 일괄 리셋이 완료된다.
다음으로, 메모리 셀(10)로의 기입하는 방법에 대해서 설명한다. 또한, 이하의 설명에서는, 워드선(WL1), 비트선(BL11, BL12), 소스선(SL1)에 접속된 메모리 셀(10)로 기입되는 경우에 대해서 설명한다.
메모리 셀(10)로의 기입 시에는, 저항 기억 소자(12a, 12b)에 기입해야 할 정보의 조합에 따라, 각 신호선에 인가되는 전압을 하기 (1)∼(4)로부터 선택한다.
(1) 저항 기억 소자(12a, 12b)의 쌍방에 고저항 상태를 기입하는 경우
저항 기억 소자(12a, 12b)에 고저항 상태를 기입할 경우에는, 특단의 처리를 필요로 하지 않는다. 일괄 리셋이 완료된 후에는, 저항 기억 소자(12a, 12b)는 고저항 상태이다. 따라서, 저항 기억 소자(12a, 12b)를 고저항 상태로 기입할 경우에는, 일괄 리셋의 처리만 행하면 된다.
(2) 저항 기억 소자(12a)에 고저항 상태를 기입하고, 저항 기억 소자(12b)에 저저항 상태를 기입하는 경우
워드선(WL1)에 소정의 전압을 인가하여 셀 선택 트랜지스터(14)를 온 상태로 하고, 소스선(SL1)을 기준 전위, 예를 들어 접지 전위인 0V에 접속시킨다.
다음으로, 비트선(BL11)에 VSET-ΔVSET의 전압을 인가하고, 비트선(BL12)에 VSET-ΔVSET의 전압을 인가한다. 여기서, 전압(VSET)은 저항 기억 소자(12)의 세트에 필요한 전압(세트 전압)이고, ΔVSET은 2ΔVSET<VSET을 만족하는 전압이다.
이에 따라, 저항 기억 소자(12b)에는, 세트 전압보다도 높은 VSET+ΔVSET의 전압이 인가되고, 고저항 상태로부터 저저항 상태로 세트된다. 한편, 저항 기억 소자(12a)에 인가되는 전압은 세트 전압보다도 낮은 전압(VSET-ΔVSET)이고, 저항 기억 소자(12a)는 고저항 상태 그대로 유지된다. 비트선(BL11)과 비트선(BL12) 사이의 전압은 리셋 전압(VRESET)보다도 낮은 2ΔVSET이고, 인접 메모리 셀로의 디스터 브(disturb)는 생기지 않는다. 이와 같이 하여, 저항 기억 소자(12a)로의 고저항 상태의 기입 및 저항 기억 소자(12b)로의 저저항 상태의 기입이 완료된다.
(3) 저항 기억 소자(12a)에 저저항 상태를 기입하고, 저항 기억 소자(12b)에 고저항 상태를 기입하는 경우
워드선(WL1)에 소정의 전압을 인가하여 셀 선택 트랜지스터(14)를 온 상태로 하고, 소스선(SL1)을 기준 전위, 예를 들어 접지 전위인 0V에 접속시킨다.
다음으로, 비트선(BL11)에 VSET+ΔVSET의 전압을 인가하고, 비트선(BL12)에 VSET-ΔVSET의 전압을 인가한다.
이에 따라, 저항 기억 소자(12a)에는, 세트 전압보다도 높은 VSET+ΔVSET의 전압이 인가되고, 고저항 상태로부터 저저항 상태로 세트된다. 한편, 저항 기억 소자(12b)에 인가되는 전압은 세트 전압보다도 낮은 전압(VSET-ΔVSET)이고, 저항 기억 소자(12b)는 고저항 상태 그대로 유지된다. 비트선(BL11)과 비트선(BL12) 사이의 전압은 리셋 전압(VRESET)보다도 낮은 2ΔVSET이고, 인접 메모리 셀로의 디스터브는 생기지 않는다. 이와 같이 하여, 저항 기억 소자(12a)로의 저저항 상태의 기입 및 저항 기억 소자(12b)로의 고저항 상태의 기입이 완료된다.
(4) 저항 기억 소자(12a, 12b)의 쌍방에 저저항 상태를 기입하는 경우
워드선(WL1)에 소정의 전압을 인가하여 셀 선택 트랜지스터(14)를 온 상태로 하고, 소스선(SL1)을 기준 전위, 예를 들어 접지 전위인 0V에 접속시킨다.
다음으로, 비트선(BL11, BL12)에, VSET+ΔVSET의 전압을 인가한다.
이에 따라, 저항 기억 소자(12a, 12b)에는, 세트 전압보다도 높은 VSET+ΔVSET의 전압이 인가되고, 고저항 상태로부터 저저항 상태로 세트된다. 비트선(BL11)과 비트선(BL12) 사이의 전압은 0V이고, 인접 메모리 셀로의 디스터브는 생기지 않는다. 이와 같이 하여, 저항 기억 소자(12a, 12b)로의 저저항 상태의 기입이 완료된다.
다음으로, 도 16에 나타낸 본 실시예에 의한 불휘발성 반도체 기억 장치의 판독 방법에 대해서 설명한다. 판독 대상의 저항 기억 소자는 워드선(WL1) 및 비트선(BL11)에 접속된 메모리 셀(10)인 것으로 한다.
우선, 워드선(WL1)에 소정의 전압을 인가하고, 셀 선택 트랜지스터(14)를 온 상태로 한다. 소스선(SL1)은 기준 전위, 예를 들어 접지 전위인 0V에 접속시킨다. 비선택 셀에 접속된 워드선(WL2, WL3…), 비트선(BL21, BL22, BL31, BL32…), 소스선(SL2, SL3…)은 플로팅으로 한다.
다음으로, 비트선(BL11, BL12)에, 서로 동일한 소정의 바이어스 전압을 인가한다. 이 바이어스 전압은 저항 기억 소자(12a, 12b)가 어떤 저항 상태에 있을 때에도 인가 전압에 의해 세트나 리셋이 생기지 않도록, 리셋 전압(VRESET)보다도 낮은 값으로 설정된다.
비트선(BL11, BL12)에 이러한 바이어스 전압을 인가하면, 비트선(BL11)에는 저항 기억 소자(12a)의 저항값에 따른 전류가 흐른다. 또한, 비트선(BL12)에는 저 항 기억 소자(12b)의 저항값에 따른 전류가 흐른다. 따라서, 비트선(BL11, BL12)에 흐르는 이들 전류값을 검출함으로써, 저항 기억 소자(12a, 12b)가 어떤 저항 상태에 있는지를 판독할 수 있다.
다음으로, 본 실시예에 의한 불휘발성 반도체 장치의 제조 방법에 대해서 도 17 및 도 18을 사용하여 설명한다.
우선, 실리콘 기판(20) 내에, 예를 들어 STI(Shallow Trench Isolation)법에 의해, 소자 영역을 획정하는 소자 분리막(22)을 형성한다.
다음으로, 실리콘 기판(20)의 소자 영역 상에, 통상의 MOS 트랜지스터의 제조 방법과 동일하게 하여, 게이트 전극(24) 및 소스/드레인 영역(26, 28)을 갖는 셀 선택 트랜지스터를 형성한다(도 17의 (a)).
다음으로, 셀 선택 트랜지스터가 형성된 실리콘 기판(20) 상에, 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적하고, 실리콘 산화막으로 이루어지는 층간절연막(30)을 형성한다.
다음으로, 포토리소그래피 및 드라이 에칭에 의해, 층간절연막(30)에, 소스/드레인 영역(26, 28)에 이르는 콘택트 홀을 형성한다.
다음으로, 예를 들어 CVD법에 의해 배리어 메탈 및 텅스텐막을 퇴적 후, 이들 도전막을 에치백하고, 콘택트 홀 내에, 소스/드레인 영역(26)에 전기적으로 접속된 콘택트 플러그(32)와, 소스/드레인 영역(28)에 전기적으로 접속된 콘택트 플러그(34)를 형성한다(도 17의 (b)).
다음으로, 콘택트 플러그(32)가 매립된 층간절연막(30) 상에, 예를 들어 CVD 법에 의해, 플라티나(Pt)막을 퇴적한다.
다음으로, 포토리소그래피 및 건식 에칭에 의해 플라티나막을 패터닝하고, 콘택트 플러그(32)를 통하여 소스/드레인 영역(26)에 전기적으로 접속된 소스선(36)과, 콘택트 플러그(34)를 통하여 소스/드레인 영역(28)에 전기적으로 접속된 하부 전극(38)을 형성한다(도 17의 (c)). 하부 전극(38)은 열 방향으로 긴 직사각형 형상을 갖고 있고, 그 중앙 부분에서 콘택트 플러그(34)에 접속된다(도 14 참조).
다음으로, 소스선(36) 및 하부 전극(38)이 형성된 층간절연막(30) 상에, 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적한 후, 이 표면을 CMP법 등에 의해 평탄화하고, 소스선(36) 및 하부 전극(38) 사이에 매립된 실리콘 산화막으로 이루어지는 층간절연막(40)을 형성한다(도 17의 (d)).
다음으로, 소스선(36), 하부 전극(38) 및 층간절연막(40) 상에, 레이저 어블레이션, 졸겔, 스퍼터링, MOCVD 등에 의해, 예를 들어 막 두께 50㎚의 TiOx막을 퇴적하고, TiOx막으로 이루어지는 저항 기억층(42)을 형성한다.
다음으로, 저항 기억층(42) 상에, 예를 들어 CVD법에 의해, 플라티나막(44a)을 퇴적한다(도 18의 (a)).
다음으로, 포토리소그래피 및 건식 에칭에 의해 플라티나막(44a)을 패터닝하고, 플라티나막(44a)으로 이루어지는 상부 전극(44)을 형성한다(도 18의 (b)). 상부 전극(44)은 하부 전극(38) 상에 각각 2개씩 형성된다. 이에 따라, 하부 전 극(38)을 공통으로 하는 2개의 저항 기억 소자(46)가 워드선(WL)의 연장 방향으로 인접하여 형성된다(도 14 참조).
다음으로, 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적한 후, 예를 들어 CMP법에 의해 그 표면을 평탄화하고, 실리콘 산화막으로 이루어지는 층간절연막(48)을 형성한다.
다음으로, 포토리소그래피 및 건식 에칭에 의해, 층간절연막(48)에, 저항 기억 소자(46)의 상부 전극(44)에 이르는 콘택트 홀을 형성한다.
다음으로, 예를 들어 CVD법에 의해 배리어 메탈 및 텅스텐막을 퇴적 후, 이들 도전막을 에치백하고, 콘택트 홀 내에, 저항 기억 소자(46)의 상부 전극(44)에 전기적으로 접속된 콘택트 플러그(50)를 형성한다.
다음으로, 콘택트 플러그(50)가 매립된 층간절연막(48) 상에 도전막을 퇴적 후, 포토리소그래피 및 건식 에칭에 의해 이 도전막을 패터닝하고, 콘택트 플러그(50)를 통하여 저항 기억 소자(46)에 접속된 비트선(52)을 형성한다(도 18의 (c)).
이 후, 필요에 따라 상층의 배선층을 더 형성하고, 불휘발성 반도체 장치를 완성한다.
이와 같이, 본 실시예에 의하면, 2개의 저항 기억 소자 사이에서 하부 전극을 공용하기 때문에, 저항 기억 소자를 미세화할 수 있다. 또한, 2개의 저항 기억 소자에 대하여 1개의 셀 선택 트랜지스터를 설치하기 때문에, 소자의 집적도를 더 향상시킬 수 있다.
[제 3 실시예]
본 발명의 제 3 실시예에 의한 불휘발성 반도체 기억 장치의 기입 방법에 대해서 도 16을 사용하여 설명한다. 또한, 도 1 내지 도 18에 나타낸 제 1 및 제 2 실시예에 의한 저항 기억 소자 및 불휘발성 반도체 기억 장치와 동일한 구성요소에는 동일한 부호를 부여하고, 설명을 생략 또는 간결하게 한다.
본 실시예에서는, 제 2 실시예에 의한 불휘발성 반도체 기억 장치의 다른 기입 방법에 대해서 설명한다. 제 2 실시예에 기재된 기입 방법은 일괄 리셋을 행한 후에 각 메모리 셀의 기입을 행하는 것이었지만, 본 실시예의 기입 방법은 임의의 메모리 셀에만 기입을 행하는 방법, 즉 랜덤 액세스(random access)가 가능한 기입 방법이다.
우선, 1개의 메모리 셀(10)에 포함되는 저항 기억 소자(12a, 12b)의 저항 상태를 판독한다. 저항 기억 소자(12a, 12b)의 저항 상태의 판독 방법은 제 2 실시예에 기재한 바와 같다. 본 실시예에 의한 불휘발성 반도체 기억 장치의 기입 방법에서는, 1개의 메모리 셀(10)에 포함되는 저항 기억 소자(12a, 12b)의 저항 상태의 조합에 따라, 재기입 시의 구동 조건을 설정한다. 따라서, 재기입 전에, 저항 기억 소자(12a, 12b)의 저항 상태를 판독할 필요가 있다.
다음으로, 판독된 저항 기억 소자(12a, 12b)의 저항 상태의 조합에 따라, 이하의 4개의 방법에 의해 재기입을 행한다.
(1) 저항 기억 소자(12a, 12b)의 쌍방이 고저항 상태이고, 그 한쪽을 저저항 상태로 재기입하는 경우
저항 기억 소자(12a) 및 저항 기억 소자(12b)가 고저항 상태일 때에, 저항 기억 소자(12a)만을 저저항 상태로 재기입할 경우에는, 우선, 워드선(WL1)에 소정의 전압을 인가하여 셀 선택 트랜지스터(14)를 온 상태로 하고, 소스선(SL1)을 기준 전위, 예를 들어 접지 전위인 0V에 접속시킨다.
다음으로, 비트선(BL11)에 VSET+ΔVSET의 전압을 인가하고, 비트선(BL12)에 VSET-ΔVSET의 전압을 인가한다. 여기서, 전압(VSET)은 저항 기억 소자(12)의 세트에 필요한 전압(세트 전압)이고, ΔVSET는 2ΔVSET<VRESET을 만족하는 전압이다.
이에 따라, 저항 기억 소자(12a)에는, 세트 전압보다도 높은 VSET+ΔVSET의 전압이 인가되고, 고저항 상태로부터 저저항 상태로 세트된다. 한편, 저항 기억 소자(12b)에 인가되는 전압은 세트 전압보다도 낮은 전압(VSET-ΔVSET)이고, 저항 기억 소자(12b)는 고저항 상태 그대로 유지된다. 비트선(BL11)과 비트선(BL12) 사이의 전압은 리셋 전압(VRESET)보다도 낮은 2ΔVSET이고, 인접 메모리 셀로의 디스터브는 생기지 않는다. 이와 같이 하여, 저항 기억 소자(12a)로의 저저항 상태의 기입을 행할 수 있다.
또한, 저항 기억 소자(12a) 및 저항 기억 소자(12b)가 고저항 상태인 때에, 저항 기억 소자(12b)만을 저저항 상태로 재기입할 경우에는, 비트선(BL11)에 인가되는 전압과 비트선(BL12)에 인가되는 전압을 교체하면 된다.
(2) 저항 기억 소자(12a, 12b)의 쌍방이 저저항 상태이고, 그 한쪽을 고저항 상태로 재기입하는 경우
저항 기억 소자(12a) 및 저항 기억 소자(12b)가 저저항 상태인 때에, 저항 기억 소자(12a)만을 고저항 상태로 재기입할 경우에는, 우선, 워드선(WL1)에 소정의 전압을 인가하여 셀 선택 트랜지스터(14)를 온 상태로 하고, 소스선(SL1)을 기준 전위, 예를 들어 접지 전위인 0V에 접속시킨다.
다음으로, 비트선(BL11)에 VRESET+ΔVRESET의 전압을 인가하고, 비트선(BL12)에 VRESET-ΔVRESET의 전압을 인가한다. 여기서, 전압(VRESET)은 저항 기억 소자(12)의 리셋에 필요한 전압(리셋 전압)이고, ΔVRESET은 2ΔVRESET<VRESET을 만족하는 전압이다.
이에 따라, 저항 기억 소자(12a)에는, 리셋 전압보다도 높은 VRESET+ΔVRESET의 전압이 인가되고, 저저항 상태로부터 고저항 상태로 리셋된다. 한편, 저항 기억 소자(12b)에 인가되는 전압은 리셋 전압보다도 낮은 전압(VRESET-ΔVRESET)이고, 저항 기억 소자(12b)는 저저항 상태 그대로 유지된다. 비트선(BL11)과 비트선(BL12) 사이의 전압은 리셋 전압(VRESET)보다도 낮은 2ΔVRESET이고, 인접 메모리 셀로의 디스터브는 생기지 않는다. 이와 같이 하여, 저항 기억 소자(12a)로의 고저항 상태의 기입을 행할 수 있다.
또한, 저항 기억 소자(12a) 및 저항 기억 소자(12b)가 저저항 상태인 때에, 저항 기억 소자(12b)만을 고저항 상태로 재기입할 경우에는, 비트선(BL11)에 인가되는 전압과 비트선(BL12)에 인가되는 전압을 교체하면 된다.
(3) 저항 기억 소자(12a, 12b)의 한쪽이 고저항 상태이고 다른 쪽이 저저항 상태이며, 저저항 상태의 저항 기억 소자를 고저항 상태로 재기입하는 경우
저항 기억 소자(12a)가 저저항 상태이고 저항 기억 소자(12b)가 고저항 상태인 때에, 저항 기억 소자(12a)를 고저항 상태로 재기입할 경우에는, 우선, 워드선(WL1)에 소정의 전압을 인가하여 셀 선택 트랜지스터(14)를 온 상태로 하고, 소스선(SL1)을 기준 전위, 예를 들어 접지 전위인 0V에 접속시킨다.
다음으로, 비트선(BL11, BL12)에, VRESET+ΔVRESET의 전압을 인가한다.
이에 따라, 저항 기억 소자(12a)에는, 리셋 전압보다도 높은 VRESET+ΔVRESET의 전압이 인가되고, 저저항 상태로부터 고저항 상태로 리셋된다. 한편, 저항 기억 소자(12b)에도 리셋 전압보다도 높은 VRESET+ΔVRESET의 전압이 인가되지만, 원래 리셋 상태이고, 저항 기억 소자(12b)는 고저항 상태 그대로 유지된다. 비트선(BL11)과 비트선(BL12) 사이의 전압은 0V이고, 인접 메모리 셀로의 디스터브는 생기지 않는다. 이와 같이 하여, 저항 기억 소자(12a)로의 고저항 상태의 기입을 행할 수 있다.
또한, 저항 기억 소자(12a)가 고저항 상태이고 저항 기억 소자(12b)가 저저항 상태인 때에, 저항 기억 소자(12b)를 고저항 상태로 재기입할 경우에도, 상기 와 동일하다.
(4) 저항 기억 소자(12a, 12b)의 한쪽이 고저항 상태이고 다른 쪽이 저저항 상태이며, 고저항 상태의 저항 기억 소자를 저저항 상태로 재기입하는 경우
저항 기억 소자(12a)가 고저항 상태이고 저항 기억 소자(12b)가 저저항 상태인 때에, 저항 기억 소자(12a)를 저저항 상태로 재기입할 경우에는, 우선, 워드선(WL1)에 소정의 전압을 인가하여 셀 선택 트랜지스터(14)를 온 상태로 하고, 소스선(SL1)을 기준 전위, 예를 들어 접지 전위인 0V에 접속시키고, 비트선(BL11, BL12)에 VRESET+ΔVRESET의 전압을 인가한다.
이에 따라, 저항 기억 소자(12b)에는, 리셋 전압보다도 높은 VRESET+ΔVRESET의 전압이 인가되고, 저저항 상태로부터 고저항 상태로 리셋된다. 한편, 저항 기억 소자(12a)에도 리셋 전압보다도 높은 VRESET+ΔVRESET의 전압이 인가되지만, 원래 리셋 상태이고, 저항 기억 소자(12a)는 고저항 상태 그대로 유지된다. 이 때, 비트선(BL11)과 비트선(BL12) 사이의 전압은 0V이고, 인접 메모리 셀로의 디스터브는 생기지 않는다.
다음으로, 워드선(WL1)에 소정의 전압을 인가하여 셀 선택 트랜지스터(14)를 온 상태로 하고, 소스선(SL1)을 기준 전위, 예를 들어 접지 전위인 0V에 접속시키고, 비트선(BL11, BL12)에 VSET+ΔVSET의 전압을 인가한다.
이에 따라, 저항 기억 소자(12a, 12b)에는, 세트 전압보다도 높은 VSET+ΔVSET의 전압이 인가되고, 고저항 상태로부터 저저항 상태로 세트된다. 이 때, 비트선(BL11)과 비트선(BL12) 사이의 전압은 0V이고, 인접 메모리 셀로의 디스터브는 생기지 않는다.
이와 같이 하여, 저항 기억 소자(12a)로의 저저항 상태의 기입을 행할 수 있다.
또한, 저항 기억 소자(12a)가 저저항 상태이고 저항 기억 소자(12b)가 고저항 상태인 때에, 저항 기억 소자(12b)를 저저항 상태로 재기입할 경우에도, 상기와 동일하다.
이와 같이, 본 실시예에 의하면, 비선택 셀로의 디스터브를 방지하면서, 임의의 메모리 셀로의 기입을 행할 수 있다.
[제 4 실시예]
본 발명의 제 4 실시예에 의한 불휘발성 반도체 기억 장치의 기입 방법에 대해서 도 16 및 도 19를 사용하여 설명한다. 또한, 도 1 내지 도 18에 나타낸 제 1 및 제 2 실시예에 의한 저항 기억 소자 및 불휘발성 반도체 기억 장치와 동일한 구성요소에는 동일한 부호를 부여하고, 설명을 생략 또는 간결하게 한다.
도 19는 본 실시예에 의한 불휘발성 반도체 기억 장치의 기입 방법을 나타내는 회로도이다.
본 실시예에서는, 제 2 실시예에 의한 불휘발성 반도체 기억 장치의 다른 기입 방법에 대해서 설명한다. 제 2 실시예에 기재된 기입 방법은 일괄 리셋을 행한 후에 각 메모리 셀의 기입을 행하는 것이었지만, 본 실시예의 기입 방법은 임의의 메모리 셀에만 기입을 행하는 방법, 즉 랜덤 액세스가 가능한 기입 방법이다.
처음으로, 고저항 상태로부터 저저항 상태로의 재기입 동작, 즉 세트의 동작에 대해서 설명한다. 또한, 재기입 대상의 저항 기억 소자는 워드선(WL1) 및 비트 선(BL11)에 접속된 메모리 셀(10a)의 저항 기억 소자(12a)인 것으로 한다.
우선, 워드선(WL1)에 소정의 전압을 인가하고, 셀 선택 트랜지스터(14)를 온 상태로 한다. 재기입 대상의 저항 기억 소자(12a)를 포함하는 메모리 셀(10a)이 접속된 소스선(SL1)은 기준 전위, 예를 들어 접지 전위인 0V에 접속시킨다. 비선택 셀에 접속된 워드선(WL2, WL3…), 비트선(BL21, BL22, BL31, BL32…), 소스선(SL2, SL3…)은 플로팅으로 한다.
다음으로, 비트선(BL11)에, 저항 기억 소자(12a)를 세트하기 위해 필요로 하는 전압과 동일한 또는 이것보다 약간 큰 바이어스 전압(세트 전압(VSET))을 인가한다. 예를 들어, 도 6에 나타낸 특성을 갖는 저항 기억 소자의 경우, 예를 들어 약 2V 정도의 바이어스 전압을 인가한다. 비선택 셀에 접속된 비트선(BL21, BL22, BL31, BL32…)은 플로팅으로 한다. 또한, 비트선(BL12)에 인가되는 전압에 대해서는 후술한다.
이에 따라, 비트선(BL11), 저항 기억 소자(12a) 및 셀 선택 트랜지스터(14)를 통하여 소스선(SL1)으로 향하는 전류 경로가 형성되고, 인가된 바이어스 전압은 저항 기억 소자(12a)의 저항값(RH) 및 셀 선택 트랜지스터(14)의 채널 저항(RCS)에 따라 각각 분배된다.
이 때, 저항 기억 소자(12a)의 저항값(RH)은 셀 선택 트랜지스터의 채널 저항(RCS)에 비하여 충분히 크기 때문에, 바이어스 전압의 대부분은 저항 기억 소자(12a)에 인가된다. 이에 따라, 저항 기억 소자(12a)는 고저항 상태로부터 저저 항 상태로 변화된다.
다음으로, 비트선(BL11)에 인가되는 바이어스 전압을 제로로 되돌린 후, 워드선(WL1)에 인가되는 전압을 오프로 하고, 세트의 동작을 완료한다.
또한, 제 2 실시예에 의한 불휘발성 반도체 기억 장치에서는, 1개의 셀 선택 트랜지스터(14)에 2개의 저항 기억 소자(12a, 12b)가 접속되어 있기 때문에, 재기입 대상의 저항 기억 소자(12)(상술한 예에서는 저항 기억 소자(12a))에 병렬로 접속되는 저항 기억 소자(12)(상술한 예에서는 저항 기억 소자(12b))를 통한 다른 메모리 셀로의 디스터브에 주의를 요한다.
디스터브를 방지하는 방법으로서, 재기입 대상의 저항 기억 소자(12)(상술한 예에서는 저항 기억 소자(12a))에 병렬로 접속되는 저항 기억 소자(12)(상술한 예에서는 저항 기억 소자(12b))가 접속되는 비트선(BL)(상술한 예에서는 비트선(BL12))의 전압을 끌어올리는 것을 생각할 수 있다. 이 방법에 대해서, 도 19를 사용하여 설명한다.
비트선(BL11)에 세트 전압(VSET)을 인가하고, 비트선(BL12)에는 저항 기억 소자(12)를 리셋하기 위해 필요로 하는 전압(리셋 전압(VRESET))보다도 낮은 전압(V)을 인가한다. 이에 따라, 저항 기억 소자(12a)는 저저항 상태로 세트되고, 저항 기억 소자(12b)의 저항 상태는 변화되지 않는다.
이 때, 비트선(BL11, BL12)에 접속되어 있는 다른 메모리 셀(1Ob)에 착안하면, 저항 기억 소자(12c, 12d)의 직렬 접속체에도, 비트선(BL11, BL12) 사이의 전 위차에 상당하는 전압(=VSET-V)이 인가된다.
비트선(BL11, BL12) 사이의 전압(VSET-V)이 리셋 전압(VRESET)보다도 낮은 경우(VSET-V<VRESET)에는, 저항 기억 소자(12c, 12d)의 저항 상태에 관계없이, 모든 저항 기억 소자(12c, 12d)에도 리셋 전압(VRESET)을 초과하는 전압은 인가되지 않고, 디스터브는 생기지 않는다.
비트선(BL11, BL12) 사이의 전압(VSET-V)이 리셋 전압(VRESET) 이상인 경우(VSET-V≥VRESET), 저항 기억 소자(12c, 12d)의 쌍방이 고저항 상태일 때에는, 모든 저항 기억 소자(12c, 12d)에 세트 전압(VSET)을 초과하는 전압은 인가되지 않고, 디스터브는 생기지 않는다. 저항 기억 소자(12c, 12d)의 한쪽이 고저항 상태이고 다른 쪽이 저저항 상태일 때에는, 인가 전압은 고저항 측의 저항 기억 소자(12)에 주로 분압(分壓)되지만, 이 때도 세트 전압(VSET)을 초과하는 전압은 인가되지 않고, 디스터브는 생기지 않는다.
저항 기억 소자(12c, 12d)의 쌍방이 저저항 상태일 때에는, VSET-V≥2VRESET으로 되면, 저항 기억 소자(12c, 12d)의 쌍방에 VRESET을 초과하는 전압이 인가되고, 저항 기억 소자(12c, 12d)의 저항 상태가 변화된다(디스터브가 생긴다). 환언하면, VSET-V<2VRESET이면, 디스터브는 생기지 않는다. 즉, V>VSET-2VRESET의 관계를 만족하는 전압(V)을 비트선(BL12)에 인가함으로써, 디스터브를 방지할 수 있다.
이상을 종합하면, 하기의 관계식을 만족시키는 전압(V)을 비트선(BL12)에 인가함으로써, 비선택 셀에서의 디스터브를 방지할 수 있다.
V<VRESET
V>VSET-2VRESET
상기 관계를 만족시키기 위해서는, 저항 기억 소자(12)가 VSET<3VRESET의 관계를 가질 필요가 있다. 전형적인 저항 기억 소자에서는, 예를 들어 도 6에 나타낸 바와 같이, 세트 전압(VSET)은 리셋 전압(VRESET)의 2배 약하다. 따라서, 상기 관계식을 충분히 만족하는 것이다.
다음으로, 저저항 상태로부터 고저항 상태로의 재기입 동작, 즉 리셋의 동작에 대해서 설명한다. 또한, 재기입 대상의 저항 기억 소자는 워드선(WL1) 및 비트선(BL11)에 접속된 메모리 셀(10a)의 저항 기억 소자(12a)인 것으로 한다.
우선, 워드선(WL1)에 소정의 전압을 인가하고, 셀 선택 트랜지스터(14)를 온 상태로 한다. 재기입 대상의 저항 기억 소자(12a)를 포함하는 메모리 셀(10a)이 접속된 소스선(SL1)은 기준 전위, 예를 들어 접지 전위인 0V에 접속시킨다. 비선택 셀에 접속된 워드선(WL2, WL3…), 비트선(BL21, BL22, BL31, BL32…), 소스선(SL2, SL3…)은 플로팅으로 한다.
다음으로, 비트선(BL11)에, 저항 기억 소자(12a)를 리셋하기 위해 필요로 하는 전압과 동일한 또는 이것보다 약간 큰 바이어스 전압(리셋 전압(VRESET))을 인가 한다. 예를 들어, 도 6에 나타낸 특성을 갖는 저항 기억 소자의 경우, 예를 들어 약 1V 정도의 바이어스 전압을 인가한다. 비선택 셀에 접속된 비트선(BL21, BL22, BL31, BL32…)은 플로팅으로 한다. 또한, 비트선(BL12)에 인가되는 전압에 대해서는 후술한다.
이에 따라, 비트선(BL11), 저항 기억 소자(12a) 및 셀 선택 트랜지스터(14)를 통하여 소스선(SL1)으로 향하는 전류 경로가 형성되고, 인가된 바이어스 전압은 저항 기억 소자(12a)의 저항값(RL) 및 셀 선택 트랜지스터(14)의 채널 저항(RCS)에 따라 각각 분배된다.
이 때, 셀 선택 트랜지스터(14)의 채널 저항(RCS)은 저항 기억 소자(12a)의 저항값(RL)보다도 충분히 작기 때문에, 인가된 바이어스 전압의 대부분은 저항 기억 소자(12a)에 인가된다. 이에 따라, 저항 기억 소자(12a)는 저저항 상태로부터 고저항 상태로 변화된다.
리셋 과정에서는, 저항 기억 소자(12a)가 고저항 상태로 전환된 순간, 거의 전체 바이어스 전압이 저항 기억 소자(12a)에 배분되기 때문에, 이 바이어스 전압에 의해 저항 기억 소자(12a)가 다시 세트되는 것을 방지할 필요가 있다. 이것을 위해서는, 비트선(BL11)에 인가되는 바이어스 전압은 세트에 필요로 하는 전압(세트 전압(VSET))보다도 작게 해야만 한다.
즉, 리셋 과정에서는, 셀 선택 트랜지스터(14)의 채널 저항(RCS)이 저항 기 억 소자(12)의 저항값(RL)보다도 충분히 작아지도록, 이들 트랜지스터의 게이트 전압을 조정하는 동시에, 비트선(BL)에 인가되는 바이어스 전압을, 리셋에 필요한 전압 이상, 세트에 필요한 전압 미만으로 설정한다.
다음으로, 비트선(BL11)에 인가되는 바이어스 전압을 제로로 되돌린 후, 워드선(WL)에 인가되는 전압을 오프로 하고, 리셋의 동작을 완료한다.
리셋 동작의 경우에도, 디스터브에 관한 사고방식은 기본적으로 세트 동작의 경우와 동일하다. 다만, 리셋 전압(VRESET)은 세트 전압(VSET)보다도 낮기 때문에, 세트 동작의 경우와 비교하여 디스터브는 생기기 어렵다. 즉, 하기의 관계식을 만족시키는 전압(V)을 비트선(BL12)에 인가함으로써, 비선택 셀에서의 디스터브를 방지할 수 있다.
V<VRESET
제 2 실시예에 의한 불휘발성 반도체 기억 장치에서는, 도 16에 나타낸 바와 같이, 워드선(WL)과 소스선(SL)이 열 방향으로 배치되어 있고, 1개의 워드선(예를 들어, WL1)에 접속된 메모리 셀(10)은 동일한 소스선(SL)(예를 들어, SL1)에 접속되어 있다. 따라서, 상기 리셋 동작에서 복수의 비트선(BL)(예를 들어, BL11∼BL32)을 동시에 구동하면, 선택 워드선(예를 들어, WL1)에 연속되는 복수의 메모리 셀(10)을 일괄적으로 리셋하는 것도 가능하다.
이와 같이, 본 실시예에 의하면, 비선택 셀로의 디스터브를 방지하면서, 임의의 메모리 셀로의 기입을 행할 수 있다.
[제 5 실시예]
본 발명의 제 5 실시예에 의한 불휘발성 반도체 기억 장치 및 그 기입 방법에 대해서 도 20 내지 도 22를 사용하여 설명한다.
또한, 도 1 내지 도 19에 나타낸 제 1 내지 제 4 실시예에 의한 불휘발성 반도체 기억 장치 및 그 기입 방법과 동일한 구성요소에는 동일한 부호를 부여하고, 설명을 생략 또는 간결하게 한다.
도 20은 본 실시예에 의한 불휘발성 반도체 기억 장치의 구조를 나타내는 평면도, 도 21은 본 실시예에 의한 불휘발성 반도체 기억 장치의 구조를 나타내는 개략 단면도, 도 22는 본 실시예에 의한 불휘발성 반도체 기억 장치의 구조를 나타내는 회로도이다.
처음으로, 본 실시예에 의한 불휘발성 반도체 기억 장치의 구조에 대해서 도 14 및 도 15를 사용하여 설명한다. 도 15의 (a)는 도 14의 A-A'선 단면도, 도 15의 (b)는 도 14의 B-B'선 단면도이다.
도 20 및 도 21에 나타낸 바와 같이, 실리콘 기판(20)에는, 소자 영역을 획정하는 소자 분리막(22)이 형성되어 있다. 실리콘 기판(20)의 소자 영역에는, 게이트 전극(24) 및 소스/드레인 영역(26, 28)을 갖는 셀 선택 트랜지스터가 형성되어 있다.
게이트 전극(24)은, 도 20에 나타낸 바와 같이, 열 방향(도면 종 방향)으로 인접하는 셀 선택 트랜지스터의 게이트 전극(24)을 공통 접속하는 워드선(WL)으로서도 기능한다.
셀 선택 트랜지스터가 형성된 실리콘 기판(20) 상에는, 소스/드레인 영역(26)에 전기적으로 접속된 콘택트 플러그(32)와, 소스/드레인 영역(28)에 전기적으로 접속된 콘택트 플러그(34)가 매립된 층간절연막(30)이 형성되어 있다. 층간절연막(30) 상에는, 콘택트 플러그(32)를 통하여 소스/드레인 영역(26)에 전기적으로 접속된 소스선(36)과, 콘택트 플러그(34)를 통하여 소스/드레인 영역(28)에 전기적으로 접속된 하부 전극(38)이 형성되어 있다. 하부 전극(38)은 열 방향으로 긴 직사각형 형상을 갖고 있고, 그 중앙 부분에서 콘택트 플러그(34)와 접속되어 있다(도 20 참조).
소스선(36) 및 하부 전극(38)이 형성된 영역 이외의 층간절연막(30) 상에는 층간절연막(40)이 형성되어 있다. 이에 따라, 소스선(36), 하부 전극(38) 및 층간절연막(40)의 표면이 평탄화되어 있다.
소스선(36), 하부 전극(38) 및 층간절연막(40) 상에는, 저항 기억층(42)이 형성되어 있다. 저항 기억층(42) 상에는, 상부 전극(44)이 형성되어 있다. 상부 전극(44)은 1개의 하부 전극(38) 상에 각각 3개씩 형성되어 있다. 이에 따라, 하부 전극(38)을 공통으로 하는 3개의 저항 기억 소자(46)가 하부 전극(38)의 형성 영역에 각각 형성되어 있다.
저항 기억 소자(46) 상에는, 층간절연막(48)이 형성되어 있다. 층간절연막(48)에는, 저항 기억 소자(46)의 상부 전극(44)에 전기적으로 접속된 콘택트 플러그(50)가 매립되어 있다.
콘택트 플러그(50)가 매립된 층간절연막(48) 상에는, 콘택트 플러그(50)를 통하여 저항 기억 소자(46)의 상부 전극(44)에 접속되고, 행 방향으로 연장되는 비트선(52)이 형성되어 있다.
이와 같이, 본 실시예에 의한 불휘발성 반도체 기억 장치는, 열 방향으로 인접하는 저항 기억 소자(46)의 하부 전극(38)이 공용되어 있는 것에 주된 특징이 있다. 그리고, 하부 전극(38)을 공용하는 3개의 저항 기억 소자는 1개의 선택 트랜지스터에 접속되어 있다.
저항 기억 소자(46)의 전기 특성은 저항 기억층(42) 내에 형성되는 필라멘트 형상의 변질 영역에 의해 규정된다. 따라서, 1개의 하부 전극(38)에 대하여 2개의 상부 전극(44)을 설치한 경우에는, 상부 전극(44)과 3개의 하부 전극(38) 사이에 각각 필라멘트 형상의 변질 영역이 형성되어 메모리 영역으로 되기 때문에, 3개의 저항 기억 소자(46)로서 기능시킬 수 있다. 이에 따라, 소자를 미세화할 수 있다. 또한, 본 실시예에 의한 불휘발성 반도체 기억 장치에서는, 3개의 저항 기억 소자(46)에 대하여 1개의 셀 선택 트랜지스터를 형성할 수도 있고, 소자의 집적도를 더 향상시킬 수 있다.
도 22는 도 20 및 도 21에 나타낸 본 실시예에 의한 불휘발성 반도체 기억 장치의 회로도이다. 도 22에 나타낸 바와 같이, 1개의 메모리 셀(10)은 1개의 셀 선택 트랜지스터(14)와, 3개의 저항 기억 소자(12a, 12b, 12c)를 갖고 있다. 셀 선택 트랜지스터(14)의 소스 단자는 소스선(SL(SL1))에 접속되고, 게이트 단자는 워드선(WL(WL1))에 접속되어 있다. 저항 기억 소자(12a, 12b, 12c)의 한쪽 끝은 셀 선택 트랜지스터(14)의 드레인 단자에 접속되어 있다. 저항 기억 소자(12a, 12b)의 다른 쪽 끝은 각각 별개의 비트선(BL(BL11, BL12, BL13))에 접속되어 있다. 그리고, 이러한 메모리 셀(10)이 열 방향(도면 종 방향) 및 행 방향(도면 횡 방향)으로 인접하여 형성되어 있다.
열 방향으로는, 복수의 워드선(WL1, WL2, WL3…)이 배치되어 있고, 열 방향으로 나열되는 메모리 셀(10)에 공통의 신호선을 구성하고 있다. 또한, 열 방향으로는, 소스선(SL1, SL2…)이 배치되고, 열 방향으로 나열되는 메모리 셀(10)에 공통의 신호선을 구성하고 있다.
행 방향(도면 횡 방향)으로는, 복수의 비트선(BL11, BL12, BL13, BL21, BL 22, BL23, BL31, BL32, BL33…)이 배치되어 있고, 행 방향으로 나열되는 메모리 셀(10)에 공통의 신호선을 구성하고 있다.
본 실시예에 의한 불휘발성 반도체 기억 장치의 기입 방법 및 판독 방법은, 기본적으로 제 2 내지 제 4 실시예의 경우와 동일하다. 즉, 1개의 메모리 셀(10)에 접속되는 3개의 비트선 중, 재기입 대상의 저항 기억 소자(예를 들어, 저항 기억 소자(12a))가 접속되는 비트선(예를 들어, 비트선(BL11))과, 다른 2개의 저항 기억 소자(예를 들어, 저항 기억 소자(12b, 12c))가 접속되는 비트선(예를 들어, 비트선(BL12, BL13))의 세트로 나누고, 각각 상기 실시예에 기재된 전압을 인가하도록 하면 된다.
이와 같이, 본 실시예에 의하면, 3개의 저항 기억 소자 사이에서 하부 전극을 공용하기 때문에, 저항 기억 소자를 미세화할 수 있다. 또한, 3개의 저항 기억 소자에 대하여 1개의 셀 선택 트랜지스터를 설치하기 때문에, 소자의 집적도를 더 향상시킬 수 있다.
[변형 실시예]
본 발명은 상기 실시예에 한정하지 않고 다양한 변형이 가능하다.
예를 들어, 상기 실시예에서는, 저항 기억층이 TiOx로 이루어지는 저항 기억 소자(54)를 사용했지만, 저항 기억 소자의 저항 기억층은 이것으로 한정되지 않는다. 본 발명에 적용 가능한 저항 기억 재료로서는, TiOx, NiOx, YOx, CeOx, MgOx, ZnOx, WOx, NbOx, TaOx, CrOx, MnOx, AlOx, VOx, SiOx 등을 들 수 있다. 또는, Pr1 -xCaxMnO3, La1 - xCaxMnO3, SrTiO3 등의 복수의 금속이나 반도체 원자를 포함하는 산화물 재료를 사용할 수도 있다. 이들 저항 기억 재료는 단체(單體)로 사용할 수도 있고 적층 구조로 할 수도 있다.
또한, 상기 실시예에서는, 상부 전극 및 하부 전극을 플라티나에 의해 구성했지만, 전극의 구성 재료는 이것으로 한정되지 않는다. 본 발명에 적용 가능한 전극 재료로서는, 예를 들어 Ir, W, Ni, Au, Cu, Ag, Pd, Zn, Cr, Al, Mn, Ta, Si, TaN, TiN, Ru, ITO, NiO, IrO, SrRuO, CoSi2, WSi2, NiSi, MoSi2, TiSi2, Al-Si, Al-Cu, Al-Si-Cu 등을 들 수 있다.
또한, 상기 제 1 실시예에서는 2개의 하부 전극에 대하여 1개의 상부 전극을 설치하고, 제 2 내지 제 4 실시예에서는 1개의 하부 전극에 대하여 2개의 상부 전극을 설치하고, 제 5 실시예에서는 1개의 하부 전극에 대하여 3개의 상부 전극을 설치했지만, 상부 전극과 하부 전극의 수의 조합은 이것으로 한정되지 않는다. 복수 배치하는 전극은 상부 전극 및 하부 전극 중 어느 것이어도 되고, 그 개수도 2개 또는 3개로 한정되지 않는다.
또한, 상기 제 2 실시예에 의한 불휘발성 반도체 기억 장치의 기입 방법에서는, 재기입 대상의 메모리 셀을 포함하는 섹터를 일괄 리셋한 후, 세트해야 할 저항 기억 소자로의 기입을 행했지만, 재기입 대상의 메모리 셀을 포함하는 섹터를 일괄적으로 세트한 후, 리셋해야 할 저항 기억 소자로의 기입을 행하도록 할 수도 있다. 다만, 일반적으로는, 세트에 필요로 하는 시간보다도 리셋에 필요로 하는 시간이 길기 때문에, 일괄 세트를 행하는 경우보다도 일괄 리셋을 행하는 편이 기입 시간의 관점에서 유리하다.
본 발명에 의한 불휘발성 반도체 기억 장치는, 한 쌍의 전극 사이에 삽입된 저항 기억층을 갖는 저항 기억 소자를 복수 갖고, 이들 복수의 저항 기억 소자의 한쪽 전극이 공용된 것이다. 따라서, 본 발명에 의한 불휘발성 반도체 기억 장치는, 소자의 고집적화를 도모할 뿐만 아니라 매우 유용하다.

Claims (13)

  1. 공통 전극과, 상기 공통 전극 상(上)에 형성되고, 전압의 인가에 의해 고저항 상태와 저저항 상태로 전환되는 저항 기억층과, 상기 저항 기억층 상에 형성된 복수의 개별 전극을 갖는 저항 기억 소자를 갖고,
    상기 공통 전극과 복수의 상기 개별 전극 사이의 상기 저항 기억층 내에, 각각 독립적으로 상기 고저항 상태 또는 상기 저저항 상태를 기억하는 복수의 메모리 영역이 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 공통 전극에 접속된 셀 선택 트랜지스터와,
    복수의 상기 개별 전극의 각각에 접속된 복수의 비트선을 더 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제 1 항에 있어서,
    상기 복수의 개별 전극의 각각에 접속된 복수의 셀 선택 트랜지스터와,
    상기 공통 전극에 접속된 비트선을 더 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    복수의 상기 개별 전극의 간격은 상기 저항 기억층의 막 두께에 상당하는 거리보다 큰 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    복수의 상기 개별 전극 상방(上方)에, 상기 공통 전극이 배치되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 공통 전극과, 상기 공통 전극 상에 형성되고, 전압의 인가에 의해 고저항 상태와 저저항 상태로 전환되는 저항 기억층과, 상기 저항 기억층 상에 형성된 복수의 개별 전극을 갖는 저항 기억 소자를 갖고, 상기 공통 전극과 복수의 상기 개별 전극 사이에, 각각 독립적으로 상기 고저항 상태 또는 저저항 상태를 기억하는 복수의 메모리 영역이 형성된 불휘발성 반도체 기억 장치의 기입 방법으로서,
    상기 저항 기억층을 일괄하여 상기 고저항 상태로 리셋(reset)한 후, 복수의 상기 메모리 영역 중 임의의 상기 메모리 영역을 상기 저저항 상태로 세트하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 기입 방법.
  7. 제 6 항에 있어서,
    임의의 상기 메모리 영역을 상기 저저항 상태로 세트할 때에, 임의의 상기 메모리 영역에 대응하는 상기 개별 전극과 상기 공통 전극 사이에, 상기 저항 기억 소자의 세트 전압보다도 큰 제 1 전압을 인가하고, 다른 상기 개별 전극과 상기 공 통 전극 사이에, 상기 저항 기억 소자의 세트 전압보다도 작은 제 2 전압을 인가하고, 상기 제 1 전압과 상기 제 2 전압의 전위차를, 상기 저항 기억 소자의 리셋 전압보다도 작게 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 기입 방법.
  8. 제 6 항에 있어서,
    복수의 상기 메모리 영역을 상기 저저항 상태로 세트할 때에, 상기 공통 전극과 복수의 상기 개별 전극 사이에, 상기 저항 기억 소자의 세트 전압보다도 큰 동일한 전압을 각각 인가하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 기입 방법.
  9. 공통 전극과, 상기 공통 전극 상에 형성되고, 전압의 인가에 의해 고저항 상태와 저저항 상태로 전환되는 저항 기억층과, 상기 저항 기억층 상에 형성된 제 1 개별 전극 및 제 2 개별 전극을 갖는 저항 기억 소자를 갖고, 상기 공통 전극과 상기 제 1 개별 전극 사이 및 상기 공통 전극과 상기 제 2 개별 전극 사이에, 각각 독립적으로 상기 고저항 상태 또는 저저항 상태를 기억하는 제 1 메모리 영역 및 제 2 메모리 영역이 형성된 불휘발성 반도체 기억 장치의 기입 방법으로서,
    상기 제 1 메모리 영역 및 상기 제 2 메모리 영역이 상기 고저항 상태인 때에 상기 제 1 메모리 영역을 상기 저저항 상태로 재기입할 때에는, 상기 공통 전극과 상기 제 1 개별 전극 사이에, 상기 저항 기억 소자의 세트 전압보다도 큰 제 1 전압을 인가하고, 상기 공통 전극과 상기 제 2 개별 전극 사이에, 상기 저항 기억 소자의 세트 전압보다도 작은 제 2 전압을 인가하고, 상기 제 1 전압과 상기 제 2 전압의 전위차를, 상기 저항 기억 소자의 리셋 전압보다도 작게 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 기입 방법.
  10. 공통 전극과, 상기 공통 전극 상에 형성되고, 전압의 인가에 의해 고저항 상태와 저저항 상태로 전환되는 저항 기억층과, 상기 저항 기억층 상에 형성된 제 1 개별 전극 및 제 2 개별 전극을 갖는 저항 기억 소자를 갖고, 상기 공통 전극과 상기 제 1 개별 전극 사이 및 상기 공통 전극과 상기 제 2 개별 전극 사이에, 각각 독립적으로 상기 고저항 상태 또는 저저항 상태를 기억하는 제 1 메모리 영역 및 제 2 메모리 영역이 형성된 불휘발성 반도체 기억 장치의 기입 방법으로서,
    상기 제 1 메모리 영역 및 상기 제 2 메모리 영역이 상기 저저항 상태인 때에 상기 제 1 메모리 영역을 상기 고저항 상태로 재기입할 때에는, 상기 공통 전극과 상기 제 1 개별 전극 사이에, 상기 저항 기억 소자의 리셋 전압보다도 큰 제 1 전압을 인가하고, 상기 공통 전극과 상기 제 2 개별 전극 사이에, 상기 저항 기억 소자의 리셋 전압보다도 작은 제 2 전압을 인가하고, 상기 제 1 전압과 상기 제 2 전압의 전위차를, 상기 저항 기억 소자의 리셋 전압보다도 작게 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 기입 방법.
  11. 공통 전극과, 상기 공통 전극 상에 형성되고, 전압의 인가에 의해 고저항 상태와 저저항 상태로 전환되는 저항 기억층과, 상기 저항 기억층 상에 형성된 제 1 개별 전극 및 제 2 개별 전극을 갖는 저항 기억 소자를 갖고, 상기 공통 전극과 상기 제 1 개별 전극 사이 및 상기 공통 전극과 상기 제 2 개별 전극 사이에, 각각 독립적으로 상기 고저항 상태 또는 저저항 상태를 기억하는 제 1 메모리 영역 및 제 2 메모리 영역이 형성된 불휘발성 반도체 기억 장치의 기입 방법으로서,
    상기 제 1 메모리 영역이 상기 저저항 상태이고, 상기 제 2 메모리 영역이 상기 고저항 상태인 때에, 상기 제 1 메모리 영역을 상기 고저항 상태로 재기입할 때에는, 상기 공통 전극과 상기 제 1 개별 전극 사이 및 상기 공통 전극과 상기 제 2 개별 전극 사이에, 상기 저항 기억 소자의 리셋 전압보다도 큰 동일한 전압을 각각 인가하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 기입 방법.
  12. 공통 전극과, 상기 공통 전극 상에 형성되고, 전압의 인가에 의해 고저항 상태와 저저항 상태로 전환되는 저항 기억층과, 상기 저항 기억층 상에 형성된 제 1 개별 전극 및 제 2 개별 전극을 갖는 저항 기억 소자를 갖고, 상기 공통 전극과 상기 제 1 개별 전극 사이 및 상기 공통 전극과 상기 제 2 개별 전극 사이에, 각각 독립적으로 상기 고저항 상태 또는 저저항 상태를 기억하는 제 1 메모리 영역 및 제 2 메모리 영역이 형성된 불휘발성 반도체 기억 장치의 기입 방법으로서,
    상기 제 1 메모리 영역이 상기 고저항 상태이고, 상기 제 2 메모리 영역이 상기 저저항 상태인 때에, 상기 제 1 메모리 영역을 상기 저저항 상태로 재기입할 때에는, 상기 공통 전극과 상기 제 1 개별 전극 사이 및 상기 공통 전극과 상기 제 2 개별 전극 사이에, 상기 저항 기억 소자의 리셋 전압보다도 큰 동일한 전압을 각 각 인가하여, 상기 제 2 메모리 영역을 상기 고저항 상태로 재기입한 후, 상기 공통 전극과 상기 제 1 개별 전극 사이 및 상기 공통 전극과 상기 제 2 개별 전극 사이에, 상기 저항 기억 소자의 세트 전압보다도 큰 동일한 전압을 각각 인가하여, 상기 제 1 메모리 영역 및 상기 제 2 메모리 영역을 상기 저저항 상태로 재기입하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 기입 방법.
  13. 공통 전극과, 상기 공통 전극 상에 형성되고, 전압의 인가에 의해 고저항 상태와 저저항 상태로 전환되는 저항 기억층과, 상기 저항 기억층 상에 형성된 복수의 개별 전극을 갖는 저항 기억 소자를 갖고, 상기 공통 전극과 복수의 상기 개별 전극 사이에, 각각 독립적으로 상기 고저항 상태 또는 저저항 상태를 기억하는 복수의 메모리 영역이 형성된 불휘발성 반도체 기억 장치의 기입 방법으로서,
    복수의 상기 메모리 영역 중 상기 저저항 상태를 기입하는 상기 메모리 영역에 대응하는 상기 개별 전극에, 상기 저항 기억 소자의 세트 전압을 인가하고,
    복수의 상기 메모리 영역 중 상기 저저항 상태의 기입을 행하지 않는 상기 메모리 영역에 대응하는 상기 개별 전극에, 상기 저항 기억 소자의 세트 전압을 VSET, 상기 저항 기억 소자의 리셋 전압을 VRESET으로 하여,
    V<VRESET
    V>VSET-2VRESET
    의 관계를 만족하는 전압(V)을 인가하는 것을 특징으로 하는 불휘발성 반도 체 기억 장치의 기입 방법.
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