KR101002612B1 - 불휘발성 반도체 기억 장치 및 그 기입 방법, 판독 방법 및 소거 방법 - Google Patents

불휘발성 반도체 기억 장치 및 그 기입 방법, 판독 방법 및 소거 방법 Download PDF

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KR101002612B1
KR101002612B1 KR1020097008043A KR20097008043A KR101002612B1 KR 101002612 B1 KR101002612 B1 KR 101002612B1 KR 1020097008043 A KR1020097008043 A KR 1020097008043A KR 20097008043 A KR20097008043 A KR 20097008043A KR 101002612 B1 KR101002612 B1 KR 101002612B1
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Abstract

리셋 전압보다 높고 또한 세트 전압보다 낮은 전압을 인가하면 저저항 상태로부터 고저항 상태로 변화되고, 세트 전압보다 높은 전압을 인가하면 고저항 상태로부터 저저항 상태로 변화되는 저항 기억 소자(10)와, 제 1 게이트 전극과 제 1 소스/드레인 확산층을 가지며, 제 1 소스/드레인 확산층의 한쪽이 저항 기억 소자의 한쪽 단부에 접속된 제 1 트랜지스터(12)와, 제 2 게이트 전극과 제 2 소스/드레인 확산층을 가지며, 제 2 소스/드레인 확산층의 한쪽이 저항 기억 소자의 한쪽 단부에 접속되고, 제 2 소스/드레인 확산층의 다른 쪽이 저항 기억 소자의 다른 쪽 단부에 접속된 제 2 트랜지스터(14)를 갖는 메모리 셀(MC)을 구비하고 있다.
저항 기억 소자, 메모리 셀, 비트선, 워드선, 열 셀렉터

Description

불휘발성 반도체 기억 장치 및 그 기입 방법, 판독 방법 및 소거 방법{NONVOLATILE SEMICONDUCTOR STORAGE DEVICE, AND WRITING METHOD, READING METHOD AND ERASING METHOD OF THE SAME}
본 발명은, 불휘발성 반도체 기억 장치 및 그 기입 방법, 판독 방법 및 소거 방법에 관한 것으로, 특히 저항값이 다른 복수의 저항 상태를 기억하는 저항 기억 소자를 사용한 불휘발성 반도체 기억 장치 및 그 기입 방법, 판독 방법 및 소거 방법에 관한 것이다.
최근, 새로운 메모리 소자로서, ReRAM(Resistance Random Access Memory: 저항 변화 메모리)이라고 불리는 불휘발성 반도체 기억 장치가 주목받고 있다. ReRAM은, 저항값이 다른 복수의 저항 상태를 가지며, 외부로부터 전기적 자극을 부여함으로써 저항 상태가 변화되는 저항 기억 소자를 사용하여, 저항 기억 소자의 고저항 상태와 저저항 상태를 예를 들면 정보의 “0"과 “1"에 대응시킴으로써, 메모리 소자로서 이용하는 것이다. ReRAM은, 고속성, 대용량성, 저소비 전력성 등을 실현 가능하기 때문에, 장래성이 기대되고 있다.
저항 기억 소자는, 전압의 인가에 의해 저항 상태가 변화되는 저항 기억 재료를 한 쌍의 전극간에 삽입한 것이다. 저항 기억 재료로서는, 대표적인 것으로서 천이 금속을 포함하는 산화물 재료가 알려져 있다.
도 13은, 저항 기억 소자의 I-V 특성을 나타낸 그래프이다. 도 13에 나타낸 바와 같이, 고저항 상태에 있는 저항 기억 소자에 인가하는 전압을 서서히 높게 해 가면, 전압이 어느 값(세트 전압Vset)을 넘은 지점에서 급격하게 저항값이 감소하여, 저항 기억 소자는 저저항 상태로 천이된다. 이러한 동작은, 일반적으로 「세트」라고 불린다. 한편, 저저항 상태에 있는 저항 기억 소자에 인가하는 전압을 서서히 높게 해 가면, 전압이 어느 값(리셋 전압Vreset)을 넘은 지점에서 급격하게 저항값이 증가하여, 저항 기억 소자는 고저항 상태로 천이된다. 이러한 동작은, 일반적으로 「리셋」이라고 불린다.
이들 동작에 의해, 저항 기억 소자에 단순히 전압을 인가하는 것만으로, 저항 기억 소자의 저항 상태를 제어할 수 있다. 데이터의 판독은, 리셋을 일으키지 않을 정도의 전압을 인가했을 때에 소자에 흐르는 전류값을 측정함으로써 가능하다.
또한, 본원 발명의 배경 기술로서는 이하와 같은 것이 있다.
특허문헌 1 : 일본국 특허공개 2004-213744호 공보
비특허문헌 1 : I.G.Beck et al., “Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses", IEDM 2004
비특허문헌 2 : S.Seoetal., “Conductivity switching characteristics and reset currents in NiO films", Appled Physics Letters 86,093509(2005)
비특허문헌 3 : K.Kinoshita et al., “New Model Proposed for Switching Mechanism of ReRAM", IEEE NVSMW 2006, p.84-85
(발명이 해결하고자 하는 과제)
그러나, 저항 기억 소자에 단순히 전압을 인가해서 저저항 상태로부터 고저항 상태로 저항 상태를 리셋하는 수법에서는, 저저항 상태로부터 고저항 상태로의 저항 상태의 변화에 따른 저항값의 증대에 의해, 리셋 직후의 저항 기억 소자에는, 리셋 전압을 넘는 과대한 전압이 인가되어 버린다. 이 전압이 세트 전압보다도 높으면, 저항 기억 소자는 고저항 상태로부터 저저항 상태로 천이되어 버려, 정상적인 기입 동작을 행할 수 없다.
본 발명의 목적은, 정상적인 기입 동작을 행할 수 있는 불휘발성 반도체 기억 장치 및 그 기입 방법, 판독 방법 및 소거 방법을 제공하는 데 있다.
(과제를 해결하기 위한 수단)
본 발명의 한 관점에 의하면, 리셋 전압보다 높고 또한 세트 전압보다 낮은 전압을 인가하면 저저항 상태로부터 고저항 상태로 변화되고, 상기 세트 전압보다 높은 전압을 인가하면 상기 고저항 상태로부터 상기 저저항 상태로 변화되는 저항 기억 소자와, 제 1 게이트 전극과 제 1 소스/드레인 확산층을 가지며, 상기 제 1 소스/드레인 확산층의 한쪽이 상기 저항 기억 소자의 한쪽 단부(端部)에 접속된 제 1 트랜지스터와, 제 2 게이트 전극과 제 2 소스/드레인 확산층을 가지며, 상기 제 2 소스/드레인 확산층의 한쪽이 상기 저항 기억 소자의 상기 한쪽 단부에 접속되고, 상기 제 2 소스/드레인 확산층의 다른 쪽이 상기 저항 기억 소자의 다른 쪽 단부에 접속된 제 2 트랜지스터를 갖는 메모리 셀을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치가 제공된다.
본 발명의 다른 관점에 의하면, 리셋 전압보다 높고, 세트 전압보다 낮은 전압을 인가하면 저저항 상태로부터 고저항 상태로 변화되고, 상기 세트 전압보다 높은 전압을 인가하면 상기 고저항 상태로부터 상기 저저항 상태로 변화되는 저항 기억 소자와 ; 제 1 게이트 전극과 제 1 소스/드레인 확산층을 가지며, 상기 제 1 소스/드레인 확산층의 한쪽이 상기 저항 기억 소자의 한쪽 단부에 접속된 제 1 트랜지스터와 ; 제 2 게이트 전극과 제 2 소스/드레인 확산층을 가지며, 상기 제 2 소스/드레인 확산층의 한쪽이 상기 저항 기억 소자의 상기 한쪽 단부에 접속되고, 상기 제 2 소스/드레인 확산층의 다른 쪽이 상기 저항 기억 소자의 다른 쪽 단부에 접속된 제 2 트랜지스터를 각각 갖는 복수의 메모리 셀과, 동일한 열에 존재하는 복수의 상기 저항 기억 소자의 상기 다른 쪽 단부를 공통 접속하는 복수의 비트선과, 동일한 행에 존재하는 복수의 상기 제 1 트랜지스터의 상기 제 1 게이트 전극을 공통 접속하는 복수의 워드선과, 상기 워드선과 병행하도록 형성되어, 복수의 상기 제 2 트랜지스터의 상기 제 2 게이트 전극을 공통 접속하는 복수의 리셋선과, 상기 복수의 비트선에 접속되어, 상기 복수의 비트선의 전위를 제어하는 열 셀렉터와, 상기 복수의 워드선에 접속되어, 상기 복수의 워드선의 전위를 제어하는 제 1 행 셀렉터와, 상기 복수의 리셋선에 접속되어, 상기 복수의 리셋선의 전위를 제어하는 제 2 행 셀렉터를 가지며, 상기 복수의 제 1 트랜지스터의 상기 제 1 소스/드레인 확산층의 다른 쪽이 접지(接地)되어 있는 불휘발성 반도체 기억 장치의 기입 방법으로서, 상기 제 1 행 셀렉터에 의해 하나의 상기 워드선에 전압을 선택적으로 인가하고, 상기 제 2 행 셀렉터에 의해 하나의 상기 리셋선에 전압을 선택적으로 인가하고, 상기 제 1 열 셀렉터에 의해 하나의 상기 비트선에 전압을 선택적으로 인가함으로써, 선택된 상기 메모리 셀의 상기 저항 기억 소자에 상기 고저항 상태를 기입하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 기입 방법이 제공된다.
본 발명의 또 다른 관점에 의하면, 리셋 전압보다 높고, 세트 전압보다 낮은 전압을 인가하면 저저항 상태로부터 고저항 상태로 변화되고, 상기 세트 전압보다 높은 전압을 인가하면 상기 고저항 상태로부터 상기 저저항 상태로 변화되는 저항 기억 소자와; 제 1 게이트 전극과 제 1 소스/드레인 확산층을 가지며, 상기 제 1 소스/드레인 확산층의 한쪽이 상기 저항 기억 소자의 한쪽 단부에 접속된 제 1 트랜지스터와; 제 2 게이트 전극과 제 2 소스/드레인 확산층을 가지며, 상기 제 2 소스/드레인 확산층의 한쪽이 상기 저항 기억 소자의 상기 한쪽 단부에 접속되고, 상기 제 2 소스/드레인 확산층의 다른 쪽이 상기 저항 기억 소자의 다른 쪽 단부에 접속된 제 2 트랜지스터를 각각 갖는 복수의 메모리 셀과, 동일한 열에 존재하는 복수의 상기 저항 기억 소자의 상기 다른 쪽 단부를 공통 접속하는 복수의 비트선과, 동일한 열에 존재하는 복수의 제 1 트랜지스터의 상기 제 1 소스/드레인 확산층의 다른 쪽을 공통 접속하는 복수의 소스선과, 동일한 행에 존재하는 복수의 상기 제 1 트랜지스터의 상기 제 1 게이트 전극을 공통 접속하는 복수의 워드선과, 상기 워드선과 병행하도록 형성되어, 복수의 상기 제 2 트랜지스터의 상기 제 2 게이트 전극을 공통 접속하는 복수의 리셋선과, 상기 복수의 비트선에 접속되어, 상기 복수의 비트선의 전위를 제어하는 제 1 열 셀렉터와, 상기 복수의 소스선에 접속되어, 상기 복수의 소스선의 전위를 제어하는 제 2 열 셀렉터와, 상기 복수의 워드선에 접속되어, 상기 복수의 워드선의 전위를 제어하는 제 1 행 셀렉터와, 상기 복수의 리셋선에 접속되어, 상기 복수의 리셋선의 전위를 제어하는 제 2 행 셀렉터를 갖는 불휘발성 반도체 기억 장치의 기입 방법으로서, 상기 제 1행 셀렉터에 의해 하나의 상기 워드선에 전압을 선택적으로 인가하고, 상기 제 2 행 셀렉터에 의해 하나의 상기 리셋선에 전압을 선택적으로 인가하고, 상기 제 1 열 셀렉터에 의해 하나의 상기 비트선에 전압을 선택적으로 인가하고, 상기 제 2 열 셀렉터에 의해?幣毬だ? 상기 소스선을 접지함으로써, 선택된 상기 메모리 셀의 상기 저항 기억 소자에 상기 고저항 상태를 기입하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 기입 방법이 제공된다.
본 발명의 또 다른 관점에 의하면, 리셋 전압보다 높고, 세트 전압보다 낮은 전압을 인가하면 저저항 상태로부터 고저항 상태로 변화되고, 상기 세트 전압보다 높은 전압을 인가하면 상기 고저항 상태로부터 상기 저저항 상태로 변화되는 저항 기억 소자와; 제 1 게이트 전극과 제 1 소스/드레인 확산층을 가지며, 상기 제 1 소스/드레인 확산층의 한쪽이 상기 저항 기억 소자의 한쪽 단부에 접속된 제 1 트랜지스터와; 제 2 게이트 전극과 제 2 소스/드레인 확산층을 가지며, 상기 제 2 소스/드레인 확산층의 한쪽이 상기 저항 기억 소자의 상기 한쪽 단부에 접속되고, 상기 제 2 소스/드레인 확산층의 다른 쪽이 상기 저항 기억 소자의 다른 쪽 단부에 접속된 제 2 트랜지스터를 각각 갖는 복수의 메모리 셀과, 동일한 열에 존재하는 복수의 상기 저항 기억 소자의 상기 다른 쪽 단부를 공통 접속하는 복수의 비트선과, 동일한 행에 존재하는 복수의 상기 제 1 트랜지스터의 상기 제 1 게이트 전극을 공통 접속하는 복수의 워드선과, 상기 워드선과 병행하도록 형성되어, 복수의 상기 제 2 트랜지스터의 상기 제 2 게이트 전극을 공통 접속하는 복수의 리셋선과, 상기 복수의 비트선에 접속되어, 상기 복수의 비트선의 전위를 제어하는 열 셀렉터와, 상기 복수의 워드선에 접속되어, 상기 복수의 워드선의 전위를 제어하는 제 1 행 셀렉터와, 상기 복수의 리셋선에 접속되어, 상기 복수의 리셋선의 전위를 제어하는 제 2 행 셀렉터를 가지며, 상기 복수의 제 1 트랜지스터의 상기 제 1 소스/드레인 확산층의 다른 쪽이 접지되어 있는 불휘발성 반도체 기억 장치의 판독 방법으로서, 상기 제 1 행 셀렉터에 의해 하나의 상기 워드선에 전압을 선택적으로 인가하고, 상기 제 1 열 셀렉터에 의해 하나의 상기 비트선에 전압을 선택적으로 인가하고, 선택된 상기 메모리 셀에 기입된 정보를 상기 비트선에 흐르는 전류에 의거하여 판독하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 판독 방법이 제공된다.
본 발명의 또 다른 관점에 의하면, 리셋 전압보다 높고, 세트 전압보다 낮은 전압을 인가하면 저저항 상태로부터 고저항 상태로 변화되고, 상기 세트 전압보다 높은 전압을 인가하면 상기 고저항 상태로부터 상기 저저항 상태로 변화되는 저항 기억 소자와; 제 1 게이트 전극과 제 1 소스/드레인 확산층을 가지며, 상기 제 1 소스/드레인 확산층의 한쪽이 상기 저항 기억 소자의 한쪽 단부에 접속된 제 1 트랜지스터와; 제 2 게이트 전극과 제 2 소스/드레인 확산층을 가지며, 상기 제 2 소스/드레인 확산층의 한쪽이 상기 저항 기억 소자의 상기 한쪽 단부에 접속되고, 상기 제 2 소스/드레인 확산층의 다른 쪽이 상기 저항 기억 소자의 다른 쪽 단부에 접속된 제 2 트랜지스터를 각각 갖는 복수의 메모리 셀과, 동일한 열에 존재하는 복수의 상기 저항 기억 소자의 상기 다른 쪽 단부를 공통 접속하는 복수의 비트선과, 동일한 열에 존재하는 복수의 상기 제 1 트랜지스터의 상기 제 1 소스/드레인 확산층의 다른 쪽을 공통 접속하는 복수의 소스선과, 동일한 행에 존재하는 복수의 상기 제 1 트랜지스터의 상기 제 1 게이트 전극을 공통 접속하는 복수의 워드선과, 상기 복수의 비트선에 접속되어, 상기 복수의 비트선의 전위를 제어하는 제 1 열 셀렉터와, 상기 복수의 소스선에 접속되어, 상기 복수의 소스선의 전위를 제어하는 제 2 열 셀렉터와, 상기 복수의 워드선에 접속되어, 상기 복수의 워드선의 전위를 제어하는 행 셀렉터를 갖는 불휘발성 반도체 기억 장치의 판독 방법으로서, 상기 행 셀렉터에 의해 하나의 상기 워드선에 전압을 선택적으로 인가하고, 상기 제 1 열 셀렉터에 의해 하나의 상기 비트선을 접지한 후에, 상기 제 2 열 셀렉터에 의해 하나의 상기 소스선에 전압을 선택적으로 인가함으로써, 선택된 상기 메모리 셀에 기입된 정보를 상기 소스선에 흐르는 전류에 의거하여 판독하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 판독 방법이 제공된다.
본 발명의 또 다른 관점에 의하면, 리셋 전압보다 높고, 세트 전압보다 낮은 전압을 인가하면 저저항 상태로부터 고저항 상태로 변화되고, 상기 세트 전압보다 높은 전압을 인가하면 상기 고저항 상태로부터 상기 저저항 상태로 변화되는 저항 기억 소자와; 제 1 게이트 전극과 제 1 소스/드레인 확산층을 가지며, 상기 제 1 소스/드레인 확산층의 한쪽이 상기 저항 기억 소자의 한쪽 단부에 접속된 제 1 트랜지스터와; 제 2 게이트 전극과 제 2 소스/드레인 확산층을 가지며, 상기 제 2 소스/드레인 확산층의 한쪽이 상기 저항 기억 소자의 상기 한쪽 단부에 접속되고, 상기 제 2 소스/드레인 확산층의 다른 쪽이 상기 저항 기억 소자의 다른 쪽 단부에 접속된 제 2 트랜지스터를 각각 갖는 복수의 메모리 셀과, 동일한 열에 존재하는 복수의 상기 저항 기억 소자의 상기 다른 쪽 단부를 공통 접속하는 복수의 비트선과, 동일한 행에 존재하는 복수의 상기 제 1 트랜지스터의 상기 제 1 게이트 전극을 공통 접속하는 복수의 워드선과, 상기 워드선과 병행하도록 형성되어, 복수의 상기 제 2 트랜지스터의 상기 제 2 게이트 전극을 공통 접속하는 복수의 리셋선과, 상기 복수의 비트선에 접속되어, 상기 복수의 비트선의 전위를 제어하는 열 셀렉터와, 상기 복수의 워드선에 접속되어, 상기 복수의 워드선의 전위를 제어하는 제 1 행 셀렉터와, 상기 복수의 리셋선에 접속되어, 상기 복수의 리셋선의 전위를 제어하는 제 2 행 셀렉터를 가지며, 상기 복수의 제 1 트랜지스터의 상기 제 1 소스/드레인 확산층의 다른 쪽이 접지되어 있는 불휘발성 반도체 기억 장치의 소거 방법으로서, 상기 제 1 행 셀렉터에 의해 모든 상기 워드선에 전압을 인가하고, 상기 제 2 행 셀렉터에 의해 모든 상기 리셋선에 전압을 인가하고, 상기 열 셀렉터에 의해 하나의 상기 비트선에 전압을 선택적으로 인가함으로써, 선택된 열에 존재하는 복수의 상기 저항 기억 소자를 상기 고저항 상태로 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 소거 방법이 제공된다.
본 발명의 또 다른 관점에 의하면, 리셋 전압보다 높고, 세트 전압보다 낮은 전압을 인가하면 저저항 상태로부터 고저항 상태로 변화되고, 상기 세트 전압보다 높은 전압을 인가하면 상기 고저항 상태로부터 상기 저저항 상태로 변화되는 저항 기억 소자와; 제 1 게이트 전극과 제 1 소스/드레인 확산층을 가지며, 상기 제 1 소스/드레인 확산층의 한쪽이 상기 저항 기억 소자의 한쪽 단부에 접속된 제 1 트랜지스터와; 제 2 게이트 전극과 제 2 소스/드레인 확산층을 가지며, 상기 제 2 소스/드레인 확산층의 한쪽이 상기 저항 기억 소자의 상기 한쪽 단부에 접속되고, 상기 제 2 소스/드레인 확산층의 다른 쪽이 상기 저항 기억 소자의 다른 쪽 단부에 접속된 제 2 트랜지스터를 각각 갖는 복수의 메모리 셀과, 동일한 열에 존재하는 복수의 상기 저항 기억 소자의 상기 다른 쪽 단부를 공통 접속하는 복수의 비트선과, 동일한 열에 존재하는 복수의 상기 제 1 트랜지스터의 상기 제 1 소스/드레인 확산층의 다른 쪽을 공통 접속하는 복수의 소스선과, 동일한 행에 존재하는 복수의 상기 제 1 트랜지스터의 상기 제 1 게이트 전극을 공통 접속하는 복수의 워드선과, 상기 워드선과 병행하도록 형성되어, 복수의 상기 제 2 트랜지스터의 상기 제 2 게이트 전극을 공통 접속하는 복수의 리셋선과, 상기 복수의 비트선에 접속되어, 상기 복수의 비트선의 전위를 제어하는 제 1 열 셀렉터와, 상기 복수의 소스선에 접속되어, 상기 복수의 소스선의 전위를 제어하는 제 2 열 셀렉터와, 상기 복수의 워드선에 접속되어, 상기 복수의 워드선의 전위를 제어하는 제 1 행 셀렉터와, 상기 복수의 리셋선에 접속되어, 상기 복수의 리셋선의 전위를 제어하는 제 2 행 셀렉터를 갖는 불휘발성 반도체 기억 장치의 소거 방법으로서, 상기 제 1 행 셀렉터에 의해 모든 상기 워드선에 전압을 인가하고, 상기 제 2 행 셀렉터에 의해 모든 상기 리셋선에 전압을 인가하고, 상기 제 1 열 셀렉터에 의해 하나의 상기 비트선에 선택적으로 전압을 인가하고, 제 2 열 셀렉터에 의해 하나의 상기 소스선을 접지함으로써, 선택된 열에 존재하는 복수의 상기 저항 기억 소자를 상기 고저항 상태로 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 소거 방법이 제공된다.
본 발명의 또 다른 관점에 의하면, 리셋 전압보다 높고, 세트 전압보다 낮은 전압을 인가하면 저저항 상태로부터 고저항 상태로 변화되고, 상기 세트 전압보다 높은 전압을 인가하면 상기 고저항 상태로부터 상기 저저항 상태로 변화되는 저항 기억 소자와; 제 1 게이트 전극과 제 1 소스/드레인 확산층을 가지며, 상기 제 1 소스/드레인 확산층의 한쪽이 상기 저항 기억 소자의 한쪽 단부에 접속된 제 1 트랜지스터와; 제 2 게이트 전극과 제 2 소스/드레인 확산층을 가지며, 상기 제 2 소스/드레인 확산층의 한쪽이 상기 저항 기억 소자의 상기 한쪽 단부에 접속되고, 상기 제 2 소스/드레인 확산층의 다른 쪽이 상기 저항 기억 소자의 다른 쪽 단부에 접속된 제 2 트랜지스터를 각각 갖는 복수의 메모리 셀과, 동일한 열에 존재하는 복수의 상기 저항 기억 소자의 상기 다른 쪽 단부를 공통 접속하는 복수의 비트선과, 동일한 행에 존재하는 복수의 상기 제 1 트랜지스터의 상기 제 1 게이트 전극을 공통 접속하는 복수의 워드선과, 상기 워드선과 병행하도록 형성되어, 복수의 상기 제 2 트랜지스터의 상기 제 2 게이트 전극을 공통 접속하는 복수의 리셋선과, 상기 복수의 비트선에 접속되어, 상기 복수의 비트선의 전위를 제어하는 열 셀렉터와, 상기 복수의 워드선에 접속되어, 상기 복수의 워드선의 전위를 제어하는 제 1 행 셀렉터와, 상기 복수의 리셋선에 접속되어, 상기 복수의 리셋선의 전위를 제어하는 제 2 행 셀렉터를 가지며, 상기 복수의 제 1 트랜지스터의 상기 제 1 소스/드레인 확산층의 다른 쪽이 접지되어 있는 불휘발성 반도체 기억 장치의 소거 방법으로서, 상기 제 1 행 셀렉터에 의해 모든 상기 워드선에 전압을 인가하고, 상기 제 2 행 셀렉터에 의해 모든 상기 리셋선에 전압을 인가하고, 상기 열 셀렉터에 의해 모든 상기 비트선에 전압을 인가함으로써, 모든 상기 저항 기억 소자를 상기 고저항 상태로 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 소거 방법이 제공된다.
본 발명의 또 다른 관점에 의하면, 리셋 전압보다 높고, 세트 전압보다 낮은 전압을 인가하면 저저항 상태로부터 고저항 상태로 변화되고, 상기 세트 전압보다 높은 전압을 인가하면 상기 고저항 상태로부터 상기 저저항 상태로 변화되는 저항 기억 소자와; 제 1 게이트 전극과 제 1 소스/드레인 확산층을 가지며, 상기 제 1 소스/드레인 확산층의 한쪽이 상기 저항 기억 소자의 한쪽 단부에 접속된 제 1 트랜지스터와; 제 2 게이트 전극과 제 2 소스/드레인 확산층을 가지며, 상기 제 2 소스/드레인 확산층의 한쪽이 상기 저항 기억 소자의 상기 한쪽 단부에 접속되고, 상기 제 2 소스/드레인 확산층의 다른 쪽이 상기 저항 기억 소자의 다른 쪽 단부에 접속된 제 2 트랜지스터를 각각 갖는 복수의 메모리 셀과, 동일한 열에 존재하는 복수의 상기 저항 기억 소자의 상기 다른 쪽 단부를 공통 접속하는 복수의 비트선과, 동일한 열에 존재하는 복수의 상기 제 1 트랜지스터의 상기 제 1 소스/드레인 확산층의 다른 쪽을 공통 접속하는 복수의 소스선과, 동일한 행에 존재하는 복수의 상기 제 1 트랜지스터의 상기 제 1 게이트 전극을 공통 접속하는 복수의 워드선과, 상기 워드선과 병행하도록 형성되어, 복수의 상기 제 2 트랜지스터의 상기 제 2 게이트 전극을 공통 접속하는 복수의 리셋선과, 상기 복수의 비트선에 접속되어, 상기 복수의 비트선의 전위를 제어하는 제 1 열 셀렉터와, 상기 복수의 소스선에 접속되어, 상기 복수의 소스선의 전위를 제어하는 제 2 열 셀렉터와, 상기 복수의 워드선에 접속되어, 상기 복수의 워드선의 전위를 제어하는 제 1 행 셀렉터와, 상기 복수의 리셋선에 접속되어, 상기 복수의 리셋선의 전위를 제어하는 제 2 행 셀렉터를 갖는 불휘발성 반도체 기억 장치의 소거 방법으로서, 상기 제 1 행 셀렉터에 의해 모든 상기 워드선에 전압을 인가하고, 상기 제 2 행 셀렉터에 의해 모든 상기 리셋선에 전압을 인가하고, 상기 제 1 열 셀렉터에 의해 모든 상기 비트선에 전압을 인가하고, 상기 제 2 열 셀렉터에 의해 모든 상기 소스선을 접지함으로써, 모든 상기 저항 기억 소자를 상기 고저항 상태로 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 소거 방법이 제공된다.
(발명의 효과)
본 발명에 의하면, 저항 기억 소자에 대해서 병렬로 제 2 트랜지스터가 접속되어 있고, 이러한 제 2 트랜지스터는 저항 기억 소자에 기입된 정보를 소거할 때에 온 상태로 되어 있기 때문에, 고저항 상태로 변화된 저항 기억 소자에 세트 전압보다 높은 전압이 인가되어 버리는 것을 방지할 수 있다. 이 때문에, 본 발명에 의하면, 저저항 상태로부터 고저항 상태로 변화된 저항 기억 소자가, 저저항 상태로 복귀되어 버리는 것을 방지할 수 있어, 정상인 소거 동작을 행할 수 있다.
도 1은 본 발명의 제 1 실시예에 의한 불휘발성 반도체 기억 장치의 메모리 셀을 나타낸 회로도.
도 2는 본 발명의 제 1 실시예에 의한 불휘발성 반도체 기억 장치를 나타낸 회로도.
도 3은 본 발명의 제 1 실시예에 의한 불휘발성 반도체 기억 장치를 나타낸 단면도.
도 4는 본 발명의 제 1 실시예에 의한 불휘발성 반도체 기억 장치를 나타낸 평면도.
도 5는 본 발명의 제 1 실시예에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 제 1 공정 단면도.
도 6은 본 발명의 제 1 실시예에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 제 2 공정 단면도.
도 7은 본 발명의 제 1 실시예에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 제 3 공정 단면도.
도 8은 본 발명의 제 1 실시예에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 제 4 공정 단면도.
도 9는 본 발명의 제 2 실시예에 의한 불휘발성 반도체 기억 장치를 나타낸 단면도.
도 10은 본 발명의 제 2 실시예에 의한 불휘발성 반도체 기억 장치를 나타낸 평면도.
도 11은 본 발명의 제 3 실시예에 의한 불휘발성 반도체 기억 장치를 나타낸 회로도.
도 12는 본 발명의 제 3 실시예에 의한 불휘발성 반도체 기억 장치를 나타낸 평면도.
도 13은 저항 기억 소자의 I-V 특성을 나타낸 그래프.
도면의 주요 부호에 대한 설명
10, 10a, 1Ob : 저항 기억 소자 12 : 제 1 트랜지스터
14 : 제 2 트랜지스터 16 : 제 1 행 셀렉터
18 : 제 2 행 셀렉터
20 : 열 셀렉터, 제 1 열 셀렉터 22 : 리셋 드라이버 회로
24 : 세트 드라이버 회로 26 : 판독 회로
28 : 제어 회로 3O : 반도체 기판
32 : 소자 분리 영역 34, 34a, 34b : 소자 영역
36, 36a, 36b : 리셋선, 게이트 전극
38a, 38b : 워드선, 게이트 전극
40 : 소스/드레인 확산층 42 : 소스/드레인 확산층
44 : 소스/드레인 확산층 46 : 스페이스
48 : 소스/드레인 확산층 50 : 소스/드레인 확산층
52 : 층간 절연막 58a∼58e : 콘택트 플러그
60a∼60e : 중계 배선 62 : 층간 절연막
64a∼64e : 콘택트 플러그 66a∼66c : 중계 배선
68a∼68d : 소스선 70 : 층간 절연막
72a∼72c : 콘택트 플러그 74a∼74c : 중계 배선
76 : 층간 절연막 80 : 하부 전극
82 : 저항 기억층 84 : 상부 전극
86 : 층간 절연막 88a∼88c : 콘택트 플러그
90, 90a, 90b : 비트선 92 : 콘택트 홀
94 : 콘택트 홀 96 : 콘택트 홀
98 : 콘택트 홀 100 : 제 2 열 셀렉터
102a, 1O2b : 콘택트 플러그
[제 1 실시예]
본 발명의 제 1 실시예에 의한 불휘발성 반도체 기억 장치 및 그 기입 방법, 판독 방법 및 소거 방법을 도 1 내지 도 8을 이용하여 설명한다. 도 1은, 본 실시예에 의한 불휘발성 반도체 기억 장치의 메모리 셀을 나타낸 회로도이다.
(메모리 셀)
우선, 본 실시예에 의한 불휘발성 반도체 기억 장치의 메모리 셀에 대해서 도 1을 이용하여 설명한다.
도 1에 나타낸 바와 같이, 본 실시예에 의한 불휘발성 반도체 기억 장치의 메모리 셀(MC)은, 저항 기억 소자(10)와 제 1 트랜지스터(선택 트랜지스터)(12)와 제 2 트랜지스터(14)를 갖고 있다.
저항 기억 소자(10)는, 고저항 상태와 저저항 상태를 기억하고, 전압의 인가에 의해 고저항 상태와 저저항 상태가 전환되는 것이다. 리셋 전압보다 높고 또한 세트 전압보다 낮은 전압을 저항 기억 소자(10)에 인가하면, 저항 기억 소자(10)는 저저항 상태로부터 고저항 상태로 변화된다. 한편, 세트 전압보다 높은 전압을 저항 기억 소자(10)에 인가하면, 저항 기억 소자(10)는 고저항 상태로부터 저저항 상태로 변화된다.
저저항 상태의 저항 기억 소자(10)의 저항값(Rlow)은, 예를 들면 수 kΩ정도이다. 여기서는, 저저항 상태의 저항 기억 소자(10)의 저항값(Rlow)을, 예를 들면 3kΩ정도로 한다.
한편, 고저항 상태의 저항 기억 소자(10)의 저항값(Rhigh)은, 예를 들면 수십kΩ∼1000kΩ 정도이다. 여기서는, 고저항 상태의 저항 기억 소자(10)의 저항값(Rhigh)을, 예를 들면 100kΩ정도로 한다. 고저항 상태에서의 저항 기억 소자(10)의 저항값(Rhigh)은, 저항 기억 소자(10)의 면적에 의존한다. 이 때문에, 저항 기억 소자(10)의 면적을 적절히 설정함으로써, 고저항 상태에서의 저항 기억 소자(10)의 저항값(Rhigh)을 원하는 값으로 설정하는 것이 가능하다.
저항 기억 소자(10)의 한쪽 단부는, 제 1 트랜지스터(12)의 소스/드레인 확산층의 한쪽, 즉 드레인 단자에 전기적으로 접속되어 있다. 저항 기억 소자(10)의 다른 쪽 단부는, 비트선(BL)에 전기적으로 접속되어 있다.
제 1 트랜지스터(12)의 소스/드레인 확산층의 다른 쪽(소스 단자)은, 접지 전위(Vss)에 접속되어 있다. 제 1 트랜지스터(12)의 온 저항(채널 저항)(Rtr1 _ on)은, 예를 들면 4kΩ정도로 설정되어 있다. 트랜지스터의 온 저항이란, 트랜지스터를 온 상태로 했을 때에서의 소스/드레인간의 저항을 말한다. 제 1 트랜지스터(12)의 게이트 폭을 예를 들면 0.7㎛정도로 하고, 제 1 트랜지스터(12)의 게이트 길이를 예를 들면 0.18㎛정도로 하면, 제 1 트랜지스터(12)의 온 저항(Rtr1 _ on)을, 예를 들면 4kΩ정도로 하는 것이 가능하다. 제 1 트랜지스터(12)의 게이트 전극은, 워드선(WL)에 접속되어 있다.
제 2 트랜지스터(14)의 소스/드레인 확산층의 한쪽(소스 단자)은, 제 1 트랜지스터(12)의 소스/드레인 확산층의 한쪽(드레인 단자)에 접속되어 있다. 또한, 제 2 트랜지스터(14)의 소스/드레인 확산층의 한쪽(소스 단자)은, 저항 기억 소자(10)의 한쪽 단부에 접속되어 있다. 제 2 트랜지스터(14)의 소스/드레인 확산층의 다른 쪽(드레인 단자)은, 저항 기억 소자(10)의 다른 쪽 단부에 접속되어 있다. 또한, 제 2 트랜지스터(14)의 소스/드레인 확산층의 다른 쪽(드레인 단자)은, 비트 선(BL)에 전기적으로 접속되어 있다. 제 2 트랜지스터(14)는, 저항 기억 소자(10)를 저저항 상태로부터 고저항 상태로 변화시켰을 때에, 저항 기억 소자(10)를 고저항 상태로 유지하기 위한 것이다. 제 2 트랜지스터(14)의 온 저항(채널 저항)(Rtr2 _ on)은, 예를 들면 10kΩ정도로 설정되어 있다. 제 2 트랜지스터(14)의 게이트 폭을 예를 들면 3.6㎛정도로 하고, 제 2 트랜지스터(14)의 게이트 길이를 예를 들면 0.18㎛정도로 하면, 제 2 트랜지스터(14)의 온 저항(Rtr2 _ on)을, 예를 들면 10kΩ정도로 하는 것이 가능하다.
제 2 트랜지스터(14)의 온 저항(Rtr2_on)은, 저저항 상태의 저항 기억 소자(10)의 저항값(Rlow)보다 크고, 또한, 고저항 상태의 저항 기억 소자(10)의 저항값(Rhigh)보다 작게 설정하는 것이 바람직하다. 저저항 상태로부터 고저항 상태로 변화된 저항 기억 소자(10)를 고저항 상태로 유지하기 위해서는, 제 2 트랜지스터(14)의 온 저항(Rtr2_on)을 이러한 값으로 설정하는 것이 적당하다.
또한, 제 2 트랜지스터(14)의 오프 저항(Rtr2_off)은, 고저항 상태의 저항 기억 소자(10)의 저항값(Rhigh)보다 작게 설정하는 것이 바람직하다. 제 2 트랜지스터(14)의 오프 저항(Rtr2_off)을 고저항 상태의 저항 기억 소자(10)의 저항값(Rhigh)보다 작게 설정하는 것은, 이하와 같은 이유에 의한 것이다. 즉, 고저항 상태의 저항 기억 소자(10)의 저항값(Rhigh)이 매우 높고, 제 2 트랜지스터(14)의 오프 저항(Rtr2_off)이 고저항 상태의 저항 기억 소자(10)의 저항값(Rhigh)보다 더 높은 경우에는, 메모리 셀(MC)에 기입된 정보를 판독할 때에 비트선(BL)에 흐르는 전류가 매우 작아진다. 이 경우에는, 선택된 메모리 셀(MC)의 저항 기억 소자(10)가 고저항 상태이기 때문에 비트선(BL)에 흐르는 전류가 작아지고 있는지, 메모리 셀(MC)이 선택되지 않은 상태에서 판독을 행하고 있기 때문에 비트선(BL)에 흐르는 전류가 작아지고 있는지를 판별하는 것이 곤란하다. 이에 대해서, 제 2 트랜지스터(14)의 오프 저항(Rtr2_off)을 고저항 상태의 저항 기억 소자(10)의 저항값(Rhigh)보다 작게 설정하면, 메모리 셀(MC)의 저항 기억 소자(10)에 고저항 상태가 기입되어 있는 경우라도, 메모리 셀(MC)에 기입된 정보를 판독할 때에는 어느 정도의 전류가 비트선(BL)에 흐른다. 이 때문에, 선택된 메모리 셀(MC)의 저항 기억 소자(10)에 고저항 상태가 기입되어 있을 때에 비트선(BL)에 흐르는 전류와, 메모리 셀(MC)이 선택되지 않은 상태에서 판독을 행하고 있는 경우에 비트선(BL)에 흐르는 전류의 차를 크게 하는 것이 가능해진다. 이 때문에, 제 2 트랜지스터(14)의 오프 저항(Rtr2_off)을 고저항 상태의 저항 기억 소자(10)의 저항값(Rhigh)보다 작게 설정하면, 판독 에러를 방지하는 것이 가능해진다.
메모리 셀(MC)의 저항 기억 소자(10)에의 고저항 상태의 기입은, 제 1 트랜지스터(12)와 제 2 트랜지스터(14)를 온 상태로 하고, 비트선(BL)에 소정의 전압을 인가함으로써 행해진다. 제 2 트랜지스터(14)의 저항(Rtr2 _ on)의 값은, 저항 기억 소 자(10)가 저저항 상태로부터 고저항 상태로 변화되었을 때에, 저항 기억 소자(10)가 고저항 상태로 유지되도록 설정되어 있다.
예를 들면, 저저항 상태의 저항 기억 소자(10)의 저항값(Rlow)이 3kΩ, 제 1 트랜지스터(12)의 온 저항(Rtr1_on)이 4kΩ, 제 2 트랜지스터(14)의 온 저항(Rtr2_on)이 10kΩ인 경우, 비트선(BL)에 전원 전압(Vdd)인 1.8V를 인가하면, 저항 기억 소자(10)에 인가되는 전압은 약 0.66V가 된다. 리셋 전압(Vreset)보다 높은 전압이 저항 기억 소자(10)에 인가되기 때문에, 저항 기억 소자(10)는 저저항 상태로부터 고저항 상태로 변화된다.
저저항 상태로부터 고저항 상태로 변화된 후의 저항 기억 소자(10)의 저항값(Rhigh)이 100kΩ인 경우, 저항 기억 소자(10)에 인가되는 전압은 약 1.25V가 된다. 저저항 상태로부터 고저항 상태로 변화된 후의 저항 기억 소자(10)에 과도하게 높은 전압이 인가되지 않는 것은, 적당한 온 저항(Rtr2_on)을 갖는 제 2 트랜지스터(14)가 저항 기억 소자(10)에 병렬로 접속되어 있기 때문이다. 리셋 전압(Vreset)보다 높고 또한 세트 전압(Vset) 보다 낮은 전압이 저항 기억 소자(10)에 인가되기 때문에, 저항 기억 소자(10)는 고저항 상태로 유지된다.
또한, 본 실시예에 의한 불휘발성 반도체 기억 장치의 판독 방법, 기입 방법 및 소거 방법에 대해서는, 이후에 상세히 설명하기로 한다.
(회로 구성)
다음에, 본 실시예에 의한 불휘발성 반도체 기억 장치의 회로 구성을 도 2를 이용하여 설명한다. 도 2는, 본 실시예에 의한 불휘발성 반도체 기억 장치를 나타낸 회로도이다.
도 2에 나타낸 바와 같이, 저항 기억 소자(10)와 제 1 트랜지스터(12)와 제 2 트랜지스터(14)를 갖는 메모리 셀(MC)이 매트릭스 형상으로 배치되어 있다.
워드선(WL)은, 동일한 행에 존재하는 메모리 셀(MC)의 제 1 트랜지스터(12)의 게이트 전극을 공통 접속하고 있다. 복수의 워드선(WL)은, 제 1 행 셀렉터(16)에 접속되어 있다. 제 1 행 셀렉터(16)는, 선택해야 할 메모리 셀(MC)에 접속된 워드선(WL)에 소정의 전압을 인가하기 위한 것이다.
리셋선(RL)은, 동일한 행에 존재하는 메모리 셀(MC)의 제 2 트랜지스터(14)의 게이트 전극을 공통 접속하고 있다. 리셋선(RL)은, 워드선(WL)에 병행하도록 형성되어 있다. 복수의 리셋선(RL)은, 제 2 행 셀렉터(18)에 접속되어 있다. 제 2 행 셀렉터(18)는, 선택해야 할 메모리 셀(MC)에 접속된 리셋선(RL)에 소정의 전압을 인가하기 위한 것이다.
비트선(BL)은, 동일한 열에 존재하는 메모리 셀(MC)의 저항 기억 소자(10)의 한쪽 단부 및 제 2 트랜지스터(14)의 소스/드레인 확산층의 한쪽(드레인 단자)을 공통 접속하고 있다. 비트선(BL)은, 워드선(WL) 및 리셋선(RL)에 교차하도록 형성되어 있다. 복수의 비트선(BL)은, 열 셀렉터(20)에 접속되어 있다. 열 셀렉터(20)는, 선택해야 할 메모리 셀(MC)에 접속된 비트선(BL)에 소정의 전압을 인가하기 위한 것이다.
제 1 트랜지스터(12)의 소스 단자는, 접지 전위(Vss)에 접속되어 있다.
열 셀렉터(20)에는, 세트 드라이버 회로(24), 리셋 드라이버 회로(22) 및 판독 회로(26)가 접속되어 있다.
세트 드라이버 회로(24)는, 저항 기억 소자(10)를 세트할 때, 즉 저항 기억 소자(10)를 고저항 상태로부터 저저항 상태로 변화시킬 때에, 비트선(BL)에 소정의 전압을 인가하기 위한 것이다.
리셋 드라이버 회로(22)는, 저항 기억 소자(10)를 리셋할 때, 즉 저항 기억 소자(10)를 저저항 상태로부터 고저항 상태로 변화시킬 때에, 비트선(BL)에 소정의 전압을 인가하기 위한 것이다.
판독 회로(26)에는, 센스 앰프(도시 생략)가 설치되어 있다. 판독 회로(26)는, 비트선(BL)에 흐르는 전류를 센스 앰프에 의해 검출한다. 판독 회로(26)는, 비트선(BL)에 흐르는 전류에 의거하여, 메모리 셀(MC)에 기입된 정보를 판독한다.
제 1 행 셀렉터(16), 제 2 행 셀렉터(18), 열 셀렉터(20), 세트 드라이버 회로(24), 리셋 드라이버 회로(22) 및 판독 회로(26)는, 전체를 제어하는 제어 회로 (28)에 접속되어 있다.
이렇게 하여 본 실시예에 의한 불휘발성 반도체 기억 장치가 구성되어 있다.
다음에, 본 실시예에 의한 불휘발성 반도체 기억 장치의 기입 방법, 판독 방법 및 소거 방법에 대해서 도 2를 이용하여 설명한다.
(기입 방법)
우선, 저항 기억 소자(10)를 리셋하는 경우, 즉 저항 기억 소자(10)에 고저항 상태를 기입하는 경우에 대해서 도 2를 이용하여 설명한다.
저항 기억 소자(10)에 고저항 상태를 기입하는 경우에는, 기입 대상의 메모리 셀(MC)에 접속된 워드선(WL)을 제 1 행 셀렉터(16)에 의해 선택한다. 구체적으로는, 기입 대상의 메모리 셀(MC)에 접속된 워드선(WL)에, 제 1 행 셀렉터(16)에 의해, 소정의 전압을 인가한다. 이에 따라, 기입 대상의 메모리 셀(MC)의 제 1 트랜지스터(12)가 온 상태가 된다.
또한, 기입 대상의 메모리 셀(MC)에 접속된 리셋선(RL)을 제 2 행 셀렉터(18)에 의해 선택한다. 구체적으로는, 기입 대상의 메모리 셀(MC)에 접속된 리셋선(RL)에, 제 2 행 셀렉터(18)에 의해, 소정의 전압을 인가한다. 이에 따라, 기입 대상의 메모리 셀(MC)의 제 2 트랜지스터(14)가 온 상태가 된다.
다음에, 기입 대상의 메모리 셀(MC)에 접속된 비트선(BL)을 열 셀렉터(20)에 의해 선택한다. 이에 따라, 열 셀렉터(20)에 의해 선택된 비트선(BL)이, 리셋 드라이버 회로(22)에 접속된다. 리셋 드라이버 회로(22)는, 선택된 비트선(BL)에 소정의 전압을 소정 시간만큼 인가한다. 선택된 비트선(BL)에 인가되는 전압은, 예를 들면 전원 전압(Vdd)으로 한다.
이렇게 해서, 기입 대상의 메모리 셀(MC)의 저항 기억 소자(10)에 고저항 상태가 기입된다. 본 실시예에서는 저항 기억 소자(10)에 병렬로 제 2 트랜지스터(14)가 접속되어 있고, 이러한 제 2 트랜지스터(14)는 저항 기억 소자(10)에 고 저항 상태를 기입할 때에 온 상태가 되어 있기 때문에, 고저항 상태로 변화된 저항 기억 소자(10)에 세트 전압보다 높은 전압이 인가되어 버리는 것을 방지할 수 있다. 이 때문에, 본 실시예에 의하면, 저저항 상태로부터 고저항 상태로 변화된 저항 기억 소자(10)가, 저저항 상태로 복귀되어 버리는 것을 방지할 수 있어, 정상인 기입 동작을 행할 수 있다.
다음에, 저항 기억 소자(10)를 세트할 경우, 즉 저항 기억 소자(10)에 저저항 상태를 기입하는 경우에 대해서 도 2를 이용하여 설명한다.
저항 기억 소자(10)에 저저항 상태를 기입할 때는, 기입 대상의 메모리 셀(MC)에 접속된 워드선(WL)을 제 1 행 셀렉터(16)에 의해 선택한다. 구체적으로는, 기입 대상의 메모리 셀(MC)에 접속된 워드선(WL)에, 제 1 행 셀렉터(16)에 의해, 소정의 전압을 인가한다. 이에 따라, 기입 대상의 메모리 셀(MC)의 제 1 트랜지스터(12)가 온 상태가 된다.
한편, 기입 대상의 메모리 셀(MC)에 접속된 리셋선(RL)에는 전압을 인가하지 않는다. 이 때문에, 기입 대상의 메모리 셀(MC)의 제 2 트랜지스터(14)는 오프 상태가 된다.
다음에, 기입 대상의 메모리 셀(MC)에 접속된 비트선(BL)을 열 셀렉터(20)에 의해 선택한다. 이에 따라, 열 셀렉터(20)에 의해 선택된 비트선(BL)이, 세트 드라이버 회로(24)에 접속된다. 세트 드라이버(24)는, 선택된 비트선(BL)에 소정의 전압을 소정 시간만큼 인가한다. 선택된 비트선(BL)에 소정의 전압을 인가하는 시간은, 예를 들면 수 ns정도로 한다.
이렇게 해서, 기입 대상의 메모리 셀(MC)의 저항 기억 소자(10)에 저저항 상태가 기입된다.
(판독 방법)
다음에, 본 실시예에 의한 불휘발성 반도체 기억 장치의 판독 방법에 대해서 도 2를 이용하여 설명한다.
메모리 셀(MC)의 저항 기억 소자(10)에 기입된 정보를 판독할 때에는, 판독 대상의 메모리 셀(MC)에 접속된 워드선(WL)을 제 1 행 셀렉터(16)에 의해 선택한다. 구체적으로는, 판독 대상의 메모리 셀(MC)에 접속된 워드선(WL)에, 제 1 행 셀렉터(16)에 의해, 소정의 전압을 인가한다. 이에 따라, 판독 대상의 메모리 셀(MC)의 제 1 트랜지스터(12)가 온 상태가 된다.
한편, 판독 대상의 메모리 셀(MC)에 접속된 리셋선(RL)에는 전압을 인가하지 않는다. 이 때문에, 판독 대상의 메모리 셀(MC)의 제 2 트랜지스터(14)는 오프 상태로 되어 있다.
다음에, 판독 대상의 메모리 셀(MC)에 접속된 비트선(BL)을 열 셀렉터(20)에 의해 선택한다. 이에 따라, 열 셀렉터(20)로 선택된 비트선(BL)이, 판독 회로(26)에 접속된다. 판독 대상의 메모리 셀(MC)의 저항 기억 소자(10)에 고저항 상태가 기입되어 있는 경우에는, 비트선(BL)에 비교적 작은 전류가 흐른다. 한편, 판독 대상의 메모리 셀(MC)의 저항 기억 소자(10)에 저저항 상태가 기입되어 있는 경우에는, 비트선(BL)에 비교적 큰 전류가 흐른다. 판독 회로(26)는, 비트선(BL)에 흐르는 전류를 센스 앰프에 의해 검출하고, 저항 기억 소자(10)가 저저항 상태인지 고저항 상태인지를 판단한다. 즉 판독 회로(26)는, 비트선(BL)에 흐르는 전류에 의거하여, 저항 기억 소자(10)에 기입된 정보를 판독한다.
또한, 여기서는, 판독 대상의 메모리 셀(MC)의 제 2 트랜지스터(14)를 오프 상태로 해서 판독을 행하는 경우를 예로 들어 설명했지만, 판독 대상의 메모리 셀(MC)의 제 2 트랜지스터(14)를 온 상태로 하여 판독을 행해도 좋다. 이 경우, 제 2 트랜지스터(14)의 게이트 단자에 인가하는 전압은, 적절히 설정하면 된다. 제 2 트랜지스터(14)를 온 상태로 해서 판독을 행하는 것은, 이하와 같은 이유에 의한 것이다. 즉 고저항 상태의 저항 기억 소자(10)의 저항값(Rhigh)이 매우 높고, 제 2 트랜지스터(14)의 오프 저항(Rtr2_off)도 매우 높은 경우에는, 메모리 셀(MC)에 기입된 정보를 판독할 때에 비트선(BL)에 흐르는 전류가 매우 작아진다. 이 경우에는, 선택된 메모리 셀(MC)의 저항 기억 소자(10)에 고저항 상태가 기입되어 있기 때문에 비트선(BL)에 흐르는 전류가 작아지고 있는지, 메모리 셀(MC)이 선택되지 않은 상태에서 판독을 행하고 있기 때문에 비트선(BL)에 흐르는 전류가 작아지고 있는지를 판별하는 것이 곤란하다. 이에 대해서, 제 2 트랜지스터(14)를 온 상태로 하여 판독을 행하면, 메모리 셀(MC)의 저항 기억 소자(10)에 고저항 상태가 기입되어 있는 경우라도, 저항 기억 소자(10)에 기입된 정보를 판독할 때에는 비트선(BL)에는 어느 정도의 전류가 흐른다. 이 때문에, 선택된 메모리 셀(MC)의 저항 기억 소자(10)에 고저항 상태가 기입되어 있을 때에 비트선(BL)에 흐르는 전류와, 메모리 셀(MC)이 선택되지 않은 상태에서 판독을 행하고 있는 경우에 비트선(BL)에 흐르는 전류의 차를 크게 하는 것이 가능해진다. 이 때문에, 제 2 트랜지스터(14)를 온 상태로 해서 판독을 행하면, 판독 에러를 방지하는 것이 가능해진다.
(소거 방법)
다음에, 본 실시예에 의한 불휘발성 반도체 기억 장치의 소거 방법에 대해서 도 2를 이용하여 설명한다.
동일한 열에 존재하는 메모리 셀(MC)의 저항 기억 소자(10)에 기입된 정보를 일괄하여 소거할 경우에는, 이하와 같이 하면 좋다.
우선, 모든 워드선(WL)을 제 1 행 셀렉터(16)에 의해 선택한다. 구체적으로는, 제 1 행 셀렉터(16)에 의해, 모든 워드선(WL)에 소정의 전압을 인가한다. 이에 따라, 모든 메모리 셀(MC)의 제 1 트랜지스터(12)가 온 상태가 된다.
또한, 모든 리셋선(RL)을 제 2 행 셀렉터에 의해 선택한다. 구체적으로는, 제 2 행 셀렉터(18)에 의해, 모든 리셋선(RL)에 소정의 전압을 인가한다. 이에 따라, 모든 메모리 셀(MC)의 제 2 트랜지스터(14)가 온 상태가 된다.
다음에, 소거 대상이 되는 열의 메모리 셀(MC)에 접속된 비트선(BL)을 열 셀렉터(20)에 의해 선택한다. 이에 따라, 열 셀렉터(20)에 의해 선택된 비트선(BL)이, 리셋 드라이버 회로(22)에 접속된다. 리셋 드라이버 회로(22)는, 선택된 비트선(BL)에 소정의 전압을 소정 시간만큼 인가한다.
이렇게 하여, 소거 대상이 되는 열에 존재하는 메모리 셀(MC)의 저항 기억 소자(10)에 기입된 정보가 일괄하여 소거된다. 즉, 소거 대상이 되는 열에 존재하는 메모리 셀(MC)의 저항 기억 소자(10)에 고저항 상태가 일괄하여 기입된다.
비트선(BL)을 열 셀렉터(20)에 의해 순차적으로 선택하면, 모든 메모리 셀(MC)의 저항 기억 소자(10)에 기입된 정보를 소거하는 것이 가능하다.
본 실시예에서는 저항 기억 소자(10)에 병렬로 제 2 트랜지스터(14)가 접속되어 있고, 이러한 제 2 트랜지스터(14)는 저항 기억 소자(10)에 기입된 정보를 소거할 때에 온 상태로 되어 있기 때문에, 고저항 상태로 변화된 저항 기억 소자(10)에 세트 전압보다 높은 전압이 인가되어 버리는 것을 방지할 수 있다. 이 때문에, 본 실시예에 의하면, 저저항 상태로부터 고저항 상태로 변화된 저항 기억 소자(10)가, 저저항 상태로 복귀되어 버리는 것을 방지할 수 있어, 정상적인 소거 동작을 행할 수 있다.
또한, 모든 메모리 셀의 저항 기억 소자(10)에 기입된 정보를 일괄하여 소거할 때에는, 이하와 같이 하면 된다.
우선, 모든 워드선(WL)을 제 1 행 셀렉터(16)에 의해 선택한다. 구체적으로는, 제 1 행 셀렉터(16)에 의해, 모든 워드선(WL)에 소정의 전압을 인가한다. 이에 따라, 모든 메모리 셀(MC)의 제 1 트랜지스터(12)가 온 상태로 된다.
또한, 모든 리셋선(RL)을 제 2 행 셀렉터(14)에 의해 선택한다. 구체적으로는, 제 2 행 셀렉터(18)에 의해, 모든 리셋선(RL)에 소정의 전압을 인가한다. 이것에 의해, 모든 메모리 셀(MC)의 제 2 트랜지스터(14)가 온 상태로 된다.
다음에, 모든 비트선(BL)을 열 셀렉터(20)에 의해 선택한다. 이에 따라, 모든 비트선(BL)이, 리셋 드라이버 회로(22)에 접속된다. 리셋 드라이버 회로(22)는, 모든 비트선(BL)에 소정의 전압을 소정 시간만큼 인가한다.
이렇게 하여, 모든 메모리 셀(MC)의 저항 기억 소자(10)에 기입된 정보가 일괄하여 소거된다. 즉, 모든 메모리 셀(MC)의 저항 기억 소자(10)에 고저항 상태가 일괄하여 기입된다.
(불휘발성 반도체 기억 장치의 구조)
다음에, 본 실시예에 의한 불휘발성 반도체 기억 장치의 구조를 도 3 및 도 4를 이용하여 설명한다. 도 3은, 본 실시예에 의한 불휘발성 반도체 기억 장치를 나타낸 단면도이다. 도 4는, 본 실시예에 의한 불휘발성 반도체 기억 장치를 나타낸 평면도이다. 도 3은, 도 4의 A-A'선 단면도이다.
반도체 기판(30) 위에는, 소자 영역을 확정하는 소자 분리 영역(32)이 형성되어 있다. 제 1 트랜지스터(12)가 형성되어 있는 영역에서는 소자 영역(34)의 폭(W1)이 비교적 넓어져 있고, 제 2 트랜지스터(14)가 형성되어 있는 영역에서는 소자 영역(34)의 폭(W2)이 비교적 좁아져 있다.
소자 영역(34)이 획정된 반도체 기판(30) 위에는, 복수의 리셋선(RL1, RL2)이 병행하도록 형성되어 있다. 리셋선(RL1, RL2)은 Y방향으로 연장되어 있다. 리셋선(RL1)은, 제 1 메모리 셀(MC1)의 제 2 트랜지스터(14a)의 게이트 전극(36a)을 겸하는 것이다. 리셋선(RL2)은, 제 2 메모리 셀(MC)의 제 2 트랜지스터(14b)의 게이트 전극(36b)을 겸하는 것이다. 리셋선(RL1, RL2)은 비교적 폭이 좁은 소자 영역(34) 위에 형성되어 있기 때문에, 제 2 트랜지스터(14a, 14b)의 게이트 폭(W2)은 비교적 좁아져 있다.
리셋선(RL1)의 지면 좌측에는 워드선(WL1)이 형성되어 있고, 리셋선(RL2)의 지면 우측에는 워드선(WL2)이 형성되어 있다. 워드선(WL1, WL2)은, 리셋선(RL1, RL2)에 병행하도록 형성되어 있고, Y방향으로 연장되어 있다. 워드선(WL1)은, 제 1 메모리 셀(MC1)의 제 1 트랜지스터(12a)의 게이트 전극(38a)을 겸하는 것이다. 워드선(WL2)은, 제 2 메모리 셀(MC2)의 제 2 트랜지스터(14b)의 게이트 전극(38b)을 겸하는 것이다. 워드선(WL1, WL2)은 비교적 폭이 넓은 소자 영역(34) 위에 형성되어 있기 때문에, 제 1 트랜지스터(12a, 12b)의 게이트 폭(W1)은 비교적 넓어져 있다. 제 1 트랜지스터(12a, 12b)의 게이트 폭(W1)은, 제 2 트랜지스터(14a, 14b)의 게이트 폭(W2)보다 넓어져 있다. 제 1 트랜지스터(12a, 12b)의 게이트 폭(W1)을 제 2 트랜지스터(14a, 14b)의 게이트 배선(W2)보다 넓게 설정하고 있는 것은, 제 2 트랜지스터(14a, 14b)의 온 저항을 제 1 트랜지스터(12a, 12b)의 온 저항보다 크게 설정하기 위함이다.
리셋선(RL1)의 양측의 소자 영역(34)에는, 소스/드레인 확산층(40, 42)이 형성되어 있다. 리셋선(RL1)을 겸하는 게이트 전극(36a)과 소스/드레인 확산층(40, 42)에 의해 제 1 메모리 셀(MC1)의 제 2 트랜지스터(14a)가 구성되어 있다.
또한, 리셋선(RL2)의 양측의 소자 영역(34)에는, 소스/드레인 확산층(40, 44)이 형성되어 있다. 리셋선(RL2)을 겸하는 게이트 전극(36b)과 소스/드레인 확산층(40, 44)에 의해 제 2 메모리 셀(MC2)의 제 2 트랜지스터(14b)가 구성되어 있다.
제 1 메모리 셀(MC1)의 제 2 트랜지스터(14a)의 한쪽 소스/드레인 확산층(40)과 제 2 메모리 셀(MC2)의 제 2 트랜지스터(14b)의 한쪽 소스/드레인 확산층(40)은, 공통의 소스/드레인 확산층(40)에 의해 구성되어 있다. 본 실시예에 의하면, 제 1 메모리 셀(MC1)의 제 2 트랜지스터(14a)의 한쪽 소스/드레인 확산층(40)과 제 2 메모리 셀(MC2)의 제 2 트랜지스터(14b)의 한쪽 소스/드레인 확산층(40)이, 공통의 소스/드레인 확산층(40)에 의해 구성되어 있기 때문에, 메모리 셀(MC1, MC2)을 형성하기 위해 요하는 스페이스(46)를 작게 하는 것이 가능해진다.
워드선(WL1)을 겸하는 게이트 전극(38a)과 소스/드레인 확산층(42, 48)에 의해 제 1 메모리 셀(MC1)의 제 1 트랜지스터(12a)가 구성되어 있다. 제 1 메모리 셀(MC1)의 제 1 트랜지스터(12a)의 한쪽 소스/드레인 확산층(42)과 제 1 메모리 셀(MC1)의 제 2 트랜지스터(14a)의 다른 쪽 소스/드레인 확산층(42)은, 공통의 소스/드레인 확산층(42)에 의해 구성되어 있다.
또한, 워드선(WL2)을 겸하는 게이트 전극(38b)과 소스/드레인 확산층(44, 50)에 의해 제 2 메모리 셀(MC2)의 제 1 트랜지스터(12b)가 구성되어 있다. 제 2 메모리 셀(MC2)의 제 1 트랜지스터(12b)의 한쪽 소스/드레인 확산층(44)과 제 2 메모리 셀(MC2)의 제 2 트랜지스터(14b)의 다른 쪽 소스/드레인 확산층(44)은, 공통의 소스/드레인 확산층(44)에 의해 구성되어 있다.
제 1 트랜지스터(12a, 12b) 및 제 2 트랜지스터(14a, 14b)가 형성된 반도체 기판(30) 위에는, 층간 절연막(52)이 형성되어 있다. 층간 절연막(52)에는, 소스/드레인 확산층(40)에 접속된 콘택트 플러그(58a)와, 소스/드레인 확산층(42)에 접 속된 콘택트 플러그(58b)와, 소스/드레인 확산층(44)에 접속된 콘택트 플러그(58c)와, 소스/드레인 확산층(48)에 접속된 콘택트 플러그(58d)와, 소스/드레인 확산층(50)에 접속된 콘택트 플러그(58e)가 매립되어 있다.
층간 절연막(52) 위에는, 콘택트 플러그(58a)를 통하여 소스/드레인 확산층(40)에 전기적으로 접속된 중계 배선(60a)과, 콘택트 플러그(58b)를 통하여 소스/드레인 확산층(42)에 전기적으로 접속된 중계 배선(60b)과, 콘택트 플러그(58c) 를 통하여 소스/드레인 확산층(44)에 전기적으로 접속된 중계 배선(60c)과, 콘택트 플러그(60d)를 통하여 소스/드레인 확산층(48)에 전기적으로 접속된 중계 배선(60d)과, 콘택트 플러그(58c)를 통하여 소스/드레인 확산층(50)에 전기적으로 접속된 중계 배선(60e)이 형성되어 있다.
중계 배선(60a∼60e)이 형성된 층간 절연막(52) 위에는, 층간 절연막(62)이 형성되어 있다. 층간 절연막(62)에는, 중계 배선(60a∼66e)에 각각 접속된 콘택트 플러그(64a∼64e)가 매립되어 있다.
중계 배선(60a∼60e) 및 콘택트 플러그(60a∼60e)가 매립된 층간 절연막(62)위에는, 콘택트 플러그(64a∼64c)에 각각 접속된 중계 배선(66a∼66c)이 각각 형성되어 있다. 또한, 층간 절연막(62) 위에는, 콘택트 플러그(64d)에 접속된 소스선(68a)(SL)과, 콘택트 플러그(64e)에 접속된 소스선(68b)(SL)이 형성되어 있다. 소스선(68a, 68b)은, 워드선(WL1, WL2)에 병행하도록 형성되어 있고, Y방향으로 연장되어 있다.
소스선(68a, 68b) 및 중계 배선(66a∼66c)이 형성된 층간 절연막(62) 위에 는, 층간 절연막(70)이 형성되어 있다. 층간 절연막(70)에는, 중계 배선(66a∼66c)에 각각 접속된 콘택트 플러그(72a∼72c)가 매립되어 있다.
콘택트 플러그(72a∼72c)가 매립된 층간 절연막(70) 위에는, 콘택트 플러그(72a∼72c)에 각각 접속된 중계 배선(74a∼74c)이 형성되어 있다.
중계 배선(74a∼74c)은 층간 절연막(76)에 의해 매립되어 있다.
중계 배선(74a∼74c)이 매립된 층간 절연막(76) 위에는, 저항 기억 소자(10a, 10b)가 형성되어 있다. 저항 기억 소자(10a)는, 중계 배선(74b) 등을 통하여 소스/드레인 확산층(42)에 전기적으로 접속된 하부 전극(80)과, 하부 전극(80) 위에 형성된 저항 기억 재료로 이루어지는 저항 기억층(82)과, 저항 기억층(82) 위에 형성된 상부 전극(84)을 각각 가지고 있다. 저항 기억 소자(10b)는, 중계 배선(74c) 등을 통하여 소스/드레인 확산층(44)에 전기적으로 접속된 하부 전극(80)과, 하부 전극(80) 위에 형성된 저항 기억 재료로 이루어지는 저항 기억층(82)과, 저항 기억층(82) 위에 형성된 상부 전극(84)을 각각 가지고 있다.
저항 기억 소자(10a, 10b)가 형성된 층간 절연막(76) 위에는, 층간 절연막(86)이 형성되어 있다. 층간 절연막(86)에는, 중계 배선(74a)에 접속된 콘택트 플러그(88a)가 매립되어 있다. 또한, 층간 절연막(86)에는, 저항 기억 소자(10a)의 상부 전극(84)에 접속된 콘택트 플러그(88b)가 매립되어 있다. 또한, 층간 절연막(86)에는, 저항 기억 소자(10b)의 상부 전극(84)에 접속된 콘택트 플러그(88b)가 매립되어 있다.
콘택트 플러그(88a∼88c)가 매립된 층간 절연막(86) 위에는, 비트선(90)(BL) 이 형성되어 있다. 비트선(90)은 X방향으로 연장되어 있다. 비트선(90)은, 콘택트 플러그(88b)를 통하여 저항 기억 소자(10a)의 상부 전극(84)에 전기적으로 접속되어 있다. 비트선(90)은, 콘택트 플러그(88c)를 통하여 저항 기억 소자(10b)의 상부 전극(84)에 전기적으로 접속되어 있다. 또한, 비트선(90)은 콘택트 플러그(88a), 중계 배선(74a), 콘택트 플러그(72a), 중계 배선(66a), 콘택트 플러그(64a), 중계 배선(60a) 및 콘택트 플러그(58a)를 통하여 소스/드레인 확산층(40)에 전기적으로 접속되어 있다.
이렇게 하여 본 실시예에 의한 불휘발성 반도체 기억 장치가 구성되어 있다.
(불휘발성 반도체 기억 장치의 제조 방법)
다음에, 본 실시예에 의한 불휘발성 반도체 기억 장치의 제조 방법을 도 5 내지 도 8을 이용하여 설명한다. 도 5 내지 도 8은, 본 실시예에 의한 불휘발성 반도체 기억 장치의 제조 방법을 나타낸 공정 단면도이다.
우선, 반도체 기판(30) 내에, 예를 들면 STI(Shallow Trench Isolation)법에 의해, 소자 영역(34)(도 4 참조)을 확정하는 소자 분리 영역(32)(도 4 참조)을 형성한다. 반도체 기판(30)으로서는, 예를 들면 실리콘 기판을 사용한다.
다음에, 반도체 기판(30)의 소자 영역(34) 위에, 통상의 MOS 트랜지스터의 제조 방법과 같은 방법으로, 게이트 전극(38a)과 소스/드레인 확산층(42, 48)을 갖는 제 1 트랜지스터(12a)와, 게이트 전극(38b)과 소스/드레인 확산층(44, 50)을 갖는 제 1 트랜지스터(12b)와, 게이트 전극(36a)과 소스/드레인 확산층(40, 42)을 갖는 제 2 트랜지스터(14a)와, 게이트 전극(36b)과 소스/드레인 확산층(40, 44)을 갖 는 제 2 트랜지스터(14b)를 형성한다(도 5의 (a) 참조).
다음에, 예를 들면 CVD법에 의해, 제 1 트랜지스터(12a, 12b)와 제 2 트랜지스터(14a, 14b)가 형성된 반도체 기판(30) 위에, 실리콘 산화막을 형성한다.
다음에, 예를 들면 CMP법에 의해, 실리콘 산화막의 표면을 평탄화한다. 이렇게 해서, 실리콘 산화막으로 이루어지는 층간 절연막(52)이 형성된다.
다음에, 포토리소그래피 기술을 이용하여, 층간 절연막(52)에, 소스/드레인 확산층(40, 42, 44, 48, 50)에 각각 도달하는 콘택트 홀(92)을 형성한다.
다음에, 예를 들면 CVD법에 의해, 배리어막 및 텅스텐막을 형성한다.
다음에, 예를 들면 에치백을 행함으로써, 콘택트 홀(92) 내에, 텅스텐으로 이루어지는 콘택트 플러그(58a∼58e)를 각각 매립한다(도 5의 (b) 참조).
다음에, 예를 들면 CVD법에 의해, 콘택트 플러그(58a∼58e)가 매립된 층간 절연막(52) 위에, 도전막을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 도전막을 패터닝한다. 이에 따라 도전막으로 이루어지는 중계 배선(60a∼60e)이 형성된다(도 5의 (c) 참조).
다음에, 예를 들면 CVD법에 의해, 중계 배선이 형성된 층간 절연막 위에, 실리콘 산화막을 형성한다.
다음에, 예를 들면 CMP법에 의해, 실리콘 산화막의 표면을 평탄화한다. 이에 따라, 실리콘 산화막으로 이루어지는 층간 절연막(62)이 형성된다.
다음에, 포토리소그래피 기술을 이용하여, 층간 절연막(62)에, 중계 배선(60a∼60e)에 도달하는 콘택트 홀(94)을 각각 형성한다.
다음에, 예를 들면 CVD법에 의해, 배리어막 및 텅스텐막을 형성한다.
다음에, 예를 들면 에치백을 행함으로써, 콘택트 홀(94) 내에, 텅스텐으로 이루어지는 콘택트 플러그(64a∼64e)를 각각 매립한다(도 6의 (a) 참조).
다음에, 예를 들면 CVD법에 의해, 콘택트 플러그(64a∼64e)가 매립된 층간 절연막(62) 위에, 도전막을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 도전막을 패터닝한다. 이에 따라, 도전막으로 이루어지는 중계 배선(66a∼66c) 및 소스선(68a, 68b)이 형성된다.
다음에, 예를 들면 CVD법에 의해, 중계 배선(66a∼66c) 및 소스선(68a, 68b)이 형성된 층간 절연막(62) 위에, 실리콘 산화막을 형성한다.
다음에, 예를 들면 CMP법에 의해, 실리콘 산화막의 표면을 평탄화한다. 이에 따라, 실리콘 산화막으로 이루어지는 층간 절연막(70)이 형성된다.
다음에, 포토리소그래피 기술을 이용하여, 층간 절연막(70)에, 중계 배선(66a∼66c)에 도달하는 콘택트 홀(96)을 각각 형성한다.
다음에, 예를 들면 CVD법에 의해, 배리어막 및 텅스텐막을 형성한다.
다음에, 예를 들면 에치백을 행함으로써, 콘택트 홀(96) 내에, 텅스텐으로 이루어지는 콘택트 플러그(72a∼72c)를 각각 매립한다(도 6의 (b) 참조).
다음에, 예를 들면 CVD법에 의해, 콘택트 플러그(72a∼72c)가 매립된 층간 절연막(70) 위에, 도전막을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 도전막을 패터닝한다. 이에 따라, 도전막으로 이루어지는 중계 배선(74a∼74c)이 형성된다(도 7의 (a) 참조).
다음에, 예를 들면 CVD법에 의해, 중계 배선(74a∼74c)이 형성된 층간 절연막(70) 위에, 실리콘 산화막을 형성한다.
다음에, 예를 들면 CMP법에 의해, 중계 배선(74a∼74c)의 표면이 노출될 때까지 실리콘 산화막의 표면을 평탄화한다. 이에 따라, 실리콘 산화막으로 이루어지는 층간 절연막(76)이 형성된다.
다음에, 예를 들면 스퍼터링법에 의해, 중계 배선(74a∼74c)이 매립된 층간 절연막(76) 위에, 예를 들면 플라티나막을 형성한다. 이러한 플라티나막은, 저항 기억 소자(10a, 10b)의 하부 전극(80)이 되는 것이다.
다음에, 플라티나막 위에, 예를 들면 레이저 어브레이션법, 졸겔법, 스퍼터링법, MOCVD법 등에 의해, TiOx막을 형성한다. 이러한 TiOx막은, 저항 기억 소자의 저항 기억층(82)이 되는 것이다.
다음에, 예를 들면 스퍼터링법에 의해, TiOx막 위에, 예를 들면 플라티나막을 형성한다. 이러한 플라티나막은, 저항 기억 소자(10a, 10b)의 상부 전극(84)이 되는 것이다.
이렇게 해서, 플라티나막과 Ti0x막과 플라티나막으로 이루어지는 적층막이 형성된다.
다음에, 포토리소그래피 기술을 이용하여, 적층막을 패터닝한다. 이렇게 해서, 플라티나막으로 이루어지는 하부 전극(80)과, TiOx막으로 이루어지는 저항 기억층(82)과, 플라티나막으로 이루어지는 상부 전극(86)을 갖는 저항 기억 소자(10a, 10b)가 형성된다(도 7의 (b) 참조).
다음에, 예를 들면 CVD법에 의해, 저항 기억 소자(10a, 10b)가 형성된 층간 절연막(76) 위에, 실리콘 산화막을 형성한다.
다음에, 예를 들면 CMP법에 의해, 실리콘 산화막의 표면을 평탄화한다. 이렇게 해서, 실리콘 산화막으로 이루어지는 층간 절연막(86)이 형성된다.
다음에, 포토리소그래피 기술을 이용하여, 층간 절연막(86)에, 중계 배선(74a)에 도달하는 콘택트 홀(98)과, 저항 기억 소자(10a, 10b)의 상부 전극(84)에 각각 도달하는 콘택트 홀(98)을 형성한다.
다음에, 예를 들면 CVD법에 의해, 배리어막 및 텅스텐막을 형성한다.
다음에, 에치백을 행함으로써, 콘택트 홀(98) 내에 텅스텐막으로 이루어지는 콘택트 플러그(88a∼88c)를 매립한다.
다음에, 예를 들면 스퍼터링법에 의해, 콘택트 플러그(88a∼88c)가 매립된 층간 절연막(86) 위에, 도전막을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 도전막을 패터닝한다. 이에 따라, 도전막으로 이루어지는 비트선(90)이 형성된다.
이렇게 하여, 본 실시예에 의한 불휘발성 반도체 기억 장치가 제조된다.
[제 2 실시예]
본 발명의 제 2 실시예에 의한 불휘발성 반도체 기억 장치를 도 9 및 도 10을 이용하여 설명한다. 도 9는, 본 실시예에 의한 불휘발성 반도체 기억 장치를 나타낸 단면도이다. 도 10은, 본 실시예에 의한 불휘발성 반도체 기억 장치를 나 타낸 평면도이다. 도 9는, 도 10의 B-B'선 단면도이다. 도 1 내지 도 8에 나타낸 제 1 실시예에 의한 불휘발성 반도체 기억 장치 및 그 기입 방법, 판독 방법 및 소거 방법과 동일한 구성 요소에는, 동일한 부호를 부여하여 설명을 생략 또는 간결하게 한다.
본 실시예에 의한 불휘발성 반도체 기억 장치는, 인접해서 설치된 메모리 셀(MC1, MC2)의 제 2 트랜지스터(14a, 14b)의 게이트 전극(36)이, 공통의 리셋선(36)(RL)에 의해 접속되어 있는 것에 주된 특징이 있다.
반도체 기판(30) 위에는, 소자 영역(34a, 34b)을 확정하는 소자 분리 영역(32)이 형성되어 있다. 소자 영역(34a) 위에는 제 1 메모리 셀(MC1)이 형성되어 있고, 소자 영역(34b) 위에는 제 2 메모리 셀(MC2)이 형성되어 있다. 제 1 트랜지스터(12a, 12b)가 형성되어 있는 영역에서는 소자 영역(34a, 34b)의 폭이 비교적 넓어져 있고, 제 2 트랜지스터(14a, 14b)가 형성되어 있는 영역에서는 소자 영역(34a, 34b)의 폭이 비교적 좁아져 있다.
소자 분리 영역(32)이 형성된 반도체 기판(30) 위에는, 리셋선(36)(RL)이 형성되어 있다. 리셋선(36)은 Y방향으로 연장되어 있다. 리셋선(36)은 제 2 트랜지스터(14a, 14b)의 게이트 전극을 겸하는 것이다. 리셋선(36)은 비교적 폭이 좁은 소자 영역(34a, 34b) 위에 형성되어 있기 때문에, 제 2 트랜지스터(14a, 14b)의 게이트 폭(W2)은 비교적 좁아져 있다.
리셋선(36)의 지면 좌측에는 워드선(38a)(WL1)이 형성되어 있고, 리셋선(36) 지면 우측에는 워드선(38b)(WL2)이 형성되어 있다(도 10 참조). 워드선(38a, 38b)은, 리셋선(36)에 병행하도록 형성되어 있고, Y방향으로 연장되어 있다. 워드선(38a, 38b)은 제 1 트랜지스터(12a, 12b)의 게이트 전극을 각각 겸하는 것이다. 워드선(38a, 38b)은 비교적 폭이 넓은 소자 영역(34a, 34b) 위에 형성되어 있기 때문에, 제 1 트랜지스터(12a, 12b)의 게이트 폭(W1)은 비교적 넓어져 있다. 제 1 트랜지스터(12a, 12b)의 게이트 폭(W1)은 제 2 트랜지스터(14a, 14b)의 게이트 폭(W2)보다 넓어져 있다. 제 1 트랜지스터(12a, 12b)의 게이트 폭(W1)을 제 2 트랜지스터(14a, 14b)의 게이트 폭(W2)보다 넓게 하고 있는 것은, 제 2 트랜지스터(14a, 14b)의 온 저항을 제 1 트랜지스터(12a, 12b)의 온 저항보다 크게 설정하기 위함이다.
리셋선(36)의 양측의 소자 영역(34a)에는, 소스/드레인 확산층(40a, 42)이 형성되어 있다. 리셋선(36)을 겸하는 게이트 전극과 소스/드레인 확산층(40a, 42)에 의해 제 1 메모리 셀(MC1)의 제 2 트랜지스터(14a)가 구성되어 있다.
또한, 리셋선(36)의 양측의 소자 영역(34b)에는, 소스/드레인 확산층(40b, 44)이 형성되어 있다. 리셋선(36)을 겸하는 게이트 전극과 소스/드레인 확산층(40b, 44)에 의해 제 2 메모리 셀(MC2)의 제 2 트랜지스터(14b)가 구성되어 있다.
제 1 메모리 셀(MC1)의 제 2 트랜지스터(14a)의 게이트 전극과 제 2 메모리 셀(MC2)의 제 2 트랜지스터(14b)의 게이트 전극은, 공통의 리셋선(36)에 의해 구성 되어 있다.
본 실시예에 의하면, 제 1 메모리 셀(MC1)의 제 2 트랜지스터(14a)의 게이트 전극과 제 2 메모리 셀(MC2)의 제 2 트랜지스터(14b)의 게이트 전극이, 공통의 리셋선(36)에 의해 구성되어 있기 때문에, 메모리 셀(MC1, MC2)을 형성하기 위해 요하는 스페이스(46)를 작게 하는 것이 가능해진다.
층간 절연막(86) 위에는, 복수의 비트선(90a(BL1), 90b(BL2))이 병행하도록 형성되어 있다. 제 1 비트선(90a) 및 제 2 비트선(90b)은, X방향으로 연장되어 있다.
제 1 비트선(90a)은, 콘택트 플러그(88b)를 통하여, 제 1 메모리 셀(MC1)의 저항 기억 소자(10a)의 상부 전극(84)에 전기적으로 접속되어 있다. 또한, 제 1 비트선(90a)은 콘택트 플러그(88a) 등을 통하여, 제 1 메모리 셀(MC1)의 제 2 트랜지스터(14a)의 소스/드레인 확산층(40a)에 전기적으로 접속되어 있다.
제 2 비트선(90b)은, 콘택트 플러그(88c)를 통하여, 제 2 메모리 셀(MC2)의 저항 기억 소자(10b)의 상부 전극(84)에 전기적으로 접속되어 있다. 또한, 제 2 비트선(90b)은 콘택트 플러그(88d) 등을 통하여, 제 2 메모리 셀(MC2)의 제 2 트랜지스터(14b)의 소스/드레인 확산층(40b)에 전기적으로 접속되어 있다.
이렇게 해서 본 실시예에 의한 불휘발성 반도체 기억 장치가 구성되어 있다.
본 실시예에 의한 불휘발성 반도체 기억 장치는, 제 1 실시예에 의한 불휘발성 반도체 기억 장치의 기입 방법, 판독 방법 및 소거 방법과 같은 방법으로, 기입, 판독 및 소거를 행하는 것이 가능하다.
이와 같이, 인접하여 설치된 메모리 셀(MC1, MC2)의 제 2 트랜지스터(14a, 14b)의 게이트 전극(36)을, 공통의 리셋선(36)(RL)에 의해 접속하도록 해도 좋다. 본 실시예에 의해서도, 메모리 셀을 형성하기 위해 필요한 스페이스(46)를 작게 할 수 있어, 불휘발성 반도체 기억 장치의 소형화에 기여할 수 있다.
[제 3 실시예]
본 발명의 제 3 실시예에 의한 불휘발성 반도체 기억 장치 및 그 기입 방법, 판독 방법 및 소거 방법을 도 11 내지 도 12를 이용하여 설명한다. 도 11은, 본 실시예에 의한 불휘발성 반도체 기억 장치를 나타낸 회로도이다. 도 12는, 본 실시예에 의한 불휘발성 반도체 기억 장치를 나타낸 평면도이다. 도 1 내지 도 10에 나타낸 제 1 또는 제 2 실시예에 의한 불휘발성 반도체 기억 장치 및 그 기입 방법, 판독 방법 및 소거 방법과 동일한 구성 요소에는, 동일한 부호를 부여하여 설명을 생략 또는 간결하게 한다.
본 실시예에 의한 불휘발성 반도체 기억 장치는, 제 1 트랜지스터(12)의 소스 단자가 소스선에 접속되어 있고, 이러한 소스선의 전위가 제 2 열 셀렉터에 의해 제어되는 것에 주된 특징이 있다.
(불휘발성 반도체 기억 장치)
우선, 본 실시예에 의한 불휘발성 반도체 기억 장치를 도 11 및 도 12를 이용하여 설명한다.
도 11에 나타낸 바와 같이, 저항 기억 소자(10)와 제 1 트랜지스터(12)와 제 2 트랜지스터(14)를 갖는 메모리 셀(MC)이 매트릭스 형상으로 배치되어 있다.
워드선(WL)은, 동일한 행에 존재하는 메모리 셀(MC)의 제 1 트랜지스터(12)의 게이트 전극을 공통 접속하고 있다. 복수의 워드선(WL)은, 제 1 행 셀렉터(16)에 접속되어 있다. 제 1 행 셀렉터(16)는, 선택해야 할 메모리 셀(MC)에 접속된 워드선(WL)에 소정의 전압을 인가하기 위한 것이다.
리셋선(RL)은, 동일한 행에 존재하는 메모리 셀(MC)의 제 2 트랜지스터(14)의 게이트 전극을 공통 접속하고 있다. 리셋선(RL)은, 워드선(WL)에 병행하도록 형성되어 있다. 복수의 리셋선(RL)은, 제 2 행 셀렉터(18)에 접속되어 있다. 제 2 행 셀렉터(18)는, 선택해야 할 메모리 셀(MC)에 접속된 리셋선(RL)에 소정의 전압을 인가하기 위한 것이다.
비트선(BL)은, 동일한 열에 존재하는 메모리 셀(MC)의 저항 기억 소자(10)의 한쪽 단부 및 제 2 트랜지스터(14)의 한쪽 소스/드레인 확산층(드레인 단자)을 공통 접속하고 있다. 비트선(BL)은, 워드선(WL) 및 리셋선(RL)에 교차하도록 형성되어 있다. 복수의 비트선(BL)은, 제 1 열 셀렉터(20)에 접속되어 있다. 제 1 열 셀렉터(20)는, 선택해야 할 메모리 셀(MC)에 접속된 비트선(BL)에 소정의 전압을 인가하고, 또한, 선택해야 할 메모리 셀(MC)에 접속된 비트선(BL)을 접지(接地)하기 위한 것이다. 제 1 열 셀렉터(20)에는, 세트 드라이버 회로(24) 및 리셋 드라이버 회로(22)가 접속되어 있다.
소스선(SL)은, 동일한 열에 존재하는 메모리 셀(MC)의 제 1 트랜지스터(12)의 한쪽 소스/드레인 확산층(소스 단자)을 공통 접속하고 있다.
도 12에 나타낸 바와 같이, 또한 제 1 소스선(68c)(SL1)은, 제 1 비트 선(90a)(BL1)과 병행하도록 형성되어 있다. 제 2 소스선(68d)(SL2)은, 제 2 비트선(90b)(BL2)과 병행하도록 형성되어 있다. 제 1 소스선(68c) 및 제 2 소스선(68d)은 Y방향으로 연장되어 있다. 제 1 소스선(68c)은, 콘택트 플러그(102a)를 통하여, 메모리 셀(MC1)의 제 1 트랜지스터(14a)의 소스/드레인 확산층(48)에 전기적으로 접속되어 있다. 제 2 소스선(68d)은, 콘택트 플러그(102b)를 통하여, 메모리 셀(MC2)의 제 2 트랜지스터(14b)의 소스/드레인 확산층(50)에 전기적으로 접속되어 있다.
도 11에 나타낸 바와 같이, 복수의 소스선(SL)은, 제 2 열 셀렉터(100)에 접속되어 있다. 제 2 열 셀렉터(100)는, 선택해야 할 메모리 셀(MC)에 접속된 소스선(SL)을 접지하고, 또한, 선택해야 할 메모리 셀(MC)에 접속된 소스선(SL)에 소정의 전압을 인가하기 위한 것이다. 제 2 열 셀렉터(100)에는, 판독 회로(26)가 접속되어 있다.
세트 드라이버 회로(24)는, 저항 기억 소자(10)를 세트할 때, 즉 저항 기억 소자(10)를 고저항 상태로부터 저저항 상태로 변화시킬 때에, 비트선(BL)에 소정의 전압을 인가하기 위한 것이다.
리셋 드라이버 회로(22)는, 저항 기억 소자(10)를 리셋할 때, 즉 저항 기억 소자(10)를 저저항 상태로부터 고저항 상태로 변화시킬 때에, 비트선(BL)에 소정의 전압을 인가하기 위한 것이다.
판독 회로(26)에는, 센스 앰프가 설치되어 있다. 판독 회로(26)는, 메모리 셀(MC)에 기입된 정보를, 소스선(SL)에 흐르는 전류에 의거하여 판독한다.
제 1 행 셀렉터(16), 제 2 행 셀렉터(18), 제 1 열 셀렉터(20), 제 2 열 셀렉터(100), 세트 드라이버 회로(24), 리셋 드라이버 회로(22) 및 판독 회로(26)는, 전체를 제어하는 제어 회로(28)에 접속되어 있다.
이렇게 해서 본 실시예에 의한 불휘발성 반도체 기억 장치가 구성되어 있다.
다음에, 본 실시예에 의한 불휘발성 반도체 기억 장치의 기입 방법, 판독 방법 및 소거 방법에 관하여 설명한다.
(기입 방법)
우선, 저항 기억 소자(10)를 리셋하는 경우, 즉 저항 기억 소자(10)에 고저항 상태를 기입하는 경우에 관하여 설명한다.
저항 기억 소자(10)에 고저항 상태를 기입하는 경우에는, 기입 대상의 메모리 셀에 접속된 워드선(WL)을 제 1 행 셀렉터(16)에 의해 선택한다. 구체적으로는, 기입 대상의 메모리 셀(MC)에 접속된 워드선(WL)에, 제 1 행 셀렉터(16)에 의해, 소정의 전압을 인가한다. 이에 따라, 기입 대상의 메모리 셀(MC)의 제 1 트랜지스터(12)가 온 상태가 된다.
또한, 기입 대상의 메모리 셀(MC)에 접속된 리셋선(RL)을 제 2 행 셀렉터(100)에 의해 선택한다. 구체적으로는, 기입 대상의 메모리 셀(MC)에 접속된 리셋선(RL)에, 제 2 행 셀렉터(18)에 의해, 소정의 전압을 인가한다. 이에 따라, 기입 대상의 메모리 셀(MC)의 제 2 트랜지스터(14)가 온 상태가 된다.
또한, 기입 대상의 메모리 셀(MC)에 접속된 소스선(SL)을 제 2 열 셀렉터(100)에 의해 선택한다. 구체적으로는, 기입 대상의 메모리 셀(MC)에 접속된 소 스선(SL)을, 제 2 열 셀렉터(100)에 의해 접지한다.
다음에, 기입 대상의 메모리 셀(MC)에 접속된 비트선(BL)을 제 1 열 셀렉터(20)에 의해 선택한다. 이에 따라, 제 1 열 셀렉터(20)에 의해 선택된 비트선(BL)이, 리셋 드라이버 회로(22)에 접속된다. 리셋 드라이버 회로(22)는, 선택된 비트선(BL)에 소정의 전압을 소정 시간만큼 인가한다.
이렇게 해서, 기입 대상의 메모리 셀(MC)의 저항 기억 소자(10)에 고저항 상태가 기입된다. 본 실시예의 경우에도, 저항 기억 소자(10)에 병렬로 제 2 트랜지스터(14)가 접속되어 있고, 이러한 제 2 트랜지스터(14)는 저항 기억 소자(10)에 고저항 상태를 기입할 때에 온 상태로 되어 있기 때문에, 고저항 상태로 변화된 저항 기억 소자(10)에 세트 전압보다 높은 전압이 인가되어 버리는 것을 방지할 수 있다. 이 때문에, 본 실시예에 의해서도, 저저항 상태로부터 고저항 상태로 변화된 저항 기억 소자(10)가, 저저항 상태로 복귀되어 버리는 것을 방지할 수 있어, 정상적인 기입 동작을 행할 수 있다.
다음에, 저항 기억 소자(10)를 세트하는 경우, 즉 저항 기억 소자(10)에 저저항 상태를 기입하는 경우에 관하여 설명한다.
저항 기억 소자(10)에 저저항 상태를 기입할 때에는, 기입 대상의 메모리 셀(MC)에 접속된 워드선(WL)을 제 1 행 셀렉터(16)에 의해 선택한다. 구체적으로는, 기입 대상의 메모리 셀(MC)에 접속된 워드선(WL)에, 제 1 행 셀렉터(16)에 의해, 소정의 전압을 인가한다. 이에 따라, 기입 대상의 메모리 셀(MC)의 제 1 트랜지스터(12)가 온 상태로 된다.
한편, 기입 대상의 메모리 셀(MC)에 접속된 리셋선(RL)에는 전압을 인가하지 않는다. 이 때문에, 기입 대상의 메모리 셀(MC)의 제 2 트랜지스터(14)는 오프 상태로 되어 있다.
또한, 기입 대상의 메모리 셀(MC)에 접속된 소스선(SL)을 제 2 열 셀렉터(100)에 의해 선택한다. 구체적으로는, 기입 대상의 메모리 셀(MC)에 접속된 소스선(SL)을, 제 2 열 셀렉터(100)에 의해 접지한다.
다음에, 기입 대상의 메모리 셀(MC)에 접속된 비트선(BL)을 제 1 열 셀렉터(20)에 의해 선택한다. 이에 따라, 제 1 열 셀렉터(20)에 의해 선택된 비트선(BL)이, 세트 드라이버 회로(24)에 접속된다. 세트 드라이버 회로(24)는, 선택된 비트선(BL)에 소정의 전압을 소정 시간만큼 인가한다. 선택된 비트선(BL)에 소정의 전압을 인가하는 시간은, 예를 들면 수 ns정도로 한다.
이렇게 해서, 기입 대상의 메모리 셀(MC)의 저항 기억 소자(10)에 저저항 상태가 기입된다.
(판독 방법)
다음에, 본 실시예에 의한 불휘발성 반도체 기억 장치의 판독 방법에 관하여 설명한다.
메모리 셀(MC)의 저항 기억 소자(10)에 기입된 정보를 판독할 때에는, 판독 대상의 메모리 셀(MC)에 접속된 워드선(WL)을 제 1 행 셀렉터(16)에 의해 선택한다. 구체적으로는, 판독 대상의 메모리 셀(MC)에 접속된 워드선(WL)에, 제 1 행 셀렉터(16)에 의해, 소정의 전압을 인가한다. 이에 따라, 판독 대상의 메모리 셀(MC)의 제 1 트랜지스터(12)가 온 상태가 된다.
한편, 판독 대상의 메모리 셀(MC)에 접속된 리셋선(RL)에는 전압을 인가하지 않는다. 이 때문에, 판독 대상의 메모리 셀(MC)의 제 2 트랜지스터(14)는 오프 상태로 되어 있다.
또한, 판독 대상의 메모리 셀(MC)에 접속된 비트선(BL)을 제 1 열 셀렉터(20)에 의해 선택한다. 구체적으로는, 판독 대상의 메모리 셀(MC)에 접속된 비트선(BL)을 접지한다.
다음에, 판독 대상의 메모리 셀(MC)에 접속된 소스선(SL)을 제 2 열 셀렉터(100)에 의해 선택한다. 이에 따라, 제 2 열 셀렉터(100)로 선택된 소스선(SL)이, 판독 회로(26)에 접속된다. 판독 대상의 메모리 셀(MC)의 저항 기억 소자(10)에 고저항 상태가 기입되어 있는 경우에는, 소스선(SL)에 비교적 작은 전류가 흐른다. 한편, 판독 대상의 메모리 셀(MC)의 저항 기억 소자(10)에 저저항 상태가 기입되어 있는 경우에는, 소스선(SL)에 비교적 큰 전류가 흐른다. 판독 회로(26)는, 소스선(SL)에 흐르는 전류를 센스 앰프에 의해 검출하여, 저항 기억 소자(10)가 저저항 상태인지 고저항 상태인지를 판단한다. 즉, 판독 회로(26)는, 소스선에 흐르는 전류에 의거하여, 저항 기억 소자(10)에 기입된 정보를 판독한다.
본 실시예에서 소스선(SL)에 흐르는 전류에 의거하여 저항 기억 소자(10)에 기입된 정보를 판독하는 것은, 이하와 같은 이유에 의한 것이다. 즉, 비트선(BL)에는, 판독 대상의 메모리 셀(MC)의 저항 기억 소자(10)뿐 아니라, 판독 대상의 메모리 셀(MC)과 동일한 열에 존재하는 모든 메모리 셀(MC)의 저항 기억 소자(10) 등 이 접속되어 있다. 이 때문에, 비트선(BL)에는 큰 기생 용량이 존재하여, 고속의 판독이 반드시 용이하지는 않다. 이에 대해서, 소스선(SL)에서는, 판독 대상의 메모리 셀(MC) 이외의 메모리 셀(MC)의 저항 기억 소자(10)는, 제 1 트랜지스터(12)에 의해 전기적으로 분리된다. 이 때문에, 소스선(SL)의 기생 용량은 작다. 따라서, 소스선(SL)에 흐르는 전류에 의거하여 저항 기억 소자(10)에 기입된 정보를 판독하면, 고속의 판독이 가능해진다. 이러한 이유에 의해, 본 실시예에서는 소스선(SL)에 흐르는 전류에 의거하여 저항 기억 소자(10)에 기입된 정보를 판독한다.
또한, 여기서는, 판독 대상의 메모리 셀(MC)의 제 2 트랜지스터(14)를 오프 상태로 해서 판독을 행하는 경우를 예로 설명했지만, 판독 대상의 메모리 셀(MC)의 제 2 트랜지스터(14)를 온 상태로 하여 판독을 행해도 좋다. 이 경우, 제 2 트랜지스터(14)의 게이트 단자에 인가하는 전압은, 적절히 설정하면 좋다. 제 2 트랜지스터(14)를 온 상태로 하여 판독을 행하는 것은, 상술한 바와 같이, 제 2 트랜지스터(14)를 온 상태로 하여 판독을 행하면, 판독 에러를 방지하는 것이 가능해지기 때문이다.
(소거 방법)
다음에, 본 실시예에 의한 불휘발성 반도체 기억 장치의 소거 방법에 관하여 설명한다.
동일한 열에 존재하는 메모리 셀(MC)의 저항 기억 소자(10)에 기입된 정보를 일괄하여 소거할 때에는, 이하와 같이 하면 된다.
즉, 모든 워드선(WL)을 제 1 행 셀렉터(16)에 의해 선택한다. 구체적으로 는, 제 1 행 셀렉터(16)에 의해, 모든 워드선(WL)에 소정의 전압을 인가한다. 이것에 의해, 모든 메모리 셀(MC)의 제 1 트랜지스터(14)가 온 상태가 된다.
또한, 모든 리셋선(RL)을 제 2 행 셀렉터(18)에 의해 선택한다. 구체적으로는, 제 2 행 셀렉터(18)에 의해, 모든 리셋선(RL)에 소정의 전압을 인가한다. 이에 따라, 모든 메모리 셀(MC)의 제 2 트랜지스터(14)가 온 상태가 된다.
또한, 소거 대상이 되는 열의 메모리 셀(MC)에 접속된 소스선(SL)을 제 2 열 셀렉터(100)에 의해 선택한다. 이에 따라, 제 2 열 셀렉터(100)에 의해 선택된 소스선(SL)이 접지된다.
다음에, 소거 대상이 되는 열의 메모리 셀(MC)에 접속된 비트선(BL)을 제 1 열 셀렉터(20)에 의해 선택한다. 이에 따라, 제 1 열 셀렉터(20)에 의해 선택된 비트선(BL)이, 리셋 드라이버 회로(22)에 접속된다. 리셋 드라이버 회로(22)는, 선택된 비트선(BL)에 소정의 전압을 소정 시간만큼 인가한다.
이렇게 하여, 소거 대상이 되는 열에 존재하는 메모리 셀(MC)의 저항 기억 소자(10)에 기입된 정보가 일괄하여 소거된다. 즉, 소거 대상이 되는 열에 존재하는 메모리 셀(MC)의 저항 기억 소자(10)에 고저항 상태가 일괄하여 기입된다.
또한, 모든 메모리 셀(MC)의 저항 기억 소자(10)에 기입된 정보를 일괄하여 소거하는 경우에는, 이하와 같이 하면 된다.
즉, 모든 워드선(WL)을 제 1 행 셀렉터(16)에 의해 선택한다. 구체적으로는, 제 1 행 셀렉터(16)에 의해, 모든 워드선(WL)에 소정의 전압을 인가한다. 이에 따라, 모든 메모리 셀(MC)의 제 1 트랜지스터(12)가 온 상태가 된다.
또한, 모든 리셋선(RL)을 제 2 행 셀렉터(18)에 의해 선택한다. 구체적으로는, 제 2 행 셀렉터(18)에 의해, 모든 리셋선(RL)에 소정의 전압을 인가한다. 이것에 의해, 모든 메모리 셀(MC)의 제 2 트랜지스터(14)가 온 상태가 된다.
또한, 모든 소스선(SL)을 제 2 열 셀렉터(100)에 의해 선택한다. 구체적으로는, 제 2 열 셀렉터(100)에 의해, 모든 소스선(SL)을 접지한다.
다음에, 모든 비트선(BL)을 제 1 열 셀렉터(20)에 의해 선택한다. 이에 따라, 모든 비트선(BL)이, 리셋 드라이버 회로(22)에 접속된다. 리셋 드라이버 회로(22)는, 모든 비트선(BL)에 소정의 전압을 소정 시간만큼 인가한다.
이렇게 해서, 모든 메모리 셀(MC)의 저항 기억 소자(10)에 기입된 정보가 일괄하여 소거된다. 즉, 모든 메모리 셀(MC)의 저항 기억 소자(10)에 고저항 상태가 일괄하여 기입된다.
이와 같이, 본 실시예에 의한 불휘발성 반도체 기억 장치에 의하면, 제 1 트랜지스터(12)의 소스 단자가 소스선(SL)에 접속되어 있고, 이러한 소스선(SL)의 전위가 제 2 열 셀렉터(100)에 의해 제어되기 때문에, 기생 용량이 작은 소스선(SL)에 흐르는 전류에 의거하여, 메모리 셀(MC)에 기입된 정보를 판독할 수 있다. 따라서, 본 실시예에 의하면, 메모리 셀(MC)에 기입된 정보를 고속으로 판독할 수 있다.
[변형 실시예]
본 발명은 상기 실시예에 한정되지 않고 각종 변형이 가능하다.
예를 들면, 상기 실시예에서는 저항 기억층(82)을 구성하는 저항 기억 재료 로서 TiOx를 사용하는 경우를 예로 설명했지만, 저항 기억층(82)을 구성하는 저항 기억 재료는 TiOx에 한정되는 것은 아니다. 예를 들면, 저항 기억층(82)을 구성하는 저항 기억 재료로서, NiOx, YOx, CeOx, MgOx, ZnOx, HfOx, WOx, NbOx, TaOx, CrOx, MnOx, AlOx, VOx, SiOx 등을 사용하는 것도 가능하다. 또한, 저항 기억층을 구성하는 저항 기억 재료로서, Pr1 - xCaMnO3, La1 - xCaMnO3, SrTiO3, YBa2Cu3Ox, LaNiO 등의 복수의 금속이나 반도체 원자를 포함하는 산화물 재료를 사용하는 것도 가능하다. 이들의 저항 기억 재료는, 단체(單體)로 사용해도 좋고, 적층 구조로서도 좋다.
또한, 하부 전극(80) 및 상부 전극(84)을 구성하는 전극 재료로서, 플라티나를 사용하는 경우를 예로 설명했지만, 하부 전극(80) 및 상부 전극(84)을 구성하는 전극 재료는 플라티나에 한정되는 것은 아니다. 예를 들면, 하부 전극(80) 및 상부 전극(84)을 구성하는 전극 재료로서, Ir, W, Ni, Au, Cu, Ag, Pd, Zn, Cr, Al, Mn, Ta, Si, TaN, TiN, Ru, ITO, NiO, IrO, SrRuO, CoSi2, WSi2, NiSi, MoSi2, TiSi2, Al-Si, Al-Cu, Al-Si-Cu 등을 사용하는 것도 가능하다. 하부 전극(80)을 구성하는 전극 재료와 상부 전극(84)을 구성하는 전극 재료는 동일해도 좋고, 달라도 좋다.
본 발명에 의한 불휘발성 반도체 기억 장치 및 그 기입 방법, 판독 방법 및 소거 방법은, 정상적인 기입 동작을 행할 수 있는 불휘발성 반도체 기억 장치 및 그 기입 방법, 판독 방법 및 소거 방법을 제공하는데 유용하다.

Claims (21)

  1. 리셋 전압보다 높고 또한 세트 전압보다 낮은 전압을 인가하면 저저항 상태로부터 고저항 상태로 변화되고, 상기 세트 전압보다 높은 전압을 인가하면 상기 고저항 상태로부터 상기 저저항 상태로 변화되는 저항 기억 소자와,
    제 1 게이트 전극과 제 1 소스/드레인 확산층을 가지며, 상기 제 1 소스/드레인 확산층의 한쪽이 상기 저항 기억 소자의 한쪽 단부(端部)에 접속된 제 1 트랜지스터와,
    제 2 게이트 전극과 제 2 소스/드레인 확산층을 가지며, 상기 제 2 소스/드레인 확산층의 한쪽이 상기 저항 기억 소자의 상기 한쪽 단부에 접속되고, 상기 제 2 소스/드레인 확산층의 다른 쪽이 상기 저항 기억 소자의 다른 쪽 단부에 접속된 제 2 트랜지스터를 갖는 메모리 셀을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 제 2 트랜지스터의 온 저항값은, 상기 저저항 상태의 상기 저항 기억 소자의 저항값보다 크고, 또한, 상기 고저항 상태의 상기 저항 기억 소자의 저항값보다 작은 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 트랜지스터의 오프 저항값은, 상기 고저항 상태의 상기 저항 기억 소자의 저항값보다 작은 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제 1 항에 있어서,
    상기 제 2 트랜지스터의 온 저항값은, 상기 제 1 트랜지스터의 온 저항값보다 높은 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 리셋 전압보다 높고, 세트 전압보다 낮은 전압을 인가하면 저저항 상태로부터 고저항 상태로 변화되고, 상기 세트 전압보다 높은 전압을 인가하면 상기 고저항 상태로부터 상기 저저항 상태로 변화되는 저항 기억 소자와 ; 제 1 게이트 전극과 제 1 소스/드레인 확산층을 가지며, 상기 제 1 소스/드레인 확산층의 한쪽이 상기 저항 기억 소자의 한쪽 단부에 접속된 제 1 트랜지스터와 ; 제 2 게이트 전극과 제 2 소스/드레인 확산층을 가지며, 상기 제 2 소스/드레인 확산층의 한쪽이 상기 저항 기억 소자의 상기 한쪽 단부에 접속되고, 상기 제 2 소스/드레인 확산층의 다른 쪽이 상기 저항 기억 소자의 다른 쪽 단부에 접속된 제 2 트랜지스터를 각각 갖는 복수의 메모리 셀과,
    동일한 열에 존재하는 복수의 상기 저항 기억 소자의 상기 다른 쪽 단부를 공통 접속하는 복수의 비트선과,
    동일한 행에 존재하는 복수의 상기 제 1 트랜지스터의 상기 제 1 게이트 전극을 공통 접속하는 복수의 워드선과,
    상기 워드선과 병행하도록 형성되어, 복수의 상기 제 2 트랜지스터의 상기 제 2 게이트 전극을 공통 접속하는 복수의 리셋선과,
    상기 복수의 비트선에 접속되어, 상기 복수의 비트선의 전위를 제어하는 열 셀렉터와,
    상기 복수의 워드선에 접속되어, 상기 복수의 워드선의 전위를 제어하는 제 1 행 셀렉터와,
    상기 복수의 리셋선에 접속되어, 상기 복수의 리셋선의 전위를 제어하는 제 2 행 셀렉터를 가지며,
    상기 복수의 제 1 트랜지스터의 상기 제 1 소스/드레인 확산층의 다른 쪽이 접지되어 있는 불휘발성 반도체 기억 장치의 기입 방법으로서,
    상기 제 1 행 셀렉터에 의해 하나의 상기 워드선에 전압을 선택적으로 인가하고, 상기 제 2 행 셀렉터에 의해 하나의 상기 리셋선에 전압을 선택적으로 인가하고, 상기 제 1 열 셀렉터에 의해 하나의 상기 비트선에 전압을 선택적으로 인가함으로써, 선택된 상기 메모리 셀의 상기 저항 기억 소자에 상기 고저항 상태를 기입하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 기입 방법.
  6. 리셋 전압보다 높고, 세트 전압보다 낮은 전압을 인가하면 저저항 상태로부터 고저항 상태로 변화되고, 상기 세트 전압보다 높은 전압을 인가하면 상기 고저항 상태로부터 상기 저저항 상태로 변화되는 저항 기억 소자와; 제 1 게이트 전극과 제 1 소스/드레인 확산층을 가지며, 상기 제 1 소스/드레인 확산층의 한쪽이 상기 저항 기억 소자의 한쪽 단부에 접속된 제 1 트랜지스터와; 제 2 게이트 전극과 제 2 소스/드레인 확산층을 가지며, 상기 제 2 소스/드레인 확산층의 한쪽이 상기 저항 기억 소자의 상기 한쪽 단부에 접속되고, 상기 제 2 소스/드레인 확산층의 다른 쪽이 상기 저항 기억 소자의 다른 쪽 단부에 접속된 제 2 트랜지스터를 각각 갖는 복수의 메모리 셀과,
    동일한 열에 존재하는 복수의 상기 저항 기억 소자의 상기 다른 쪽 단부를 공통 접속하는 복수의 비트선과,
    동일한 열에 존재하는 복수의 제 1 트랜지스터의 상기 제 1 소스/드레인 확산층의 다른 쪽을 공통 접속하는 복수의 소스선과,
    동일한 행에 존재하는 복수의 상기 제 1 트랜지스터의 상기 제 1 게이트 전극을 공통 접속하는 복수의 워드선과,
    상기 워드선과 병행하도록 형성되어, 복수의 상기 제 2 트랜지스터의 상기 제 2 게이트 전극을 공통 접속하는 복수의 리셋선과,
    상기 복수의 비트선에 접속되어, 상기 복수의 비트선의 전위를 제어하는 제 1 열 셀렉터와,
    상기 복수의 소스선에 접속되어, 상기 복수의 소스선의 전위를 제어하는 제 2 열 셀렉터와,
    상기 복수의 워드선에 접속되어, 상기 복수의 워드선의 전위를 제어하는 제 1 행 셀렉터와,
    상기 복수의 리셋선에 접속되어, 상기 복수의 리셋선의 전위를 제어하는 제 2 행 셀렉터를 갖는 불휘발성 반도체 기억 장치의 기입 방법으로서,
    상기 제 1 행 셀렉터에 의해 하나의 상기 워드선에 전압을 선택적으로 인가하고, 상기 제 2 행 셀렉터에 의해 하나의 상기 리셋선에 전압을 선택적으로 인가하고, 상기 제 1 열 셀렉터에 의해 하나의 상기 비트선에 전압을 선택적으로 인가하고, 상기 제 2 열 셀렉터에 의해?幣毬だ? 상기 소스선을 접지함으로써, 선택된 상기 메모리 셀의 상기 저항 기억 소자에 상기 고저항 상태를 기입하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 기입 방법.
  7. 리셋 전압보다 높고, 세트 전압보다 낮은 전압을 인가하면 저저항 상태로부터 고저항 상태로 변화되고, 상기 세트 전압보다 높은 전압을 인가하면 상기 고저항 상태로부터 상기 저저항 상태로 변화되는 저항 기억 소자와; 제 1 게이트 전극과 제 1 소스/드레인 확산층을 가지며, 상기 제 1 소스/드레인 확산층의 한쪽이 상기 저항 기억 소자의 한쪽 단부에 접속된 제 1 트랜지스터와; 제 2 게이트 전극과 제 2 소스/드레인 확산층을 가지며, 상기 제 2 소스/드레인 확산층의 한쪽이 상기 저항 기억 소자의 상기 한쪽 단부에 접속되고, 상기 제 2 소스/드레인 확산층의 다른 쪽이 상기 저항 기억 소자의 다른 쪽 단부에 접속된 제 2 트랜지스터를 각각 갖는 복수의 메모리 셀과,
    동일한 열에 존재하는 복수의 상기 저항 기억 소자의 상기 다른 쪽 단부를 공통 접속하는 복수의 비트선과,
    동일한 행에 존재하는 복수의 상기 제 1 트랜지스터의 상기 제 1 게이트 전극을 공통 접속하는 복수의 워드선과,
    상기 워드선과 병행하도록 형성되어, 복수의 상기 제 2 트랜지스터의 상기 제 2 게이트 전극을 공통 접속하는 복수의 리셋선과,
    상기 복수의 비트선에 접속되어, 상기 복수의 비트선의 전위를 제어하는 열 셀렉터와,
    상기 복수의 워드선에 접속되어, 상기 복수의 워드선의 전위를 제어하는 제 1 행 셀렉터와,
    상기 복수의 리셋선에 접속되어, 상기 복수의 리셋선의 전위를 제어하는 제 2 행 셀렉터를 가지며,
    상기 복수의 제 1 트랜지스터의 상기 제 1 소스/드레인 확산층의 다른 쪽이 접지되어 있는 불휘발성 반도체 기억 장치의 판독 방법으로서,
    상기 제 1 행 셀렉터에 의해 하나의 상기 워드선에 전압을 선택적으로 인가하고, 상기 제 1 열 셀렉터에 의해 하나의 상기 비트선에 전압을 선택적으로 인가하고, 선택된 상기 메모리 셀에 기입된 정보를 상기 비트선에 흐르는 전류에 의거하여 판독하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 판독 방법.
  8. 리셋 전압보다 높고, 세트 전압보다 낮은 전압을 인가하면 저저항 상태로부터 고저항 상태로 변화되고, 상기 세트 전압보다 높은 전압을 인가하면 상기 고저항 상태로부터 상기 저저항 상태로 변화되는 저항 기억 소자와; 제 1 게이트 전극과 제 1 소스/드레인 확산층을 가지며, 상기 제 1 소스/드레인 확산층의 한쪽이 상기 저항 기억 소자의 한쪽 단부에 접속된 제 1 트랜지스터와; 제 2 게이트 전극과 제 2 소스/드레인 확산층을 가지며, 상기 제 2 소스/드레인 확산층의 한쪽이 상기 저항 기억 소자의 상기 한쪽 단부에 접속되고, 상기 제 2 소스/드레인 확산층의 다른 쪽이 상기 저항 기억 소자의 다른 쪽 단부에 접속된 제 2 트랜지스터를 각각 갖는 복수의 메모리 셀과,
    동일한 열에 존재하는 복수의 상기 저항 기억 소자의 상기 다른 쪽 단부를 공통 접속하는 복수의 비트선과,
    동일한 열에 존재하는 복수의 상기 제 1 트랜지스터의 상기 제 1 소스/드레인 확산층의 다른 쪽을 공통 접속하는 복수의 소스선과,
    동일한 행에 존재하는 복수의 상기 제 1 트랜지스터의 상기 제 1 게이트 전극을 공통 접속하는 복수의 워드선과,
    상기 복수의 비트선에 접속되어, 상기 복수의 비트선의 전위를 제어하는 제 1 열 셀렉터와,
    상기 복수의 소스선에 접속되어, 상기 복수의 소스선의 전위를 제어하는 제 2 열 셀렉터와,
    상기 복수의 워드선에 접속되어, 상기 복수의 워드선의 전위를 제어하는 행 셀렉터를 갖는 불휘발성 반도체 기억 장치의 판독 방법으로서,
    상기 행 셀렉터에 의해 하나의 상기 워드선에 전압을 선택적으로 인가하고, 상기 제 1 열 셀렉터에 의해 하나의 상기 비트선을 접지한 후에, 상기 제 2 열 셀렉터에 의해 하나의 상기 소스선에 전압을 선택적으로 인가함으로써, 선택된 상기 메모리 셀에 기입된 정보를 상기 소스선에 흐르는 전류에 의거하여 판독하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 판독 방법.
  9. 리셋 전압보다 높고, 세트 전압보다 낮은 전압을 인가하면 저저항 상태로부터 고저항 상태로 변화되고, 상기 세트 전압보다 높은 전압을 인가하면 상기 고저항 상태로부터 상기 저저항 상태로 변화되는 저항 기억 소자와; 제 1 게이트 전극과 제 1 소스/드레인 확산층을 가지며, 상기 제 1 소스/드레인 확산층의 한쪽이 상기 저항 기억 소자의 한쪽 단부에 접속된 제 1 트랜지스터와; 제 2 게이트 전극과 제 2 소스/드레인 확산층을 가지며, 상기 제 2 소스/드레인 확산층의 한쪽이 상기 저항 기억 소자의 상기 한쪽 단부에 접속되고, 상기 제 2 소스/드레인 확산층의 다른 쪽이 상기 저항 기억 소자의 다른 쪽 단부에 접속된 제 2 트랜지스터를 각각 갖는 복수의 메모리 셀과,
    동일한 열에 존재하는 복수의 상기 저항 기억 소자의 상기 다른 쪽 단부를 공통 접속하는 복수의 비트선과,
    동일한 행에 존재하는 복수의 상기 제 1 트랜지스터의 상기 제 1 게이트 전극을 공통 접속하는 복수의 워드선과,
    상기 워드선과 병행하도록 형성되어, 복수의 상기 제 2 트랜지스터의 상기 제 2 게이트 전극을 공통 접속하는 복수의 리셋선과,
    상기 복수의 비트선에 접속되어, 상기 복수의 비트선의 전위를 제어하는 열 셀렉터와,
    상기 복수의 워드선에 접속되어, 상기 복수의 워드선의 전위를 제어하는 제 1 행 셀렉터와,
    상기 복수의 리셋선에 접속되어, 상기 복수의 리셋선의 전위를 제어하는 제 2 행 셀렉터를 가지며,
    상기 복수의 제 1 트랜지스터의 상기 제 1 소스/드레인 확산층의 다른 쪽이 접지되어 있는 불휘발성 반도체 기억 장치의 소거 방법으로서,
    상기 제 1 행 셀렉터에 의해 모든 상기 워드선에 전압을 인가하고, 상기 제 2 행 셀렉터에 의해 모든 상기 리셋선에 전압을 인가하고, 상기 열 셀렉터에 의해 하나의 상기 비트선에 전압을 선택적으로 인가함으로써, 선택된 열에 존재하는 복수의 상기 저항 기억 소자를 상기 고저항 상태로 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 소거 방법.
  10. 리셋 전압보다 높고, 세트 전압보다 낮은 전압을 인가하면 저저항 상태로부터 고저항 상태로 변화되고, 상기 세트 전압보다 높은 전압을 인가하면 상기 고저항 상태로부터 상기 저저항 상태로 변화되는 저항 기억 소자와; 제 1 게이트 전극과 제 1 소스/드레인 확산층을 가지며, 상기 제 1 소스/드레인 확산층의 한쪽이 상기 저항 기억 소자의 한쪽 단부에 접속된 제 1 트랜지스터와; 제 2 게이트 전극과 제 2 소스/드레인 확산층을 가지며, 상기 제 2 소스/드레인 확산층의 한쪽이 상기 저항 기억 소자의 상기 한쪽 단부에 접속되고, 상기 제 2 소스/드레인 확산층의 다른 쪽이 상기 저항 기억 소자의 다른 쪽 단부에 접속된 제 2 트랜지스터를 각각 갖는 복수의 메모리 셀과,
    동일한 열에 존재하는 복수의 상기 저항 기억 소자의 상기 다른 쪽 단부를 공통 접속하는 복수의 비트선과,
    동일한 열에 존재하는 복수의 상기 제 1 트랜지스터의 상기 제 1 소스/드레인 확산층의 다른 쪽을 공통 접속하는 복수의 소스선과,
    동일한 행에 존재하는 복수의 상기 제 1 트랜지스터의 상기 제 1 게이트 전극을 공통 접속하는 복수의 워드선과,
    상기 워드선과 병행하도록 형성되어, 복수의 상기 제 2 트랜지스터의 상기 제 2 게이트 전극을 공통 접속하는 복수의 리셋선과,
    상기 복수의 비트선에 접속되어, 상기 복수의 비트선의 전위를 제어하는 제 1 열 셀렉터와,
    상기 복수의 소스선에 접속되어, 상기 복수의 소스선의 전위를 제어하는 제 2 열 셀렉터와,
    상기 복수의 워드선에 접속되어, 상기 복수의 워드선의 전위를 제어하는 제 1 행 셀렉터와,
    상기 복수의 리셋선에 접속되어, 상기 복수의 리셋선의 전위를 제어하는 제 2 행 셀렉터를 갖는 불휘발성 반도체 기억 장치의 소거 방법으로서,
    상기 제 1 행 셀렉터에 의해 모든 상기 워드선에 전압을 인가하고, 상기 제 2 행 셀렉터에 의해 모든 상기 리셋선에 전압을 인가하고, 상기 제 1 열 셀렉터에 의해 하나의 상기 비트선에 선택적으로 전압을 인가하고, 제 2 열 셀렉터에 의해 하나의 상기 소스선을 접지함으로써, 선택된 열에 존재하는 복수의 상기 저항 기억 소자를 상기 고저항 상태로 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 소거 방법.
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