JP5062176B2 - 半導体記憶装置、半導体記憶装置の製造方法、半導体記憶装置の書き込み方法及び半導体記憶装置の読み出し方法 - Google Patents

Description

本発明は、電気抵抗の変化により情報を記憶する抵抗記憶体を含むメモリセルから構成される半導体記憶装置に関する。

ＲＲＡＭ（Resistance Random Access Memory）は、フラッシュメモリ等と同様に、“０”と“１”が記憶可能なメモリセルが格子状に多数配列されたセルアレイを有する。そのため、ＲＲＡＭでは、フラッシュメモリ等と同様に、メモリセルの高密度化が重要な課題の一つである。

このような従来のＲＲＡＭでは、各メモリセルに、抵抗記憶体と当該抵抗記憶体に電圧を印加する選択トランジスタが設けられている。そして、その各メモリセルが、ビット線ＢＬやワード線ＷＬに接続されるとともに、基準の電位を与えるためのソース線ＳＬにも接続されている（特許文献１の図３）。

また、上記メモリセルにおいては、選択トランジスタがシリコン基板上に形成され、そのソース領域は、コンタクトプラグを経由してソース線ＳＬに接続される。また、選択トランジスタのドレイン領域は、コンタクトプラグを経由して抵抗記憶体（の一方の電極）に接続され、当該抵抗記憶体の他方の電極はコンタクトプラグを経由してビット線ＢＬに接続される（特許文献１の図２）。

特開２００５−２５９１４号公報 I. G. Baek et al., Tech. DigestIEDM 2004, p.587

（発明が解決しようとする課題）
このように、従来のＲＲＡＭでは、メモリセルが、シリコン基板上に多数の層が形成された構造を有しているため、多くの製造工程を必要とするという問題があった。また、このような構造のために、メモリセルが占有する体積が大きくなり、ＲＲＡＭにおけるメモリセルの実装密度が低下してしまうという問題もあった。

特に、従来のメモリセル構成では、選択トランジスタのドレインが、抵抗記憶体（抵抗記憶材料からなる層と当該抵抗記憶材料からなる層を挟んでその両端に配置される２つの電極）を介してビット線ＢＬに接続されているため、基板上に形成される層数が多くなり、高密度化を妨げていた。

本発明は、上記のような問題点に鑑みてなされたものであり、メモリセルを簡易な構成とし、メモリセルの高密度化を実現するＲＲＡＭを提供することを目的とする。

（課題を解決するための手段）
上記の課題は、メモリセルに接続されていたソース線ＳＬを不用とする回路構成とし、各メモリセルを簡易な構成にすることによって解決可能である。

すなわち、本発明の一観点によれば、本発明の半導体記憶装置は、複数のワード線と、前記ワード線に交差する方向に配置される複数のビット線と、前記ワード線とビット線とが交差する位置にそれぞれ配置されるメモリセルとを有する。そして更に、前記複数のメモリセルの各々が、抵抗記憶体と、前記抵抗記憶体への電圧の印加を制御する選択トランジスタとを有し、且つ、各々の前記メモリセルにおいて前記選択トランジスタのドレインは前記抵抗記憶体の一方の電極と接続され、前記ワード線は、該ワード線に沿って配置されたメモリセル群に含まれる複数の前記選択トランジスタのゲートに接続されるとともに、前記メモリセル群に含まれる複数の前記抵抗記憶体の他方の電極に接続され、前記ビット線は、該ビット線に沿って配置されたメモリセル群に含まれる複数の前記選択トランジスタのソースに接続されることを特徴とする。

また、本発明の他の観点によれば、本発明の半導体記憶装置の製造方法は、複数のワード線と、前記ワード線に交差する方向に配置される複数のビット線と、抵抗記憶体を有し且つ前記ワード線とビット線とが交差する位置にそれぞれ配置されるメモリセルとが、基板上に形成される半導体記憶装置の製造方法である。そして更に、前記基板上に、そのゲート電極が前記ワード線と電気的に接続され、且つ、前記抵抗記憶体への電圧の印加を制御する選択トランジスタを形成する第１の工程と、前記選択トランジスタが形成された前記基板上に、前記ゲート電極の一部が露出するように、絶縁材料からなる第１の膜を形成する第２の工程と、前記ゲート電極上に、前記ゲート電極の露出部と接するように前記抵抗記憶体の抵抗記憶層を形成するとともに、前記抵抗記憶層の１部が露出するように、絶縁材料からなる第２の膜を形成する第３の工程と、前記第１の膜及び前記第２の膜を穴明け加工した後、該穴を導電材料で埋めて、前記選択トランジスタのドレイン領域に接続される第１のコンタクトプラグを形成する第４の工程と、前記抵抗記憶層の前記露出部と前記第１のコンタクトプラグとを電気的に接続する配線を形成するとともに、前記配線全体を覆うように、絶縁材料からなる第３の膜を形成する第５の工程と、前記選択トランジスタのソース領域と電気的に接続される前記ビット線とを形成する第６の工程とを含むことを特徴とする。

（発明の効果）
本発明では、メモリセルに与えるバイアス電圧を、ビット線ＢＬとワード線ＷＬから印加する構成としたため、本発明によれば、ソース線ＳＬが不要となり、メモリセルを簡易な構造にすることが可能となる。その結果、メモリセルが高密度に配置された半導体記憶装置を提供することが可能となる。

図１は、本発明の実施例１に係る抵抗記憶体の電流−電圧特性を示すグラフである。 図２A及び図２Ｂは、本発明の実施例１に係る半導体記憶装置におけるメモリセルの基本構成を示す図である。 図３は、本発明の実施例１に係るメモリセルアレイの回路図である。 図４A及び図４Ｂは、本発明の実施例１に係るメモリセルアレイにおける書き込み制御のタイムチャートを表した図である。 図５は、本発明の実施例１に係るメモリセルアレイにおける読み出し制御のタイムチャートを表した図である 図６A及び図６Ｂは、本発明の実施例１に係るメモリセルアレイの配置を示した図（平面図及び断面図）である。 図７Ａ〜図７Ｃは、本発明の実施例１に係るメモリセルアレイの製造工程（その１）を示した図である。 図８Ｄ〜図８Ｆは、本発明の実施例１に係るメモリセルアレイの製造工程（その２）を示した図である。 図９Ｇ〜図９Ｉは、本発明の実施例１に係るメモリセルアレイの製造工程（その３）を示した図である。 図１０Ｊ〜図１０Ｌは、本発明の実施例１に係るメモリセルアレイの製造工程（その４）を示した図である。 図１１A及び図１１Ｂは、本発明の実施例２に係る半導体記憶装置におけるメモリセルの基本構成を示す図である。 図１２は、本発明の実施例２に係るメモリセルアレイの回路図である。 図１３A及び図１３Ｂは、本発明の実施例２に係るメモリセルアレイの配置を示した図（平面図及び断面図）である。断面図である。 図１４A及び図１４Ｂは、本発明の実施例３に係る半導体記憶装置におけるメモリセルの基本構成を示す図である。

符号の説明

１０、３０、５０、７０…メモリセル
１１、３１、７１…シリコン基板
１２、３２、５２、７２…抵抗記憶体
１２ａ、３２ａ、５２ａ…電極（下部電極）
１２ｂ、３２ｂ、５２ｂ、７２ｂ…抵抗記憶層
１２ｃ、３２ｃ…電極（上部電極）
１３ａ、１３ｂ、１３ｃ…層間絶縁膜
１４、３４、５４、７４…選択トランジスタ
１６、３６、７６…ソース領域
１７、３７、７７…ビット線
１７−１、１７−２、１７−３、１７−４…ビット線選択トランジスタ
１８、３８、７８…ドレイン領域
１９、３９…素子分離膜
２０、４０…メモリセルアレイ
２４、２５、４４、４５、８４…コンタクトプラグ
３７−１、３７−２、３７−３、３７−４…ビット線選択トランジスタ
７２ａ、７２ｃ…電極

以下に、本発明の実施形態を、図面を参照しながら詳細に説明する。

（実施例１)
−抵抗記憶材料の基本特性−
まず、以下に示す実施例に使用される抵抗記憶材料の基本特性（電流−電圧特性）の一例を、図１を用いて説明する。なお、図１は、抵抗記憶材料として、酸化チタン（ＴｉＯ_ｘ）を用いた場合のグラフである。

抵抗記憶体の初期状態（高抵抗状態）をａ点とする。このａ点から印加電圧を徐々に増加していくと、電流は曲線Ａに沿って徐々に増加する。印加電圧が更に大きくなり約１．５Ｖ（図中のｂ点）を超えると、抵抗記憶体が高抵抗状態から低抵抗状態にスイッチ（セット）する。

なお、ｂ点からｃ点までの間、電流値が約２ｍＡで一定（直線Ｂ）になるが、これは、電流制限を施しているためである。すなわち、抵抗記憶体は、ｂ点の時点で既に低抵抗状態に遷移している。従って、仮に電流制限を外した場合には、大電流が抵抗記憶体に流れることになり、抵抗記憶体が破損する可能性がある。

その後、ｃ点から徐々に電圧を減少していくと、電流は曲線Ｃに沿って矢印の方向に変化し、その絶対値は徐々に減少する。次に、低抵抗状態で、印加電圧を徐々に増加していくと、電流は曲線Ｄに沿って矢印の方向に変化し、その絶対値は徐々に増加する。

印加する正電圧を更に大きくし、約０．７Ｖ（ｄ点）を超えると、抵抗記憶体が低抵抗状態から高抵抗状態にスイッチ（リセット）する。これに伴い、曲線Ｅに沿って、電流の絶対値が急激に減少し、電流−電圧特性はｄ点からｅ点に遷移する。

ｅ点に遷移後、ｅ点の状態から電圧を減少或いは増加していくと、電流は曲線Ａ沿って変化する。電圧がｂ点を超えない限り、この抵抗記憶体は、そのまま高抵抗状態を維持する。

以上のように、抵抗記憶体としてＴｉＯ_ｘを使用した場合、高抵抗状態では、印加電圧がｂ点の電圧（約１．５Ｖ）よりも低ければ、電流−電圧特性は曲線Ａに沿って線形的に変化し、高抵抗状態が維持される。同様に、低抵抗状態では、印加電圧がｄ点（約０．７Ｖ）の電圧よりも低ければ、電流−電圧特性は曲線Ｃに沿って変化し、低抵抗状態が維持される。すなわち、抵抗記憶体の抵抗状態がいずれの状態であっても、抵抗記憶体への印加電圧が所定の電圧（ここでは、例えば０．７Ｖ）より低ければ安定であり、電源を切ってもその時点における抵抗状態が保たれる。

なお、上記材料を用いて抵抗記憶体を形成する場合、素子形成直後の初期状態では図１に示すような特性は必ずしも得られない。抵抗記憶材料を高抵抗状態と低抵抗状態との間で可逆的に変化しうる状態にするためには、フォーミングと呼ばれる処理が必要になるケースもある。フォーミングは、抵抗記憶材料にセット電圧よりも高い電圧を印加する。一度フォーミングを行った後は、抵抗記憶体が初期状態に戻ることはない。

−メモリセルの基本構成−
次に、実施例１に係る半導体記憶装置におけるメモリセルの基本構成を、図２を使用して説明する。図２Ａは、実施例１に係る半導体記憶装置におけるメモリセルを示す回路図であり、図２Ｂは、実施例１に係る半導体記憶装置におけるメモリセルの構造を示す概略断面図である。

図２Ａに示すように、半導体記憶装置のメモリセル１０は、抵抗記憶体１２および選択トランジスタ１４を有している。選択トランジスタ１４のソースＳはビットラインＢＬに接続され、ゲートＧはワードラインＷＬに接続されている。抵抗記憶体１２は、その一端が選択トランジスタ１４のドレインＤに接続され、他端がワードラインＷＬに接続されている。

抵抗記憶体１２は、一対の電極（下部電極１２ａ，上部電極１２ｃ）間に抵抗記憶材料からなる抵抗記憶層１２ｂが狭持されたものであるが、ここで、抵抗記憶材料としては、例えばＴｉＯ_ｘからなる単極性抵抗記憶材料を使用する。

次に、図２Ａに示したメモリセル１０の構造を説明する。図２Ｂに示すように、シリコン基板１１上に選択トランジスタ１４が形成される。選択トランジスタ１４のドレイン領域１８は、コンタクトプラグ２５を経由して抵抗記憶体１２の一方の電極１２ｃに接続される。抵抗記憶体１２の抵抗記憶層１２ｂは、選択トランジスタ１４のゲート電極Ｇと接続される。また、選択トランジスタ１４のソース領域１６は、コンタクトプラグ２４を経由してビット線１７に接続される。図２Ｂには、抵抗記憶層１２ｂとゲート電極Ｇの間に、抵抗記憶体１２の下部電極１２ａを設けないで、下部電極１２ａをゲート電極Ｇで代用する例を示したが、抵抗記憶層１２ｂとゲート電極Ｇの間に下部電極１２ａを配置する構成にしても構わない。

選択トランジスタ１４のゲートＧは、紙面の表から裏に向かって（すなわち紙面に垂直方向に）延びている。（以下、ゲートＧが延びている方向を「行方向」という。）当該ゲートＧは、行方向に並んで配置される選択トランジスタ１４のゲートＧ同士を接続するワード線ＷＬとしての機能も有する。なお、本実施例では、図２Ｂに示すように、ワード線ＷＬは、抵抗記憶体１２の電極１２ａの用途も兼ねている。なお。ここで、選択トランジスタ１４は、例えばＮチャネルＭＯＳ型トランジスタであり、当該選択トランジスタ１４のスレッシュホールド電圧Ｖｔｈが０．４Ｖのものを使用する。

−メモリセルアレイの基本構成−
図３は、図２のメモリセル１０をマトリクス状に配置したメモリセルアレイ２０の回路を示した図である。また、図３に示したメモリセルアレイを実際にシリコン基板上に配置した例を図６に示す。図６に示すように、メモリセル１０は、行方向及び列方向に並んで配置される。

行方向には、当該行方向に延在して並行に、複数のワード線ＷＬ１，ＷＬ２，ＷＬ３・・・が配置されている。これらのワード線は、行方向に並んだ複数のメモリセル１０にそれぞれ接続されている。具体的には、各ワード線は、各メモリセル１０の選択トランジスタ１４のゲートＧと接続されるとともに、（選択トランジスタ１４に接続されている）抵抗記憶体１２の一端とも接続される。

列方向には、当該列方向に延在して並行に、複数のビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４・・・が配置されており、これらのビット線は、列方向に並んだ複数のメモリセル１０にそれぞれ接続されている。具体的には、各ビット線ＢＬは、各メモリセル１０の選択トランジスタ１４のソースＳと接続される。

また、各ビット線ＢＬには、図３に示すように、可変抵抗素子としての機能を有するビット線選択用のトランジスタ１７−１，１７−２，１７−３，１７−４・・・が設けられている。ビット線選択用のトランジスタ１７−１，１７−２，１７−３，１７−４の先には、各メモリセル１０に記憶されているデータの読み出しを行う（図示しない）センスアンプがそれぞれ設けられている。

次に、各メモリセル１０に対するデータの書き込み・読み出し制御について説明する。最初に、各メモリセル１０に対するデータの書き込み制御（セット動作及びリセット動作）を、図３及び図４を参照しながら説明する。なお、図４は、図３で示したメモリセルアレイ２０における書き込み制御のタイムチャートを表した図である。

−セット動作制御−
最初に、抵抗記憶体３２の抵抗状態を高抵抗状態から低抵抗状態へ切り換えるセット動作について説明する。なお、説明は、図３の点線で囲ったメモリセル１０について行う。

ステップ１：ビット線ＢＬ１を基準電位（例えば接地電位である０Ｖ）に設定する。なお、ビット線ＢＬ１を基準電位に設定する前の状態は、例えば、所定の電圧に接続されていないフロー状態とする。また、このステップ１の期間は、ワード線ＷＬ１が、例えば接地電位である０Ｖに設定されている。

ステップ２：ワード線ＷＬ１にバイアス電圧を印加する。当該バイアス電圧の値は例えば２．０Ｖである。当該バイアス電圧は、抵抗記憶体１２がセットするために必要なセット電圧Ｖｓｅｔ（例えば、本実施例ではＶｓｅｔ＝１．５Ｖ）を、抵抗記憶体１２に対して印加するための電圧である。なお、ワード線ＷＬ１の初期状態は、例えば接地電位である０Ｖとする。

ステップ３：前記バイアス電圧の印加とともに、選択トランジスタ１４のゲートＧ−ソースＳ間にも、前記バイアス電圧による電圧が印加される。そして、ゲートＧ−ソースＳ間の電圧がスレッシュホールド電圧Ｖｔｈ（例えば、本実施例ではＶｔｈ＝０．４Ｖ）を超えると、選択トランジスタ１４がオンし、前記バイアス電圧が、抵抗記憶体１２と選択トランジスタ１４に印加される。そして、２．０Ｖが、高抵抗状態における抵抗記憶体１２の抵抗値Ｒｈと、選択トランジスタ１４のチャネル抵抗Ｒｃｈとに応じて分配される。なお、選択トランジスタ１４がオフした状態では、選択トランジスタ１４のドレインＤの電圧はＷＬの電圧と略同じ電圧になっており、抵抗記憶体１２には殆ど電圧が印加されない。

このとき、抵抗記憶体１２の（高抵抗状態の）抵抗値Ｒｈが、例えば約７５０ｋΩであり、選択トランジスタ３４のチャネル抵抗Ｒｃｈが、例えば１．０ｋΩである。そして、このような抵抗値の分圧に応じた電圧が印加され、抵抗記憶体３２には１．９９７Ｖが印加され、抵抗記憶体１２は、高抵抗状態から低抵抗状態に変化（セット動作）する。

ステップ４：次いで、ワード線ＷＬ１の電圧を０Ｖに戻す。その後、ビット線ＢＬ１の接地電位との接続を解除し。所定の電圧に接続されていないフロー状態に戻して、セットの動作を完了する。

なお、上記セット動作において、複数のビット線ＢＬ（例えば、ＢＬ１〜ＢＬ３）を同時に駆動すれば、選択したワード線（例えば、ＷＬ１）に接続される複数のメモリセル３０を一括してセット動作させることも可能である。

−リセット動作制御−
次に、抵抗記憶体１２の抵抗状態を低抵抗状態から高抵抗状態へ切り換えるリセット動作について説明する。なお、説明は、図３の点線で囲ったメモリセル１０について行う。

ステップ１：ビット線ＢＬ１を、例えば０．８Ｖに設定する。具体的には、ステップ１を設定する前は、例えば、ビットラインＢＬ１を所定の電圧に接続されていないフロー状態とし、ステップ１を設定する際に、ビットラインＢＬ１を０．８Ｖに設定する。

ステップ２：ワード線ＷＬ１にバイアス電圧を印加する。当該バイアス電圧の値は例えば２．０Ｖである。このバイアス電圧は、抵抗記憶体１２がリセットするために必要なリセット電圧Ｖｒｅｓｅｔ（例えば、本実施例ではＶｒｅｓｅｔ＝０．７Ｖ）を、抵抗記憶体１２に対して印加するための電圧である。なお、ワード線ＷＬ１の初期状態は、例えば接地電位である０Ｖとする。

ステップ３：前記バイアス電圧の印加とともに、選択トランジスタ１４のゲートＧ−ソースＳ間にも、前記バイアス電圧による電圧が印加される。そして、ゲートＧ−ソースＳ間の電圧がスレッシュホールド電圧Ｖｔｈ（例えば、本実施例ではＶｔｈ＝０．４Ｖ）を超えると、選択トランジスタ１４がオンし、前記バイアス電圧が、抵抗記憶体１２と選択トランジスタ１４に印加される。そして、１．２Ｖが、高抵抗状態における抵抗記憶体１２の抵抗値Ｒｈと、選択トランジスタ１４のチャネル抵抗Ｒｃｈとに応じて分配される。

このとき、抵抗記憶体１２の（低抵抗状態の）抵抗値Ｒｌが、例えば約１０ｋΩであり、選択トランジスタ３４のチャネル抵抗Ｒｃｈが、例えば１．０ｋΩである。そして、このような抵抗値の分圧に応じた電圧が印加され、抵抗記憶体１２には１０．９Ｖが印加され、抵抗記憶体１２は、低抵抗状態から高抵抗状態に変化（リセット動作）する。

ステップ４：次いで、ワード線ＷＬ１の電圧を０Ｖに戻す。その後、ビット線ＢＬ１の接地電位との接続を解除し、所定の電圧に接続されていないフロー状態に戻して、リセットの動作を完了する。

なお、リセット動作においては、抵抗記憶体１２が低抵抗状態から高抵抗状態に切り換わった瞬間に、バイアス電圧（本実施例では１．２Ｖ）の殆ど全てが抵抗記憶体１２に印加されることになる。しかし、抵抗記憶体１２に印加される電圧は、抵抗記憶体１２のリセット電圧である１．５Ｖを超えないため、抵抗記憶体１２がリセット動作を行った後に再びセット動作をしてしまうことは無い。

なお、上記リセット動作において、複数のビット線ＢＬ（例えば、ＢＬ１〜ＢＬ３）を同時に駆動すれば、選択したワードライン（例えば、ＷＬ１）に接続される複数のメモリセル１０を一括してリセット動作させることも可能である。

−読み出し制御−
次に、各メモリセル１０に対するデータの読み出し制御について、図３及び図５を参照しながら説明する。なお、図５は、図３で示したメモリセルアレイ２０における読み出し制御のタイムチャートを表した図である。なお、説明は、図３の点線で囲ったメモリセル１０について行う。

図１における抵抗記憶材料の基本特性に示されるように、例えば、抵抗記憶材料としてＴｉＯ_Ｘを使用した場合、抵抗記憶体に印加される電圧が０．７Ｖ未満の場合には、抵抗記憶体１２がセット動作やリセット動作を生じない。したがって、読み出し制御におけるメモリセル１０（抵抗記憶体１２と選択トランジスタ１４）へのバイアス電圧を、例えば、０．５Ｖに設定する。この設定値は、上記０．７Ｖに対して０．２Ｖのマージンを確保した値である。

具体的には、最初に、ワード線ＷＬ１を例えば２．０Ｖに設定する（ステップ１）。その後、ビット線ＢＬ１に例えば１．５Ｖを印加する（ステップ２）。このように、読み出し用のバイアス電圧として、０．５Ｖを印加する。この０．５Vのバイアス電圧の印加によって選択トランジスタ１４がオンし、メモリセル１０の選択トランジスタ１４と抵抗記憶体１２に、０．５Ｖのバイアス電圧が印加される（ステップ３）。

バイアス電圧が印加されると、ビット線ＢＬ１には、抵抗記憶体１２の抵抗値に応じた電流が流れる。したがって、ビット線ＢＬ１に流れるこの電流値を図示しないセンスアンプで検出することにより、抵抗記憶体１２がどのような抵抗状態にあるかを読み出すことができる。

最後に、ビット線ＢＬ１の接地電位との接続を解除し、所定の電圧に接続されていないフロー状態に戻す。その後、ワード線ＷＬ１の電圧を０Ｖに戻して、読み出し動作を完了する（ステップ４）。

なお、上述したデータの書き込み・読み出し制御は、選択トランジスタ１４としてＮチャネルＭＯＳ型トランジスタを使用した場合の制御方法を示したものであるが、選択トランジスタ１４としては、ＰチャネルＭＯＳ型トランジスタも使用可能である。但し、選択トランジスタ１４としてＰチャネルＭＯＳ型トランジスタを使用する場合、（上述した制御とは反対に、）ビット線ＢＬ１の電圧値よりもワード線ＷＬ１の電圧値が低くなるような制御を行ない、そのようなバイアス電圧をメモリセルに加える必要がある。

次に、本実施例に係るメモリセルアレイの基本配置について、図６を用いて説明する。図６Ａは、本実施例に係るメモリセルアレイの構造を示す概略断面図であり、図６Ｂは、図６Ａのメモリセルアレイを上面から見た図である。なお、図６Ａは、図６Ｂにおける線Ａ−Ａ’の切断面を示した図である。

図６Ａに示すように、シリコン基板１１には、素子領域を画定する素子分離膜１９が形成されている。シリコン基板１１の素子領域には、ゲート電極１２ａ及びソース／ドレイン領域１６，１８を有する選択トランジスタ１４が形成されている。

前記選択トランジスタのゲートＧは、図２Ｂと同様に、紙面の表から裏に向かって延びる方向、すなわち行方向に延びている。当該ゲートＧは、行方向に並んで配置される選択トランジスタのゲートＧ同士を接続するワード線ＷＬとしての機能も有する。なお、ワード線ＷＬは、抵抗記憶体１２の電極１２ｃの用途も兼ねている。

選択トランジスタ１４が形成されるシリコン基板１１上には、ワード線ＷＬを兼ねたゲートＧの他に、ソース領域１６に電気的に接続されたコンタクトプラグ２４と、ドレイン領域１８に電気的に接続されたコンタクトプラグ２５とが形成される。また、シリコン基板１１上には、ゲートＧ及びコンタクトプラグ２４，２５の周囲を埋めるように、層間絶縁膜１３ａが形成されている。

ワード線ＷＬを兼ねたゲートＧの上には、ゲートＧと接するように抵抗記憶層１２ｂが形成されている。前記層間絶縁膜１３ａの上には、抵抗記憶層１２ｂ及びコンタクトプラグ２４，２５の周囲を覆い、これらを埋め込む層間絶縁膜１３ｂが形成されている。

また、前記抵抗記憶層１２ｂ上には、前記抵抗記憶層１２ｂと接するように（抵抗記憶体１２の）上部電極１２ｃが形成されている。上部電極１２ｃは、ドレイン領域１８と接続するコンタクトプラグ２５に届く位置まで延び、当該コンタクトプラグ２５と接続されている。層間絶縁膜１３ｂ上には、上部電極１２ｃ及びコンタクトプラグ２４の周囲を覆い、これらを埋め込む層間絶縁膜１３ｃが形成されている。

なお、絶縁膜１３ｃは、上部電極１２ｃの側面だけでなく、上部電極１２ｃの上部の表面も覆うように形成されている。

コンタクトプラグ２４上には、前記コンタクトプラグ２４と接するようにビット線ＢＬ２が形成されている。ビット線ＢＬ２は紙面に沿って平行に延びている。ビット線ＢＬは、前記層間絶縁膜１３ｃ上に形成される（図示しない）層間絶縁膜によって周囲が覆われた状態になっている。

このように、本実施例では、メモリセルに与えるバイアス電圧を、ビット線とワード線から印加する構成としたため、ソース線ＳＬが不要となり、ソース線ＳＬの形成工程を削減することができる。また、ソース線ＳＬを設けない構成にすることにより、全体の実装密度を高めることができる。更には、本実施例では、抵抗記憶体１２を、ワード線ＷＬ上で、且つ、ワード線ＷＬと重なる位置に形成する構成としているため、ワード線ＷＬが抵抗記憶体１２の一方の電極（シリコン基板側の電極１２ａ）を兼ねることが可能となる。その結果、メモリセル１０を構成する積層数が減少する。

また、抵抗記憶体１２の他方の電極（シリコン基板と反対側の電極１２ｃ）が、ソース領域１８と接続するコンタクトプラグ２５に届く位置まで延びて、当該コンタクトプラグ２５と接続されている。このように、抵抗記憶体１２の電極１２ｃが、抵抗記憶体１２とコンタクトプラグ２５との間を接続する配線の機能も兼ねることにより、当該配線が不要になるというメリットもある。

次に、図６に示した半導体記憶装置の製造方法について、図７〜１０を用いて説明する。

工程１：図７ Ａに示すように、ゲート電極及びソース／ドレイン領域１６，１８を有する選択トランジスタを形成する。具体的には、シリコン基板１１内に、例えばＳＴＩ（ShallowTrench Isolation）により、素子領域を画定する素子分離膜１９を形成する。次いで、シリコン基板１１上に、通常のＭＯＳトランジスタの製造方法を用いて、ゲート電極Ｇ（１２ａ）及びソース／ドレイン領域１６，１８を有する選択トランジスタ１４を形成する。

なお、ゲート電極Ｇには、例えば、ポリシリコン（ｐｏｌｙＳｉ）材料が使用される。当該ｐｏｌｙＳｉの上面には、例えば（図示しない）シリサイドが形成される。ここで使用されるシリサイドとしては、ＮｉＳｉ、ＣｏＳｉ_２、ＴｉＳｉ_２、ＷＳｉ_２、ＭｏＳｉ_２等が挙げられる。シリサイドとしてＣｏＳｉ_２を使用する場合、例えば次のような方法でシリサイドを形成する。先ず、例えばスパッタ法やＣＶＤ（Chemical Vapor Deposition）法によって、ＰｏｌｙＳｉのゲート電極Ｇを覆うように（図示しない）コバルト（Ｃｏ）膜を形成する。続いて、数百度で数十秒間のアニールを行ない、ＰｏｌｙＳｉの一部をシリサイド化させる。その後、Ｃｏをウェットエッチングによって除去した後、更に、数百度で数十秒間のアニールを行ない、シリサイドの形成を完了する。なお、このようなシリサイドの形成を、ゲート電極Ｇの表面だけでなく、ソース／ドレイン領域１６，１８の表面に形成しても良い。

工程２：図７Ｂに示すように、層間絶縁膜を形成するための膜１３ａ’を形成する。具体的には、選択トランジスタ１４が形成されたシリコン基板１１上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、シリコン酸化膜（ＳｉＯ_２）を堆積し、シリコン酸化膜からなる膜１３ａ’を形成する。

工程３：図７Ｃに示すように、例えばＣＭＰ（ChemicalMechanical Polish）法により、堆積した層間絶縁膜１３ａ’を、ゲートＧの先端が露出する厚さまで研磨して、層間絶縁膜１３ａを形成する。なお、前記研磨処理を行う際に、層間絶縁膜１３ａの表面の平坦化も併せて行う。

工程４：図８Ｄに示すように、抵抗記憶層１２ｂを形成するための層１２ｂ’を形成する。具体的には、例えばＰＬＤ（Pulsed Laser Deposition）法、ゾルゲル法、スパッタ法、ＭＯＣＶＤ（Metal-Organic ChemicalVapor Deposition）法等により、例えば酸化チタン（ＴｉＯ_Ｘ）の膜を堆積させ、抵抗記憶層１２ｂを形成するための層１２ｂ’を形成する。このとき、ＴｉＯ_Ｘの膜厚は例えば６０ｎｍとする。

工程５：図８Ｅに示すように、抵抗記憶層１２ｂを形成する。具体的には、例えばフォトリソグラフィ及びドライエッチング法により、工程４で形成した層１２ｂ’を選択的にパターニングして、抵抗記憶層１２ｂを形成する。なお、抵抗記憶層１２ｂは、選択トランジスタ１４のゲートＧ（１２ａ）に接するように、ゲートＧの真上の位置に形成される。

ここで、抵抗記憶層１２ｂを形成するための層１２ｂ’の材料（即ち、抵抗記憶層１２ｂを構成する材料）としては、例えば、ＴｉＯ_Ｘ、ＮｉＯ_Ｘ、ＹＯ_Ｘ、ＣｅＯ_Ｘ、ＭｇＯ_Ｘ、ＺｎＯ_Ｘ、ＺｒＯ_Ｘ、ＷＯ_Ｘ、ＮｂＯ_Ｘ、ＴａＯ_Ｘ、ＣｒＯ_Ｘ、ＭｎＯ_Ｘ、ＡｌＯ_Ｘ、ＶＯ_Ｘ、ＳｉＯ_Ｘ等の酸化物が挙げられる。また、上記の他に、層１２ｂ’（抵抗記憶層１２ｂ）の材料としては、例えば、Ｔｉ、Ｎｉ、Ｙ、Ｃｅ、Ｍｇ、Ｚｎ、Ｚｒ、Ｗ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｎ、Ａｌ、Ｖ、Ｓｉ等の金属が挙げられる。更には、層１２ｂ’（抵抗記憶層１２ｂ）の材料は、これら酸化物及び金属の混合物であっても良い。また更には、抵抗記憶層１２ｂは、上記酸化物の層と金属の層とを積層させた構成であっても良い。

また、抵抗記憶層１２ｂを形成するための層１２ｂ’の材料（即ち、抵抗記憶層１２ｂを構成する材料）としては、例えば、Ｐｒ_１−ＸＣａ_ＸＭｎＯ_３、Ｌｓ_１−ＸＣａＭｎ_ＸＯ_３、ＳｒＴｉＯ_３（Ｘ＝０〜１）等の酸化物が挙げられる。また、上記の他に、更には、Ｐｒ_１−ＸＣａ_ＸＭｎ、Ｌｓ_１−ＸＣａＭｎ_Ｘ、ＳｒＴｉ（Ｘ＝０〜１）等の金属が挙げられる。更には、層１２ｂ’（抵抗記憶層１２ｂ）の材料は、これら酸化物及び金属の混合物であっても良い。また更には、抵抗記憶層１２ｂは、上記酸化物の層と金属の層とを積層させた構成であっても良い。

なお、工程５において、抵抗抗記憶体１２ｂを形成する前に、ゲート電極Ｇ（１２ａ）上に、Ｐｔ、Ｉｒ、Ｗ、Ｎｉ、Ａｕ、Ｃｕ、Ａｇ、Ｐｄ、Ｚｎ、Ｃｒ、Ａｌ、Ｍｎ、Ｔａ、Ｓｉ、ＴａＮ、ＴｉＮ、Ｓｉ_３Ｎ_４、Ｒｕ、ＩＴＯ、ＮｉＯ、ＩｒＯ、ＳｒＲｕＯ、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ等からなる層を形成しても良い。このように、ゲート電極Ｇ（１２ａ）と抵抗抗記憶体１２ｂの間に特定の金属を挟むことにより、選択トランジスタ１４のスイッチング特性が向上することが確認されている。

工程６：図８Ｆに示すように、抵抗記憶層１２ｂの周囲を覆う層間絶縁膜１３ｂを形成する。具体的には、例えばＣＶＤ法により、抵抗記憶層１２ｂを覆うように（図示しない）シリコン酸化膜を堆積する。その後、例えばＣＭＰ法により、堆積したシリコン酸化膜を、抵抗記憶層１２ｂの一部（先端表面）が露出する厚さまで研磨して、層間絶縁膜１３ｂを形成する。なお、前記研磨処理を行う際に、層間絶縁膜１３ｂの表面の平坦化も併せて行う。

工程７：図９Ｇに示すように、コンタクトホール２３を形成する。具体的には、例えばフォトリソグラフィ及びドライエッチング法により、層間絶縁膜１３ａ及び層間絶縁膜１３ｂに（層間絶縁膜１３ａ及び層間絶縁膜１３ｂを貫通する）穴をあけ、ドレイン領域に達するコンタクトホール２３を形成する。

工程８：図９Ｈに示すように、コンタクトプラグ２５を形成する。具体的には、例えばＣＶＤ法により、コンタクトホール２３が完全に埋まるように、コンタクトホール２３にタングステン（Ｔａ）膜を堆積する。その後、これらの堆積物（バリアメタル及びタングステン膜）をエッチバック処理して、ドレイン領域と電気的に接続するコンタクトプラグ２５を形成する。なお、当該エッチバック処理では、堆積されたＴａ膜の全表面に対してエッチングを行い、Ｔａ膜がコンタクトホール２３内にのみ残るようにして、それ以外の（コンタクトホール２３外に堆積された）Ｔａ膜を全て除去する。

工程９：図９Ｉに示すように、（抵抗記憶体１２の）上部電極１２ｃを形成する。具体的には、先ず、エッチバック処理により平坦化された層（抵抗記憶層１２，コンタクトプラグ２５及びこれらの周囲を覆う層間絶縁膜１３ｂからなる層）の上に、上部電極１２ｃを形成するための層（図示せず）を形成する。その後、例えばフォトリソグラフィ及びドライエッチング法により、前記上部電極を形成するための層を選択的にパターニングして、上部電極１２ｃを形成する。このとき、上部電極１２ｃを、図のように、コンタクトプラグ２５に届く位置まで延びた形状にパターニングする。

なお、上部電極１２ｃの材料としては、例えば、Ｐｔ，Ｉｒ，Ｗ，Ｎｉ，Ａｕ，Ｃｕ，Ａｇ，Ｐｄ，Ｚｎ，Ｃｒ，Ａｌ，Ｍｎ，Ｔａ，Ｓｉ，ＴａＮ，ＴｉＮ，Ｓｉ_３Ｎ_４，Ｒｕ，ＩＴＯ，ＮｉＯ，ＩｒＯ，ＳｒＲｕＯ，ＣｏＳｉ_２，ＷＳｉ_２，ＮｉＳｉ，ＭｏＳｉ_２，ＴｉＳｉ_２，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｃｕ等が挙げられる。

工程１０：図１０Ｊに示すように、上部電極１２ｃの周囲及び上面を覆う層間絶縁膜１３ｃを形成する。具体的には、例えばＣＶＤ法により、上部電極１２ｃを覆うように（図示しない）シリコン酸化膜を堆積する。その後、例えばＣＭＰ法により、堆積したシリコン酸化膜を所定の厚さに研磨して、層間絶縁膜１３ｃを形成する。なお、前記研磨処理を行う際に、層間絶縁膜１３ｃの表面の平坦化も併せて行う。

工程１１：図１０Ｋに示すように、コンタクトプラグ２４を形成する。具体的には、前工程までに堆積されたシリコン酸化膜１３ａ，１３ｂ，１３ｃに対して、例えばフォトリソグラフィ及びドライエッチング法により、（図示しない）コンタクトホールを形成する。次に、例えばＣＶＤ法により、前記コンタクトホールが完全に埋まるように、Ｔａ膜を堆積した後、この堆積物（Ｔａ膜）をエッチバック処理する。このような処理により、コンタクトプラグ２４を形成する。

工程１２：図１０Ｌに示すように、ビット線１７と（ビット線１７の周囲を覆う、図示しない）層間絶縁膜を形成する。具体的には、最初に、例えばＰＬＤ（Pulsed Laser Deposition）法、ゾルゲル法、スパッタ法、ＭＯＣＶＤ（Metal-Organic ChemicalVapor Deposition）法等により、（不図示しない）タングステン（Ｔａ）の膜を堆積させる。このとき、Ｔａの膜厚は例えば６０ｎｍとする。次に、例えばフォトリソグラフィ及びドライエッチング法により、堆積したＴａの膜を選択的にパターニングして、ビット線１７を形成する。次に、例えばＣＶＤ法により、ビット線１７を覆うように（図示しない）シリコン酸化膜を堆積する。その後、例えばＣＭＰ法により、堆積されたシリコン酸化膜を研磨して、（図示しない）シリコン酸化膜を形成する。なお、前記研磨処理を行う際に、堆積された前記シリコン酸化膜の表面の平坦化も併せて行う。

また、前記図１０Ｌでは、ビット線１７及び（ビット線１７の周囲を覆う、図示しない）層間絶縁膜を次のような方法で形成しても良い。例えば、最初に、工程１１により形成された層（コンタクトプラグ２４及びその周囲を覆う層間絶縁膜１３ｃからなる層）上に、ＣＶＤ法によりシリコン酸化膜を堆積した後、ＣＭＰ法等により堆積したシリコン酸化膜の表面を平坦化する。次に、その堆積されたシリコン酸化膜に対して、例えばフォトリソグラフィ及びドライエッチング法により、（図示しない）ビット線１７形成用の溝を形成する。最後に、例えばＣＶＤ法により、前記ビット線１７形成用の溝が完全に埋まるように、タングステン膜を堆積した後、これらの堆積物（タングステン膜）をエッチバック処理する。このような処理により、ビット線１７を形成するとともに、ビット線１７の周囲を覆う（図示しない）層間絶縁膜を形成する。

このように、本実施例では、バイアス電圧を、ビット線とワード線から印加する構成としたため、ソース線ＳＬの形成工程が不要になり、製造工程を簡略化することが可能となる。

（実施例２)
次に、実施例２に係る半導体記憶装置におけるメモリセルの基本構成を、図１１を用いて説明する。図１１Ａは、実施例２に係る半導体記憶装置におけるメモリセルを示す回路図であり、図１１Ｂは、実施例２に係る半導体記憶装置におけるメモリセルの構造を示す概略断面図である。

図１１Ａ及び図１１Ｂに示すように、メモリセル３０とメモリセル５０とは隣接して配置されている。メモリセル３０は、抵抗記憶体３２および選択トランジスタ３４を有し、メモリセル５０は、抵抗記憶体５２および選択トランジスタ５４を有している。

メモリセル３０では、選択トランジスタ３４のソースＳはビット線ＢＬ１に接続され、ゲートＧはワード線ＷＬ１に接続されている。抵抗記憶体３２は、その一端が選択トランジスタ３４のドレインＤに接続され、他端がワード線ＷＬ１に接続されている。一方、メモリセル５０では、選択トランジスタ５４のソースＳはビット線ＢＬ１に接続され、ゲートＧはワード線ＷＬ２に接続されている。抵抗記憶体５２は、その一端が選択トランジスタ５４のドレインＤに接続され、他端がワード線ＷＬ２に接続されている。メモリセル３０とメモリセル５０とは、各メモリセルに設けられる選択トランジスタのドレインＤ（選択トランジスタ３４のドレインＤと選択トランジスタ５４のドレインＤ）で接続されている。

図１１Ｂは、図１１Ａに示したメモリセル３０，５０の構造を示した図である。図１１Ｂに示すように、シリコン基板上３１上に、メモリセル３０とメモリセル５０とが隣接して配置される。具体的には、メモリセル３０の選択トランジスタ３４と、メモリセル５０の選択トランジスタ５４とが、１つのドレイン領域３８を共有する。

また、上記のように、選択トランジスタ３４，５４が１つのドレイン領域３８を共有することに加え、選択トランジスタ３４，５４が、１つのコンタクトプラグ４５を共有する。更には、（メモリセル３０及びメモリセル５０の）抵抗記憶体３２，５２が、１つの電極３２ｃを共有する。

すなわち、選択トランジスタ３４はドレイン領域３８を有し、当該ドレイン領域３８は、コンタクトプラグ４５を経由して抵抗記憶体３２の上部電極３２ｃに接続される。また、選択トランジスタ５４は（トランジスタ３４と同じ）ドレイン領域３８を有し、当該ドレイン領域３８は、コンタクトプラグ４５を経由して上部電極３２ｃに接続される。このように、本実施例では、ドレイン領域３８、コンタクトプラグ４５および上部電極３２ｃを、隣り合う２つのメモリセル３０，５０が共有する。

図１２は、図１１に示すメモリセル３０，５０をマトリクス状に配置したメモリセルアレイ４０の回路を示した図である。また、図１２に示したメモリセルアレイを実際にシリコン基板上に配置した例を図１３に示す。図１３に示すように、メモリセル１０は、行方向及び列方向に並んで配置される。なお、図１３Ａは、図１３Ｂにおける線Ｂ−Ｂ’の切断面を示した図である。

行方向には、当該行方向に延在して、複数のワード線ＷＬ１，ＷＬ２，ＷＬ３・・・が配されている。これらのワード線は、行方向に並んだ複数のメモリセルにそれぞれ接続されている。具体的には、ワード線ＷＬ１にはメモリセル３０の選択トランジスタ３４のゲートＧと接続されるとともに、（選択トランジスタ３４と接続される）抵抗記憶体３２の一端に接続されている。また、ワード線ＷＬ２はメモリセル５０の選択トランジスタ５４のゲートＧと接続されるとともに、（選択トランジスタ５４と接続される）抵抗記憶体５２の一端に接続されている。

また、図１２及び図１３に示すように、メモリセル３０の選択トランジスタ３４と、メモリセル５０の選択トランジスタ５４とは、共通のドレインＤを有している。すなわち、選択トランジスタ３４，５４は、それぞれのドレインＤで結合されている。また、メモリセル３０の抵抗記憶体３２と、メモリセル５０の選択トランジスタ５２とは、ワード線（ＷＬ１，ＷＬ２）に接続されていない側の端同士が接続されている。なお、その他は、実施例１と同様の構成であるため、説明を省略する。

このように、本実施例では、ビット線に沿って配置されたメモリセルについて、隣り合う２つのメモリセルを一対（ペア）にする。そして、一対になった２つのメモリセルに含まれる各々の選択トランジスタが、１つのドレイン領域を共有する。更には、一対になった２つのメモリセルが、１つの（ドレイン領域に接続される）コンタクトプラグおよび１つの（抵抗記憶体の）上部電極も共有する。そのため、１つのメモリセルが占める実装面積が減少し、半導体記憶装置におけるメモリセルの実装密度が向上する。

（実施例３)
次に、実施例３に係る半導体記憶装置におけるメモリセルの基本構成を、図１４を用いて説明する。図１４Ａは、実施例３に係る半導体記憶装置におけるメモリセルを示す回路図であり、図１４Ｂは、実施例３に係る半導体記憶装置におけるメモリセルの構造を示す概略断面図である。

図１４Ａに示すように、半導体記憶装置のメモリセル７０は、抵抗記憶体７２および選択トランジスタ７４を有している。選択トランジスタ７４のソースＳはビットラインＢＬに接続され、ゲートＧはワードラインＷＬに接続されている。抵抗記憶体７２は、その一端が選択トランジスタ７４のドレインＤに接続され、他端がワードラインＷＬに接続されている。

図１４Ｂは、図１４Ａに示したメモリセル７０の構造を示した図である。図１４Ｂに示すように、シリコン基板７１上に選択トランジスタ７４が形成される。選択トランジスタ７４のドレイン領域７８は、コンタクトプラグを兼ねた抵抗記憶体７２の一方の電極７２ｃを経由して、抵抗記憶層７２ｂに接続される。

抵抗記憶層７２ｂを挟んで電極７２ｃの反対側には、選択トランジスタ７４のゲートＧが配置されている。選択トランジスタ７４のゲートＧは、（抵抗記憶体７２の）電極７２ｃの機能を兼ねるとともに、ワード線ＷＬの機能も兼ねている。

本実施例のメモリセルの形成は、次のような工程で行う。最初に、実施例１と同様の方法で、ゲート電極７２ａ及びソース／ドレイン領域１６，１８を有する選択トランジスタを形成する。次に、例えばフォトリソグラフィ及びドライエッチング法等により、ゲート電極７２ａの一方のサイドウォールを除去するとともに、ゲート電極７２ａの（サイドウォールを除去した側の）一部分を除去する。次に、例えば、ＣＶＤ法による成膜及びフォトリソグラフィ及びドライエッチング法によるパターニングを行うことにより、その除去した部分に抵抗記憶層７２ｂを形成するとともに、当該抵抗記憶層７２ｂの側面に（抵抗記憶体の）電極７２ｃを形成する。なお、その他は、実施例１と同様であるため、説明を省略する。

このように、本実施例では、抵抗記憶体７２を構成する２つの電極７２ａ，７２ｃ及びそれらの間に挟まれた抵抗記憶層７２ｂを、半導体基板７１の表面に沿って並べて配置している。このような配置をすることにより、メモリセル７０を形成する際の積層数が減少する。すなわち、抵抗記憶体７２を構成する３つの構成体（２つの電極７２ａ，７２ｃ及び抵抗記憶層７２ｂ）を半導体基板７１の表面に沿って並べて配置することにより、電極７２ｃを抵抗記憶層７２ｂ上に配置する必要が無くなるため、その分の積層数が減少する。また、電極７２ｃを抵抗記憶層７２ｂ上に配置しない構成としたことに伴って、半導体基板７１の表面からビット線ＢＬまでの高さを低くすることが可能となる。

本発明による半導体記憶装置及びその製造方法は、メモリセルを簡易な回路構成とし、メモリセルの実装効率の向上を実現するものである。したがって、本発明による半導体記憶装置及びその製造方法は、半導体記憶装置を高集積化するうえで極めて有用である。

Claims (10)

1. 複数のワード線と、
   前記ワード線に交差する方向に配置される複数のビット線と、
   前記ワード線とビット線とが交差する位置にそれぞれ配置されるメモリセルとを有し、
   前記複数のメモリセルの各々が、抵抗記憶体と、前記抵抗記憶体への電圧の印加を制御する選択トランジスタとを有し、且つ、各々の前記メモリセルにおいて前記選択トランジスタのドレインは前記抵抗記憶体の一方の電極と接続され、
   前記ワード線は、該ワード線に沿って配置されたメモリセル群に含まれる複数の前記選択トランジスタのゲートに接続されるとともに、前記メモリセル群に含まれる複数の前記抵抗記憶体の他方の電極に接続され、
   前記ビット線は、該ビット線に沿って配置されたメモリセル群に含まれる複数の前記選択トランジスタのソースに接続されることを特徴とする半導体記憶装置。
2. 前記抵抗記憶体は、
   電圧の印加によって抵抗が変化する抵抗記憶材料からなる抵抗記憶層と、
   前記抵抗記憶層を挟んで、その両側に形成される上部電極及び下部電極とを有することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記抵抗記憶材料が、ＴｉＯ_Ｘ、ＮｉＯ_Ｘ、ＹＯ_Ｘ、ＣｅＯ_Ｘ、ＭｇＯ_Ｘ、ＺｎＯ_Ｘ、
   ＺｒＯ_Ｘ、ＷＯ_Ｘ、ＮｂＯ_Ｘ、ＴａＯ_Ｘ、ＣｒＯ_Ｘ、ＭｎＯ_Ｘ、ＡｌＯ_Ｘ、ＶＯ_Ｘ及びＳｉＯ_Ｘを含むグループから選択された材料であることを特徴とする請求項２に記載の半導体記憶装置。
4. 前記抵抗記憶材料が、Ｐｒ_１−ＸＣａ_ＸＭｎＯ_３、Ｌａ _１−ＸＣａ _Ｘ ＭｎＯ_３及びＳｒ
   ＴｉＯ_３（Ｘ＝０〜１）を含むグループから選択された材料であることを特徴とする請求項２に記載の半導体記憶装置。
5. 前記選択トランジスタの前記ドレインを構成するドレイン領域上に導電材料からなる第
   １のコンタクトプラグが形成され、前記第１のコンタクトプラグの一端が前記ドレイン領域と接続されるとともに、他端が前記抵抗記憶体の前記上部電極と接続し、
   更に、前記上部電極が前記第１のコンタクトプラグの他端の位置まで延びていることを特徴とする請求項２に記載の半導体記憶装置。
6. 前記選択トランジスタが半導体基板上に形成され、
   前記ビット線に沿って隣接して配置される２つの前記メモリセルが、前記半導体基板上に形成された前記選択トランジスタの１つのドレイン領域を共用することを特徴とする請求項１に記載の半導体記憶装置。
7. 一対の電極間に抵抗記憶材料が挟持されてなる抵抗記憶体と、選択トランジスタとから
   なるメモリセルを有する半導体記憶装置であって、
   前記トランジスタは、
   ワード線、及び、前記抵抗記憶体の一方の電極に接続されるゲート電極と、
   ビット線に接続されるソース電極と、
   前記抵抗記憶体の他方の電極と接続されるドレイン電極とを有することを特徴とする半導体記憶装置。
8. 複数のワード線と、前記ワード線に交差する方向に配置される複数のビット線と、抵抗
   記憶体を有し且つ前記ワード線とビット線とが交差する位置にそれぞれ配置されるメモリセルとが、基板上に形成される半導体記憶装置の製造方法であって、
   前記基板上に、そのゲート電極が前記ワード線と電気的に接続され、且つ、前記抵抗記憶体への電圧の印加を制御する選択トランジスタを形成する第１の工程と、
   前記選択トランジスタが形成された前記基板上に、前記ゲート電極の一部が露出するように、絶縁材料からなる第１の膜を形成する第２の工程と、
   前記ゲート電極上に、前記ゲート電極の露出部と接するように前記抵抗記憶体の抵抗記憶層を形成するとともに、前記抵抗記憶層の１部が露出するように、絶縁材料からなる第２の膜を形成する第３の工程と、
   前記第１の膜及び前記第２の膜を穴明け加工した後、該穴を導電材料で埋めて、前記選択トランジスタのドレイン領域に接続される第１のコンタクトプラグを形成する第４の工程と、
   前記抵抗記憶層の前記露出部と前記第１のコンタクトプラグとを電気的に接続する配線を形成するとともに、前記配線全体を覆うように、絶縁材料からなる第３の膜を形成する第５の工程と、
   前記選択トランジスタのソース領域と電気的に接続される前記ビット線とを形成する第６の工程とを含むことを特徴とする半導体記憶装置の製造方法。
9. 一対の電極間に抵抗記憶材料が挟持されてなる抵抗記憶体と、選択トランジスタとを有
   し、前記選択トランジスタのドレインが前記抵抗記憶体の一方の電極と接続されるメモリセルを有する半導体記憶装置の書き込み方法であって、
   前記選択トランジスタのソースに接続されるビット線に第１の電圧を印加するステップと、
   次いで、前記選択トランジスタのゲート、及び、前記抵抗記憶体の他方の電極に接続されるワード線に、前記第１の電圧よりも高い第２の電圧を印加するステップと、
   次いで、前記抵抗記憶体の抵抗状態が変化した後に、前記ワード線を前記第２の電圧に設定する前の状態に戻すステップとを備えることを特徴とする半導体記憶装置の書き込み方法。
10. 一対の電極間に抵抗記憶材料が挟持されてなる抵抗記憶体と、選択トランジスタとを有
    し、前記選択トランジスタのドレインが前記抵抗記憶体の一方の電極と接続されるメモリセルを有する半導体記憶装置の読み出し方法であって、
    前記選択トランジスタのゲート、及び、前記抵抗記憶体の他方の電極に接続されるワード線に、第１の電圧を印加するステップと、
    次いで、前記選択トランジスタのソースに接続されるビット線に前記第１の電圧よりも低い第２の電圧を印加するステップと、
    次いで、前記ビット線に流れる電流を、前記ビット線に接続されたセンスアンプによって検出するステップとを備えることを特徴とする半導体記憶装置の読み出し方法。

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