[第1実施形態]
本発明の第1実施形態による不揮発性半導体記憶装置及びその制御方法について図1乃至図9を用いて説明する。
図1は双極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフ、図2及び図3は単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフ、図4は単極性抵抗記憶材料を用いた抵抗記憶素子のフォーミング処理を説明する電流−電圧特性のグラフ、図5及び図6は本実施形態による不揮発性半導体記憶装置の構造を示す回路図、図7及び図8は本実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャート、図9は本実施形態による不揮発性半導体記憶装置の読み出し方法を示すタイムチャートである。
はじめに、抵抗記憶素子の基本動作について図1及び図2を用いて説明する。
抵抗記憶素子は、一対の電極間に抵抗記憶材料が狭持されたものである。抵抗記憶材料は、その多くが遷移金属を含む酸化物材料であり、電気的特性の違いから大きく2つに分類することができる。
1つは、高抵抗状態と低抵抗状態との間で抵抗状態を変化するために互いに異なる極性の電圧を用いるものであり、クロム(Cr)等の不純物を微量にドープしたSrTiO3やSrZrO3、或いは超巨大磁気抵抗(CMR:Colossal Magneto-Resistance)を示すPr1−xCaxMnO3やLa1−xCaxMnO3等が該当する。以下、抵抗状態の書き換えに極性の異なる電圧を要するこのような抵抗記憶材料を、双極性抵抗記憶材料と呼ぶ。
他方は、高抵抗状態と低抵抗状態との間で抵抗値を変化するために、極性の同じ電圧を必要とする材料であり、例えばNiOxやTiOxのような単一の遷移金属の酸化物等が該当する。以下、抵抗状態の書き換えに極性が同じ電圧を要するこのような抵抗記憶材料を、単極性抵抗記憶材料と呼ぶ。
図1は、双極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフであり、非特許文献1に記載されたものである。このグラフは、典型的な双極性抵抗記憶材料であるCrドープのSrZrO3を用いた場合である。
初期状態において、抵抗記憶素子は高抵抗状態であると考える。
印加電圧が0Vの状態から徐々に負電圧を増加していくと、その時に流れる電流は曲線aに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加する負電圧が更に大きくなり約−0.5Vを超えると、抵抗記憶素子が高抵抗状態から低抵抗状態へスイッチする。これに伴い、電流の絶対値が急激に増加し、電流−電圧特性は点Aから点Bに遷移する。なお、以下の説明では、抵抗記憶素子を高抵抗状態から低抵抗状態へ変化する動作を「セット」と呼ぶ。
点Bの状態から徐々に負電圧を減少していくと、電流は曲線bに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が0Vに戻ると、電流も0Aとなる。
印加電圧が0Vの状態から徐々に正電圧を増加していくと、電流値は曲線cに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加する正電圧が更に大きくなり約0.5Vを超えると、抵抗記憶素子が低抵抗状態から高抵抗状態にスイッチする。これに伴い、電流の絶対値が急激に減少し、電流−電圧特性は点Cから点Dに遷移する。なお、以下の説明では、抵抗記憶素子を低抵抗状態から高抵抗状態へ変化する動作を「リセット」と呼ぶ。
点Dの状態から徐々に正電圧を減少していくと、電流は曲線dに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が0Vに戻ると、電流も0Aとなる。
それぞれの抵抗状態は、約±0.5Vの範囲で安定であり、電源を切っても保たれる。すなわち、高抵抗状態では、印加電圧が点Aの電圧の絶対値よりも低ければ、電流−電圧特性は曲線a,dに沿って線形的に変化し、高抵抗状態が維持される。同様に、低抵抗状態では、印加電圧が点Cの電圧の絶対値よりも低ければ、電流−電圧特性は曲線b,cに沿って線形的に変化し、低抵抗状態が維持される。
このように、双極性抵抗記憶材料を用いた抵抗記憶素子は、高抵抗状態と低抵抗状態との間で抵抗状態を変化するために、互いに異なる極性の電圧を印加するものである。
図2は、単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフである。このグラフは、典型的な単極性抵抗記憶材料であるTiOxを用いた場合である。
初期状態において、抵抗記憶素子は高抵抗状態であると考える。
印加電圧を0Vから徐々に増加していくと、電流は曲線aに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加電圧が更に大きくなり約1.3Vを超えると、抵抗記憶素子が高抵抗状態から低抵抗状態にスイッチ(セット)する。これに伴い、電流の絶対値が急激に増加し、電流−電圧特性は点Aから点Bに遷移する。なお、図2において点Bにおける電流値が約20mAで一定になっているのは、急激な電流の増加による素子の破壊を防止するために電流制限を施しているためである。
点Bの状態から徐々に電圧を減少していくと、電流は曲線bに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が0Vに戻ると、電流も0Aとなる。
印加電圧を0Vから再度徐々に増加していくと、電流は曲線cに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加する正電圧が更に大きくなり約1.2Vを超えると、抵抗記憶素子が低抵抗状態から高抵抗状態にスイッチ(リセット)する。これに伴い、電流の絶対値が急激に減少し、電流−電圧特性は点Cから点Dに遷移する。
点Dの状態から徐々に電圧を減少していくと、電流は曲線dに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が0Vに戻ると、電流も0Aとなる。
それぞれの抵抗状態は、約1.0V以下で安定であり、電源を切っても保たれる。すなわち、高抵抗状態では、印加電圧が点Aの電圧よりも低ければ、電流−電圧特性は曲線aに沿って線形的に変化し、高抵抗状態が維持される。同様に、低抵抗状態では、印加電圧が点Cの電圧よりも低ければ、電流−電圧特性は曲線cに沿って変化し、低抵抗状態が維持される。
このように、単極性抵抗記憶材料を用いた抵抗記憶素子は、高抵抗状態と低抵抗状態との間で抵抗状態を変化するために、極性の同じ電圧を印加するものである。
図3は、図2の電流−電圧特性の電流軸を対数表示したものである。図示するように、典型的な単極性抵抗記憶材料であるTiOxでは、高抵抗状態と低抵抗状態とで0.5Vにおける抵抗値が3桁程度異なっている。このため、例えば、高抵抗状態に対して外部回路とのインピーダンスを整合させた場合には、低抵抗状態においては外部回路とのインピーダンス整合が大きく崩れてしまい、その逆に低抵抗状態に対して外部回路とのインピーダンスを整合させた場合には、高抵抗状態においては外部回路とのインピーダンス整合が大きく崩れてしまう。
なお、上記材料を用いて抵抗記憶素子を形成する場合、素子形成直後の初期状態では図1及び図2に示すような特性は得られない。抵抗記憶材料を高抵抗状態と低抵抗状態との間で可逆的に変化しうる状態にするためには、フォーミングと呼ばれる処理が必要である。
図4は、図2及び図3の場合と同じ単極性抵抗記憶材料を用いた抵抗記憶素子のフォーミング処理を説明する電流−電圧特性である。
素子形成直後の初期状態では、図4に示すように、高抵抗であり且つ絶縁耐圧は8V程度と非常に高くなっている。この絶縁耐圧は、セットやリセットに必要な電圧と比較して極めて高い値である。初期状態では、セットやリセットというような抵抗状態の変化は生じない。
初期状態においてこの絶縁耐圧よりも高い電圧を印加すると、図4に示すように、素子に流れる電流値が急激に増加し、すなわち抵抗記憶素子のフォーミングが行われる。このようなフォーミングを行うことにより、抵抗記憶素子は図2に示すような電流−電圧特性を示すようになり、低抵抗状態と高抵抗状態とを可逆的に変化することができるようになる。一度フォーミングを行った後は、抵抗記憶素子が初期状態に戻ることはない。
フォーミング前の初期状態における抵抗記憶素子は、高い抵抗値を有しており、フォーミング後の高抵抗状態と混同する虞がある。そこで、本願明細書において高抵抗状態というときはフォーミング後の抵抗記憶素子の高抵抗状態を表すものとし、低抵抗状態というときはフォーミング後の抵抗記憶素子の低抵抗状態を表すものとし、初期状態というときはフォーミングを行う前の抵抗記憶素子の状態を表すものとする。
なお、以上の説明では単極性抵抗記憶材料の場合について述べたが、双極性抵抗記憶材料の場合も同様である。
次に、本実施形態による不揮発性半導体記憶装置の構造について図5及び図6を用いて説明する。
図5及び図6は本実施形態による不揮発性半導体記憶装置の構造を示す回路図である。
図5に示すように、本実施形態による不揮発性半導体記憶装置のメモリセル10は、抵抗記憶素子12と、セル選択トランジスタ14とを有している。抵抗記憶素子12は、その一端がソース線SLに接続され、他端がセル選択トランジスタ14のソース端子に接続されている。セル選択トランジスタ14のドレイン端子はビット線BLに接続され、ゲート端子はワード線WLに接続されている。
抵抗記憶素子12は、一対の電極間に抵抗記憶材料が狭持されたものである。抵抗記憶材料は、双極性抵抗記憶材料及び単極性抵抗記憶材料のいずれでもよい。なお、本実施形態では、抵抗記憶材料が例えばTiOxよりなる単極性抵抗記憶材料であるものとする。
ビット線BLとソース線SLとの間には、インピーダンス制御用トランジスタ16がメモリセル10に並列に接続されている。
図6は、図5に示すメモリセル10をマトリクス状に配置したメモリセルアレイを示す回路図である。複数のメモリセル10が、列方向(図面縦方向)及び行方向(図面横方向)に隣接して形成されている。
列方向には、複数のワード線WL1,WL2…が配されており、列方向に並ぶメモリセル10に共通の信号線を構成している。
行方向(図面横方向)には、複数のビット線BL1,BL2,BL3,BL4…が配されており、行方向に並ぶメモリセル10に共通の信号線を構成している。
また、列方向には、ソース線SL1,SL2…が配され、列方向に並ぶメモリセル10に共通の信号線を構成している。なお、ソース線SLは、ビット線BL2本に1本づつ設けられている。
ソース線SLとこれに対応する2本のビット線BLとの間には、それぞれインピーダンス制御用トランジスタ16が設けられている。これにより、インピーダンス制御用トランジスタ16を行方向に並ぶ複数のメモリセル10により共用するようになっている。
次に、図6に示す本実施形態による不揮発性半導体記憶装置の書き込み方法について図7及び図8を用いて説明する。
はじめに、高抵抗状態から低抵抗状態への書き換え動作、すなわちセットの動作について図7を用いて説明する。書き換え対象のメモリセル10は、ワード線WL1及びビット線BL1に接続されたメモリセル10であるものとする。
まず、インピーダンス制御用トランジスタ16のゲート端子に所定の電圧を印加し、インピーダンス制御用トランジスタ16をオン状態にする(図7参照)。このとき、ゲート端子に印加する電圧によってインピーダンス制御用トランジスタ16のチャネル抵抗RICを制御することにより、外部から見たメモリセルのインピーダンス、すなわちビット線BLとソース線SLとの間のインピーダンスが、抵抗記憶素子12が低抵抗状態のときの抵抗値RL以下になるようにする。外部から見たメモリセルのインピーダンスは、インピーダンス制御用トランジスタ16のチャネル抵抗RICを抵抗記憶素子12が低抵抗状態のときの抵抗値RL以下に設定することにより、抵抗記憶素子12が低抵抗状態のときの抵抗値RL以下に設定することができる。
なお、抵抗記憶素子12が低抵抗状態のときのメモリセルのインピーダンスと抵抗記憶素子12が高抵抗状態のときのメモリセルのインピーダンスとをより近似させるためには、インピーダンス制御用トランジスタ16のチャネル抵抗RICを、抵抗記憶素子12が低抵抗状態のときの抵抗値RLよりも十分に小さく、好ましくは1/2以下、より好ましくは1/5以下、更に好ましくは1/10以下になるように制御することが望ましい。
また、インピーダンス制御用トランジスタ16をオンにするのと同時に、ワード線WL1に所定の電圧を印加し、セル選択トランジスタ14をオン状態にする(図7参照)。このとき、ワード線WL1に印加する電圧は、セル選択トランジスタ14のチャネル抵抗RCSが、抵抗記憶素子12が低抵抗状態のときの抵抗値RLに比べて無視できる程度に小さな値になるように制御する。
ソース線SL1は、基準電位、例えば接地電位である0Vに接続する(図7参照)。
インピーダンス制御用トランジスタ16及びセル選択トランジスタ14への印加電圧をこのように設定することにより、ビット線BL1とソース線SL1との間のインピーダンスは、インピーダンス制御用トランジスタ16のチャネル抵抗RICが抵抗記憶素子12の抵抗値RHに対して無視できるほど小さいため、
RH×RIC/(RH+RIC)≒RIC
となる。
次いで、ビット線BL1に、抵抗記憶素子12をセットするに要する電圧と同じ或いはこれよりやや大きいバイアス電圧を印加する(図7参照)。これにより、ビット線BL1、抵抗記憶素子12及びセル選択トランジスタ14を介してソース線SL1へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子12の抵抗値RH及びセル選択トランジスタ14のチャネル抵抗RCSに応じてそれぞれに分配される。
このとき、抵抗記憶素子12の抵抗値RHはセル選択トランジスタのチャネル抵抗RCSに比べて十分に大きいため、バイアス電圧のほとんどは抵抗記憶素子12に印加される。これにより、抵抗記憶素子12は、高抵抗状態から低抵抗状態に変化する。
次いで、ビット線BL1に印加するバイアス電圧をゼロに戻した後、インピーダンス制御用トランジスタ16のゲート端子に印加する電圧及びワード線WL1に印加する電圧をオフにし、セットの動作を完了する(図7参照)。
次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作について図8を用いて説明する。書き換え対象のメモリセル10は、ワード線WL1及びビット線BL1に接続されたメモリセル10であるものとする。
まず、インピーダンス制御用トランジスタ16のゲート端子に所定の電圧を印加し、インピーダンス制御用トランジスタ16をオン状態にする(図8参照)。このとき、ゲート端子に印加する電圧によってインピーダンス制御用トランジスタ16のチャネル抵抗RICを制御することにより、外部から見たメモリセルのインピーダンス、すなわちビット線BLとソース線SLとの間のインピーダンスが、抵抗記憶素子12が低抵抗状態のときの抵抗値RL以下になるようにする。外部から見たメモリセルのインピーダンスは、インピーダンス制御用トランジスタ16のチャネル抵抗RICを抵抗記憶素子12が低抵抗状態のときの抵抗値RL以下に設定することにより、抵抗記憶素子12が低抵抗状態のときの抵抗値RL以下に設定することができる。
なお、抵抗記憶素子12が低抵抗状態のときのメモリセルのインピーダンスと抵抗記憶素子12が高抵抗状態のときのメモリセルのインピーダンスとをより近似させるためには、インピーダンス制御用トランジスタ16のチャネル抵抗RICを、抵抗記憶素子12が低抵抗状態のときの抵抗値RLよりも十分に小さく、好ましくは1/2以下、より好ましくは1/5以下、更に好ましくは1/10以下になるように制御することが望ましい。
また、インピーダンス制御用トランジスタ16をオンにするのと同時に、ワード線WL1に所定の電圧を印加し、セル選択トランジスタ14をオン状態にする(図8参照)。このとき、ワード線WL1に印加する電圧は、セル選択トランジスタ14のチャネル抵抗RCSが、抵抗記憶素子12が低抵抗状態のときの抵抗値RLに比べて無視できる程度に小さな値になるように制御する。
ソース線SL1は、基準電位、例えば接地電位である0Vに接続する(図8参照)。
インピーダンス制御用トランジスタ16及びセル選択トランジスタ14への印加電圧をこのように設定することにより、ビット線BL1とソース線SL1との間のインピーダンスは、インピーダンス制御用トランジスタ16のチャネル抵抗RICが抵抗記憶素子12の抵抗値RLに対して無視できるほど小さいため、
RL×RIC/(RL+RIC)≒RIC
となる。すなわち、このインピーダンスの値は、セット時におけるビット線BL1とソース線SL1との間のインピーダンスにほぼ等しい。
次いで、ビット線BL1に、抵抗記憶素子12をリセットするに要する電圧と同じ或いはこれよりやや大きいバイアス電圧を印加する(図8参照)。これにより、ビット線BL1、抵抗記憶素子12及びセル選択トランジスタ14を介してソース線SL1へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子12の抵抗値RL及びセル選択トランジスタ14のチャネル抵抗RCSに応じてそれぞれに分配される。
このとき、セル選択トランジスタ14のチャネル抵抗RCSは、抵抗記憶素子12の抵抗値RLよりも十分に小さいため、印加したバイアス電圧のほとんどは抵抗記憶素子12に印加される。これにより、抵抗記憶素子12は、低抵抗状態から高抵抗状態に変化する。
このようにリセット過程では、抵抗記憶素子12が高抵抗状態に切り換わった瞬間、ほぼ全バイアス電圧が抵抗記憶素子12に配分されるため、このバイアス電圧によって抵抗記憶素子12が再度セットされることを防止する必要がある。このためには、ビット線BLに印加するバイアス電圧は、セットに要する電圧よりも小さくしなければならない。
つまり、リセット過程では、セル選択トランジスタ14のチャネル抵抗RCSが抵抗記憶素子12の抵抗値RLよりも十分に小さくなるように調整するとともに、ビット線BLに印加するバイアス電圧を、リセットに必要な電圧以上、セットに必要な電圧未満に設定する。
次いで、ビット線BL1に印加するバイアス電圧をゼロに戻した後、インピーダンス制御用トランジスタ16のゲート端子に印加する電圧及びワード線WLに印加する電圧をオフにし、リセットの動作を完了する(図8参照)。
本実施形態による不揮発性半導体記憶装置では、上記リセット動作において複数のビット線BL(例えばBL1〜BL4)を同時に駆動すれば、選択ワード線(例えばWL1)に連なる複数のメモリセル10を一括してリセットすることも可能である。
次に、図6に示す本実施形態による不揮発性半導体記憶装置の読み出し方法について図9を用いて説明する。読み出し対象のメモリセル10は、ワード線WL1及びビット線BL1に接続されたメモリセル10であるものとする。
まず、ワード線WL1に所定の電圧を印加し、セル選択トランジスタ14をオン状態にする(図9参照)。このとき、ワード線WL1に印加する電圧は、セル選択トランジスタ14のチャネル抵抗RCSが、抵抗記憶素子12が低抵抗状態のときの抵抗値RLよりも十分に小さくなるように、制御する。
なお、本実施形態による不揮発性半導体記憶装置の読み出し動作には、インピーダンス制御用トランジスタ16は使用しない。すなわち、インピーダンス制御用トランジスタ16はオフ状態にする(図9参照)。
ソース線SL1は、基準電位、例えば接地電位である0Vに接続する(図9参照)。
次いで、ビット線BL1に、セット及びリセットが生じない所定のバイアス電圧を印加する(図9参照)。抵抗記憶素子12が例えば図2に示す電流−電圧特性を有する場合、約1.0V以下の電圧が抵抗記憶素子12に印加されるように、バイアス電圧を設定する。
ビット線BLにこのようなバイアス電圧を印加すると、ビット線BL1には抵抗記憶素子12の抵抗値に応じた電流が流れる。したがって、ビット線BL1に流れるこの電流値を検出することにより、抵抗記憶素子12がどのような抵抗状態にあるかを読み出すことができる。
このように、本実施形態によれば、抵抗記憶素子に並列に接続されたインピーダンス制御用トランジスタを設け、書き換えの際にこのインピーダンス制御用トランジスタの抵抗値を抵抗記憶素子の低抵抗状態における抵抗値よりも十分に小さくするので、抵抗記憶素子の抵抗状態によらず、書き換えの際に外部から見たメモリセルのインピーダンスをほぼ等しくすることができる。これにより、メモリセルを高抵抗状態から低抵抗状態に書き換える場合と、メモリセルを低抵抗状態から高抵抗状態に書き換える場合との双方の場合において、周辺回路とメモリセルとを容易にインピーダンス整合させることができる。
[第2実施形態]
本発明の第2実施形態による不揮発性半導体記憶装置並びにその書き込み方法及び読み出し方法について説明する。なお、図1乃至図9に示す第1実施形態による不揮発性半導体記憶装置並びにその書き込み方法及び読み出し方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
本実施形態による不揮発性半導体記憶装置は、抵抗記憶素子12が双極性抵抗記憶材料により構成されている点を除き、図5及び図6に示す第1実施形態による不揮発性半導体記憶装置と同様である。なお、双極性抵抗記憶材料としては、例えばCrドープのSrZrO3等を適用することができる。本実施形態による不揮発性半導体記憶装置の抵抗記憶素子は、例えば図1に示されるように、セットの際に負のバイアス電圧を印加し、リセットの際に正のバイアス電圧を印加するものであるとする。
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について説明する。なお、本実施形態による不揮発性半導体記憶装置の書き込み方法は、バイアス電圧の極性を除き、基本的に第1実施形態による不揮発性半導体記憶装置の書き込み方法と同様である。
はじめに、高抵抗状態から低抵抗状態への書き換え動作、すなわちセットの動作について説明する。書き換え対象のメモリセル10は、ワード線WL1及びビット線BL1に接続されたメモリセル10であるものとする。
まず、インピーダンス制御用トランジスタ16のゲート端子に所定の電圧を印加し、インピーダンス制御用トランジスタ16をオン状態にする。このとき、ゲート端子に印加する電圧によってインピーダンス制御用トランジスタ16のチャネル抵抗RICを制御することにより、外部から見たメモリセルのインピーダンス、すなわちビット線BLとソース線SLとの間のインピーダンスが、抵抗記憶素子12が低抵抗状態のときの抵抗値RL以下になるようにする。外部から見たメモリセルのインピーダンスは、インピーダンス制御用トランジスタ16のチャネル抵抗RICを抵抗記憶素子12が低抵抗状態のときの抵抗値RL以下に設定することにより、抵抗記憶素子12が低抵抗状態のときの抵抗値RL以下に設定することができる。
なお、抵抗記憶素子12が低抵抗状態のときのメモリセルのインピーダンスと抵抗記憶素子12が高抵抗状態のときのメモリセルのインピーダンスとをより近似させるためには、インピーダンス制御用トランジスタ16のチャネル抵抗RICを、抵抗記憶素子12が低抵抗状態のときの抵抗値RLよりも十分に小さく、好ましくは1/2以下、より好ましくは1/5以下、更に好ましくは1/10以下になるように制御することが望ましい。
また、インピーダンス制御用トランジスタ16をオンにするのと同時に、ワード線WL1に所定の電圧を印加し、セル選択トランジスタ14をオン状態にする。このとき、ワード線WL1に印加する電圧は、セル選択トランジスタ14のチャネル抵抗RCSが、抵抗記憶素子12が低抵抗状態のときの抵抗値RLに比べて無視できる程度に小さな値になるように制御する。
ソース線SL1は、基準電位、例えば接地電位である0Vに接続する。
インピーダンス制御用トランジスタ16及びセル選択トランジスタ14への印加電圧をこのように設定することにより、ビット線BL1とソース線SL1との間のインピーダンスは、インピーダンス制御用トランジスタ16のチャネル抵抗RICが抵抗記憶素子12の抵抗値RHに対して無視できるほど小さいため、
RH×RIC/(RH+RIC)≒RIC
となる。
次いで、ビット線BL1に、抵抗記憶素子12をセットするに要する電圧と同じ或いはこれより絶対値がやや大きい負のバイアス電圧を印加する。これにより、ビット線BL1、抵抗記憶素子12及びセル選択トランジスタ14を介してソース線SL1へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子12の抵抗値RH及びセル選択トランジスタ14のチャネル抵抗RCSに応じてそれぞれに分配される。
このとき、抵抗記憶素子12の抵抗値RHはセル選択トランジスタのチャネル抵抗RCSに比べて十分に大きいため、バイアス電圧のほとんどは抵抗記憶素子12に印加される。これにより、抵抗記憶素子12は、高抵抗状態から低抵抗状態に変化する。
次いで、ビット線BL1に印加するバイアス電圧をゼロに戻した後、インピーダンス制御用トランジスタ16のゲート端子に印加する電圧及びワード線WL1に印加する電圧をオフにし、セットの動作を完了する。
次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作について説明する。書き換え対象のメモリセル10は、ワード線WL1及びビット線BL1に接続されたメモリセル10であるものとする。
まず、インピーダンス制御用トランジスタ16のゲート端子に所定の電圧を印加し、インピーダンス制御用トランジスタ16をオン状態にする。このとき、ゲート端子に印加する電圧によってインピーダンス制御用トランジスタ16のチャネル抵抗RICを制御することにより、外部から見たメモリセルのインピーダンス、すなわちビット線BLとソース線SLとの間のインピーダンスが、抵抗記憶素子12が低抵抗状態のときの抵抗値RL以下になるようにする。外部から見たメモリセルのインピーダンスは、インピーダンス制御用トランジスタ16のチャネル抵抗RICを抵抗記憶素子12が低抵抗状態のときの抵抗値RL以下に設定することにより、抵抗記憶素子12が低抵抗状態のときの抵抗値RL以下に設定することができる。
なお、抵抗記憶素子12が低抵抗状態のときのメモリセルのインピーダンスと抵抗記憶素子12が高抵抗状態のときのメモリセルのインピーダンスとをより近似させるためには、インピーダンス制御用トランジスタ16のチャネル抵抗RICを、抵抗記憶素子12が低抵抗状態のときの抵抗値RLよりも十分に小さく、好ましくは1/2以下、より好ましくは1/5以下、更に好ましくは1/10以下になるように制御することが望ましい。
また、インピーダンス制御用トランジスタ16をオンにするのと同時に、ワード線WL1に所定の電圧を印加し、セル選択トランジスタ14をオン状態にする。このとき、ワード線WL1に印加する電圧は、セル選択トランジスタ14のチャネル抵抗RCSが、抵抗記憶素子12が低抵抗状態のときの抵抗値RLに比べて無視できる程度に小さな値になるように制御する。
ソース線SL1は、基準電位、例えば接地電位である0Vに接続する。
インピーダンス制御用トランジスタ16及びセル選択トランジスタ14への印加電圧をこのように設定することにより、ビット線BL1とソース線SL1との間のインピーダンスは、インピーダンス制御用トランジスタ16のチャネル抵抗RICが抵抗記憶素子12の抵抗値RLに対して無視できるほど小さいため、
RL×RIC/(RL+RIC)≒RIC
となる。すなわち、このインピーダンスの値は、セット時におけるビット線BL1とソース線SL1との間のインピーダンスにほぼ等しい。
次いで、ビット線BL1に、抵抗記憶素子12をリセットするに要する電圧と同じ或いはこれより絶対値がやや大きい正のバイアス電圧を印加する。これにより、ビット線BL1、抵抗記憶素子12及びセル選択トランジスタ14を介してソース線SL1へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子12の抵抗値RL及びセル選択トランジスタ14のチャネル抵抗RCSに応じてそれぞれに分配される。
このとき、セル選択トランジスタ14のチャネル抵抗RCSは、抵抗記憶素子12の抵抗値RLよりも十分に小さいため、印加したバイアス電圧のほとんどは抵抗記憶素子12に印加される。これにより、抵抗記憶素子12は、低抵抗状態から高抵抗状態に変化する。
なお、双極性抵抗記憶材料を用いた場合にはセットに要する電圧の極性とリセットに要する電圧の極性とが異なるため、リセット過程で印加する電圧の設定値は、セット過程で印加する電圧の設定値から独立して設定することができる。
次いで、ビット線BL1に印加するバイアス電圧をゼロに戻した後、インピーダンス制御用トランジスタ16のゲート端子に印加する電圧及びワード線WLに印加する電圧をオフにし、リセットの動作を完了する。
本実施形態による不揮発性半導体記憶装置では、上記リセット動作において複数のビット線BL(例えばBL1〜BL4)を同時に駆動すれば、選択ワード線(例えばWL1)に連なる複数のメモリセル10を一括してリセットすることも可能である。
次に、本実施形態による不揮発性半導体記憶装置の読み出し方法について説明する。読み出し対象のメモリセル10は、ワード線WL1及びビット線BL1に接続されたメモリセル10であるものとする。
まず、ワード線WL1に所定の電圧を印加し、セル選択トランジスタ14をオン状態にする。このとき、ワード線WL1に印加する電圧は、セル選択トランジスタ14のチャネル抵抗RCSが、抵抗記憶素子12が低抵抗状態のときの抵抗値RLよりも十分に小さくなるように、制御する。
なお、本実施形態による不揮発性半導体記憶装置の読み出し動作には、インピーダンス制御用トランジスタ16は使用しない。すなわち、インピーダンス制御用トランジスタ16はオフ状態にする。
ソース線SL1は、基準電位、例えば接地電位である0Vに接続する。
次いで、ビット線BL1に、セット及びリセットが生じない所定のバイアス電圧を印加する。抵抗記憶素子12が例えば図2に示す電流−電圧特性を有する場合、約1.0V以下の電圧が抵抗記憶素子12に印加されるように、バイアス電圧を設定する。
ビット線BLにこのようなバイアス電圧を印加すると、ビット線BL1には抵抗記憶素子12の抵抗値に応じた電流が流れる。したがって、ビット線BL1に流れるこの電流値を検出することにより、抵抗記憶素子12がどのような抵抗状態にあるかを読み出すことができる。
このように、本実施形態によれば、抵抗記憶素子に並列に接続されたインピーダンス制御用トランジスタを設け、書き換えの際にこのインピーダンス制御用トランジスタの抵抗値を抵抗記憶素子の低抵抗状態における抵抗値よりも十分に小さくするので、抵抗記憶素子の抵抗状態によらず、書き換えの際に外部から見たメモリセルのインピーダンスをほぼ等しくすることができる。これにより、メモリセルを高抵抗状態から低抵抗状態に書き換える場合と、メモリセルを低抵抗状態から高抵抗状態に書き換える場合との双方の場合において、周辺回路とメモリセルとを容易にインピーダンス整合させることができる。
[第3実施形態]
本発明の第3実施形態による不揮発性半導体記憶装置並びにその書き込み方法及び読み出し方法について図10及び図11を用いて説明する。なお、図1乃至図9に示す第1実施形態による不揮発性半導体記憶装置並びにその書き込み方法及び読み出し方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
図10及び図11は本実施形態による不揮発性半導体記憶装置の構造を示す回路図である。
はじめに、本実施形態による不揮発性半導体記憶装置の構造について図10及び図11を用いて説明する。
本実施形態による不揮発性半導体記憶装置のメモリセル10は、図10に示すように、抵抗記憶素子12と、セル選択トランジスタ14と、インピーダンス制御用トランジスタ16とを有している。抵抗記憶素子12とインピーダンス制御用トランジスタ16とは並列に接続されており、この並列接続体の一端がビット線BLに接続され、他端がセル選択トランジスタ14のドレイン端子に接続されている。セル選択トランジスタ14のソース端子はソース線SLに接続され、ゲート端子はワード線WLに接続されている。インピーダンス制御用トランジスタ16のゲート端子はコントロール線CLに接続されている。
抵抗記憶素子12は、一対の電極間に抵抗記憶材料が狭持されたものである。抵抗記憶材料は、双極性抵抗記憶材料及び単極性抵抗記憶材料のいずれでもよい。なお、本実施形態では、抵抗記憶材料が例えばTiOxよりなる単極性抵抗記憶材料であるものとする。
図11は、図10に示すメモリセル10をマトリクス状に配置したメモリセルアレイを示す回路図である。複数のメモリセル10が、列方向(図面縦方向)及び行方向(図面横方向)に隣接して形成されている。
列方向には、複数のワード線WL1,/WL1,WL2,/WL2…と、コントロール線CL1,/CL1,CL2,/CL2…と、ソース線SL1,SL2…とが配されており、列方向に並ぶメモリセル10に共通の信号線をそれぞれ構成している。なお、ソース線SLは、ワード線WL2本に1本づつ設けられている。
行方向(図面横方向)には、複数のビット線BL1,BL2,BL3,BL4…が配されており、行方向に並ぶメモリセル10に共通の信号線を構成している。
次に、図11に示す本実施形態による不揮発性半導体記憶装置の書き込み方法について図7及び図8を参照して説明する。
はじめに、高抵抗状態から低抵抗状態への書き換え動作、すなわちセットの動作について図7を用いて説明する。書き換え対象のメモリセル10は、ワード線WL1及びビット線BL1に接続されたメモリセル10であるものとする。
まず、コントロール線CL1に所定の電圧を印加し、インピーダンス制御用トランジスタ16をオン状態にする(図7参照)。このとき、コントロール線CL1に印加する電圧によってインピーダンス制御用トランジスタ16のチャネル抵抗RICを制御することにより、外部から見たメモリセルのインピーダンス、すなわちビット線BLとソース線SLとの間のインピーダンスが、抵抗記憶素子12が低抵抗状態のときの抵抗値RL以下になるようにする。
また、インピーダンス制御用トランジスタ16をオンにするのと同時に、ワード線WL1に所定の電圧を印加し、セル選択トランジスタ14をオン状態にする(図7参照)。このとき、ワード線WL1に印加する電圧は、セル選択トランジスタ14のチャネル抵抗RCSが、抵抗記憶素子12が高抵抗状態のときの抵抗値R H とインピーダンス制御用トランジスタ16のチャネル抵抗RICとの合成抵抗R H ×RIC/(R H +RIC)に比べて無視できる程度に小さな値になるように制御する。
このとき、外部から見たメモリセルのインピーダンスは、インピーダンス制御用トランジスタ16のチャネル抵抗RICを抵抗記憶素子12が低抵抗状態のときの抵抗値RL以下に設定することにより、抵抗記憶素子12が低抵抗状態のときの抵抗値RL以下にほぼ設定することができる。
なお、抵抗記憶素子12が低抵抗状態のときのメモリセルのインピーダンスと抵抗記憶素子12が高抵抗状態のときのメモリセルのインピーダンスとをより近似させるためには、インピーダンス制御用トランジスタ16のチャネル抵抗RICを、抵抗記憶素子12が低抵抗状態のときの抵抗値RLよりも十分に小さく、好ましくは1/2以下、より好ましくは1/5以下、更に好ましくは1/10以下になるように制御することが望ましい。
ソース線SL1は、基準電位、例えば接地電位である0Vに接続する(図7参照)。
インピーダンス制御用トランジスタ16及びセル選択トランジスタ14への印加電圧をこのように設定することにより、インピーダンス制御用トランジスタ16のチャネル抵抗RICが抵抗記憶素子12の抵抗値RHに比べて無視できるほど小さく、セル選択トランジスタ14のチャネル抵抗RCSが抵抗記憶素子12の抵抗値RHとインピーダンス制御用トランジスタ16のチャネル抵抗RICとの合成抵抗R H ×RIC/(R H +RIC)に比べて無視できるほど小さくなるため、ビット線BL1とソース線SL1との間のインピーダンスは、
[RH×RIC/(RH+RIC)]+RCS≒RIC
となる。
次いで、ビット線BL1に、抵抗記憶素子12をセットするに要する電圧と同じ或いはこれよりやや大きいバイアス電圧を印加する(図7参照)。これにより、ビット線BL1、抵抗記憶素子12及びセル選択トランジスタ14を介してソース線SL1へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子12の抵抗値RHとインピーダンス制御用トランジスタ16のチャネル抵抗RICとの合成抵抗RH×RIC/(RH+RIC)及びセル選択トランジスタ14のチャネル抵抗RCSに応じて、抵抗記憶素子12とセル選択トランジスタ14とに、それぞれ分配される。
このとき、抵抗記憶素子12の抵抗値RHとインピーダンス制御用トランジスタ16のチャネル抵抗RICとの合成抵抗RH×RIC/(RH+RIC)はセル選択トランジスタのチャネル抵抗RCSに比べて十分に大きいため、バイアス電圧のほとんどは抵抗記憶素子12に印加される。これにより、抵抗記憶素子12は、高抵抗状態から低抵抗状態に変化する。
次いで、ビット線BL1に印加するバイアス電圧をゼロに戻した後、インピーダンス制御用トランジスタ16のゲート端子に印加する電圧及びワード線WL1に印加する電圧をオフにし、セットの動作を完了する(図7参照)。
次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作について図8を用いて説明する。書き換え対象のメモリセル10は、ワード線WL1及びビット線BL1に接続されたメモリセル10であるものとする。
まず、コントロール線CL1に所定の電圧を印加し、インピーダンス制御用トランジスタ16をオン状態にする(図8参照)。このとき、コントロール線CL1に印加する電圧によってインピーダンス制御用トランジスタ16のチャネル抵抗RICを制御することにより、外部から見たメモリセルのインピーダンス、すなわちビット線BLとソース線SLとの間のインピーダンスが、抵抗記憶素子12が低抵抗状態のときの抵抗値RL以下になるようにする。
また、インピーダンス制御用トランジスタ16をオンにするのと同時に、ワード線WL1に所定の電圧を印加し、セル選択トランジスタ14をオン状態にする(図8参照)。このとき、ワード線WL1に印加する電圧は、セル選択トランジスタ14のチャネル抵抗RCSが、抵抗記憶素子12が低抵抗状態のときの抵抗値RLとインピーダンス制御用トランジスタ16のチャネル抵抗RICとの合成抵抗RL×RIC/(RL+RIC)に比べて無視できる程度に小さな値になるように制御する。
このとき、外部から見たメモリセルのインピーダンスは、インピーダンス制御用トランジスタ16のチャネル抵抗RICを抵抗記憶素子12が低抵抗状態のときの抵抗値RL以下に設定することにより、抵抗記憶素子12が低抵抗状態のときの抵抗値RL以下にほぼ設定することができる。
なお、抵抗記憶素子12が低抵抗状態のときのメモリセルのインピーダンスと抵抗記憶素子12が高抵抗状態のときのメモリセルのインピーダンスとをより近似させるためには、インピーダンス制御用トランジスタ16のチャネル抵抗RICを、抵抗記憶素子12が低抵抗状態のときの抵抗値RLよりも十分に小さく、好ましくは1/2以下、より好ましくは1/5以下、更に好ましくは1/10以下になるように制御することが望ましい。
ソース線SL1は、基準電位、例えば接地電位である0Vに接続する(図8参照)。
インピーダンス制御用トランジスタ16及びセル選択トランジスタ14への印加電圧をこのように設定することにより、インピーダンス制御用トランジスタ16のチャネル抵抗RICが抵抗記憶素子12の抵抗値RLに比べて無視できるほど小さく、セル選択トランジスタ14のチャネル抵抗RCSが抵抗記憶素子12の抵抗値RLとインピーダンス制御用トランジスタ16のチャネル抵抗RICとの合成抵抗RL×RIC/(RL+RIC)に比べて無視できるほど小さくなるため、ビット線BL1とソース線SL1との間のインピーダンスは、
[RL×RIC/(RL+RIC)]+RCS≒RIC
となる。すなわち、このインピーダンスの値は、セット時におけるビット線BL1とソース線SL1との間のインピーダンスにほぼ等しい。
次いで、ビット線BL1に、抵抗記憶素子12をリセットするに要する電圧と同じ或いはこれよりやや大きいバイアス電圧を印加する(図8参照)。これにより、ビット線BL1、抵抗記憶素子12及びセル選択トランジスタ14を介してソース線SL1へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子12の抵抗値RLとインピーダンス制御用トランジスタ16のチャネル抵抗RICとの合成抵抗RL×RIC/(RL+RIC)及びセル選択トランジスタ14のチャネル抵抗RCSに応じて、抵抗記憶素子12とセル選択トランジスタ14とに、それぞれ分配される。
このとき、セル選択トランジスタ14のチャネル抵抗RCSは、抵抗記憶素子12の抵抗値RLとインピーダンス制御用トランジスタ16のチャネル抵抗RICとの合成抵抗RL×RIC/(RL+RIC)よりも十分に小さいため、印加したバイアス電圧のほとんどは抵抗記憶素子12に印加される。これにより、抵抗記憶素子12は、低抵抗状態から高抵抗状態に変化する。
このようにリセット過程では、抵抗記憶素子12が高抵抗状態に切り換わった瞬間、ほぼ全バイアス電圧が抵抗記憶素子12に配分されるため、このバイアス電圧によって抵抗記憶素子12が再度セットされることを防止する必要がある。このためには、ビット線BLに印加するバイアス電圧は、セットに要する電圧よりも小さくしなければならない。
つまり、リセット過程では、セル選択トランジスタ14のチャネル抵抗RCSが抵抗記憶素子12の抵抗値RLとインピーダンス制御用トランジスタ16のチャネル抵抗RICとの合成抵抗RL×RIC/(RL+RIC)よりも十分に小さくなるように調整するとともに、ビット線BLに印加するバイアス電圧を、リセットに必要な電圧以上、セットに必要な電圧未満に設定する。
次いで、ビット線BL1に印加するバイアス電圧をゼロに戻した後、インピーダンス制御用トランジスタ16のゲート端子に印加する電圧及びワード線WLに印加する電圧をオフにし、リセットの動作を完了する(図8参照)。
本実施形態による不揮発性半導体記憶装置では、上記リセット動作において複数のビット線BL(例えばBL1〜BL4)を同時に駆動すれば、選択ワード線(例えばWL1)に連なる複数のメモリセル10を一括してリセットすることも可能である。
次に、図11に示す本実施形態による不揮発性半導体記憶装置の読み出し方法について図9を用いて説明する。読み出し対象のメモリセル10は、ワード線WL1及びビット線BL1に接続されたメモリセル10であるものとする。
まず、ワード線WL1に所定の電圧を印加し、セル選択トランジスタ14をオン状態にする(図9参照)。このとき、ワード線WL1に印加する電圧は、セル選択トランジスタ14のチャネル抵抗RCSが、抵抗記憶素子12が低抵抗状態のときの抵抗値RLよりも十分に小さくなるように、制御する。
なお、本実施形態による不揮発性半導体記憶装置の読み出し動作には、インピーダンス制御用トランジスタ16は使用しない。すなわち、インピーダンス制御用トランジスタ16はオフ状態にする(図9参照)。
ソース線SL1は、基準電位、例えば接地電位である0Vに接続する(図9参照)。
次いで、ビット線BL1に、セット及びリセットが生じない所定のバイアス電圧を印加する(図9参照)。抵抗記憶素子12が例えば図2に示す電流−電圧特性を有する場合、約1.0V以下の電圧が抵抗記憶素子12に印加されるように、バイアス電圧を設定する。
ビット線BLにこのようなバイアス電圧を印加すると、ビット線BL1には抵抗記憶素子12の抵抗値に応じた電流が流れる。したがって、ビット線BL1に流れるこの電流値を検出することにより、抵抗記憶素子12がどのような抵抗状態にあるかを読み出すことができる。
このように、本実施形態によれば、抵抗記憶素子に並列に接続されたインピーダンス制御用トランジスタを設け、書き換えの際にこのインピーダンス制御用トランジスタの抵抗値を抵抗記憶素子の低抵抗状態における抵抗値よりも十分に小さくするので、抵抗記憶素子の抵抗状態によらず、書き換えの際に外部から見たメモリセルのインピーダンスをほぼ等しくすることができる。これにより、メモリセルを高抵抗状態から低抵抗状態に書き換える場合と、メモリセルを低抵抗状態から高抵抗状態に書き換える場合との双方の場合において、周辺回路とメモリセルとを容易にインピーダンス整合させることができる。
[第4実施形態]
本発明の第4実施形態による不揮発性半導体記憶装置並びにその書き込み方法及び読み出し方法について説明する。なお、図10及び図11に示す第3実施形態による不揮発性半導体記憶装置並びにその書き込み方法及び読み出し方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
本実施形態による不揮発性半導体記憶装置は、抵抗記憶素子12が双極性抵抗記憶材料により構成されている点を除き、図10及び図11に示す第3実施形態による不揮発性半導体記憶装置と同様である。なお、双極性抵抗記憶材料としては、例えばCrドープのSrZrO3等を適用することができる。本実施形態による不揮発性半導体記憶装置の抵抗記憶素子は、例えば図1に示されるように、セットの際に負のバイアス電圧を印加し、リセットの際に正のバイアス電圧を印加するものであるとする。
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について説明する。なお、本実施形態による不揮発性半導体記憶装置の書き込み方法は、バイアス電圧の極性を除き、基本的に第1実施形態による不揮発性半導体記憶装置の書き込み方法と同様である。
はじめに、高抵抗状態から低抵抗状態への書き換え動作、すなわちセットの動作について説明する。書き換え対象のメモリセル10は、ワード線WL1及びビット線BL1に接続されたメモリセル10であるものとする。
まず、コントロール線CL1に所定の電圧を印加し、インピーダンス制御用トランジスタ16をオン状態にする。このとき、コントロール線CL1に印加する電圧によってインピーダンス制御用トランジスタ16のチャネル抵抗RICを制御することにより、外部から見たメモリセルのインピーダンス、すなわちビット線BLとソース線SLとの間のインピーダンスが、抵抗記憶素子12が低抵抗状態のときの抵抗値RL以下になるようにする。
また、インピーダンス制御用トランジスタ16をオンにするのと同時に、ワード線WL1に所定の電圧を印加し、セル選択トランジスタ14をオン状態にする。このとき、ワード線WL1に印加する電圧は、セル選択トランジスタ14のチャネル抵抗RCSが、抵抗記憶素子12が高抵抗状態のときの抵抗値R H とインピーダンス制御用トランジスタ16のチャネル抵抗RICとの合成抵抗R H ×RIC/(R H +RIC)に比べて無視できる程度に小さな値になるように制御する。
このとき、外部から見たメモリセルのインピーダンスは、インピーダンス制御用トランジスタ16のチャネル抵抗RICを抵抗記憶素子12が低抵抗状態のときの抵抗値RL以下に設定することにより、抵抗記憶素子12が低抵抗状態のときの抵抗値RL以下にほぼ設定することができる。
なお、抵抗記憶素子12が低抵抗状態のときのメモリセルのインピーダンスと抵抗記憶素子12が高抵抗状態のときのメモリセルのインピーダンスとをより近似させるためには、インピーダンス制御用トランジスタ16のチャネル抵抗RICを、抵抗記憶素子12が低抵抗状態のときの抵抗値RLよりも十分に小さく、好ましくは1/2以下、より好ましくは1/5以下、更に好ましくは1/10以下になるように制御することが望ましい。
ソース線SL1は、基準電位、例えば接地電位である0Vに接続する。
インピーダンス制御用トランジスタ16及びセル選択トランジスタ14への印加電圧をこのように設定することにより、インピーダンス制御用トランジスタ16のチャネル抵抗RICが抵抗記憶素子12の抵抗値RHに比べて無視できるほど小さく、セル選択トランジスタ14のチャネル抵抗RCSが抵抗記憶素子12の抵抗値RHとインピーダンス制御用トランジスタ16のチャネル抵抗RICとの合成抵抗R H ×RIC/(R H +RIC)に比べて無視できるほど小さくなるため、ビット線BL1とソース線SL1との間のインピーダンスは、
[RH×RIC/(RH+RIC)]+RCS≒RIC
となる。
次いで、ビット線BL1に、抵抗記憶素子12をセットするに要する電圧と同じ或いはこれより絶対値がやや大きい負のバイアス電圧を印加する。これにより、ビット線BL1、抵抗記憶素子12及びセル選択トランジスタ14を介してソース線SL1へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子12の抵抗値RHとインピーダンス制御用トランジスタ16のチャネル抵抗RICとの合成抵抗RH×RIC/(RH+RIC)及びセル選択トランジスタ14のチャネル抵抗RCSに応じて、抵抗記憶素子12とセル選択トランジスタ14とに、それぞれ分配される。
このとき、抵抗記憶素子12の抵抗値RHとインピーダンス制御用トランジスタ16のチャネル抵抗RICとの合成抵抗RH×RIC/(RH+RIC)はセル選択トランジスタのチャネル抵抗RCSに比べて十分に大きいため、バイアス電圧のほとんどは抵抗記憶素子12に印加される。これにより、抵抗記憶素子12は、高抵抗状態から低抵抗状態に変化する。
次いで、ビット線BL1に印加するバイアス電圧をゼロに戻した後、インピーダンス制御用トランジスタ16のゲート端子に印加する電圧及びワード線WL1に印加する電圧をオフにし、セットの動作を完了する。
次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作について説明する。書き換え対象のメモリセル10は、ワード線WL1及びビット線BL1に接続されたメモリセル10であるものとする。
まず、コントロール線CL1に所定の電圧を印加し、インピーダンス制御用トランジスタ16をオン状態にする。このとき、コントロール線CL1に印加する電圧によってインピーダンス制御用トランジスタ16のチャネル抵抗RICを制御することにより、外部から見たメモリセルのインピーダンス、すなわちビット線BLとソース線SLとの間のインピーダンスが、抵抗記憶素子12が低抵抗状態のときの抵抗値RL以下になるようにする。
また、インピーダンス制御用トランジスタ16をオンにするのと同時に、ワード線WL1に所定の電圧を印加し、セル選択トランジスタ14をオン状態にする。このとき、ワード線WL1に印加する電圧は、セル選択トランジスタ14のチャネル抵抗RCSが、抵抗記憶素子12が低抵抗状態のときの抵抗値RLとインピーダンス制御用トランジスタ16のチャネル抵抗RICとの合成抵抗RL×RIC/(RL+RIC)に比べて無視できる程度に小さな値になるように制御する。
このとき、外部から見たメモリセルのインピーダンスは、インピーダンス制御用トランジスタ16のチャネル抵抗RICを抵抗記憶素子12が低抵抗状態のときの抵抗値RL以下に設定することにより、抵抗記憶素子12が低抵抗状態のときの抵抗値RL以下にほぼ設定することができる。
なお、抵抗記憶素子12が低抵抗状態のときのメモリセルのインピーダンスと抵抗記憶素子12が高抵抗状態のときのメモリセルのインピーダンスとをより近似させるためには、インピーダンス制御用トランジスタ16のチャネル抵抗RICを、抵抗記憶素子12が低抵抗状態のときの抵抗値RLよりも十分に小さく、好ましくは1/2以下、より好ましくは1/5以下、更に好ましくは1/10以下になるように制御することが望ましい。
ソース線SL1は、基準電位、例えば接地電位である0Vに接続する。
インピーダンス制御用トランジスタ16及びセル選択トランジスタ14への印加電圧をこのように設定することにより、インピーダンス制御用トランジスタ16のチャネル抵抗RICが抵抗記憶素子12の抵抗値RLに比べて無視できるほど小さく、セル選択トランジスタ14のチャネル抵抗RCSが抵抗記憶素子12の抵抗値RLとインピーダンス制御用トランジスタ16のチャネル抵抗RICとの合成抵抗RL×RIC/(RL+RIC)に比べて無視できるほど小さくなるため、ビット線BL1とソース線SL1との間のインピーダンスは、
[RL×RIC/(RL+RIC)]+RCS≒RIC
となる。すなわち、このインピーダンスの値は、セット時におけるビット線BL1とソース線SL1との間のインピーダンスにほぼ等しい。
次いで、ビット線BL1に、抵抗記憶素子12をリセットするに要する電圧と同じ或いはこれより絶対値がやや大きい正のバイアス電圧を印加する。これにより、ビット線BL1、抵抗記憶素子12及びセル選択トランジスタ14を介してソース線SL1へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子12の抵抗値RLとインピーダンス制御用トランジスタ16のチャネル抵抗RICとの合成抵抗RL×RIC/(RL+RIC)及びセル選択トランジスタ14のチャネル抵抗RCSに応じて、抵抗記憶素子12とセル選択トランジスタ14とに、それぞれ分配される。
このとき、セル選択トランジスタ14のチャネル抵抗RCSは、抵抗記憶素子12の抵抗値RLよりも十分に小さいため、印加したバイアス電圧のほとんどは抵抗記憶素子12に印加される。これにより、抵抗記憶素子12は、低抵抗状態から高抵抗状態に変化する。
なお、双極性抵抗記憶材料を用いた場合にはセットに要する電圧の極性とリセットに要する電圧の極性とが異なるため、リセット過程で印加する電圧の設定値は、セット過程で印加する電圧の設定値から独立して設定することができる。
次いで、ビット線BL1に印加するバイアス電圧をゼロに戻した後、インピーダンス制御用トランジスタ16のゲート端子に印加する電圧及びワード線WLに印加する電圧をオフにし、リセットの動作を完了する。
本実施形態による不揮発性半導体記憶装置では、上記リセット動作において複数のビット線BL(例えばBL1〜BL4)を同時に駆動すれば、選択ワード線(例えばWL1)に連なる複数のメモリセル10を一括してリセットすることも可能である。
次に、本実施形態による不揮発性半導体記憶装置の読み出し方法について説明する。読み出し対象のメモリセル10は、ワード線WL1及びビット線BL1に接続されたメモリセル10であるものとする。
まず、ワード線WL1に所定の電圧を印加し、セル選択トランジスタ14をオン状態にする。このとき、ワード線WL1に印加する電圧は、セル選択トランジスタ14のチャネル抵抗RCSが、抵抗記憶素子12が低抵抗状態のときの抵抗値RLよりも十分に小さくなるように、制御する。
なお、本実施形態による不揮発性半導体記憶装置の読み出し動作には、インピーダンス制御用トランジスタ16は使用しない。すなわち、インピーダンス制御用トランジスタ16はオフ状態にする。
ソース線SL1は、基準電位、例えば接地電位である0Vに接続する。
次いで、ビット線BL1に、セット及びリセットが生じない所定のバイアス電圧を印加する。抵抗記憶素子12が例えば図2に示す電流−電圧特性を有する場合、約1.0V以下の電圧が抵抗記憶素子12に印加されるように、バイアス電圧を設定する。
ビット線BLにこのようなバイアス電圧を印加すると、ビット線BL1には抵抗記憶素子12の抵抗値に応じた電流が流れる。したがって、ビット線BL1に流れるこの電流値を検出することにより、抵抗記憶素子12がどのような抵抗状態にあるかを読み出すことができる。
このように、本実施形態によれば、抵抗記憶素子に並列に接続されたインピーダンス制御用トランジスタを設け、書き換えの際にこのインピーダンス制御用トランジスタの抵抗値を抵抗記憶素子の低抵抗状態における抵抗値よりも十分に小さくするので、抵抗記憶素子の抵抗状態によらず、書き換えの際に外部から見たメモリセルのインピーダンスをほぼ等しくすることができる。これにより、メモリセルを高抵抗状態から低抵抗状態に書き換える場合と、メモリセルを低抵抗状態から高抵抗状態に書き換える場合との双方の場合において、周辺回路とメモリセルとを容易にインピーダンス整合させることができる。
[第5実施形態]
本発明の第5実施形態による不揮発性半導体記憶装置並びにその書き込み方法及び読み出し方法について図12を用いて説明する。なお、図1乃至図11に示す第1乃至第4実施形態による不揮発性半導体記憶装置並びにその書き込み方法及び読み出し方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
図12は本実施形態による不揮発性半導体記憶装置の構造を示す回路図である。
第1及び第2実施形態では、インピーダンス制御用トランジスタ16のチャネル抵抗R IC を制御することによりビット線BLに流れる電流を制御したが、ビット線BLに流れる電流を制御する方法は、これに限定されるものではない。例えば、図12に示す回路を、図6のインピーダンス制御用トランジスタ16の代わりに設けることができる。
図12に示す回路は、抵抗素子rと選択トランジスタTrとの直列接続体が、複数並列に接続されたものである。抵抗素子r1,r2,…,rnの抵抗値は、不揮発性半導体記憶装置の書き込み/読み出し特性に応じて適宜設定される。
図12に示す回路を用い、選択トランジスタTr1,Tr2,…,Trnのうちの少なくとも1つをオン状態とすることにより、ビット線BLには抵抗素子r1,r2,…,rnが直列に接続されることとなる。したがって、抵抗素子r1,r2,…,rnの抵抗値により、メモリセルのインピーダンスを適宜設定することができる。また、メモリセルのインピーダンスは、オンにする選択トランジスタTr1,Tr2,…,Trnを切り換えるだけで変更できるので、インピーダンス制御用トランジスタ16のチャネル抵抗RICを制御する場合と比較して制御が容易である。
なお、選択トランジスタTrは、同時に2つ以上をオン状態としてもよい。例えば、抵抗素子r1と抵抗素子r2とを有する回路の場合、選択トランジスタTr1をオン状態にしたときの抵抗値はr1であり、選択トランジスタTr2をオン状態にしたときの抵抗値はr2である。また、選択トランジスタTr1,Tr2を同時にオン状態にしたときの抵抗値はr1r2/(r1+r2)である。したがって、オンにする選択トランジスタTrを適宜組み合わせることにより、より多くの抵抗状態を実現することができ、回路構成を簡略化することができる。
このように、本実施形態によれば、メモリセルのインピーダンスを容易に制御することができる。これにより、セット及びリセットの際におけるインピーダンス不整合を緩和することができる。
[第6実施形態]
本発明の第6実施形態による不揮発性半導体記憶装置及びその製造方法について図13乃至図16を用いて説明する。
図13は本実施形態による不揮発性半導体記憶装置の構造を示す平面図、図14は本実施形態による不揮発性半導体装置の構造を示す概略断面図、図15及び図16は本実施形態による不揮発性半導体装置の製造方法を示す工程断面図である。
本実施形態では、上記第3実施形態による不揮発性半導体記憶装置の具体的な構造及びその製造方法について説明する。
はじめに、本実施形態による不揮発性半導体装置の構造について図13及び図14を用いて説明する。
シリコン基板20には、素子領域を画定する素子分離膜22が形成されている。シリコン基板20の素子領域には、ゲート電極24及びソース/ドレイン領域26,28を有するセル選択トランジスタと、ゲート電極30及びソース/ドレイン領域28,32を有する電流制御用トランジスタとが形成されている。
ゲート電極24は、図13に示すように、列方向(図面縦方向)に隣接するセル選択トランジスタのゲート電極24を共通接続するワード線WLとしても機能し、ゲート電極30は、列方向に隣接するインピーダンス制御用トランジスタのゲート電極30を共通接続するコントロール線CLとしても機能する。
セル選択トランジスタ及び電流制御用トランジスタが形成されたシリコン基板10上には、ソース/ドレイン領域26に電気的に接続されたコンタクトプラグ36と、ソース/ドレイン領域28に電気的に接続されたコンタクトプラグ38と、ソース/ドレイン領域32に電気的に接続されたコンタクトプラグ40とが埋め込まれた層間絶縁膜34が形成されている。
コンタクトプラグ36,38,40が埋め込まれた層間絶縁膜34上には、コンタクトプラグ36を介してソース/ドレイン領域26に電気的に接続されたソース線42と、コンタクトプラグ38を介してソース/ドレイン領域28に電気的に接続された抵抗記憶素子50とが形成されている。
ソース線42及び抵抗記憶素子50が形成された層間絶縁膜34上には、抵抗記憶素子50に電気的に接続されたコンタクトプラグ54と、コンタクトプラグ40に電気的に接続されたコンタクトプラグ56とが埋め込まれた層間絶縁膜52が形成されている。
コンタクトプラグ54,56が埋め込まれた層間絶縁膜52上には、コンタクトプラグ56,40を介してソース/ドレイン領域32に電気的に接続されたビット線58が形成されている。
こうして、図11に示す第3実施形態による不揮発性半導体記憶装置が構成されている。
次に、本実施形態による不揮発性半導体装置の製造方法について図15及び図16を用いて説明する。
まず、シリコン基板20内に、例えばSTI(Shallow Trench Isolation)法により、素子領域を画定する素子分離膜22を形成する。
次いで、シリコン基板20の素子領域上に、通常のMOSトランジスタの製造方法と同様にして、ゲート電極24及びソース/ドレイン領域26,28を有するセル選択トランジスタと、ゲート電極30及びソース/ドレイン領域28,32を有するインピーダンス制御用トランジスタとを形成する(図15(a))。ソース/ドレイン領域28は、セル選択トランジスタとインピーダンス制御用トランジスタとで共用されている。
次いで、セル選択トランジスタ及び電流制御用トランジスタが形成されたシリコン基板20上に、例えばCVD法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜34を形成する。
次いで、リソグラフィ及びドライエッチングにより、層間絶縁膜34に、ソース/ドレイン領域26,28,32に達するコンタクトホールを形成する。
次いで、例えばCVD法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、層間絶縁膜34内に、ソース/ドレイン領域26,28,32に電気的に接続されたコンタクトプラグ36,38,40を形成する(図15(b))。
次いで、コンタクトプラグ36,38,40が埋め込まれた層間絶縁膜34上に、コンタクトプラグ36を介してソース/ドレイン領域26に電気的に接続されたソース線42と、コンタクトプラグ38を介してソース/ドレイン領域28に電気的に接続された抵抗記憶素子50とを形成する(図15(c))。
抵抗記憶素子50は、コンタクトプラグ38に接続された下部電極44と、下部電極44上に形成された抵抗記憶材料層46と、抵抗記憶材料層46上に形成された上部電極48とを有している。
抵抗記憶材料層46を双極性の抵抗記憶材料により構成する場合には、例えば、Pr1−xCaxMnO3(x≦1)、La1−xCaxMnO3(x≦1)、Cr又はNb等をドープしたSrTiO3やSrZrO3等を、レーザアブレーション、ゾルゲル、スパッタ、MOCVD等により成膜する。また、抵抗記憶材料層46を単極性の抵抗記憶材料により構成する場合には、例えば、NiOy(y≦1)、TiOz(z≦2)、HfOz(z≦2)等をゾルゲル、スパッタ、MOCVD等により成膜する。
次いで、ソース線42及び抵抗記憶素子50が形成された層間絶縁膜34上に、例えばCVD法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜52を形成する。
次いで、リソグラフィ及びドライエッチングにより、層間絶縁膜52に、抵抗記憶素子50の上部電極48に達するコンタクトホール及びコンタクトプラグ40に達するコンタクトホールを形成する。
次いで、例えばCVD法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、層間絶縁膜52内に、抵抗記憶素子50の上部電極48に電気的に接続されたコンタクトプラグ54と、コンタクトプラグ40に電気的に接続されたコンタクトプラグ56とを形成する(図16(a))。
次いで、コンタクトプラグ54,56が埋め込まれた層間絶縁膜52上に導電膜を堆積後、フォトリソグラフィ及びドライエッチングによりこの導電膜をパターニングし、コンタクトプラグ56,40を介してソース/ドレイン領域32に電気的に接続されたビット線58を形成する(図16(b))。
この後、必要に応じて更に上層の配線層を形成し、不揮発性半導体装置を完成する。
[変形実施形態]
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、単極性抵抗記憶材料としてTiOxを用いた場合を示し、双極性抵抗記憶材料としてCrドープのSrZrO3を用いた場合を示したが、抵抗記憶素子を構成する材料はこれらに限定されるものではない。例えば、単極性抵抗記憶材料としては、NiOx等を適用することができ、双極性抵抗記憶材料としてはCrドープのSrTiO3、超巨大磁気抵抗(CMR:Colossal Magneto-Resistance)を示すPr1−xCaxMnO3やLa1−xCaxMnO3等を適用することができる。セット及びリセットの際の印加電圧や電流制限値については、抵抗記憶材料の種類、抵抗記憶素子の構造等に応じて適宜設定することが望ましい。
また、上記実施形態では、セット動作の際に外部から見たメモリセルのインピーダンスとリセット動作の際に外部から見たメモリセルのインピーダンスとがほぼ等しくなるように、セット動作の際におけるインピーダンス制御用トランジスタ16のチャネル抵抗RICとリセット動作の際におけるインピーダンス制御用トランジスタ16のチャネル抵抗RICとを低抵抗状態における低抵抗値RL以下の値に設定したが、セット動作の際に外部から見たメモリセルのインピーダンスとリセット動作の際に外部から見たメモリセルのインピーダンスとは必ずしも等しくする必要はない。インピーダンス制御用トランジスタ16のチャネル抵抗RICは、セット動作の際に外部から見たメモリセルのインピーダンスが書き込み回路に対してインピーダンス整合するように、リセット動作の際に外部から見たメモリセルのインピーダンスが書き込み回路に対してインピーダンス整合するように、それぞれの場合において適宜設定すればよい。
書き込み回路に対するインピーダンス整合の観点から、理想的には、セット動作の際に外部から見たメモリセルのインピーダンスと、リセット動作の際に外部から見たメモリセルのインピーダンスとは等しくすることが望ましい。しかしながら、現実的には両動作の際におけるメモリセルのインピーダンスを同じにすることは困難であるため、書き込み電圧パルスの反射等、書き込み特性上の問題が生じない範囲で、セット動作の際に外部から見たメモリセルのインピーダンスと、リセット動作の際に外部から見たメモリセルのインピーダンスとを、書き込み回路のインピーダンスに近似させれば十分である。書き込み回路のインピーダンスとの間に許容される乖離幅は、書き込み電圧パルスのパルス幅その他の書き込み条件等に応じて適宜設定することが望ましい。
また、上記実施形態では、セット動作の際及びリセット動作の際にインピーダンス制御用トランジスタ16を駆動しているが、セット動作のときにのみインピーダンス制御用トランジスタ16を駆動してもよい。この場合、例えば、高抵抗状態における外部から見たメモリセルのインピーダンスが低抵抗状態における抵抗値RLに等しく或いは近似するように、インピーダンス制御用トランジスタ16のチャネル抵抗を制御すればよい。リセット動作の際にもインピーダンス制御用トランジスタ16を駆動して、その抵抗値を高抵抗状態における抵抗値RH以上の値に設定するようにしてもよい。
また、上記実施形態では、ソース線SLをワード線WLに対して並行に配置したが、ビット線BLに対して並行になるように配置してもよい。例えば第3及び第4実施形態による不揮発性半導体記憶装置の場合、図17に示すように、列方向に隣接するメモリセル間に、行方向に延在するソース線SL1,SL2,…を配置することができる。図17の例ではインピーダンス制御用トランジスタ16をビット線BLとソース線SLとの間に設けているが、図10の場合のように、インピーダンス制御用トランジスタ16を抵抗記憶素子12に並列接続するようにしてもよい。
また、上記実施形態では、1つのセル選択トランジスタと1つの抵抗記憶素子とにより、1つのメモリセルを構成したが、メモリセル構成はこれに限定されるものではない。例えば、1つのセル選択トランジスタと2つの抵抗記憶素子とにより1つのメモリセルを構成してもよいし、2つのセル選択トランジスタと2つの抵抗記憶素子とにより1つのメモリセルを構成してもよい。これら構成によれば、読み出しマージン向上その他の効果が期待できる。