JP2008016098A

JP2008016098A - 半導体記憶装置

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Publication number: JP2008016098A
Application number: JP2006184654A
Authority: JP
Inventors: Masahiro Saito; 政弘齋藤; Shinichi Sato; 眞一里
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2006-07-04
Filing date: 2006-07-04
Publication date: 2008-01-24
Anticipated expiration: 2026-07-04
Also published as: JP4460552B2; US20080007993A1

Abstract

【課題】可変抵抗素子と選択トランジスタを備えたメモリセルに対する書き換え動作における動作電圧の低電圧化により、半導体記憶装置のチップ面積や消費電力の増加を抑制する。
【解決手段】メモリセル１０の両端間に所定の第１電圧を印加し、選択トランジスタ１２のゲートに所定のゲート電位を印加して可変抵抗素子１１の電気抵抗を第１状態から第２状態に変化させる第１書き換え動作と、メモリセル１０の両端間に第１電圧と逆極性の所定の第２電圧を印加し、選択トランジスタ１２のゲートに所定のゲート電位を印加して可変抵抗素子１１の電気抵抗を第２状態から第１状態に変化させる第２書き換え動作の２つの書き換え動作を行う書き換え手段を備え、第１書き換え動作と第２書き換え動作では、書き換え対象のメモリセル内の可変抵抗素子の両端に印加すべき電圧の極性及び絶対値が夫々異なる。
【選択図】図１

Description

本発明は、極性の異なる電圧を両端に各別に印加することで電気抵抗が第１状態と第２状態の間で変化することによって情報を記憶可能な２端子構造の可変抵抗素子、及び、前記可変抵抗素子の一端とソースまたはドレインの一方が接続する選択トランジスタを有してなるメモリセルを備えた半導体記憶装置に関する。

ペロブスカイト構造を持つ薄膜材料、特に巨大磁性抵抗（ＣＭＲ：ｃｏｌｏｓｓａｌｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）材料や高温超伝導（ＨＴＳＣ：ｈｉｇｈｔｅｍｐｅｒａｔｕｒｅｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ）材料により構成した薄膜やバルクに対して、１つ以上の短い電気パルスを印加することによって、その電気的特性を変化させる手法が提案されている。この電気パルスによる電界の強さや電流密度は、その材料の物理的な状態を変化させるに十分に大きく、逆に、材料自体を破壊することのない十分に低いエネルギであれば良く、この電気的パルスは正負何れの極性でもよい。また、電気パルスを複数回繰り返し印加することにより、更に材料特性を変化させることができる。

斯かる従来技術の中で、変化させる特性が電気抵抗である可変抵抗素子を用いたメモリセルアレイ構造としては、例えば下記の特許文献１及び２等に開示されている。

図１２に、当該従来技術における可変抵抗素子を組み込んだメモリセルアレイの特許文献２に開示されている一構成例を示す。図１２の構成例では、１つのトランジスタ１２と１つの可変抵抗素子１１を電気的に接続し、１つのメモリセル１０を形成している。更に、２つのメモリセルのソースを共通にし、更に行方向に並ぶメモリセルのソースをソース線ＳＬ１で共通に接続している。

図１３は、当該従来技術における１つのトランジスタ１２と１つの可変抵抗素子１１からなる１つのメモリセル１０における、書き込み時における電圧印加条件を示している。尚、ここで、書き込みとは可変抵抗素子の抵抗値を低抵抗状態から高抵抗状態に遷移させる動作と定義し、消去とは可変抵抗素子の抵抗値を高抵抗状態から低抵抗状態に遷移させる動作と定義する。従って、書き込み状態は可変抵抗素子の高抵抗状態を、消去状態は可変抵抗素子の低抵抗状態を夫々表す。図１３に示すように、選択トランジスタ１２のビット線ＢＬに例えば＋３Ｖを印加し、同時に、書き込み対象の可変抵抗素子１１の一端に接続されたソース線ＳＬに例えば接地電位０Ｖを印加する。また、可変抵抗素子１１に接続された選択トランジスタ１２のゲートに接続されているワード線ＷＬに例えば＋７Ｖを印加し、選択トランジスタ１２をオン状態にすることで、ビット線のバイアス電圧から選択トランジスタ１２と可変抵抗素子１１を介して、接地電位へと電流経路が生成され、可変抵抗素子１１が高抵抗状態になり、選択メモリセル１０への書き込みがなされる。一方、非選択メモリセルに対しては、非選択ワード線に例えば接地電位０Ｖを印加することにより、非選択のメモリセルの選択トランジスタがオフ状態になり、非選択の可変抵抗素子に対しては選択ビット線から接地電位（ソース線）への電流経路が形成されず書き込みはなされない。

図１４は、当該従来技術における１つのトランジスタ１２と１つの可変抵抗素子１１からなる１つのメモリセル１０における、消去時における電圧印加条件を示している。図１４に示すように、選択トランジスタ１２のビット線ＢＬに例えば接地電圧０Ｖを印加し、同時に、消去対象の可変抵抗素子１１の一端に接続されたソース線ＳＬに例えば＋３Ｖを印加する。また、可変抵抗素子１１に接続された選択トランジスタ１２のゲートに接続されているワード線ＷＬに例えば＋７Ｖを印加し、選択トランジスタ１２をオン状態にすることで、ソース線のバイアス電圧から可変抵抗素子１１と選択トランジスタ１２を介して、接地電位へと電流経路が生成され、可変抵抗素子１１が低抵抗状態になり、選択メモリセル１０が消去される。一方、非選択メモリセルに対しては、非選択ワード線に例えば接地電位０Ｖを印加することにより、非選択のメモリセルの選択トランジスタがオフ状態になり、非選択の可変抵抗素子に対しては選択ソース線から接地電位（ビット線）への電流経路が形成されず消去はなされない。

特開２００４−８７０６９号公報特開２００４−１８５７５５号公報

上述の如く、可変抵抗素子の一方端と選択トランジスタのソースまたはドレインを接続したメモリセルを用いてメモリセルアレイを構成することができる。しかしながら、従来技術では、書き込み時にビット線に印加された＋３Ｖの電圧が選択トランジスタを通して、そのまま可変抵抗素子に印加することができない。選択トランジスタがオンするために必要な閾値電圧分だけ降下した電圧が可変抵抗素子に印加される。このとき、上記図１３及び図１４のように、可変抵抗素子の書き込み時と消去時に印加される電圧が逆向きである場合において、書き込み時と消去時の抵抗変化に要する電圧が同じであれば、書き込み時に可変抵抗素子の両端に印加する必要がある最小電圧をビット線に印加したのでは、最小電圧から選択トランジスタの閾値電圧分降下した電圧が可変抵抗素子に印加されるので、可変抵抗素子の抵抗変化は生じない。そのため、書き込み時に可変抵抗素子の両端に印加する必要のある最小電圧以上の電圧、例えば＋４Ｖをビット線に印加しなければならない。

メモリセル全体で見たときに書き換えに必要な電圧が高くなり、ビット線電圧を昇圧するための昇圧回路が必要になり、チップ面積が増大するという問題がある。更に、使用する電圧が高くなるので、消費電力も増加する。

本発明は、上記問題点に鑑みてなされたもので、その目的は、可変抵抗素子と選択トランジスタを備えたメモリセルに対する書き換え動作における動作電圧の低電圧化により、チップ面積や消費電力の増加を抑制可能な半導体記憶装置を提供することである。

上記目的を達成するための本発明の半導体記憶装置は、極性の異なる電圧を両端に各別に印加することで電気抵抗が第１状態と第２状態の間で変化することによって情報を記憶可能な２端子構造の可変抵抗素子、及び、前記可変抵抗素子の一端とソースまたはドレインの一方が接続する選択トランジスタを有してなるメモリセルと、前記メモリセルの両端間に所定の第１電圧を印加し、前記選択トランジスタのゲートに所定のゲート電位を印加して前記可変抵抗素子の電気抵抗を前記第１状態から前記第２状態に変化させる第１書き換え動作と、前記メモリセルの両端間に前記第１電圧と逆極性の所定の第２電圧を印加し、前記選択トランジスタのゲートに所定のゲート電位を印加して前記可変抵抗素子の電気抵抗を前記第２状態から前記第１状態に変化させる第２書き換え動作の２つの書き換え動作を行う書き換え手段と、を備え、前記第１書き換え動作と前記第２書き換え動作では、書き換え対象の前記メモリセル内の前記可変抵抗素子の両端に印加すべき電圧の極性及び絶対値が夫々異なることを第１の特徴とする。

上記第１の特徴の半導体記憶装置によれば、メモリセルが、第１の書き換え電圧を両端に印加することで電気抵抗が第１状態から第２状態へ変化し、第１の書き換え電圧とは逆極性で絶対値の異なる第２の書き換え電圧を両端に印加することで電気抵抗が第２状態から第１状態へ変化することによって情報を記憶可能な２端子構造の可変抵抗素子を備えている場合において、書き換え対象のメモリセルの両端に相互に逆極性の第１電圧と第２電圧を各別に印加することで、可変抵抗素子の電気抵抗が第１状態と第２状態の間で変化することができ情報の書き換えが可能となる。

ここで、選択トランジスタとして、半導体記憶装置の周辺回路で一般的に使用されているエンハンスメント型のＭＯＳＦＥＴを想定した場合、メモリセルの両端に印加される第１電圧と第２電圧が相互に逆極性であるため、第１書き換え動作と第２書き換え動作の何れか一方の書き換え動作において、選択トランジスタの閾値電圧だけ電圧降下した電圧が可変抵抗素子の両端に印加されることになるので、当該一方の書き換え動作において可変抵抗素子の両端に印加すべき電圧の絶対値が、他方の書き換え動作において可変抵抗素子の両端に印加すべき電圧の絶対値より小さくなるような設定が可能となる。これにより、当該一方の書き換え動作時にメモリセルの両端に印加すべき第１電圧と第２電圧の何れか一方の絶対値を他方の絶対値より大幅に大きく設定する必要が無いため、第１書き換え動作と第２書き換え動作の全体における動作電圧の低電圧化が図れる。この結果、動作電圧の不要な昇圧動作を回避でき、不要な昇圧動作に伴うチップ面積及び消費電力の増大を抑制できる。

更に、本発明に係る半導体記憶装置は、上記第１の特徴に加えて、前記第１書き換え動作と前記第２書き換え動作では、書き換え対象の前記メモリセル内の前記選択トランジスタの両端電圧の極性及び絶対値が夫々異なることを第２の特徴とする。

更に、本発明に係る半導体記憶装置は、上記第２の特徴に加えて、前記第１書き換え動作と前記第２書き換え動作の何れか一方の書き換え動作において、書き換え対象の前記メモリセル内の前記可変抵抗素子の両端電圧の絶対値が他方の書き換え動作より大きい場合、書き換え対象の前記メモリセル内の前記選択トランジスタの両端電圧の絶対値が前記他方の書き換え動作より小さくなるように、前記第１書き換え動作と前記第２書き換え動作の各動作時における前記選択トランジスタのバイアス条件が設定されていることを第３の特徴とする。

上記第２または第３の特徴の半導体記憶装置によれば、第１書き換え動作と第２書き換え動作の何れか一方の書き換え動作において、選択トランジスタの両端電圧を他方の書き換え動作より大きくできるので、当該一方の書き換え動作において可変抵抗素子の両端に印加すべき電圧の絶対値が、他方の書き換え動作において可変抵抗素子の両端に印加すべき電圧の絶対値より小さくなるような設定が可能となる。これにより、上記第１の特徴と同様の作用効果を奏することができる。

更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記第１電圧と前記第２電圧の各絶対値が同電圧であることを第４の特徴とする。

上記第４の特徴の半導体記憶装置によれば、第１電圧と第２電圧の絶対値が同じであるので、例えば、第２書き換え動作において、第１書き換え動作で使用する第１電圧の極性を反転させて第２電圧として使用できるので、第１電圧と第２電圧を個別に発生する必要がなく、第１電圧と第２電圧の発生回路を共通化でき、また、周辺回路の回路構成を簡単化できるため、チップ面積の更なる縮小化が図れる。

更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記選択トランジスタがエンハンスメント型のＮチャネルＭＯＳＦＥＴであることを第５の特徴とする。

上記第５の特徴の半導体記憶装置によれば、選択トランジスタとして、半導体記憶装置の周辺回路で一般的に使用されているエンハンスメント型のＭＯＳＦＥＴを使用することになるので、メモリセル用に特別なトランジスタを使用する必要がなく、半導体記憶装置の製造工程の簡素化が図れ、製造コストの低廉化に寄与する。

更に、本発明に係る半導体記憶装置は、上記第５の特徴に加えて、前記第１書き換え動作において、書き換え対象の前記メモリセルの両端電位の高電位側の電位レベルと、書き換え対象の前記メモリセルの前記選択トランジスタのゲート電位が同電位であることを第６の特徴とする。

上記第６の特徴の半導体記憶装置によれば、第１書き換え動作において、書き換え対象のメモリセルの一方端に印加する電位レベルと当該メモリセルの選択トランジスタのゲートに印加する電位レベルが同電位であるので、両電位レベルの共用化が図れ、各電位レベルの発生回路を共通化でき、また、周辺回路の回路構成を簡単化できるため、チップ面積の更なる縮小化が図れる。

更に、本発明に係る半導体記憶装置は、上記第５または第６の特徴に加えて、前記第２書き換え動作において、書き換え対象の前記メモリセルの両端電位の高電位側の電位レベルと、書き換え対象の前記メモリセルの前記選択トランジスタのゲート電位が同電位であることを第７の特徴とする。

上記第７の特徴の半導体記憶装置によれば、第２書き換え動作において、書き換え対象のメモリセルの一方端に印加する電位レベルと当該メモリセルの選択トランジスタのゲートに印加する電位レベルが同電位であるので、両電位レベルの共用化が図れ、各電位レベルの発生回路を共通化でき、また、周辺回路の回路構成を簡単化できるため、チップ面積の更なる縮小化が図れる。

更に、本発明に係る半導体記憶装置は、上記第５乃至第７の何れか特徴に加えて、前記第１書き換え動作と前記第２書き換え動作の各動作時における書き換え対象の前記メモリセルの両端電位の高電位側の電位レベルが同電位であることを第８の特徴とする。

上記第８の特徴の半導体記憶装置によれば、第１書き換え動作で書き換え対象のメモリセルの一方端に印加する電位レベルと、第２書き換え動作で書き換え対象のメモリセルの他方端に印加する電位レベルが同電位であるので、両電位レベルの共用化が図れ、各電位レベルの発生回路を共通化でき、また、周辺回路の回路構成を簡単化できるため、チップ面積の更なる縮小化が図れる。

更に、本発明に係る半導体記憶装置は、上記第５乃至第８の何れか特徴に加えて、前記第１書き換え動作と前記第２書き換え動作の各動作時における書き換え対象の前記メモリセルの前記選択トランジスタのゲート電位が同電位であることを第９の特徴とする。

上記第９の特徴の半導体記憶装置によれば、第１書き換え動作と第２書き換え動作で、書き換え対象のメモリセルの選択トランジスタのゲート電位が同電位であるので、両電位レベルの共用化が図れ、各電位レベルの発生回路を共通化でき、また、周辺回路の回路構成を簡単化できるため、チップ面積の更なる縮小化が図れる。

更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記メモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを備え、前記メモリセルアレイ内において、同一行に配列した前記メモリセルの前記選択トランジスタのゲートが行方向に延伸する共通のワード線に接続し、同一列に配列した前記メモリセルの一方端が列方向に延伸する共通のビット線に接続し、前記メモリセルの他方端が行方向または列方向に延伸するソース線に接続し、前記書き換え手段が、前記第１書き換え動作において、書き換え対象の前記メモリセルに接続する前記ビット線と前記ソース線間に前記第１電圧を印加し、書き換え対象の前記メモリセルの前記選択トランジスタのゲートに接続する前記ワード線に前記所定のゲート電位を印加し、前記第２書き換え動作において、書き換え対象の前記メモリセルに接続する前記ビット線と前記ソース線間に前記第２電圧を印加し、書き換え対象の前記メモリセルの前記選択トランジスタのゲートに接続する前記ワード線に前記所定のゲート電位を印加することを第１０の特徴とする。

上記第１０の特徴の半導体記憶装置によれば、上記第１乃至第９の特徴における作用効果を奏することのできる大容量の半導体記憶装置を提供することができる。

更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記選択トランジスタのゲート絶縁膜の膜厚と、少なくとも前記書き換え手段を構成するトランジスタのゲート絶縁膜の膜厚が同じであることを第１１の特徴とする。

上記第１１の特徴の半導体記憶装置によれば、メモリセルの選択トランジスタと書き換え手段を構成するトランジスタを同じトランジスタ製造工程で形成できるので、半導体記憶装置の製造工程の簡素化が図れ、製造コストの低廉化に更に寄与する。

以下、本発明に係る半導体記憶装置（以下、適宜「本発明装置」と称す。）の実施の形態を、図面に基づいて説明する。

本発明装置は、図１に示すように、メモリセル１０を行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線ＷＬ１〜ＷＬｍと複数のビット線ＢＬ１〜ＢＬｎを配列し、更に行方向に延伸するソース線ＳＬを配列してなるメモリセルアレイ２０を、１または複数備えて構成してある。尚、図１では、ソース線ＳＬは、ワード線ＷＬ１〜ＷＬｍと平行に行方向に延伸し、各行に１本ずつ設けてメモリセルアレイ２０の外部で夫々を共通に接続する構成となっているが、隣接する２行間で１本のソース線ＳＬを共有する構成であってもよく、また、行方向ではなく列方向に延伸する構成でも構わない。更に、１つのメモリセルアレイ２０内に複数のソース線ＳＬを設け、ワード線やビット線と同様に、所定のメモリセルまたはメモリセル群を選択するために選択可能に構成してもよい。

また、メモリセルアレイ２０は、図１に示す等価回路の構成に限定されるものではなく、可変抵抗素子１１と選択トランジスタ１２を備えたメモリセル１０をワード線とビット線、ソース線を用いて夫々接続し、メモリセルアレイを成していればよく、特にその具体的な回路構成によって本発明装置が限定されるものではない。

本実施形態では、メモリセル１０は、可変抵抗素子１１の一端と選択トランジスタ１２のソースまたはドレインの一方を接続して直列回路を形成し、可変抵抗素子１１の他端がビット線ＢＬ１〜ＢＬｎに、選択トランジスタ１２のソースまたはドレインの他方がソース線ＳＬに、選択トランジスタ１２のゲートがワード線ＷＬ１〜ＷＬｍに夫々接続している。可変抵抗素子１１は、第１書き換え電圧を両端に印加することで電気抵抗が第１状態から第２状態に変化し、第１書き換え電圧とは逆極性で絶対値の異なる第２書き換え電圧を両端に印加することで電気抵抗が前記第２状態から前記第１状態に変化することによって情報を記憶可能な２端子構造の不揮発性記憶素子である。選択トランジスタ１２は、後述するメモリセルアレイ２０の周辺回路を構成するＭＯＳＦＥＴに使用されるものと同じＭＯＳＦＥＴで、ソース及びドレインの導電型がＮ型で閾値電圧が正電圧（例えば＋０．１Ｖ〜＋１．５Ｖ程度）のエンハンスメント型のＮチャンネルＭＯＳＦＥＴである。

尚、図１に示す回路構成では、可変抵抗素子１１の他端がビット線ＢＬ１〜ＢＬｎに、選択トランジスタ１２のソースまたはドレインの他方がソース線ＳＬに接続する構成となっているが、図２に示すように、可変抵抗素子１１の他端がソース線ＳＬに、選択トランジスタ１２のソースまたはドレインの他方がビット線ＢＬ１〜ＢＬｎに接続する構成であっても構わない。

図３と図４に、図１に示す回路構成のメモリセル１０及びメモリセルアレイ２０の概略の平面構成と断面構成を模式的に示す。尚、図３及び図４中に便宜的に示すＸ、Ｙ及びＺ方向は夫々、行方向、列方向、半導体基板表面に垂直な方向に相当する。図４は、ＹＺ面での断面図である。図３及び図４に示すように、Ｐ型半導体基板（またはＰ型ウェル）３０上の少なくとも一部を、例えばＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）等の素子分離膜３１により分離された活性領域面とし、当該活性領域面の少なくとも一部にゲート絶縁膜３２が形成され、ゲート絶縁膜３２の少なくとも一部を覆うように例えば多結晶シリコンからなるゲート電極３３が形成され、更に、ゲート絶縁膜３２の下部にチャネル領域３４が形成され、チャネル領域３４の両側に半導体基板３０と逆導電型（Ｎ型）の不純物拡散層３５、３６が形成され、夫々ドレイン、ソースを成し、選択トランジスタ１２を形成している。選択トランジスタ１２のゲート電極３３を行方向（Ｘ方向）に隣接するメモリセル同士で相互に接続して各ワード線ＷＬ（ＷＬ１〜ＷＬｍ）を構成している。

不純物拡散層３５には、その上部の層間絶縁膜に内部に導電性材料が充填されたコンタクトホール３７が形成され行方向（Ｘ方向）に延伸するソース線ＳＬと接続している。また、不純物拡散層３６には同様のコンタクトホール３８が形成され、可変抵抗素子１１の下部電極１３と接続している。可変抵抗素子１１の上部電極１５は、列方向（Ｙ方向）に延伸して各ビット線ＢＬ（ＢＬ１〜ＢＬｎ）を構成している。尚、図３の平面図では、行方向（Ｘ方向）に延伸するソース線ＳＬと列方向（Ｙ方向）に延伸して各ビット線ＢＬ（ＢＬ１〜ＢＬｎ）の記載は、それらの下部構造を示すために省略している。

可変抵抗素子１１は、下部電極１３と可変抵抗体１４と上部電極１５が順番に積層された３層構造で形成されるのが一般的である。尚、可変抵抗素子１１は、上述の如く、第１書き換え電圧を両端に印加することで電気抵抗が第１状態から第２状態に変化し、第１書き換え電圧とは逆極性で絶対値の異なる第２書き換え電圧を両端に印加することで電気抵抗が前記第２状態から前記第１状態に変化する素子であれば、素子形状及び可変抵抗体１４の材料は特に問わないが、可変抵抗体１４としては、例えば、マンガンを含有するペロブスカイト構造の酸化物、例えば、Ｐｒ_{（１−ｘ）}Ｃａ_ｘＭｎＯ_３、Ｌａ_{（１−ｘ）}Ｃａ_ｘＭｎＯ_３、Ｌａ_{（１−ｘ―ｙ）}Ｃａ_ｘＰｂ_ｙＭｎＯ_３（但し、ｘ＜１、ｙ＜１、ｘ＋ｙ＜１）、Ｓｒ_２ＦｅＭｏＯ_６、Ｓｒ_２ＦｅＷＯ_６で表される何れかの物質、例えば、Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３、Ｌａ_０．６５Ｃａ_０．３５ＭｎＯ_３、Ｌａ_０．６５Ｃａ_{０．１７５}Ｐｂ_{０．１７５}ＭｎＯ_３等のマンガン酸化膜等の使用、更には、チタン、ニッケル、バナジウム、ジルコニウム、タングステン、コバルト、亜鉛、鉄、銅の中から選択される元素の酸化物や酸窒化物等を含む材料の使用が想定される。尚、可変抵抗体１４は、前記マンガンを含有するペロブスカイト構造の酸化物や金属の酸化物、酸窒化物の上下を例えば、アルミニウム、銅、チタン、ニッケル、バナジウム、ジルコニウム、タングステン、コバルト、亜鉛、鉄等を含む金属やその金属を含む導電性酸化膜、または、窒化膜、酸窒化膜で挟み込んだ構造としてもよく、上述の如く、第１書き換え電圧を両端に印加することで電気抵抗が第１状態から第２状態に変化し、第２書き換え電圧を両端に印加することで電気抵抗が前記第２状態から前記第１状態に変化することで所望の抵抗状態及び抵抗状態の変化が得られる限りにおいては、その形状及び材料は特に限定しないが、上述の材料を用いることが所望の特性を得られるため好ましい。

尚、図５に、可変抵抗素子１１の一例として、可変抵抗体１４にチタンを含む酸窒化物を用いた場合の電圧印加に伴う電気抵抗のスイッチング状況（書き換え特性）を示す。図５に示す例では、上部電極を基準として下部電極に正電圧の第１書き換え電圧を印加すると（図中＋記号で表示）、可変抵抗素子１１の電気抵抗が低抵抗状態（第１状態）から高抵抗状態（第２状態）に変化し（第１書き換え動作）、逆に、上部電極を基準として下部電極に負電圧の第２書き換え電圧を印加すると（図中−記号で表示）、可変抵抗素子１１の電気抵抗が高抵抗状態から低抵抗状態に変化し（第２書き換え動作）、可変抵抗素子１１の両端に印加する書き換え電圧の極性を交互に変化させることで、可変抵抗素子１１の電気抵抗が低抵抗状態と高抵抗状態の間で交互にスイッチングを行い、この抵抗状態の変化によって２値データ（“０”／“１”）を可変抵抗素子１１に記憶し、且つ、書き換えできることが分かる。

尚、図３及び図４に示すメモリセル構造の場合は、第１書き換え動作において、上部電極の基準電位はビット線ＢＬから供給され、上部電極を基準とする正電圧の第１書き換え電圧は、ソース線ＳＬから選択トランジスタ１２を介して下部電極に印加される。従って、上部電極を基準として下部電極に印加される第１書き換え電圧は、選択トランジスタ１２のゲート電位から閾値電圧分だけ電圧降下した電圧となり、ビット線ＢＬとソース線ＳＬ間に印加された正味の電圧は可変抵抗素子１１には印加されない。これに対して、第２書き換え動作では、上部電極の基準電位はビット線ＢＬから供給され、上部電極を基準とする負電圧の第２書き換え電圧は、ソース線ＳＬから選択トランジスタ１２を介して下部電極に印加される。しかし、上部電極を基準として下部電極に印加される負電圧の第２書き換え電圧は、絶対値が選択トランジスタ１２のゲート電位から閾値電圧分だけ電圧降下した電圧とはならないため、ビット線ＢＬとソース線ＳＬ間に印加された正味の電圧が可変抵抗素子１１に印加される。従って、第１書き換え電圧の絶対値が第２書き換え電圧の絶対値より低電圧になるように可変抵抗素子１１を構成することで、第１書き換え動作と第２書き換え動作においてビット線ＢＬとソース線ＳＬ間に印加する電圧（第１電圧と第２電圧に相当）の低電圧化が図れる。具体的に説明すれば、第１書き換え動作における閾値電圧分の電圧降下を補完する必要がないため、その分の低電圧化が図れることになる。

また、図３及び図４に示すメモリセル構造の場合は、図５に示す書き換え特性のメモリセルは、＋記号で表示する正電圧の第１書き換え電圧が、−記号で表示する負電圧の第２書き換え電圧より低電圧（絶対値）となる書き換え電圧の電圧非対称性を有する。

次に、図３及び図４に示すメモリセル構造の場合を例に、本発明装置におけるメモリセル単位での書き換え動作につき詳述する。

図６に、図３及び図４に示すメモリセル構造のメモリセル単位での第１書き換え動作（以下、「書き込み動作」と称す）の動作時における各部の電圧印加条件を示す。書き込み動作時は、メモリセル１０のビット線ＢＬ側に例えば０Ｖを印加し、ソース線ＳＬ側に電圧ＶＨ、例えば＋３Ｖを印加し、ワード線ＷＬに電圧ＶＨ、例えば＋３Ｖを印加する。このとき可変抵抗素子１１の選択トランジスタ１２側（可変抵抗素子１１の下部電極側）に印加される電圧は、ゲート電圧ＶＨ（＋３Ｖ）から選択トランジスタ１２の閾値電圧Ｖｔｈ分減少した電圧（ＶＨ−Ｖｔｈ）、例えば＋２．１Ｖになり、可変抵抗素子１１の両端間には上部電極を基準として正電圧（ＶＨ−Ｖｔｈ）、例えば＋２．１Ｖが印加される。これにより、ソース線ＳＬからビット線ＢＬへ流れる電流経路が形成され、可変抵抗素子１１の電気抵抗が低抵抗状態（第１状態）から高抵抗状態（第２状態）に変化する。可変抵抗素子１１の両端間に印加される電圧が＋２．１Ｖという低電圧（第１書き換え電圧）で、メモリセル１０の書き込み動作が可能となる。

尚、ビット線ＢＬに印加する電圧は０Ｖではなく、±１Ｖ程度の変動があっても良いが、第１書き換え電圧がその分変動するので、第１書き換え電圧として一定電圧を確保するには、ワード線ＷＬの印加電圧に同様の変動を加える必要があり、ビット線ＢＬに印加する電圧は０Ｖであるのが望ましい。これにより、ビット線ＢＬの設定電位として本発明装置内の周辺回路と同じ接地電位０Ｖを使用できる。

また、ソース線ＳＬに印加する電圧はＶＨ（例えば＋３Ｖ）ではなく、選択トランジスタ１２の閾値電圧Ｖｔｈ分の変動はあっても良いが、ワード線ＷＬに印加する電圧ＶＨと共通化することで、書き込み動作時の電圧値の共用化が図れ、電圧発生回路を含む周辺回路の簡素化によるチップ面積の縮小化が可能となる。更に、電源電圧と電圧ＶＨが同電圧であれば、電圧ＶＨを生成するための昇圧回路が不要となる。

図７に、図３及び図４に示すメモリセル構造のメモリセル単位での第２書き換え動作（以下、「消去動作」と称す）の動作時における各部の電圧印加条件を示す。消去動作時は、メモリセル１０のソース線ＳＬ側に例えば０Ｖを印加し、ビット線ＢＬ側に電圧ＶＨ、例えば＋３Ｖを印加し、ワード線ＷＬに電圧ＶＨ、例えば＋３Ｖを印加する。このとき選択トランジスタ１２がＮチャネルＭＯＳＦＥＴであるので、ソース線ＳＬ側に印加された０Ｖが選択トランジスタ１２のドレイン側（可変抵抗素子１１の下部電極側）にそのまま０Ｖで出力できるため、可変抵抗素子１１の両端間には上部電極を基準として負電圧は−ＶＨ（−３Ｖ）が印加される。これにより、ビット線ＢＬからソース線ＳＬへ流れる電流経路が形成され、可変抵抗素子１１の電気抵抗が高抵抗状態（第２状態）から低抵抗状態（第１状態）に変化する。可変抵抗素子１１の両端間に印加される電圧（絶対値）が３Ｖという書き込み動作時より高い電圧（第２書き換え電圧）で、メモリセル１０の消去動作が可能となる。

尚、ソース線ＳＬに印加する電圧は０Ｖではなく、±１Ｖ程度の変動があっても良いが、第２書き換え電圧がその分変動するので、第２書き換え電圧として一定電圧を確保するには、ビット線ＢＬの印加電圧に同様の変動を加える必要があり、ソース線ＳＬに印加する電圧は０Ｖであるのが望ましい。これにより、ソース線ＳＬの設定電位として本発明装置内の周辺回路と同じ接地電位０Ｖを使用できる。

同様に、ビット線ＢＬに印加する電圧はＶＨ（例えば＋３Ｖ）ではなく、±１Ｖ程度の変動があっても良いが、第２書き換え電圧として一定電圧を確保するために、ビット線ＢＬに印加する電圧はＶＨであるのが望ましい。これにより、ワード線ＷＬに印加する電圧ＶＨと共通化でき、消去動作時の電圧値の共用化が図れ、電圧発生回路を含む周辺回路の簡素化によるチップ面積の縮小化が可能となる。更に、電源電圧と電圧ＶＨが同電圧であれば、電圧ＶＨを生成するための昇圧回路が不要となる。

更に、書き込み動作時のソース線ＳＬとワード線ＷＬに印加する電圧ＶＨと消去動作時のビット線ＢＬとワード線ＷＬに印加する電圧ＶＨが同電圧であるので、書き込み及び消去動作時で同じ電圧ＶＨを共通に利用でき、書き換え動作時の電圧値の共用化が図れ、電圧発生回路を含む周辺回路の簡素化によるチップ面積の更なる縮小化が可能となる。

ここで、消去動作時の可変抵抗素子の両端間に印加される第２書き換え電圧の絶対値は、ビット線ＢＬの印加電圧ＶＨで規定されるので、電圧ＶＨを第２書き換え電圧に対応して設定した場合、書き込み時の可変抵抗素子の両端間に印加される第１書き換え電圧（ＶＨ−Ｖｔｈ）は、選択トランジスタの閾値電圧Ｖｔｈで規定されることになる。従って、第１書き換え電圧と第２書き換え電圧の電圧非対称性を選択トランジスタの閾値電圧Ｖｔｈで調整することで、書き込み動作時のソース線ＳＬとワード線ＷＬに印加する電圧と消去動作時のビット線ＢＬとワード線ＷＬに印加する電圧を全て共通化することができる。

ここで、電源電圧が仮に電圧ＶＨより低電圧の場合には、例えば、＋１．８Ｖの場合には、電圧ＶＨ（例えば＋３Ｖ）を発生するための昇圧回路が必要となるが、その昇圧回路は１つで良いことになる。また、従来のように、可変抵抗素子の書き換え電圧特性として、第１書き換え電圧と第２書き換え電圧の絶対値が等しい対称な書き換え電圧特性を有する場合には、ワード線ＷＬの印加電圧として電圧ＶＨより閾値電圧以上高い電圧（ＶＨ＋Ｖｔｈ）を印加する必要があり、当該高電圧（ＶＨ＋Ｖｔｈ）用の昇圧回路が別途必要となるとともに、電圧ＶＨ用の昇圧回路より昇圧回路の昇圧段数が多くなり周辺回路の占有面積が増加するが、本発明装置では、斯かる問題が可変抵抗素子の非対称な書き換え電圧特性によって未然に解消されている。

次に、上述のメモリセル単位での「書き込み動作」と「消去動作」における図１に示すメモリセルアレイ２０の各ワード線ＷＬ１〜ＷＬｍ、各ビット線ＢＬ１〜ＢＬｎ、及び、ソース線ＳＬへの電圧印加条件について説明する。

先ず、各ワード線ＷＬ１〜ＷＬｍ、各ビット線ＢＬ１〜ＢＬｎ、及び、ソース線ＳＬへ後述する所定の電圧を印加するための周辺回路構成について説明する。図８に、本発明装置の周辺回路構成の一例を模式的に示す。

図８に示すように、本発明装置は、図１に示すメモリセルアレイ２０の周辺に、列デコーダ２１、行デコーダ２２、電圧スイッチ回路２３、読み出し回路２４、及び、制御回路２５を備えて構成される。

列デコーダ２１と行デコーダ２２は、アドレス線２６から制御回路２５に入力されたアドレス入力に対応したメモリセルアレイ２０の中から、読み出し動作、書き込み動作（第１書き換え動作）、或いは、消去動作（第２書き換え動作）の対象となるメモリセルを選択する。通常の読み出し動作において、行デコーダ２２は、アドレス線２６に入力された信号に対応するメモリセルアレイ２０のワード線を選択し、列デコーダ２１は、アドレス線２６に入力されたアドレス信号に対応するメモリセルアレイ２０のビット線を選択する。また、書き込み動作、消去動作、及び、これらに付随するベリファイ動作（書き込み動作及び消去動作後のメモリセルの記憶状態を検証するための読み出し動作）では、行デコーダ２２は、制御回路２５で指定された行アドレスに対応するメモリセルアレイ２０の１または複数のワード線を選択し、列デコーダ２１は、制御回路２５で指定された列アドレスに対応するメモリセルアレイ２０の１または複数のビット線を選択する。行デコーダ２２で選択された選択ワード線と列デコーダ２１で選択された選択ビット線に接続するメモリセルが選択メモリセルとして選択される。具体的には、各動作の対象となる選択メモリセルの選択トランジスタのゲートが選択ワード線と接続し、選択メモリセルの一方端（本実施形態では、可変抵抗素子の上部電極）が選択ビット線に接続する。

制御回路２５は、メモリセルアレイ２０の書き込み動作、消去動作（一括消去動作を含む）、読み出し動作の各動作における制御を行う。制御回路２５は、アドレス線２６から入力されたアドレス信号、データ線２７から入力されたデータ入力（書き込み時）、制御信号線２８から入力された制御入力信号に基づいて、行デコーダ２２、列デコーダ２１、電圧スイッチ回路２３、メモリセルアレイ２０の読み出し、書き込み、及び、消去の各動作を制御する。図７に示す例では、制御回路２５は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。

電圧スイッチ回路２３は、メモリセルアレイ２０の読み出し、書き込み、消去の各動作時に必要なワード線（選択ワード線と非選択ワード線）、ビット線（選択ビット線と非選択ビット線）、及び、ソース線の各印加電圧を動作モードに応じて切り替え、メモリセルアレイ２０に供給する。従って、選択ワード線と非選択ワード線に印加される電圧は、電圧スイッチ回路２３から行デコーダ２２を介して供給され、選択ビット線と非選択ビット線に印加される電圧は、電圧スイッチ回路２３から列デコーダ２１を介して供給され、ソース線に印加される電圧は、電圧スイッチ回路２３からソース線に直接供給される。尚、図７中、Ｖｃｃは本発明装置の電源電圧、Ｖｓｓは接地電圧、Ｖｒは読み出し電圧、Ｖｐは書き込み動作用の供給電圧（選択メモリセルの両端に印加される第１電圧の絶対値）、Ｖｅは消去動作用の供給電圧（選択メモリセルの両端に印加される第２電圧の絶対値）、Ｖｗｒは読み出し動作用の選択ワード線電圧、Ｖｗｐは書き込み動作用の選択ワード線電圧、Ｖｗｅは消去動作用の選択ワード線電圧である。尚、上述の通り、本実施形態では、書き込み動作用の供給電圧Ｖｐ、消去動作用の供給電圧Ｖｅ、書き込み動作用の選択ワード線電圧Ｖｗｐ、消去動作用の選択ワード線電圧がＶｗｅは、全て電圧ＶＨと同電圧であり、共通に利用可能である。従って、図８では、電圧スイッチ回路２３の各入力電圧を一般化して記述している。

読み出し回路２４は、列デコーダ２１で選択された選択ビット線から、選択メモリセルを介してソース線へ流れる読み出し電流を、直接或いは電圧変換して、例えば参照電流或いは参照電圧と比較することにより、記憶データの状態（抵抗状態）を判定し、その結果を制御回路２５に転送し、データ線２７へ出力する。

次に、メモリセルアレイ２０を一括消去動作単位として消去動作を行う場合の電圧印加条件について説明する。メモリセルアレイ２０を一括消去動作単位とする場合は、図９に示すように、全ワード線ＷＬ１〜ＷＬｍが選択ワード線として行デコーダ２２により選択され、所定の選択ワード線電圧Ｖｗｅ（＝ＶＨ、例えば、３Ｖ）が印加される。また、全ビット線ＢＬ１〜ＢＬｎが選択ビット線として列デコーダ２１により選択され、消去電圧Ｖｅ（＝ＶＨ、例えば、３Ｖ）が印加される。ソース線ＳＬには０Ｖ（接地電圧Ｖｓｓ）が印加される。これにより、各メモリセルの選択トランジスタは全てオン状態となり、ソース線ＳＬに印加された０Ｖが各可変抵抗素子の下部電極に印加され、同時に、各可変抵抗素子の上部電極にはビット線ＢＬ１〜ＢＬｎを介して消去電圧Ｖｅ（＝ＶＨ、例えば、３Ｖ）が印加されるため、各可変抵抗素子の両端には、上部電極を基準として下部電極に負電圧（−Ｖｅ）が印加されることになり、図７に示すメモリセル単位での消去動作が全てのメモリセルに対して実行され、各メモリセルの可変抵抗素子の抵抗状態が第２状態（高抵抗状態）から第１状態（低抵抗状態）へ変化する。尚、消去電圧Ｖｅの電圧パルスのパルス幅（消去動作に要する電圧印加時間）は、ワード線ＷＬ１〜ＷＬｍに印加する選択ワード線電圧Ｖｗｅの印加時間とビット線ＢＬ１〜ＢＬｎに印加する消去電圧Ｖｅの印加時間の同時に印加されている時間で規定される。つまり、選択ワード線電圧Ｖｗｅと消去電圧Ｖｅの印加順序は何れの電圧印加を先に開始しても、また、何れの電圧印加を先に終了しても構わない。

また、メモリセルアレイ２０内の一部のメモリセルを一括消去動作の対象とする場合、例えば、１または複数の行単位で複数のメモリセルを一括消去動作する場合は、一括消去動作の対象となっている行に対応する１または複数のワード線を選択し、選択されたワード線にのみ選択ワード線電圧Ｖｗｅを印加し、その他の非選択ワード線には０Ｖ（接地電圧Ｖｓｓ）を印加することで、選択ワード線に接続する選択メモリセルの選択トランジスタだけがオン状態となり、可変抵抗素子の両端に上部電極を基準として下部電極に負電圧（−Ｖｅ）が印加され、メモリセルアレイ２０内の一部のメモリセルを１または複数の行単位で一括消去動作可能となる。尚、複数のワード線を任意に選択する場合には、行デコーダ２２に任意のワード線を複数選択する機能を追加すればよい。

更に、メモリセルアレイ２０内の一部のメモリセルを一括消去動作の対象とする場合、例えば、１または複数の列単位で複数のメモリセルを一括消去動作する場合は、一括消去動作の対象となっている列に対応する１または複数のビット線を選択し、選択されたビット線にのみ消去電圧Ｖｅを印加し、その他の非選択ビット線には０Ｖ（接地電圧Ｖｓｓ）を印加するかフローティング状態（高インピーダンス状態）とすることで、選択ビット線に接続する選択メモリセルの可変抵抗素子の両端にだけ、上部電極を基準として下部電極に負電圧（−Ｖｅ）が印加され、メモリセルアレイ２０内の一部のメモリセルを１または複数の列単位で一括消去動作可能となる。尚、複数のビット線を任意に選択する場合には、列デコーダ２１に任意のビット線を複数選択する機能を追加すればよい。

更に、メモリセルアレイ２０内の一部のメモリセルを一括消去動作の対象とする場合、例えば、１または複数の行及び列で規定される複数のメモリセルを一括消去動作する場合は、上述の要領で、一括消去動作の対象となっている行に対応する１または複数のワード線を選択し、選択されたワード線にのみ選択ワード線電圧Ｖｗｅを印加し、その他の非選択ワード線には０Ｖ（接地電圧Ｖｓｓ）を印加し、更に、一括消去動作の対象となっている列に対応する１または複数のビット線を選択し、選択されたビット線にのみ消去電圧Ｖｅを印加し、その他の非選択ビット線には０Ｖ（接地電圧Ｖｓｓ）を印加するかフローティング状態とすることで、一括消去動作の対象となっている選択メモリセルの可変抵抗素子の両端にだけ、上部電極を基準として下部電極に負電圧（−Ｖｅ）が印加され、メモリセルアレイ２０内の一部のメモリセルを一部の行及び列で規定して一括消去動作可能となる。

次に、メモリセルアレイ２０内のメモリセルをメモリセル単位で個別に書き込み動作（第１書き換え動作）を行う場合の電圧印加条件について説明する。単体のメモリセルを書き込み動作単位とする場合、図１０に示すように、例えば、ワード線ＷＬ１とビット線ＢＬ１に接続するメモリセルＭ１１を個別書き込み動作の対象とする場合には、ワード線ＷＬ１が選択ワード線として行デコーダ２２により選択され、所定の選択ワード線電圧Ｖｗｐ（＝ＶＨ、例えば、３Ｖ）が印加され、その他の非選択ワード線ＷＬ２〜ＷＬｍには０Ｖ（接地電圧Ｖｓｓ）が印加される。また、ビット線ＢＬ１が選択ビット線として列デコーダ２１により選択され、０Ｖ（接地電圧Ｖｓｓ）が印加され、その他の非選択ビット線ＢＬ２〜ＢＬｎはフローティング状態（高インピーダンス状態）とする。ソース線ＳＬには書き込み電圧Ｖｐ（＝ＶＨ、例えば、３Ｖ）が印加される。これにより、選択メモリセルＭ１１の選択トランジスタはオン状態となり、ソース線ＳＬに印加された書き込み電圧Ｖｐが、選択トランジスタのゲート電圧（Ｖｗｐ）から選択トランジスタの閾値電圧（Ｖｔｈ）分を差し引いた電圧値（Ｖｗｐ−Ｖｔｈ）を上限として、選択トランジスタを介して可変抵抗素子の下部電極に印加され、同時に、可変抵抗素子の上部電極にはビット線ＢＬ１を介して０Ｖ（接地電圧Ｖｓｓ）が印加されるため、選択メモリセルＭ１１の可変抵抗素子の両端にのみ、上部電極を基準として下部電極に正電圧（Ｖｗｐ−Ｖｔｈ）が印加されることになり、図６に示すメモリセル単位での書き込み動作が選択メモリセルＭ１１に対して実行され、選択メモリセルＭ１１の可変抵抗素子の抵抗状態が第１状態（低抵抗状態）から第２状態（高抵抗状態）へ変化する。

尚、書き込み電圧の電圧パルスのパルス幅（書き込み動作に要する電圧印加時間）は、ワード線ＷＬ１に印加する選択ワード線電圧Ｖｗｐの印加時間とソース線ＳＬに印加する書き込み電圧Ｖｐの印加時間の同時に印加されている時間で規定される。つまり、選択ワード線電圧Ｖｗｐと書き込み電圧Ｖｐの印加順序は何れの電圧印加を先に開始しても、また、何れの電圧印加を先に終了しても構わない。

ここで、メモリセルアレイ２０内のメモリセルを、複数のメモリセル単位で同時に書き込み動作（第１書き換え動作）を行う場合の電圧印加条件については、書き込み動作単位のメモリセルが、同一行または同一列に配置されるようにすればよい。例えば、同一行において複数のメモリセル単位で同時に書き込み動作を行う場合には、個別書き込み動作と同様に、行デコーダ２２により選択された選択ワード線に所定の選択ワード線電圧Ｖｗｐ（例えば、３Ｖ）が印加され、その他の非選択ワード線には０Ｖ（接地電圧Ｖｓｓ）が印加される。また、書き込み動作単位の複数のメモリセルに接続する各ビット線が選択ビット線として列デコーダ２１により選択され、０Ｖ（接地電圧Ｖｓｓ）が印加され、その他の非選択ビット線はフローティング状態（高インピーダンス状態）とする。ソース線ＳＬには書き込み電圧Ｖｐ（例えば、３Ｖ）が印加される。これにより、書き込み動作単位の選択メモリセルにのみ、上部電極を基準として下部電極に正電圧（Ｖｗｐ−Ｖｔｈ）が印加されることになり、図６に示すメモリセル単位での書き込み動作が当該複数の選択メモリセルに対して実行され、各選択メモリセルの可変抵抗素子の抵抗状態が第１状態（低抵抗状態）から第２状態（高抵抗状態）へ変化する。また、同一行において複数のメモリセル単位で同時に書き込み動作を行う場合には、書き込み動作単位の複数のメモリセルに接続する各ワード線が選択ワード線として行デコーダ２２により選択され、選択された各選択ワード線に所定の選択ワード線電圧Ｖｗｐ（例えば、３Ｖ）が印加され、その他の非選択ワード線には０Ｖ（接地電圧Ｖｓｓ）が印加される。また、列デコーダ２１により選択された選択ビット線に０Ｖ（接地電圧Ｖｓｓ）が印加され、その他の非選択ビット線はフローティング状態（高インピーダンス状態）とする。ソース線ＳＬには書き込み電圧Ｖｐ（例えば、３Ｖ）が印加される。これにより、書き込み動作単位の選択メモリセルにのみ、上部電極を基準として下部電極に正電圧（Ｖｗｐ−Ｖｔｈ）が印加されることになり、図６に示す第１書き換え動作が当該複数の選択メモリセルに対して実行され、各選択メモリセルの可変抵抗素子の抵抗状態が第１状態（低抵抗状態）から第２状態（高抵抗状態）へ変化する。

次に、メモリセルアレイ２０内のメモリセルに対してメモリセル単位で個別に読み出し動作を行う場合の電圧印加条件について説明する。単体のメモリセルを読み出し動作単位とする場合、図１１に示すように、例えば、ワード線ＷＬ１とビット線ＢＬ１に接続するメモリセルＭ１１を読み出し動作の対象とする場合には、ワード線ＷＬ１が選択ワード線として行デコーダ２２により選択され、所定の選択ワード線電圧Ｖｗｒ（例えば、１．５Ｖ）が印加され、その他の非選択ワード線ＷＬ２〜ＷＬｍには０Ｖ（接地電圧Ｖｓｓ）が印加される。また、ビット線ＢＬ１が選択ビット線として列デコーダ２１により選択され、読み出し電圧Ｖｒ（例えば、１Ｖ）が印加され、その他の非選択ビット線ＢＬ２〜ＢＬｎはフローティング状態（高インピーダンス状態）とする。ソース線ＳＬには０Ｖ（接地電圧Ｖｓｓ）が印加される。これにより、選択メモリセルＭ１１の選択トランジスタはオン状態となり、ソース線ＳＬに印加された０Ｖ（接地電圧Ｖｓｓ）が、選択トランジスタを介して可変抵抗素子の下部電極に印加され、同時に、可変抵抗素子の上部電極にはビット線ＢＬ１を介して読み出し電圧Ｖｒ（例えば、１Ｖ）が印加されるため、可変抵抗素子には、上部電極から下部電極に向けて当該可変抵抗素子の抵抗状態に応じた読み出し電流が流れ、当該読み出し電流が選択ビット線ＢＬ１からソース線ＳＬに流れるため、列デコーダ２１を介して当該読み出し電流を読み出し回路２４にて検出することで、選択メモリセルＭ１１の記憶データを読み出すことができる。尚、本読み出し動作の電圧印加条件は、消去動作及び書き込み動作に付随する検証動作（ベリファイ動作）にも同様に適用可能である。

〈別実施形態〉
次に、本発明装置の別実施形態について説明する。

〈１〉上記実施形態において、メモリセル１０及びメモリセルアレイ２０の概略の平面構成と断面構成は、図３と図４に示す構成のものを想定したが、メモリセル１０及びメモリセルアレイ２０の構成は、これらの構成に限定されるものではない。例えば、選択トランジスタ１２の不純物拡散層３５の上部に形成されるコンタクトホール３７が、ソース線ではなく、列方向（Ｙ方向）に延伸するビット線ＢＬ（ＢＬ１〜ＢＬｎ）に接続し、逆に、可変抵抗素子１１の上部電極１５が、行方向（Ｘ方向）または列方向（Ｙ方向）に延伸して、ソース線ＳＬを構成する実施の形態であっても構わない。この場合、メモリセルアレイ２０の等価回路の一例として、図２に示すようになる。

図２に示すように、ソース線ＳＬが可変抵抗素子１１の上部電極１５と直接に接続し、ビット線ＢＬが選択トランジスタ１２を介して可変抵抗素子１１の下部電極１３と接続するので、ソース線ＳＬとビット線ＢＬ間に印加される電圧極性が、可変抵抗素子１１の上部電極１５と下部電極１３間において、上記実施形態とは反転する。従って、上記実施形態において、各書き換え動作において、ソース線ＳＬとビット線ＢＬに夫々印加した電圧は相互に交換すればよい。

更に、メモリセルアレイ２０の構成は、図１２に示すような特許文献２に開示されているメモリセルアレイ構成であっても構わない。

〈２〉上記実施形態では、説明の簡単のため、メモリセルアレイ２０が１つの場合について例示的に説明したが、メモリセルアレイ２０の個数は、１つに限定されるものではなく、複数であっても構わない。

〈３〉上記実施形態では、書き換え電圧特性に非対称性として第２書き換え電圧の絶対値が第１書き換え電圧の絶対値より大きい場合を想定して説明したが、第１書き換え電圧の絶対値が第２書き換え電圧の絶対値より大きい場合であっても、上記実施形態の書き込み動作と消去動作の電圧印加条件を入れ替えることで対応が可能である。

本発明に係る半導体記憶装置は、極性の異なる電圧を両端に各別に印加することで電気抵抗が第１状態と第２状態の間で変化することによって情報を記憶可能な２端子構造の可変抵抗素子、及び、前記可変抵抗素子の一端とソースまたはドレインの一方が接続する選択トランジスタを有してなるメモリセルを備えた半導体記憶装置に利用可能である。

本発明に係る半導体記憶装置の一実施形態におけるメモリセルアレイの一構成例を模式的に示す回路図本発明に係る半導体記憶装置の一実施形態におけるメモリセルアレイの別の構成例を模式的に示す回路図本発明に係る半導体記憶装置の一実施形態で使用されるメモリセル及びメモリセルアレイの概略の平面構成を模式的に示す概略平面図本発明に係る半導体記憶装置の一実施形態で使用されるメモリセル及びメモリセルアレイの概略の断面構成を模式的に示す概略断面図本発明に係る半導体記憶装置の一実施形態で使用される可変抵抗素子の書き換え特性の一例を示す図本発明に係る半導体記憶装置の一実施形態におけるメモリセル単位での書き込み動作（第１書き換え動作）を行う場合の電圧印加条件を示す図本発明に係る半導体記憶装置の一実施形態におけるメモリセル単位での消去動作（第２書き換え動作）を行う場合の電圧印加条件を示す図本発明に係る半導体記憶装置の一実施形態における概略の構成を模式的に示すブロック図本発明に係る半導体記憶装置の一実施形態における消去動作（第２書き換え動作）を行う場合の電圧印加条件を示す図本発明に係る半導体記憶装置の一実施形態における書き込み動作（第１書き換え動作）を行う場合の電圧印加条件を示す図本発明に係る半導体記憶装置の一実施形態における読み出し動作を行う場合の電圧印加条件を示す図従来技術における可変抵抗素子を組み込んだメモリセルアレイの一構成例を模式的に示す回路図従来技術における１つのトランジスタと１つの可変抵抗素子からなるメモリセルに対する書き込み動作時における電圧印加条件を示す図従来技術における１つのトランジスタと１つの可変抵抗素子からなるメモリセルに対する消去動作時における電圧印加条件を示す図

符号の説明

１０：メモリセル
１１：可変抵抗素子
１２：選択トランジスタ
１３：下部電極
１４：可変抵抗体
１５：上部電極
２０：メモリセルアレイ
２１：列デコーダ
２２：行デコーダ
２３：電圧スイッチ回路
２４：読み出し回路
２５：制御回路
２６：アドレス線
２７：データ線
２８：制御信号線
３０：半導体基板
３１：素子分離膜
３２：ゲート絶縁膜
３３：ゲート電極
３４：チャネル領域
３５，３６：不純物拡散層
３７，３８：コンタクトホール
Ｍ１１：個別書き込み動作対象の選択メモリセル
ＢＬ，ＢＬ１〜ＢＬｎ：ビット線
ＳＬ，ＳＬ１，ＳＬ２：ソース線
ＷＬ，ＷＬ１〜ＷＬｍ：ワード線
Ｖｃｃ：電源電圧
Ｖｓｓ：接地電圧
Ｖｒ：読み出し電圧
Ｖｐ：書き込み動作用の供給電圧（第１電圧の絶対値）
Ｖｅ：消去動作用の供給電圧（第２電圧の絶対値）
Ｖｗｒ：読み出し動作用の選択ワード線電圧
Ｖｗｐ：書き込み動作用の選択ワード線電圧
Ｖｗｅ：消去動作用の選択ワード線電圧

Claims

極性の異なる電圧を両端に各別に印加することで電気抵抗が第１状態と第２状態の間で変化することによって情報を記憶可能な２端子構造の可変抵抗素子、及び、前記可変抵抗素子の一端とソースまたはドレインの一方が接続する選択トランジスタを有してなるメモリセルと、
前記メモリセルの両端間に所定の第１電圧を印加し、前記選択トランジスタのゲートに所定のゲート電位を印加して前記可変抵抗素子の電気抵抗を前記第１状態から前記第２状態に変化させる第１書き換え動作と、前記メモリセルの両端間に前記第１電圧と逆極性の所定の第２電圧を印加し、前記選択トランジスタのゲートに所定のゲート電位を印加して前記可変抵抗素子の電気抵抗を前記第２状態から前記第１状態に変化させる第２書き換え動作の２つの書き換え動作を行う書き換え手段と、を備え、
前記第１書き換え動作と前記第２書き換え動作では、書き換え対象の前記メモリセル内の前記可変抵抗素子の両端に印加すべき電圧の極性及び絶対値が夫々異なることを特徴とする半導体記憶装置。
前記第１書き換え動作と前記第２書き換え動作では、書き換え対象の前記メモリセル内の前記選択トランジスタの両端電圧の極性及び絶対値が夫々異なることを特徴とする請求項１に記載の半導体記憶装置。
前記第１書き換え動作と前記第２書き換え動作の何れか一方の書き換え動作において、書き換え対象の前記メモリセル内の前記可変抵抗素子の両端電圧の絶対値が他方の書き換え動作より大きい場合、書き換え対象の前記メモリセル内の前記選択トランジスタの両端電圧の絶対値が前記他方の書き換え動作より小さくなるように、前記第１書き換え動作と前記第２書き換え動作の各動作時における前記選択トランジスタのバイアス条件が設定されていることを特徴とする請求項２に記載の半導体記憶装置。
前記第１電圧と前記第２電圧の各絶対値が同電圧であることを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
前記選択トランジスタがエンハンスメント型のＮチャネルＭＯＳＦＥＴであることを特徴とする請求項１〜４の何れか１項に記載の半導体記憶装置。
前記第１書き換え動作において、書き換え対象の前記メモリセルの両端電位の高電位側の電位レベルと、書き換え対象の前記メモリセルの前記選択トランジスタのゲート電位が同電位であることを特徴とする請求項５に記載の半導体記憶装置。
前記第２書き換え動作において、書き換え対象の前記メモリセルの両端電位の高電位側の電位レベルと、書き換え対象の前記メモリセルの前記選択トランジスタのゲート電位が同電位であることを特徴とする請求項５または６に記載の半導体記憶装置。
前記第１書き換え動作と前記第２書き換え動作の各動作時における書き換え対象の前記メモリセルの両端電位の高電位側の電位レベルが同電位であることを特徴とする請求項５〜７の何れか１項に記載の半導体記憶装置。
前記第１書き換え動作と前記第２書き換え動作の各動作時における書き換え対象の前記メモリセルの前記選択トランジスタのゲート電位が同電位であることを特徴とする請求項５〜８の何れか１項に記載の半導体記憶装置。
前記メモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを備え、
前記メモリセルアレイ内において、同一行に配列した前記メモリセルの前記選択トランジスタのゲートが行方向に延伸する共通のワード線に接続し、同一列に配列した前記メモリセルの一方端が列方向に延伸する共通のビット線に接続し、前記メモリセルの他方端が行方向または列方向に延伸するソース線に接続し、
前記書き換え手段が、
前記第１書き換え動作において、書き換え対象の前記メモリセルに接続する前記ビット線と前記ソース線間に前記第１電圧を印加し、書き換え対象の前記メモリセルの前記選択トランジスタのゲートに接続する前記ワード線に前記所定のゲート電位を印加し、
前記第２書き換え動作において、書き換え対象の前記メモリセルに接続する前記ビット線と前記ソース線間に前記第２電圧を印加し、書き換え対象の前記メモリセルの前記選択トランジスタのゲートに接続する前記ワード線に前記所定のゲート電位を印加することを特徴とする請求項１〜９の何れか１項に記載の半導体記憶装置。
前記選択トランジスタのゲート絶縁膜の膜厚と、少なくとも前記書き換え手段を構成するトランジスタのゲート絶縁膜の膜厚が同じであることを特徴とする請求項１〜１０の何れか１項に記載の半導体記憶装置。