KR940005802B1 - Cmos 반도체장치 및 그 제조방법 - Google Patents

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Abstract

내용 없음.

Description

CMOS 반도체장치 및 그 제조방법
제1도는 종래의 LDD형 CMOS 반도체장치의 구조를 설명하기 위한 도면.
제2도는 본 발명에 의한 LDD형 CMOS 반도체장치의 구조를 설명하기 위한 도면.
제3a도∼제3g도는 본 발명에 의한 LDD형 CMOS 반도체장치의 제조방법의 일 실시예를 나타낸 공정순서도.
제4a도∼제4f도는 본 발명에 의한 LDD형 CMOS 반도체장치의 제조방법의 다른 실시예를 나타낸 공정순서도.
본 발명은 MOS 반도체장치 및 그 제조방법에 관한 것으로, 특히 LDD형 NMOS 트랜지스터와 싱글드레인형 PMOS 트랜지스터의 최적화를 위한 CMOS 반도체장치 및 그 제조방법에 관한 것이다.
MOS 디바이스의 고속화 및 고집적화로 디바이스의 미세화가 급속히 진행되고 있다. 한편 전원전압은 일정하므로 디바이스내부의 전계강도는 증대하게 되므로 이러한 강전계는 디바이스 특성에 악영향을 주며 각종 문제점을 발생시킨다. 예컨대, 미세화로 인한 스래시홀드전압의 저하, 펀치스루, 호트캐리어 효과등은 디바이스의 특성을 악화시킨다. 특히 호트캐리어 효과는 MOS 디바이스의 드레인 부근의 공핍층중에 가해지는 고전계에 의해 채널중의 캐리어가 가속되어 큰 에너지를 가지게 되고, 이 에너지가 실리콘과 게이트산화막의 에너지갭을 초과하면 호트캐리어로 되어 게이트산화막 내로 주입되는 현상을 말한다. 또한 가속된 캐리어는 임팩트이온화에 따라 새로운 전자·정공쌍을 생성시키고 생성된 전자는 에버런치 호트캐리어로 되어 게이트산화막내로 주입된다. 이와 같이 주입된 호트캐리어는 산화막중 트랩되고 실리콘과 산화막이 계면에 준위를 생성시켜 스래시홀드전압을 변화시키거나 상호콘덕턴스를 저하시킨다. 한편, 생성된 정공은 기판전류를 형성하여 기판전위를 상승시킨다. 기판전위의 상승은 기생바이폴라 트랜지스터의 브레이크다운을 일으켜 드레인내압을 저하시킨다. 이와 같은 호트캐리어 효과는 PMOS 트랜지스터 보다도 NMOS 트랜지스터에서 더 큰 문제로 된다. 그 이유는 전자가 정공보다도 임팩트이온화를 일으키기 쉽고 실리콘과 게이트산화막 사이의 장벽높이가 낮아 산화막중에 투입되기 쉽기 때문이다.
따라서, 최근에는 NMOS 트랜지스터에 있어서, 상술한 호트캐리어 현상을 완화시키기 위해 LDD(lightly doped drain)형 NMOS 트랜지스터의 구조가 주로 사용되고 있다. LDD형 NMOS 트랜지스터는 드레인과 채널 사이에 저농도의 드레인영역을 형성함으로써 전계를 다운시켜 호트캐리어 사이에 저농도의 드레인영역을 형성함으로써 전계를 다운시켜 호트캐리어 효과를 저하시킨다. 그러나 저농도의 드레인영역은 불순물농도가 저농도이므로 이 영역의 저항이 기생저항으로 작용하여 드라이브전류를 감소시킨다. 따라서 저농도의 드레인영역의 농도는 제어성이 양호하고 또 가능한한 고농도로 설정할 필요가 있다. 그래서 최근에는 RIE(reactive ion etching)에 의해 게이트측벽에 SiO2과 같은 절연막을 자기정합적으로 형성하는 방법이 흔히 사용되고 있다. 저농도의 드레인영역의 농도를 높이면 기판전류가 증가하여 호트캐리어 효과가 심해지고 이 농도를 낮추면 기생저항의 영향으로 드라이브 전류가 저하해 버리므로 양방을 고려하여 농도를 선택하지 않으면 안된다.
따라서, CMOS 디바이스에서는 NMOS 트랜지스터는 호트캐리어 효과를 고려하여 LDD구조로 만들고 PMOS 트랜지스터는 싱글드레인구조로 만든다. 이때 CMOS 제조공정을 단순화하기 위해 통상적으로 NMOS 및 PMOS 트랜지스터의 게이트측벽스페이서를 같은 두께로 형성하고 있다. 또한 NMOS 트랜지스터의 n+소스 및 드레인영역을 보통 비소(As)를 이온주입하여 형성한다. 왜냐하면 비소는 확산속도가 느려 얕은 접합을 형성할 수 있기 때문이다. PMOS 트랜지스터의 p+소스 및 드레인영역은 보통 붕소(B)를 이온주입하여 형성한다. 따라서 비소(As)에 비해 붕소(B)의 확산속도가 빠르기 때문에 n+소스 및 드레인영역의 접합깊이 및 측면퍼짐보다도 p+소스 및 드레인영역의 접합깊이 및 측면퍼짐이 더 크다. 그러므로, CMOS 디바이스에서 NMOS 및 PMOS 트랜지스터의 게이트전극폭 및 게이트측벽 스페이서의 두께를 동일하게 할 경우에 PMOS 트랜지스터의 유효채널길이가 NMOS 트랜지스터의 유효채널길이보다 훨씬 짧아지게 되므로 PMOS 트랜지스터에서는 쇼트채널효과가 발생되게 된다. 따라서, 고집적화 및 고속화 추세에 따라 NMOS 트랜지스터의 게이트폭 및 게이트측벽 스페이서의 두께가 더욱 축소되는 것이 요구되는데 비해 PMOS 트랜지스터의 게이트폭은 NMOS 트랜지스터의 게이트폭 만큼 축소시키는데 제한적이다.
본 발명의 목적은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제1MOS트랜지스터와 제2MOS트랜지스터의 게이트측벽스페이서의 두께가 서로 다른 MOS 반도체장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 MOS 반도체장치의 제조에 가장 적합한 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명의 MOS 반도체장치는 동일 웨이퍼상에 형성된 제1 및 제2MOS트랜지스터를 구비한 반도체장치에 있어서, 상기 제1MOS트랜지스터의 게이트전극과 불순물영역은 제1게이트측벽스페이서에 의해 셀프얼라인되고, 상기 제2MOS트랜지스터의 게이트전극과 불순물영역은 상기 제1게이트측벽스페이서와는 다른 두께를 가진 제2게이트측벽스페이서에 의해 셀프얼라인되는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위하여 본 발명의 MOS 반도체장치의 제조방법은 서로 다른 두께의 게이트측벽스페이서를 가지는 제1 및 제2MOS트랜지스터를 구비한 반도체장치의 제조방법에 있어서, 반도체 기판상에 상기 제1 및 제2MOS트랜지스터의 각 게이트전극을 동시에 형성하는 공정; 상기 게이트전극 형성후에 각 게이트전극의 측벽에 소정두께를 가진 제1게이트측벽스페이서를 성형하는 공정; 상기 제1게이트측벽 스페이서에 셀프얼라인되게 상기 제1MOS트랜지스터의 불순물영여글 상기 반도체기판의 표면근방에 선택적으로 형성하는 공정; 상기 제1MOS트랜지스터의 불순물영역을 형성한 후 상기 제2MOS트랜지스터의 제1게이트측벽스페이서상에만 상기 제1게이트측벽스페이서보다 두꺼운 제2게이트측벽스페이서를 형성하는 공정; 및 상기 제2게이트측벽스페이서 형성후, 상기 제2게이트측벽스페이서에 셀프얼라인되게 상기 제2MOS트랜지스터의 불순물영역을 상기 반도체기판의 표면근방에 선택적으로 형성하는 공정을 구비한 것을 특징으로 한다.
첨부한 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
제1도를 참조하면, 종래의 CMOS 반도체장치는 실리콘기판(1)내에 p형 웰영역(2)과 n형 웰영역(3)을 형성하고 p형 웰영역(2)에서 NMOS 트랜지스터를 형성하며 n형 웰영역(3)은 PMOS 트랜지스터를 형성한다. NMOS 트랜지스터는 p형 웰영역(2)의 필드산화막(4)으로 한정된 액티브영역의 반도체기판상의 가운데에 게이트산화막(5)을 개재하여 게이트전극(6)을 형성하고 액티브영역의 반도체기판내에 표면근방에 게이트전극(1)에 셀프얼라인된 n-형 불순물영역(7)을 형성하여서 된다. n형 불순물영역은 상기 게이트전극(6)에 셀프얼라인되는 n-불순물영역(7)과 상기 게이트전극(6)의 측벽스페이서(8a)에 셀프얼라인되는 n+불순물영역(9)으로 된 LDD(Lightly Doped Drain) 구조를 하다. PMOS 트랜지스터는 n형 웰영역(3)의 필드산화막(4)으로 한정된 액티브영역의 반도체기판상의 가운데에 게이트산화막(5)을 게재하여 게이트전극(6)을 형성하고 액티브영역의 반도체기판내의 표면근방에 게이트전극(6)의 측벽스페이서(8a)에 셀프얼라인되는 p+형 불순물영역(10)을 형성하여서 된다. p형 웰영역(2)의 필드산화막(4)으로 한정되는 웰콘택영역의 반도체기판내에 표면근방에는 p+형 불순물영역(9)이 형성되며 n형 웰영역(3)의 필드산화막(4)으로 한정되는 웰콘택영역의 반도체기판내의 표면근방에는 n+형 불순물영역(10)이 형성된다.
상기 NMOS 및 PMOS 트랜지스터의 게이트측벽스페이서(8a)는 게이트전극(6)의 형성후 열산화막을 웨이퍼 전면에 퇴적하고, 퇴적된 열산화막을 이방성식각하여 게이트전극(6)의 측벽에만 열산화막을 남김으로서 형성된다. 따라서 게이트측벽스페이서(8a)는 두께가 동일하게 형성된다. 게이트측벽스페이서(8a)는 LDD구조의 NMOS 트랜지스터에 있어서, n-형 불순물영역의 길이를 최소화하기 위해 얇게 형성한다. 그러므로 PMOS 트랜지스터의 게이트측벽스페이서(8a)의 두께도 LDD구조의 NMOS 트랜지스터의 게이트측벽스페이서(8a)의 두께와 동일하게 된다. PMOS 트랜지스터의 p+불순물영역(10)은 게이트측벽 스페이서(8a)에 셀프얼라인되도록 게이트측벽스페이서(8a)의 형성후에 BF2이온과 같은 p+불순물 40keV와 도즈량 5×1015/cm2로 주입한 후 900℃로 60분간 열처리하여 주입된 불순물을 활성화함으로써 형성된다. 그러나, p+불순물 통상 붕소(B+) 또는 BF2이온을 사용하는데 붕소(B+)의 확산속도는 n+불순물로 사용되는 비소(As)보다 빠르기 때문에 p+불순물영역(10)의 접합길이(4000Å) 및 측면퍼짐(3000Å)이 n+불순물영역(9)의 접합깊이(1500Å) 및 측면퍼짐(1000Å) 보다 크다. 따라서, p+불순물영역(10)이 게이트전극(6) 아래의 반도체기판내에 확장되므로 트랜지스터의 유효채널길이(Leff)가 짧아지게 되어 PMOS 트랜지스터는 쇼트채널효과에 의해 소자특성이 열하되게 된다. 예컨대 게이트측벽 스페이서(8a)의 두께를 1000Å정도로 만든다면 PMOS 트랜지스터의 유효채널길이(Leff)가 실제길이(L)보다 4000Å정도 작게된다. 즉 게이트측벽스페이서(8a)의 두께를 2000Å정도로 만든 경우보다 2000Å정도 더 줄어들게 되므로 단채널효과가 훨씬 심하게 나타나게 된다.
이와 같은 점을 고려하여 PMOS 트랜지스터의 게이트측벽스페이서의 두게는 2000Å정도로 두껍게 하면 NMOS 트랜지스터의 게이트측벽 스페이서도 두껍게 되므로 n+불순물영역(7)의 길이가 길어지게 되므로 이번에는 NMOS 트랜지스터의 성능이 열화되게 된다. 이와 같이 종래의 CMOS 반도체 NMOS나 PMOS 트랜지스터의 게이트측벽스페이서가 동일하나 n형 및 p형 불순물의 확산속도의 차이때문에 PMOS와 NMOS 트랜지스터들의 상호 소자특성을 최적화하는데 곤란하였다. 이러한 곤란은 CMOS 반도체장치의 집적도가 증가될수록 더욱 심각하게 나타나게 될 것이다.
제2도는 본 발명에 의한 CMOS 반도체장치를 나타낸 단면도이다. 제2도에는 상술한 제1도와 동일한 구성에 대해서는 동일부호로 처리하고 상세한 설명은 생략한다. 제2도를 제1도와 비교하면, PMOS 트랜지스터의 게이트측벽스페이서(8b)의 두께(t2)가 NMOS 트랜지스터의 게이트측벽스페이서(8a)의 두께(t1)보다 더 두껍게 형성된 것이 다르다. 즉, 본 발명에서는 비소(As)와 같은 n형 불순물의 확산속도와 붕소(B)와 같은 p형 불순물의 확산속도가 서로 다르기 때문에 n형 불순물영역의 접합깊이와 p형 불순물영역의 접합깊이에 대응하도록 NMOS 트랜지스터의 게이트측벽스페이서의 두께 PMOS 트랜지스터의 게이트측벽스페이서의 두께를 달리 함으로써 단일 웨이퍼상에 형성되는 NMOS 및 PMOS 트랜지스터의 성능을 최적화할 수 있다.
이와 같은 본 발명에 의한 CMOS 반도체장치의 바람직한 제조방법의 일실시예 제3a도로부터 제3g도를 참조하여 설명한다.
제3a도를 참조하면, 실리콘기판(1)내에 통상의 트윈웰 제조공정에 의해 깊이가 2∼7μm정도이고 최대불순물농도가 1×1016/cm2∼1×1017/cm2정도가 되게 p형 웰영역(2)과 n형 웰영역(3)을 형성한다. 이어서, 액티브영역 및 p형 및 n형 웰영역의 콘택영역을 한정하기 위해 통상의 LOCOS고정에 의해 필드산화막(4)을 실리콘기판상에 형성한다. 이어서 실리콘기판상에 열산화법에 의해 50Å∼200Å정도의 박막의 산화막(5)을 형성하고, 산화막 위에 불순물로 도우프된 다결정실리콘을 퇴적한다. 통상의 사진식각공정에 의해 다결정실리콘 및 산화막을 패터닝하여 액티브영역의 실리콘기판상에 게이트산화막(5) 및 게이트전극(6)을 형성한다. 여기서, 게이트(6)은 고융점금속 폴리사이드형상으로 제조가능하다. 또한 n형 웰 또는 p형 웰은 n형 또는 p형으로 도우핑된 실리콘기판이 그대로 사용될 수 있으며 게이트산화막(6)을 형성하기 전 또는 후에 트랜지스터의 문턱전압을 조절하기 위한 불순물주입을 실시할 수도 있다.
제3b도를 참조하면, 게이트전극(6)에 형성된 실리콘기판상에 포토레지스터(11)를 도포하고, p형 웰영역의 액티브영역에 대응하도록 포토레지스트(11)에 개구(12)을 형성한다. 개구(12)를 통해 인(P) 또는 비소(As)와 같은 n형 불순물을 p형 웰영역(2)의 실리콘기판내에 1×1013∼1×1014/cm2정도의 도즈량과 30keV∼60keV의 에너지로 이온주입하고 주입된 불순물이온을 활성화시켜 게이트전극(6)에 셀프얼라인된 n-불순물영역(7)을 실리콘기판의 표면근방에 형성한다.
제3c도를 참조하면, 포토레지스터(11)를 제거하고, n-불순물영역(7)이 형성된 실리콘기판상에 CVD산화막 또는 고온산화막과 같은 절연막(8)을 약 500Å∼2000Å정도의 균일한 두께로 형성한 후, 이방성식각공정에 의해 절연막(8)을 식각하여 게이트(6)의 측벽에 소정두께의 게이트측벽스페이서(8a)를 형성한다.
여기서 게이트폴리를 약 100∼500Å정도 산화시킴으로써 게이트측벽스페이서를 형성하는 공정도 가능하다.
제3d도를 참조하면, 게이트측벽스페이서(8a)가 형성된 실리콘기판상에 포토레지스트(13)을 도포하고, p형 웰영역의 액티브영역과 n형 웰영역의 웰콘택영역에 대응하도록 포토레지스터(13)에 개구(14)를 형성한다. 개구(14)를 통해 비소(As) 또는 인(P)과 같은 n형 불순물을 1×1016∼1×1016/cm2의 도즈량과 10keV∼50keV의 에너지로 이온주입하고 주입된 불순물이온을 활성화시켜 n+불순물영역(9)을 실리콘기판의 표면근방에 형성한다.
제3e도를 참조하면, n+불순물영역(9)이 형성된 실리콘기판상에 고온산화막과 같은 절연막(15)을 약 500Å∼2000Å정도의 균일한 두께로 퇴적한다. 이어서 절연막상에 포토레지스트(16)를 도포하고 n형 웰영역의 액티브영역과 p형 웰영역의 웰콘택영역에 대응하도록 포토레지스트(16)에 개구(17)를 형성한 후, 이방성식각공정에 의해 절연막(15)을 삭각하여 n형 웰영역 상의 제1게이트측벽스페이서(8a)상에 제2게이트측벽스페이서(15a)를 형성한다. 이어서, 개수(17)를 통해서 붕소 또는 BF2와 같은 p+불순물을 1×1015∼1×1016/cm2의 도즈량과 10keV∼50keV의 에너지로 이온주입하고 주입된 불순물을 활성화시켜 p+불순물영역(10)을 실리콘기판의 표면근방에 형성한다. 이후, 포토레지스트(16)를 제거하면 제3g도에 도시한 바와 같이 p형 웰영역(2)에서 제1게이트측벽스페이서(8a)를 가진 NMOS 트랜지스터가 형성되고, n형 웰영역(3)에는 제1 및 제2게이트측벽스페이서(8a)(15a)를 측벽스페이서(8b)로 가진 PMOS 트랜지스터가 형성된다.
제4a도로부터 제4f도를 참조하여 본 발명에 의한 CMOS 반도체장치의 바람직한 제조방법의 다른 실시예를 설명하면 다음과 같다. 상술한 일실시예와 동일한 구조에 대해서는 동일부호로 처리하고 동일한 공정에 대한 설명은 생략한다.
제4a도 및 제4b도는 제3a도 및 제3b도와 동일하다.
제4c도를 참조하면, 포토레지스트(11)를 제거하고 제1절연막(8)을 퇴적한 후, 포토레지스트(13)을 도포하고 개구(14)를 형성한다. 개구(14)를 통하여 절연막(8)을 이방성식각하여 p형 웰영역상의 게이트전극(6)의 측벽에만 제1게이트측벽스페이서(8a)를 형성한다. 제1게이트측벽스페이서(8a)의 형성후, 개구(14)를 통해서 n+불순물을 이온주입하고 주입된 불순물을 활성화시켜 n+불순물영역(9)을 형성한다.
제4d도를 참조하면, 포토레지스트(13)를 제거하고, 제2절연막(15)을 퇴적한다.
제4e도를 참조하면, 제2절연막(15)상에 포토레지스트(16)을 도포하고 개구(17)를 형성한다. 이어서, 개구(17)을 통하여 제2절연막(15) 및 제1절연막(8)을 이방성식각하면 n형 웰영역(3)상의 게이트전극(6)의 측벽에는 제1게이트측벽스페이서(8a)보다 두꺼운 제2게이트측벽스페이서(8b)가 형성된다. p+불순물을 이온주입하고 주입된 불순물을 활성화시켜 p+불순물영역(10)을 형성한다. 이어서, 제2게이트측벽스페이서 형성 후, 포토레지스트(16)를 제거하여 제4f도에 도시한 게이트측벽스페이서의 두께가 서로 다른 CMOS 반도체장치를 얻을 수 있다.
이상과 같이 본 발명에서는 동일 웨이퍼상에 NMOS 및 PMOS 트랜지스터를 연속적으로 공정에 의해 동시에 형성할때 n+불순물영역과 p+불순물영역의 수평확산거리(접합깊이)가 서로 달라서 두 트랜지스터간의 성능최적화가 곤란한 것을 극복하기 위해 트랜지스터의 게이트측벽스페이서의 두께를 서로 달리 형성함으로써 두 트랜지스터간 성능의 최적화를 달성할 수 있다.
상술한 실시예에서는 NMOS 및 PMOS 트랜지스터를 구비한 CMOS장치에 대해서 설명하고 있다. 본 발명은 반드시 NMOS와 PMOS 트랜지스터가 서로 다른 스페이서를 가지는 것에 한정되는 것은 아니다. 예컨대, NMOS 또는 PMOS 트랜지스터들 사이에 있어서도 게이트전극과 불순물영역의 오버랩 또는 언더랩되는 길이를 조정할때 게이트측벽 스페이서의 두께를 달리하는 경우에 적용가능하다.

Claims (5)

  1. 서로 다른 두께의 게이트 측벽 스페이서들을 갖는 제1 및 제2MOS트랜지스터들을 구비한 반도체 장치의 제조 방법에 있어서, 반도체 기판상에 상기 제1 및 제2MOS트랜지스터들의 각 게이트 전극들을 동시에 형성하는 공정; 상기 게이트 전극 형성 후에 각 게이트 전극들의 측벽에 소정 두께를 가진 제1게이트 측벽 스페이서를 형성하는 공정; 상기 제1게이트 측벽 스페이서에 셀프얼라인되게 상기 제1MOS트랜지스터의 불순물영역을 상기 반도체 기판 표면근방에 선택적으로 형성하는 공정; 상기 제1MOS트랜지스터의 불순물영역을 형성한 후, 상기 제2MOS트랜지스터의 제1게이트측벽스페이서상에만 상기 제1게이트측벽스페이서보다 두꺼운 제2게이트측벽 스페이서를 형성하는 공정; 및 상기 제2게이트측벽 스페이서 형성 후, 상기 제2게이트 측벽스페이서에 셀프얼라인되게 상기 제2MOS트랜지스터의 불순물 영역을 상기 반도체 기판의 표면 근방에 선택적으로 형성하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 게이트 전극 형성 후, 상기 제1게이트 측벽 스페이서에 셀프얼라인되는 불순물 영역의 불순물 농도보다 더 낮은 불순물 영역을 상기 제1MOS트랜지스터의 게이트 전극에 셀프얼라인되게 상기 반도체 기판의 표면 근방에 선택적으로 형성하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제1MOS트랜지스터는 NMOS 트랜지스터이고, 상기 제2MOS트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제1항에 있어서, 상기 제1MOS트랜지스터들과 제2MOS트랜지스터들이 모두 NMOS 트랜지스터들 또는 PMOS 트랜지스터들로 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 제1MOS트랜지스터들은 NMOS 트랜지스터들이고, 제2MOS트랜지스터들은 복수의 NMOS 트랜지스터들과 PMOS 트랜지스터들도 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법.
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US07/753,058 US5291052A (en) 1991-07-09 1991-08-30 CMOS semiconductor device with (LDD) NMOS and single drain PMOS
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950000141B1 (ko) * 1990-04-03 1995-01-10 미쓰비시 뎅끼 가부시끼가이샤 반도체 장치 및 그 제조방법
US5786247A (en) * 1994-05-06 1998-07-28 Vlsi Technology, Inc. Low voltage CMOS process with individually adjustable LDD spacers
JP3256084B2 (ja) 1994-05-26 2002-02-12 株式会社半導体エネルギー研究所 半導体集積回路およびその作製方法
US5969388A (en) * 1995-11-21 1999-10-19 Citizen Watch Co., Ltd. Mos device and method of fabricating the same
KR100214468B1 (ko) * 1995-12-29 1999-08-02 구본준 씨모스 소자 제조방법
JP2924763B2 (ja) 1996-02-28 1999-07-26 日本電気株式会社 半導体装置の製造方法
JP3405631B2 (ja) * 1996-02-28 2003-05-12 互応化学工業株式会社 エポキシ樹脂組成物及びフォトソルダーレジストインク並びにプリント配線板及びその製造方法
US6197627B1 (en) 1996-11-19 2001-03-06 Citizen Watch Co., Ltd. MOS device and method of fabricating the same
JP2982895B2 (ja) * 1997-02-06 1999-11-29 日本電気株式会社 Ｃｍｏｓ半導体装置およびその製造方法
JPH10256549A (ja) * 1997-03-14 1998-09-25 Nec Corp 半導体装置及びその製造方法
JP3123465B2 (ja) * 1997-06-09 2001-01-09 日本電気株式会社 Ｍｉｓトランジスタの製造方法
US6221709B1 (en) * 1997-06-30 2001-04-24 Stmicroelectronics, Inc. Method of fabricating a CMOS integrated circuit device with LDD N-channel transistor and non-LDD P-channel transistor
KR100269510B1 (ko) * 1998-05-20 2000-10-16 윤종용 반도체 장치의 제조 방법
JP2000196071A (ja) * 1998-12-25 2000-07-14 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
JP3530410B2 (ja) * 1999-02-09 2004-05-24 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP3530466B2 (ja) 2000-07-17 2004-05-24 Ｎｅｃエレクトロニクス株式会社 固体撮像装置
JP2002231821A (ja) * 2001-01-31 2002-08-16 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
US7115462B1 (en) * 2001-11-28 2006-10-03 Cypress Semiconductor Corp. Processes providing high and low threshold p-type and n-type transistors
US6882013B2 (en) * 2002-01-31 2005-04-19 Texas Instruments Incorporated Transistor with reduced short channel effects and method
US7416927B2 (en) * 2002-03-26 2008-08-26 Infineon Technologies Ag Method for producing an SOI field effect transistor
DE10221884A1 (de) 2002-05-16 2003-11-27 Infineon Technologies Ag Verfahren zum Herstellen einer Schicht-Anordnung, Schicht-Anordnung und Speicher-Anordnung
US6911695B2 (en) * 2002-09-19 2005-06-28 Intel Corporation Transistor having insulating spacers on gate sidewalls to reduce overlap between the gate and doped extension regions of the source and drain
US6806584B2 (en) * 2002-10-21 2004-10-19 International Business Machines Corporation Semiconductor device structure including multiple fets having different spacer widths
US6864135B2 (en) * 2002-10-31 2005-03-08 Freescale Semiconductor, Inc. Semiconductor fabrication process using transistor spacers of differing widths
DE10300687A1 (de) * 2003-01-10 2004-07-22 Infineon Technologies Ag Integrierte Halbleiterschaltung insbesondere Halbleiterspeicherschaltung und Herstellungsverfahren dafür
US7279746B2 (en) * 2003-06-30 2007-10-09 International Business Machines Corporation High performance CMOS device structures and method of manufacture
US6905923B1 (en) * 2003-07-15 2005-06-14 Advanced Micro Devices, Inc. Offset spacer process for forming N-type transistors
JP4796747B2 (ja) * 2003-12-25 2011-10-19 富士通セミコンダクター株式会社 Ｃｍｏｓ半導体装置の製造方法
US7033879B2 (en) * 2004-04-29 2006-04-25 Texas Instruments Incorporated Semiconductor device having optimized shallow junction geometries and method for fabrication thereof
US7223647B2 (en) * 2004-11-05 2007-05-29 Taiwan Semiconductor Manufacturing Company Method for forming integrated advanced semiconductor device using sacrificial stress layer
KR100585180B1 (ko) * 2005-02-21 2006-05-30 삼성전자주식회사 동작 전류가 개선된 반도체 메모리 소자 및 그 제조방법
JP4460552B2 (ja) * 2006-07-04 2010-05-12 シャープ株式会社 半導体記憶装置
CN105633154B (zh) * 2014-11-26 2020-04-21 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
KR102394938B1 (ko) 2015-05-21 2022-05-09 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조 방법
JP2019029448A (ja) * 2017-07-27 2019-02-21 キヤノン株式会社 撮像装置、カメラおよび撮像装置の製造方法
CN109494191A (zh) * 2018-11-19 2019-03-19 武汉新芯集成电路制造有限公司 半导体器件及其制备方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE244607C (ko) *
DE401113C (de) * 1923-04-22 1924-08-26 Fritz Schuster Heizbare Form zum Appretieren von Kleidungsstuecken
US4295897B1 (en) * 1979-10-03 1997-09-09 Texas Instruments Inc Method of making cmos integrated circuit device
US4474624A (en) * 1982-07-12 1984-10-02 Intel Corporation Process for forming self-aligned complementary source/drain regions for MOS transistors
US4470852A (en) * 1982-09-03 1984-09-11 Ncr Corporation Method of making CMOS device and contacts therein by enhanced oxidation of selectively implanted regions
US4577391A (en) * 1984-07-27 1986-03-25 Monolithic Memories, Inc. Method of manufacturing CMOS devices
JPS61105862A (ja) * 1984-10-30 1986-05-23 Toshiba Corp 半導体装置
US4760033A (en) * 1986-04-08 1988-07-26 Siemens Aktiengesellschaft Method for the manufacture of complementary MOS field effect transistors in VLSI technology
JP2559397B2 (ja) * 1987-03-16 1996-12-04 株式会社日立製作所 半導体集積回路装置及びその製造方法
US5024960A (en) * 1987-06-16 1991-06-18 Texas Instruments Incorporated Dual LDD submicron CMOS process for making low and high voltage transistors with common gate
JPS6484659A (en) * 1987-09-28 1989-03-29 Toshiba Corp Manufacture of semiconductor device
JPH01283956A (ja) * 1988-05-11 1989-11-15 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JPH0821687B2 (ja) * 1989-05-31 1996-03-04 富士通株式会社 半導体装置及びその製造方法
US5021354A (en) * 1989-12-04 1991-06-04 Motorola, Inc. Process for manufacturing a semiconductor device
KR950000141B1 (ko) * 1990-04-03 1995-01-10 미쓰비시 뎅끼 가부시끼가이샤 반도체 장치 및 그 제조방법
US5023190A (en) * 1990-08-03 1991-06-11 Micron Technology, Inc. CMOS processes

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Publication number Publication date
DE4126747A1 (de) 1993-01-21
GB2257563B (en) 1995-06-28
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GB9117254D0 (en) 1991-09-25
US5291052A (en) 1994-03-01

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