JP4796747B2 - Ｃｍｏｓ半導体装置の製造方法 - Google Patents

Description

本発明は、ｐ型およびｎ型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを有するＣＭＯＳ半導体装置の製造方法に係り、特に不純物拡散領域を精度良く形成するＣＭＯＳ半導体装置の製造方法に関する。

ＣＭＯＳ−ＬＳＩなどの半導体装置はムーアの法則を満たして、最小加工サイズの微細化が進められている。微細化が進むと集積度の向上や電子速度の飛躍的向上が期待され、素子動作の超高速化が実現される。

しかしながら、微細化に伴って様々な問題が生じてくる。例えば、ゲート長が短くなると閾値電圧のロールオフが生じ、印加電圧が０であってもドレイン電流が流れる短チャネル効果が生じる。

通常、図１に示すように、浅い接合領域１０１の不純物イオンはゲート電極１０２をマスクとしてイオン打ち込み法により半導体基板表面に注入され、ゲート１０３の両側の半導体領域に浅い接合領域１０１ａが形成される。注入した後の工程において不純物イオンを活性化するための熱処理により、不純物イオンが熱拡散して浅い接合領域１０１ｂがゲート１０３の直下まで形成される。このようになると短チャネル効果が生じ、閾値電圧Ｖthのロールオフが生じるという問題が生じる。特に半導体装置の微細化によりゲート長Ｌｇが短くなるにつれてゲート直下の浅い接合領域の侵入が顕著になることが懸念される。

そこで、この対策として、図２に示すように、浅い接合領域１０１ｃの不純物イオン注入の際に、ゲート１０３の側壁面に薄膜のサイドウォール絶縁膜１０４を形成して、ゲート長Ｌｇよりゲート長方向厚さが大なるマスクを使用して、ゲート１０３の端部から離隔された領域に浅い接合領域１０１ｃの不純物イオンを注入することが提案されている。このようにすると、活性化のための熱処理後であっても浅い接合領域１０１ｄがゲート直下に入り込むことを抑制し、短チャネル効果を抑制することができると期待される。

また、特許文献１では、浅い接合領域を形成する際に、ゲートをマスクとして不純物イオンを注入し、深い接合領域であるソース／ドレイン領域を形成する際に、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとで異なるゲート長方向厚さのサイドウォール絶縁膜をマスクとして用いることが提案されている。ゲート長方向厚さの大なるサイドウォール絶縁膜でｎ型ＭＯＳトランジスタのソース／ドレイン領域を形成し、サイドウォール絶縁膜をエッチングにより薄膜化してｐ型ＭＯＳトランジスタのソース／ドレイン領域をゲート端部のより近くに形成し、次いで活性化熱処理するというものである。

また、特許文献２では、サイドウォール絶縁膜の積層体を形成し、ゲート長方向厚さの大なるサイドウォール絶縁膜積層体をマスクとして不純物イオンを注入してソース／ドレイン領域を形成し、次いで不純物イオンの活性化の熱処理を行い、さらに外側のサイドウォール絶縁膜を除去して内側のサイドウォール絶縁膜をマスクとして不純物イオンを注入し浅い接合領域を形成し低温で浅い接合領域の活性化熱処理を行う。これらの処理はｎ型およびｐ型ＭＯＳトランジスタについて同様に行い、短チャネル効果を抑制するというものである。
特開平１０−２２３７７２号公報 特開２００１−１５７３７号公報

ところで、例えばゲート長が４０ｎｍのｐ型ＭＯＳトランジスタの場合、短チャネル効果を抑制するために、ｐ型の不純物イオンであるＢ⁺を注入する際のサイドウォール絶縁膜のゲート長方向厚さは１０ｎｍ程度が必要である。しかしながら、ｎ型ＭＯＳトランジスタにはＡｓ⁺が不純物イオンとして用いられており、Ａｓ+はＢ+より拡散係数が大幅に低いので、ｐ型と同じ膜厚のサイドウォール絶縁膜を用いると、活性化熱処理後であってもゲート端部からの浅い接合領域が遠くに離隔しすぎ、寄生抵抗が増加し電流駆動能力が低下してしまうという問題がある。

また、上記の特許文献１の手法では、単にサイドウォール絶縁膜をエッチングしているのでサイドウォール絶縁膜のゲート長方向厚さを精度良く制御することは困難であり、また、浅い接合領域はゲート電極をマスクとして、ｎ型およびｐ型ＭＯＳトランジスタを形成しているので、短チャネル効果を抑制することは困難である。

また、上記の特許文献２の手法では、浅い接合領域をｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタについて同じ長さのマスクを使用して形成しているので、ｎ型とｐ型の不純物イオンの拡散係数が異なることにより短チャネル効果が生じるという問題がある。

そこで、本発明は上記問題点に鑑みてなされたもので、本発明の目的は、閾値電圧のロールオフを抑制しつつ飽和ドレイン電流の最大化を図るＣＭＯＳ半導体装置の製造方法を提供することである。

本発明の一観点によれば、半導体基板にソース／ドレイン領域を有するｐ型トランジスタが形成される第１の領域と、ソース／ドレイン領域を有するｎ型トランジスタが形成される第２の領域を備えたＣＭＯＳ半導体装置の製造方法であって、前記半導体基板上にゲート絶縁膜およびゲート電極からなるゲートを形成する工程と、次いで、前記ゲートの側壁面に第１のサイドウォール絶縁膜を形成する工程と、次いで、前記第１のサイドウォール絶縁膜を覆う第２のサイドウォール絶縁膜を形成する工程と、次いで、前記第１の領域において、ゲート電極、第１および第２のサイドウォール絶縁膜をマスクとしてｐ型不純物を注入して前記ソース／ドレイン領域よりも浅い第１の接合領域を形成する工程と、次いで、前記第２のサイドウォール絶縁膜を除去する工程と、次いで、前記第２の領域において、ゲート電極および第１のサイドウォール絶縁膜をマスクとしてｎ型不純物を注入して前記ソース／ドレイン領域よりも浅い第２の接合領域を形成する工程と、次いで、前記第１のサイドウォール絶縁膜を覆う第３のサイドウォール絶縁膜を形成する工程と、次いで、前記第１の領域において、ゲート電極、第１および第３のサイドウォール絶縁膜をマスクとしてｐ型不純物を注入して前記ソース／ドレイン領域を形成すると共に、前記第２の領域において、ゲート電極、第１および第３のサイドウォール絶縁膜をマスクとしてｎ型不純物を注入して前記ソース／ドレイン領域を形成する工程と、を備えることを特徴とするＣＭＯＳ半導体装置の製造方法。
が提供される。

本発明によれば、ｎ型不純物を注入する際に使用するサイドウォール絶縁膜を第１のサイドウォール絶縁膜とし、ｐ型不純物を注入する際に使用するサイドウォール絶縁膜を第１のサイドウォール絶縁膜と第２のサイドウォール絶縁膜の積層体とすることにより、ｎ型不純物よりなるソース／ドレイン領域よりも浅い第２の接合領域をｐ型不純物よりなるソース／ドレイン領域よりも浅い第１の接合領域よりもゲートの側壁面の近くに形成する。したがって、第２のサイドウォール絶縁膜のゲート長方向の厚さを制御することにより、精度良く第１および第２の浅い接合領域を形成することができる。

本発明によれば、浅い接合領域を形成する際にマスクとして使用するサイドウォール絶縁膜の厚さを異ならせて浅い接合領域が形成される位置を制御することにより、浅い接合領域が再配置された際に第１の浅い接合領域がゲート直下に過大に侵入することを防止すると共に、第２の浅い接合領域がゲート側壁面から過大に離隔することを防止することができる。その結果、閾値電圧のロールオフを抑制しつつ飽和ドレイン電流の最大化を図ることができる。

以下図面を参照しつつ実施の形態を説明する。

（第１の実施の形態）
図３は、本発明の第１の実施の形態に係る半導体装置の製造工程により形成される半導体装置の断面図である。

図３を参照するに、半導体装置１０は、半導体基板、例えばシリコン基板１１に形成されたｐ型ＭＯＳトランジスタ１２とｎ型ＭＯＳトランジスタ１３から構成され、それぞれのＭＯＳトランジスタ１２、１３の浅い接合領域２９、３０がゲート２２の端部からほぼ同様の距離だけ離隔して形成されている。その結果、ｐ型およびｎ型ＭＯＳトランジスタ１２、１３において短チャネル効果の抑制と飽和ドレイン電流の最大化を両立することができる。以下、この半導体装置の製造方法を詳細に説明する。

図４〜図７は、第１の実施の形態に係る半導体装置の製造工程を示す断面図である。

図４（Ａ）の工程では、シリコン基板１１にＳＴＩ法により素子分離領域１４を形成する。具体的には、シリコン基板１１のトレンチエッチングによりトレンチ１１−１を形成し、トレンチ１１−１の内壁の熱酸化、ＣＶＤ法によるシリコン酸化膜の充填を行い、次いでＣＭＰ法による平坦化を行い素子分離領域１４を形成する。なお、シリコン基板１１は、バルク基板でもＳＯＩ基板（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｉｎｇ ｓｕｂｓｔｒａｔｅ）でもよい。ＳＯＩ基板を用いることにより、後の工程で形成されるソース／ドレイン領域と基板との間に生じる空乏層による寄生容量を低減して、トランジスタの動作速度を向上することができる。また、ＳＴＩ法は公知の方法を用いて形成することができる。

図４（Ａ）の工程ではさらに、イオン注入法によりｐ型ＭＯＳトランジスタを形成する素子領域１５にＡｓ^＋、Ｐ^＋などのｎ型不純物イオンを打込み、ｐ型ＭＯＳトランジスタを形成する素子領域１６にＢ^＋、ＢＦ₂ ^＋などのｐ型不純物イオンを打込み、それぞれｎ型ウェル領域１８、ｐ型ウェル領域１９を形成する。

次いで図４（Ｂ）の工程では、シリコン基板１１の表面のシリコン自然酸化膜（不図示）をＨＦ処理により除去し、ＣＶＤ法、スパッタ法、あるいは熱酸化処理により、例えば厚さが３ｎｍのシリコン酸化膜（後にゲート絶縁膜となる。）２０ａを形成する。熱酸化処理は、例えば酸素雰囲気中で６００℃〜１１００℃の温度で１分間〜２０分間行う。なお、シリコン酸化膜２０ａの替わりに、シリコン酸窒化膜やシリコン窒化膜でもよく、さらにこれらの膜とシリコン酸化膜との積層体でもよい。

図４（Ｂ）の工程ではさらに、シリコン酸化膜２０ａ上にＣＶＤ法によりノンドープのポリシリコン膜２１ａを形成する。例えば減圧ＣＶＤ法により、チャンバー内圧力を１０Ｐａ〜５０Ｐａ、基板温度を６００℃〜６５０℃の範囲で加熱して、モノシランガスを流量５０ｓｃｃｍ〜３００ｓｃｃｍ、５分間〜６０分間流し、厚さ２０ｎｍ〜２００ｎｍのポリシリコン膜２１ａ（後にゲート電極となる。）を形成する。ＰＨ₃ガス等を混合して、Ｐ^＋やＢ^＋をドープしたドープトポリシリコン膜を形成してもよい。

次いで図４（Ｃ）の工程では、ポリシリコン膜２１ａ上にレジスト膜（不図示）を形成しパターニングして、レジスト膜をマスクとしてＲＩＥ法によりポリシリコン膜２１ａおよびシリコン酸化膜２０ａをエッチングして、ゲート電極２１およびゲート絶縁膜２０よりなるゲート２２を形成する。ここでは、ゲート長を例えば４０ｎｍに設定する。

次いで図４（Ｄ）の工程では、図４（Ｃ）の構造体を覆うようにＣＶＤ法により例えば厚さ５ｎｍのシリコン窒化膜２３ａを形成する。シリコン窒化膜２３ａは、例えば基板温度を６５０℃、圧力２０Ｐａに設定して、ジクロロシランガス（流量６６０ｓｃｃｍ）およびアンモニアガス（流量８７０ｓｃｃｍ）を用いて形成する。

次いで図５（Ａ）の工程では、シリコン窒化膜２３ａをＣ_xＨ_yＦ_zガスを用いてＲＩＥ法によりエッチバックし、ゲート２２の側壁面にシリコン窒化膜よりなる第１サイドウォール絶縁膜２３を形成する。第１サイドウォール絶縁膜２３のゲート長方向厚さＬ１を１ｎｍ〜１０ｎｍ（好ましくは３〜５ｎｍ）の範囲に設定する。ここではＬ１を５ｎｍとする。

次いで図５（Ｂ）の工程では、図５（Ａ）の構造体を覆うように、ＣＶＤ法により例えば厚さ５ｎｍのシリコン酸化膜（不図示）を形成する。シリコン酸化膜は、例えば基板温度を８５０℃、圧力１００Ｐａに設定して、シランガス（流量８００ｓｃｃｍ）および酸素ガス（流量６００ｓｃｃｍ）を用いて形成する。次いで、シリコン酸化膜をＣＦ₄とＨ₂の混合ガスを用いてＲＩＥ法によりエッチバックし、シリコン酸化膜よりなる第２サイドウォール絶縁膜２４を形成する。第２サイドウォール絶縁膜２４のゲート長方向厚さＬ２を１ｎｍ〜１０ｎｍ（好ましくは３〜５ｎｍ）の範囲に設定する。ここではＬ２を５ｎｍとする。

次いで図５（Ｃ）の工程では、図５（Ｂ）の構造体をレジスト膜２５により覆い、ｐ型ＭＯＳトランジスタの素子領域１５に開口部２５−１を形成する。次いで、ゲート電極２１と第１および第２サイドウォール絶縁膜２３、２４をマスクとして、ｐ型ＭＯＳトランジスタの素子領域１６にＡｓ⁺（例えば注入エネルギー３０ｋｅＶ、ドーズ量１×１０¹³ｃｍ^-2）を例えば注入角度３５度に設定して打ち込み、ゲート２２の両側のシリコン基板１１にｎ型ポケット領域２６を形成する。

図５（Ｃ）の工程ではさらに、ゲート電極２１と第１および第２サイドウォール絶縁膜２３、２４をマスクとして、Ｂ⁺（例えば注入エネルギー１ｋｅＶ、ドーズ量４×１０¹⁴ｃｍ^-2）を基板面にほぼ垂直に打ち込み、ゲート２２の両側にｐ型の浅い接合領域２９を形成する。ここで、ｐ型ＭＯＳトランジスタの浅い接合領域２９は、ポケット領域２６の上側、すなわちシリコン基板１１の表面側に形成され、第２サイドウォール絶縁膜２４の表面から外側の領域に形成される。すなわち、ゲート２２の側壁面から約１０ｎｍの位置から外側の領域に形成される。

次いで図６（Ａ）の工程では、レジスト膜２５を除去し、次いで等方性エッチング、例えばウェットエッチングにより第２サイドウォール絶縁膜２４を除去する。

次いで図６（Ｂ）の工程では、図６（Ａ）の構造体をレジスト膜３１により覆い、ｎ型ＭＯＳトランジスタの素子領域１６に開口部３１−１を形成する。次いで、ゲート電極２１と第１サイドウォール絶縁膜２３をマスクとして、Ｂ^＋（例えば注入エネルギー１０ｋｅＶ、ドーズ量１×１０¹³ｃｍ^-2）を例えば入射角３５度に設定して打ち込み、ゲート２２の両側のシリコン基板１１にｐ型ポケット領域２８を形成する。

図６（Ｂ）の工程ではさらに、ゲート電極２１と第１サイドウォール絶縁膜２３をマスクとして、Ａｓ⁺（注入エネルギー１ｋｅＶ）を基板面にほぼ垂直に打ち込み、ゲートの両側に浅い接合領域３０を形成する。ここで、浅い接合領域３０は、ポケット領域の上側、すなわちシリコン基板表面側に形成され、第１サイドウォール絶縁膜２３の表面から外側の領域に形成される。すなわち、ゲート２２の側壁面から例えば約５ｎｍの位置から外側の領域に形成される。

次いで図６（Ｃ）の工程では、レジスト膜３１を除去し、構造体の表面を覆うシリコン窒化膜（不図示）を、例えば膜厚５０ｎｍに形成する。形成方法は図４（Ｄ）において説明した方法と同様である。次いで、シリコン窒化膜をＣ_xＨ_yＦ_zガスを用いてＲＩＥ法によりエッチバックし、シリコン窒化膜よりなる第３サイドウォール絶縁膜３２を形成する。第３サイドウォール絶縁膜３２のゲート長方向厚さＬ３を１０ｎｍ〜１００ｎｍ（好ましくは３０〜５０ｎｍ）の範囲に設定し、ここでは５０ｎｍとする。

次いで図７（Ａ）の工程では、図６（Ｃ）の構造体表面をレジスト膜３３により覆い、ｐ型ＭＯＳトランジスタの素子領域１５を開口する。次いで、ゲート電極２１と第１および第３サイドウォール絶縁膜２３、３２をマスクとして、Ｂ^＋（例えば注入エネルギー５ｋｅＶ、ドーズ量２×１０¹⁵ｃｍ^-2）を基板面にほぼ垂直に打ち込み、ゲート２２の両側の素子領域１５に深い接合領域であるソース／ドレイン領域３４を形成する。ソース／ドレイン領域３４は、第３サイドウォール絶縁膜３２の表面から外側の領域に形成される。

次いで図７（Ｂ）の工程では、レジスト膜３３を除去し、次いで構造体表面をレジスト膜３６により覆い、ｎ型ＭＯＳトランジスタの素子領域１６に開口部３６−１を形成する。次いで、ゲート電極２１と第１および第３サイドウォール絶縁膜２３、３２をマスクとして、Ｐ^＋（例えば注入エネルギー６ｋｅＶ、ドーズ量２×１０¹⁵ｃｍ^-2）を基板面にほぼ垂直に打ち込み、ゲート２２の両側の素子領域１６に深い接合領域であるソース／ドレイン領域３５を形成する。ここで、ソース／ドレイン領域３５は、第３サイドウォール絶縁膜３２の表面から外側の領域に形成される。

次いで図７（Ｃ）の工程では、ＲＴＰ装置などで構造体を例えば８００℃に加熱して、ソース／ドレイン領域３４、３５、浅い接合領域２、ポケット領域の不純物イオンの活性化熱処理を行う。シリコン基板中でのＢ⁺の拡散係数はＡｓ⁺よりも大きいので、ｐ型の浅い接合領域２９がｎ型の浅い接合領域３０よりも拡大して、ゲート２２の下側付近のｐ型およびｎ型の浅い接合領域２９、３０の分布は、ｎ型ＭＯＳトランジスタ１３とほぼ同様となる。例えばｐ型ＭＯＳトランジスタ１２の浅い接合領域２９はｎ型ＭＯＳトランジスタと比較してゲート２２の側壁面から離隔して注入されたので、活性化熱処理により拡散しても、短チャネル効果の発生を抑制することができる。なお、活性化熱処理が行われる温度範囲（例えば４００℃〜１０００℃）では、不純物イオンのシリコン基板中の拡散係数は、Ｂ⁺＞ＢＦ₂ ⁺＞Ｓｂ⁺＞Ａｓ⁺の関係を有している。浅い接合領域２９、３０の不純物イオンとして、Ｂ⁺の替わりにＢＦ₂ ⁺、Ａｓ⁺の替わりにＳｂ⁺を用いてもよい。

図７（Ｃ）の工程ではさらに、レジスト膜３６を除去し、構造体の表面にスパッタ法によりＴｉ膜あるいはＣｏ膜（不図示）を形成し、加熱処理を行って基板表面およびゲート電極表面をシリサイド化しＴｉＳｉ₂膜、ＣｏＳｉ₂膜などのシリサイド膜を形成する。次いでシリサイド化しなかったＴｉ膜、Ｃｏ膜を除去する。この後の工程は図示および詳しい説明を省略するが、図７（Ｃ）の構造体を層間絶縁膜により覆い、層間絶縁膜上に配線層を形成する。配線層とｐ型およびｎ型ＭＯＳトランジスタとの間は、ソース／ドレイン領域に接触するコンタクトにより電気的に接続され、さらに多層の層間絶縁膜や配線層等が形成され半導体装置が完成される。

本実施の形態によれば、不純物イオンを注入する際にマスクとして、ゲート電極に加えて第１サイドウォール絶縁膜単体あるいは、第１および第２サイドウォール絶縁膜の積層体をそれぞれｎ型、ｐ型の浅い接合領域３０、２９の形成において使い分けているので、それぞれのゲート長方向厚さにより、ｎ型の浅い接合領域３０をｐ型の浅い接合領域２９よりもゲート側壁面に近接して精度良く配置することができる。その結果、活性化熱処理後の再配置した浅い接合領域２９、３０の分布がｎ型ＭＯＳトランジスタ１３とｐ型ＭＯＳトランジスタ１２とでゲート側壁面と浅い接合領域のゲート側端部との距離がほぼ同じに配置されるので、短チャネル効果を防止すると共に、ｎ型ＭＯＳトランジスタ１３の寄生抵抗を抑制することができる。したがって、閾値電圧のロールオフを抑制しつつ飽和ドレイン電流の最大化を図ることができる。

本実施の形態の一実施例として、本実施の形態の製造方法によりゲート長を４０ｎｍのＣＭＯＳ半導体装置を作製した。このＣＭＯＳ半導体装置の閾値電圧は、ｎ型ＭＯＳトランジスタでは＋０．１Ｖ、ｐ型ＭＯＳトランジスタでは−０．１Ｖとなった。また、ドレイン電圧がそれぞれ１Ｖ（ｎ型ＭＯＳトランジスタ）、−１Ｖ（ｐ型ＭＯＳトランジスタ）の条件で、ゲート幅１μｍ当たりの飽和ドレイン電流がｎ型ＭＯＳトランジスタでは１ｍＡ、ｐ型ＭＯＳトランジスタでは４５０μＡが得られた。このことより、ゲート長が４０ｎｍと短小化されていても、閾値電圧のロールオフが抑制され、大きな飽和ドレイン電流が得られる半導体装置が実現できたことが分かる。

なお、上記の実施の形態において、Ｂ⁺の替わりにＢＦ₂ ⁺を用いてもよく。Ａｓ⁺の替わりにＳｂ⁺を用いてもよい。

また、図５（Ｃ）の工程において、ポケット領域２６を形成する前に浅い接合領域２９を形成してもよい。図６（Ｂ）の工程でも同様である。

また、本実施の形態の半導体装置の製造方法では、深い接合領域の形成を浅い接合領域の後に行っているが、浅い接合領域の形成の前に行ってもよい。例えば、図４（Ｃ）の工程の後に、第１サイドウォール絶縁膜と第３サイドウォール絶縁膜の積層体のゲート長方向厚さに同程度のゲート長方向厚さの第４サイドウォール絶縁膜をゲート側壁面に形成して、図７（Ａ）および（Ｂ）の工程と同様に深い接合領域を形成し、次いで活性化熱処理を行い、さらに第４サイドウォール絶縁膜を除去する。次いで図４（Ｄ）〜図６（Ｃ）の工程と同様にして行い、次いで浅い接合領域の活性加熱処理を行う。この方法によれば、浅い接合領域を形成する前に高温の深い接合領域の活性化熱処理を行うので、浅い接合領域の活性化熱処理をより低温で行うことができ、拡散による浅い接合領域の再配置を制御良く行うことができる。この効果はゲート長が短小化されるにつれて一層増大する。

以下、第１の実施の変形例に係る半導体装置の製造方法について説明する。本変形例は、浅い接合領域の形成を、ｎ型ＭＯＳトランジスタを先に行い、ｐ型ＭＯＳトランジスタを後にした以外は第１の実施の形態と同様である。

図８〜図９は第１の実施の形態の変形例に係る半導体装置の製造工程を示す断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。

図８（Ａ）の工程では、図４（Ａ）〜図２（Ａ）までの工程と同様にして、シリコン基板１１上のｐ型ＭＯＳトランジスタおよびｎ型トランジスタの素子領域１５、１６にシリコン酸化膜のゲート絶縁膜２０とポリシリコン膜のゲート電極２１からなるゲート２２を形成する。

次いで図８（Ｂ）の工程では、図８（Ａ）の構造体表面をレジスト膜４１により覆い、ｎ型ＭＯＳトランジスタの領域に開口部４１−１を形成する。次いで、ゲート電極２１と第１サイドウォール絶縁膜２３をマスクとして、図６（Ｂ）の工程と同様にしてＢ^＋を基板面に斜めに打ち込み、次いで、Ａｓ⁺を基板面に垂直に打ち込んで第１サイドウォール絶縁膜２３の外側の素子領域１６にｐ型ポケット領域２８およびｎ型の浅い接合領域３０を形成する。

次いで図８（Ｃ）の工程では、レジスト膜４１を除去し、構造体表面を覆うように、図５（Ｂ）の工程と同様にして、ＣＶＤ法によりシリコン酸化膜を形成し、エッチバックしてゲート長方向厚さＬ２の第２サイドウォール絶縁膜２４を形成する。

次いで図９の工程では、図５（Ｃ）の工程と同様にして、図８（Ｃ）の構造体表面をレジスト膜４２により覆い、ｐ型ＭＯＳトランジスタの素子領域１５に開口部４２−１を形成し、次いで、ゲート電極２１と第１および第２サイドウォール絶縁膜２３、２４をマスクとして、Ａｓ^＋を斜めから打ち込み、さらにＢ⁺を基板面にほぼ垂直に打ち込み、ｎ型ポケット領域２６およびｐ型の浅い接合領域２９を形成する。次いで、図示は省略するが、レジスト膜４２を除去し、等方性エッチング例えばウェットエッチングにより第２サイドウォール絶縁膜２４を除去する。さらに、第１の実施の形態と同様に、図６（Ｃ）〜図７（Ｃ）の工程を行う。

本変形例によれば、先にゲート電極と第１サイドウォール絶縁膜をマスクとして使用してｐ型の浅い接合領域を形成し、その後に、第１サイドウォール絶縁膜を覆う第２サイドウォール絶縁膜をマスクとしてｎ型の浅い接合領域を形成しているので、上記の第１の実施の形態における第２サイドウォール絶縁膜のエッチング工程を経ることなく両方の浅い接合領域を形成する。したがって、エッチングが過大となる場合の問題を回避することができ、また、工程数減により製造方法の単純化および容易化を図ることができる。

なお、本変形例では第２サイドウォール絶縁膜を第３ウォール絶縁膜のゲート長方向厚さが等しい（Ｌ２＝Ｌ３）場合は、第２サイドウォール絶縁膜を除去せずにソース／ドレイン領域を形成してもよい。第１の実施の形態に係る製造方法よりさらに工程数を減少し、簡略化することができる。

（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置の製造方法は、ゲート電極の側壁面を酸化処理してシリコン酸化膜の第１サイドウォール絶縁膜を設けたことに主な特徴がある。

図１０（Ａ）〜（Ｄ）は、第２の実施の形態に係る半導体装置の製造工程を示す断面図である。

図１０（Ａ）の工程では、図４（Ａ）および（Ｂ）と同様にして、半導体基板１１に素子分離領域１４を形成し、ゲート絶縁膜となるシリコン酸化膜２０ａとゲート電極となるポリシリコン膜２１ａを形成する。

図１０（Ａ）の工程ではさらに、ポリシリコン膜２１ａ上に、ＣＶＤ法やスパッタ法によりシリコン酸化膜５１ａ（膜厚２００ｎｍ）を形成する。

次いで図１０（Ｂ）の工程では、シリコン酸化膜５１ａ上にレジスト膜（不図示）を形成しパターニングして、レジスト膜をマスクとしてＲＩＥ法により、シリコン酸化膜５１ａ、ポリシリコン膜２１ａを順次エッチングして、シリコン酸化膜２０ａ上にポリシリコン膜のゲート電極２１およびシリコン酸化膜のティップマスク５１の積層体５２を形成する。この際、積層体５２のゲート長方向厚さＬ４は、最終的なゲート長より長く設定する。すなわち、ゲート長方向厚さＬ４＝ゲート長＋第１サイドウォール絶縁膜のゲート長方向厚さＬ１×２に設定する。

次いで図１０（Ｃ）の工程では、ＲＴＰ装置を用いて、酸素雰囲気中で温度８００℃〜９００℃の範囲で５秒〜１０秒加熱してポリシリコン膜２１の側壁面を熱酸化する。ゲート長方向厚さＬ１が１ｎｍ〜１０ｎｍ（好ましくは３ｎｍ〜５ｎｍ）に設定した第１サイドウォール絶縁膜５３を形成する。ついで、異方性エッチングによりゲート上のティップマスク５１および構造体５２直下を除く半導体基板１１上のシリコン酸化膜２０ａを除去して、図１０（Ｄ）に示す構造体を形成する。次いで、第１の実施の形態の図５（Ｂ）〜図７（Ｃ）の工程と、第２サイドウォール絶縁膜をシリコン窒化膜により形成する以外は略同様にして、本実施の形態に係る半導体装置を形成する。

本実施の形態によれば、第１サイドウォール絶縁膜５３をポリシリコン膜の側壁面を酸化することにより形成するので、膜厚の制御が確実で容易となるので、浅い接合領域を形成する際のマスクのゲート長方向の長さの制御が良好となり、精度良く浅い接合領域を形成することができる。

なお、上記の説明においてｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタを入れ換えて、厚いサイドウォール絶縁膜、例えば第１および第２サイドウォール絶縁膜の積層体をマスクとしてｎ型の不純物イオン（Ａｓ⁺またはＳｂ⁺）を用いてｎ型ＭＯＳトランジスタの浅い接合を形成し、薄いサイドウォール絶縁膜、例えば第１サイドウォール絶縁膜をマスクとしてｐ型の不純物イオン（Ｂ⁺またはＢＦ₂ ⁺）を用いてｐ型ＭＯＳトランジスタの浅い接合を形成してもよい。

以上本発明の好ましい実施の形態について詳述したが、本発明は係る特定の実施の形態に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内において、種々の変形・変更が可能である。例えば、本発明の半導体装置は、第１の実施の形態の変形例と第２の実施の形態を組み合わせてもよい。

なお、以上の実施の形態の説明に関して更に以下の付記を開示する。
（付記１） 半導体基板にｐ型トランジスタが形成される第１の領域とｎ型トランジスタが形成される第２の領域を備えたＣＭＯＳ半導体装置の製造方法であって、
前記半導体基板上にゲート絶縁膜およびゲート電極からなるゲートを形成する工程と、
前記ゲートの側壁面にサイドウォール絶縁膜を形成する工程と、
前記ゲート電極およびサイドウォール絶縁膜をマスクとして第１および第２の領域にｐ型およびｎ型不純物を各々注入して第１および第２の浅い接合領域を形成する工程とを備え、
前記第１および第２の浅い接合領域を形成する工程において、ｎ型不純物を注入する際にマスクとして使用するサイドウォール絶縁膜が、ｐ型不純物を注入する際にマスクとして使用するサイドウォール絶縁膜よりも、ゲート長方向の厚さが小なることを特徴とするＣＭＯＳ半導体装置の製造方法。
（付記２） 半導体基板にｐ型トランジスタが形成される第１の領域とｎ型トランジスタが形成される第２の領域を備えたＣＭＯＳ半導体装置の製造方法であって、
前記半導体基板上にゲート絶縁膜およびゲート電極からなるゲートを形成する工程と、
前記ゲートの側壁面に第１のサイドウォール絶縁膜を形成する工程と、
前記第１のサイドウォール絶縁膜を覆う第２のサイドウォール絶縁膜を形成する工程と、
前記第１の領域において、ゲート電極、第１および第２のサイドウォール絶縁膜をマスクとしてｐ型不純物を注入して第１の浅い接合領域を形成する工程と、
第２のサイドウォール絶縁膜を除去する工程と、
前記第２の領域において、ゲート電極および第１のサイドウォール絶縁膜をマスクとしてｎ型不純物を注入して第２の浅い接合領域を形成する工程とを備えることを特徴とするＣＭＯＳ半導体装置の製造方法。
（付記３） 前記第２の浅い接合領域を形成する工程の後に、
前記第１のサイドウォール絶縁膜を覆う第３のサイドウォール絶縁膜を形成する工程と、
前記ゲート電極、第１および第３のサイドウォール絶縁膜をマスクとして、前記第１の領域においてｐ型不純物、第２の領域においてｎ型不純物を各々注入して各々深い接合領域を形成する工程とを備えることを特徴とする付記２記載のＣＭＯＳ半導体装置の製造方法。
（付記４） 半導体基板にｐ型トランジスタが形成される第１の領域とｎ型トランジスタが形成される第２の領域を備えたＣＭＯＳ半導体装置の製造方法であって、
前記半導体基板上にゲート絶縁膜およびゲート電極からなるゲートを形成する工程と、
前記ゲートの側壁面に第１のサイドウォール絶縁膜を形成する工程と、
前記第２の領域において、ゲート電極および第１のサイドウォール絶縁膜をマスクとしてｎ型不純物を注入して第２の浅い接合領域を形成する工程と、
前記第１のサイドウォール絶縁膜を覆う第２のサイドウォール絶縁膜を形成する工程と、
前記第１の領域において、ゲート電極、第１および第２のサイドウォール絶縁膜をマスクとしてｐ型不純物を注入して第１の浅い接合領域を形成する工程とを備えることを特徴とするＣＭＯＳ半導体装置の製造方法。
（付記５） 前記第１の浅い接合領域を形成する工程の後に、
前記第２のサイドウォール絶縁膜を除去する工程と、
前記第１のサイドウォール絶縁膜を覆う第３のサイドウォール絶縁膜を形成する工程と、
前記ゲート電極、第１および第３のサイドウォール絶縁膜をマスクとして、前記第１の領域においてｐ型不純物、第２の領域においてｎ型不純物を各々注入して深い接合領域を形成する工程とを備えることを特徴とする付記４記載のＣＭＯＳ半導体装置の製造方法。
（付記６） 前記ゲートを形成する工程と前記第１のサイドウォール絶縁膜を形成する工程との間に、
前記ゲートの側壁面に第４のサイドウォール絶縁膜を形成する工程と、
前記ゲート電極、第４のサイドウォール絶縁膜をマスクとして、前記第１の領域においてｐ型不純物、第２の領域においてｎ型不純物を各々注入して深い接合領域を形成する工程と、
前記第４のサイドウォール絶縁膜を除去する工程とを備え、
前記第４のサイドウォール絶縁膜は、積層された前記第１のサイドウォール絶縁膜と第２のサイドウォール絶縁膜に対して、ゲート長方向の厚さが同程度か大なることを特徴とする付記２または４記載のＣＭＯＳ半導体装置の製造方法。
（付記７） 前記ゲートを形成する工程において、最終的なゲート長さよりも大なる長さのゲートを形成すると共に、
前記第１のサイドウォール絶縁膜を形成する工程において、ゲート電極の側壁面を酸化処理してシリコン酸化膜に改質し第１のサイドウォール絶縁膜とすることを特徴とする付記２〜６のうちいずれか一項記載のＣＭＯＳ半導体装置の製造方法。
（付記８） 所定の温度に加熱して前記第１および第２の浅い接合領域のｐ型およびｎ型不純物を活性化する工程を備え、
前記所定の温度において、前記ｐ型不純物は、前記ｎ型不純物よりも前記半導体基板中の拡散係数が大なることを特徴とする付記１〜７のうち、いずれか一項記載のＣＭＯＳ半導体装置の製造方法。
（付記９） 前記第１のサイドウォール絶縁膜と第２のサイドウォール絶縁膜は異なる材料よりなることを特徴とする付記２〜８のうち、いずれか一項記載のＣＭＯＳ半導体装置の製造方法。
（付記１０） 前記ｐ型不純物がＢ⁺およびＢＦ₂ ⁺のうち少なくともいずれかの不純物イオンであり、前記ｎ型不純物がＡｓ⁺およびＳｂ⁺のうち少なくともいずれかの不純物イオンであることを特徴とする付記１〜９のうち、いずれか一項記載のＣＭＯＳ半導体装置の製造方法。

従来の半導体装置の問題点（その１）を説明するための図である。 従来の半導体装置の問題点（その２）を説明するための図である。 本発明の第１の実施の形態に係る半導体装置の製造工程により形成された半導体装置の断面図である。 （Ａ）〜（Ｄ）は第１の実施の形態に係る半導体装置の製造工程（その１）を示す断面図である。 （Ａ）〜（Ｃ）は第１の実施の形態に係る半導体装置の製造工程（その２）を示す断面図である。 （Ａ）〜（Ｃ）は第１の実施の形態に係る半導体装置の製造工程（その３）を示す断面図である。 （Ａ）〜（Ｃ）は第１の実施の形態に係る半導体装置の製造工程（その４）を示す断面図である。 （Ａ）〜（Ｃ）は第１の実施の形態の変形例に係る半導体装置の製造工程（その１）を示す断面図である。 第１の実施の形態の変形例に係る半導体装置の製造工程（その２）を示す断面図である。 （Ａ）〜（Ｄ）は本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。

符号の説明

１０ 半導体装置
１１ シリコン基板
１２ ｐ型ＭＯＳトランジスタ
１３ ｎ型ＭＯＳトランジスタ
１５ ｐ型ＭＯＳトランジスタを形成する素子領域
１６ ｎ型ＭＯＳトランジスタを形成する素子領域
１８ ｎ型ウェル領域
１９ ｐ型ウェル領域
２０ ゲート絶縁膜
２０ａ シリコン酸化膜
２１ ゲート電極
２１ａ ポリシリコン膜
２２ ゲート
２３、５３ 第１サイドウォール絶縁膜
２３ａ シリコン窒化膜
２４ 第２サイドウォール絶縁膜
２６ ｎ型ポケット領域
２８ ｐ型ポケット領域
２９、３０ 浅い接合領域
３２ 第３サイドウォール絶縁膜
３４、３５ ソース／ドレイン領域
３８ａ、３８ｂ シリサイド膜

Claims (3)

1. 半導体基板にソース／ドレイン領域を有するｐ型トランジスタが形成される第１の領域と、ソース／ドレイン領域を有するｎ型トランジスタが形成される第２の領域を備えたＣＭＯＳ半導体装置の製造方法であって、
   前記半導体基板上にゲート絶縁膜およびゲート電極からなるゲートを形成する工程と、
   次いで、前記ゲートの側壁面に第１のサイドウォール絶縁膜を形成する工程と、
   次いで、前記第１のサイドウォール絶縁膜を覆う第２のサイドウォール絶縁膜を形成する工程と、
   次いで、前記第１の領域において、ゲート電極、第１および第２のサイドウォール絶縁膜をマスクとしてｐ型不純物を注入して前記ソース／ドレイン領域よりも浅い第１の接合領域を形成する工程と、
   次いで、前記第２のサイドウォール絶縁膜を除去する工程と、
   次いで、前記第２の領域において、ゲート電極および第１のサイドウォール絶縁膜をマスクとしてｎ型不純物を注入して前記ソース／ドレイン領域よりも浅い第２の接合領域を形成する工程と、
   次いで、前記第１のサイドウォール絶縁膜を覆う第３のサイドウォール絶縁膜を形成する工程と、
   次いで、前記第１の領域において、ゲート電極、第１および第３のサイドウォール絶縁膜をマスクとしてｐ型不純物を注入して前記ソース／ドレイン領域を形成すると共に、前記第２の領域において、ゲート電極、第１および第３のサイドウォール絶縁膜をマスクとしてｎ型不純物を注入して前記ソース／ドレイン領域を形成する工程と、を備えることを特徴とするＣＭＯＳ半導体装置の製造方法。
2. 前記ゲートを形成する工程において、最終的なゲート長さよりも大なる長さのゲートを形成すると共に、
   前記第１のサイドウォール絶縁膜を形成する工程において、ゲート電極の側壁面を酸化処理してシリコン酸化膜に改質し第１のサイドウォール絶縁膜とすることを特徴とする請求項１記載のＣＭＯＳ半導体装置の製造方法。
3. 前記第１のサイドウォール絶縁膜と第２のサイドウォール絶縁膜は異なる材料よりなることを特徴とする請求項１又は２記載のＣＭＯＳ半導体装置の製造方法。

Images