JP2001015737A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2001015737A JP2001015737A JP11183230A JP18323099A JP2001015737A JP 2001015737 A JP2001015737 A JP 2001015737A JP 11183230 A JP11183230 A JP 11183230A JP 18323099 A JP18323099 A JP 18323099A JP 2001015737 A JP2001015737 A JP 2001015737A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- forming
- manufacturing
- impurity diffusion
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ショートチャネル効果を抑制し、高速動作が
可能なトランジスタを実現出来る半導体装置の製造方法
を提供することを目的としている。 【解決手段】 ソース、ドレイン領域のゲート電極２９
の端部から離隔した深い不純物拡散層部分３４、３５を
先に形成し、その後ゲート電極２９の側壁に形成した積
層構造のサイドウォールスペーサ３２の一部を除去し、
ゲート電極２９に隣接する浅い不純物拡散層３６、３７
を後から形成することにより、不純物拡散層３６、３７
の低温での熱処理を可能とする。その後Ｔｉ膜３８、Ｔ
ｉＮ膜３９を形成し、熱処理によりシリサイドＴｉＳｉ
２膜４０をゲート電極、ソース、ドレイン領域上に形成
する。サイドウォールスペーサ３２の一部を残存させた
状態でシリサイデーションを行うことを特徴としてい
る。これによって、ショートチャネル効果を抑制し、よ
り微細で高速動作可能なトランジスタを実現出来る。
可能なトランジスタを実現出来る半導体装置の製造方法
を提供することを目的としている。 【解決手段】 ソース、ドレイン領域のゲート電極２９
の端部から離隔した深い不純物拡散層部分３４、３５を
先に形成し、その後ゲート電極２９の側壁に形成した積
層構造のサイドウォールスペーサ３２の一部を除去し、
ゲート電極２９に隣接する浅い不純物拡散層３６、３７
を後から形成することにより、不純物拡散層３６、３７
の低温での熱処理を可能とする。その後Ｔｉ膜３８、Ｔ
ｉＮ膜３９を形成し、熱処理によりシリサイドＴｉＳｉ
２膜４０をゲート電極、ソース、ドレイン領域上に形成
する。サイドウォールスペーサ３２の一部を残存させた
状態でシリサイデーションを行うことを特徴としてい
る。これによって、ショートチャネル効果を抑制し、よ
り微細で高速動作可能なトランジスタを実現出来る。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関するもので、特にＭＯＳ（ＭＩＳ）型トラン
ジスタにおけるサリサイドプロセスでの拡散層の形成に
係る。
造方法に関するもので、特にＭＯＳ（ＭＩＳ）型トラン
ジスタにおけるサリサイドプロセスでの拡散層の形成に
係る。
【０００２】
【従来の技術】近年、半導体装置の微細化に伴い、ＭＯ
ＳＦＥＴでは、単に耐圧だけでなくショートチャネル効
果やデバイス性能、集積密度、更には製造プロセスの煩
雑さまで考慮に入れて設計する必要がある。この微細化
の進んだ半導体装置におけるＭＯＳ（ＭＩＳ）型トラン
ジスタを実現するために用いられている構造の一つがエ
クステンション構造である。また、ロジック回路に使用
されるＭＯＳ（ＭＩＳ）型トランジスタには更に高速動
作が要求される。この高速動作を実現するために、ゲー
ト電極上、ソース及びドレイン領域上に低抵抗材料であ
るシリサイド膜を形成することも重要な技術となってい
る。
ＳＦＥＴでは、単に耐圧だけでなくショートチャネル効
果やデバイス性能、集積密度、更には製造プロセスの煩
雑さまで考慮に入れて設計する必要がある。この微細化
の進んだ半導体装置におけるＭＯＳ（ＭＩＳ）型トラン
ジスタを実現するために用いられている構造の一つがエ
クステンション構造である。また、ロジック回路に使用
されるＭＯＳ（ＭＩＳ）型トランジスタには更に高速動
作が要求される。この高速動作を実現するために、ゲー
ト電極上、ソース及びドレイン領域上に低抵抗材料であ
るシリサイド膜を形成することも重要な技術となってい
る。
【０００３】エクステンション構造を持つ従来のＭＯＳ
型トランジスタの製造方法について、ゲート電極に多結
晶シリコンを使い、サリサイド（セルフアラインドシリ
サイデーション）プロセスを用いた場合を例にとって、
図２４乃至図２９を用いて説明する。
型トランジスタの製造方法について、ゲート電極に多結
晶シリコンを使い、サリサイド（セルフアラインドシリ
サイデーション）プロセスを用いた場合を例にとって、
図２４乃至図２９を用いて説明する。
【０００４】図２４に示すのは、シリコン基板１０上に
ゲート酸化膜１１、ゲート電極１２を順次形成したもの
である。その後、図２５に示すように、イオン注入法に
より上記ゲート電極１２をマスクにしてシリコン基板１
０中に不純物を注入して、ゲート電極１２に隣接する浅
い不純物拡散層１３を形成する。この際ゲート電極１２
にも同時に不純物が導入される。そして、図２６に示す
ように、全面にＳｉＮを堆積後、ＲＩＥ技術を用いてゲ
ート電極側面にＳｉＮのサイドウォールスペーサ１４を
形成する。サイドウォールスペーサ１４の形成後、この
サイドウォールスペーサ１４並びにゲート電極１２をマ
スクにしてイオン注入法により不純物を注入すること
で、ゲート電極１２の端部から離隔した深い不純物拡散
層１５を形成するとともにゲート電極１２へ不純物を導
入する。この状態を示したものが図２７である。その
後、図２８に示すように、ゲート電極１２及び不純物拡
散層１３、１５内の不純物を活性化させるために熱処理
を行い、ソース領域１７とドレイン領域１８を形成す
る。不純物の活性化には、ゲート電極１２内の不純物の
活性化と深い不純物拡散層１５及び浅い不純物拡散層１
３内の不純物の活性化を同時に行うため高温が必要であ
る。この不純物活性化後、全面に金属層を形成し、再度
熱処理を行い、金属層とシリコン基板及びゲート電極１
２の多結晶シリコンの間に反応により、ゲート電極１２
上、ソース及びドレイン領域１７、１８上に低抵抗材料
であるシリサイド膜１６を形成する。この様子を示して
いるのが図２９である。この際、ゲート電極１２の側壁
はサイドウォールスペーサ１４の存在により直接シリコ
ンが表面に露出していないため、この部分にはシリサイ
ド膜は形成されず、ショートの原因となるブリッジング
を回避できる。また、低抵抗のシリサイド膜１６によっ
て、ＭＯＳ型トランジスタの高速動作が可能となる。
ゲート酸化膜１１、ゲート電極１２を順次形成したもの
である。その後、図２５に示すように、イオン注入法に
より上記ゲート電極１２をマスクにしてシリコン基板１
０中に不純物を注入して、ゲート電極１２に隣接する浅
い不純物拡散層１３を形成する。この際ゲート電極１２
にも同時に不純物が導入される。そして、図２６に示す
ように、全面にＳｉＮを堆積後、ＲＩＥ技術を用いてゲ
ート電極側面にＳｉＮのサイドウォールスペーサ１４を
形成する。サイドウォールスペーサ１４の形成後、この
サイドウォールスペーサ１４並びにゲート電極１２をマ
スクにしてイオン注入法により不純物を注入すること
で、ゲート電極１２の端部から離隔した深い不純物拡散
層１５を形成するとともにゲート電極１２へ不純物を導
入する。この状態を示したものが図２７である。その
後、図２８に示すように、ゲート電極１２及び不純物拡
散層１３、１５内の不純物を活性化させるために熱処理
を行い、ソース領域１７とドレイン領域１８を形成す
る。不純物の活性化には、ゲート電極１２内の不純物の
活性化と深い不純物拡散層１５及び浅い不純物拡散層１
３内の不純物の活性化を同時に行うため高温が必要であ
る。この不純物活性化後、全面に金属層を形成し、再度
熱処理を行い、金属層とシリコン基板及びゲート電極１
２の多結晶シリコンの間に反応により、ゲート電極１２
上、ソース及びドレイン領域１７、１８上に低抵抗材料
であるシリサイド膜１６を形成する。この様子を示して
いるのが図２９である。この際、ゲート電極１２の側壁
はサイドウォールスペーサ１４の存在により直接シリコ
ンが表面に露出していないため、この部分にはシリサイ
ド膜は形成されず、ショートの原因となるブリッジング
を回避できる。また、低抵抗のシリサイド膜１６によっ
て、ＭＯＳ型トランジスタの高速動作が可能となる。
【０００５】しかしながら、上述したような従来の半導
体装置の製造方法においては、不純物を活性化するため
の熱処理には、深い不純物拡散層１５内の不純物を活性
化するのに充分な高温が必要となる。すなわち、この高
温の熱処理により、浅く形成した不純物拡散層１３中の
不純物が半導体基板１０中の深くまで熱拡散してしま
い、ゲート電極１２の下に拡散されるとショートチャネ
ル効果が発生し、微細化の妨げとなるという問題が生ず
る。
体装置の製造方法においては、不純物を活性化するため
の熱処理には、深い不純物拡散層１５内の不純物を活性
化するのに充分な高温が必要となる。すなわち、この高
温の熱処理により、浅く形成した不純物拡散層１３中の
不純物が半導体基板１０中の深くまで熱拡散してしま
い、ゲート電極１２の下に拡散されるとショートチャネ
ル効果が発生し、微細化の妨げとなるという問題が生ず
る。
【０００６】上記の高温の熱処理に起因する問題を解決
する手法として、まず先に深い不純物拡散層を形成し、
その後浅い不純物拡散層を形成する技術が知られてい
る。この技術については例えば、IEDM(1997)pp.471-474
Ken-ichi Goto 他著 "A HighPerformance 50nm PMOSFE
T using Decaborane(B10H14) Ion Implantation and 2-
step Activation Annealing Process" に記述がある。
この文献に記載されている技術では、半導体基板上にゲ
ート酸化膜、ゲート電極、サイドウォールスペーサを順
次形成後、ゲート電極とサイドウォールスペーサをマス
クに用いてイオン注入することで、先に深い不純物拡散
層を形成し、この段階でサイドウォールスペーサを除去
する。その後深い不純物拡散層内の不純物を活性化する
ために高温での熱処理を行う。この高温での熱処理後、
ゲート電極をマスクに用いて再度イオン注入すること
で、浅い不純物拡散層を後から形成する。その後浅い不
純物拡散層内の不純物を活性化するための熱処理を行う
わけだが、既に深い不純物拡散層の熱処理は済んでしま
っているため、この段階での熱処理には高温を必要とせ
ず、浅い不純物拡散層内の不純物が半導体基板中へ深く
熱拡散するのを最小限に抑えることが出来る。
する手法として、まず先に深い不純物拡散層を形成し、
その後浅い不純物拡散層を形成する技術が知られてい
る。この技術については例えば、IEDM(1997)pp.471-474
Ken-ichi Goto 他著 "A HighPerformance 50nm PMOSFE
T using Decaborane(B10H14) Ion Implantation and 2-
step Activation Annealing Process" に記述がある。
この文献に記載されている技術では、半導体基板上にゲ
ート酸化膜、ゲート電極、サイドウォールスペーサを順
次形成後、ゲート電極とサイドウォールスペーサをマス
クに用いてイオン注入することで、先に深い不純物拡散
層を形成し、この段階でサイドウォールスペーサを除去
する。その後深い不純物拡散層内の不純物を活性化する
ために高温での熱処理を行う。この高温での熱処理後、
ゲート電極をマスクに用いて再度イオン注入すること
で、浅い不純物拡散層を後から形成する。その後浅い不
純物拡散層内の不純物を活性化するための熱処理を行う
わけだが、既に深い不純物拡散層の熱処理は済んでしま
っているため、この段階での熱処理には高温を必要とせ
ず、浅い不純物拡散層内の不純物が半導体基板中へ深く
熱拡散するのを最小限に抑えることが出来る。
【０００７】しかしながら、上述の技術では浅い不純物
拡散層の形成前にサイドウォールスペーサを除去してし
まうために、この後、全面に金属層を形成して熱処理を
施すことによりゲート電極上、ソース及びドレイン領域
上にシリサイド膜を形成することができない。これは多
結晶シリコンからなるゲート電極の側壁が露出している
ために、シリサイデーション処理を行うとゲート電極の
側壁にもシリサイド膜が形成されてしまい、ショートの
原因となるためである。上述のように、この技術ではサ
イドウォールスペーサがないために低抵抗材料であるシ
リサイド膜を、ゲート電極上、ソース及びドレイン領域
上に形成出来ず、高速動作に不向きとなるという問題が
発生する。
拡散層の形成前にサイドウォールスペーサを除去してし
まうために、この後、全面に金属層を形成して熱処理を
施すことによりゲート電極上、ソース及びドレイン領域
上にシリサイド膜を形成することができない。これは多
結晶シリコンからなるゲート電極の側壁が露出している
ために、シリサイデーション処理を行うとゲート電極の
側壁にもシリサイド膜が形成されてしまい、ショートの
原因となるためである。上述のように、この技術ではサ
イドウォールスペーサがないために低抵抗材料であるシ
リサイド膜を、ゲート電極上、ソース及びドレイン領域
上に形成出来ず、高速動作に不向きとなるという問題が
発生する。
【０００８】無論、浅い不純物拡散層を形成した後に、
再度サイドウォールスペーサを形成することによって、
シリサイド膜の形成は可能となるが、この場合、サイド
ウォールスペーサを形成するために新たなプロセスが必
要になるだけでなく、それに伴う熱処理など様々な工程
を通すことによって浅く形成した不純物拡散層が半導体
基板中深くへ広がってしまうことは防止できない。
再度サイドウォールスペーサを形成することによって、
シリサイド膜の形成は可能となるが、この場合、サイド
ウォールスペーサを形成するために新たなプロセスが必
要になるだけでなく、それに伴う熱処理など様々な工程
を通すことによって浅く形成した不純物拡散層が半導体
基板中深くへ広がってしまうことは防止できない。
【０００９】
【発明が解決しようとする課題】上記のように従来の半
導体装置は、浅い不純物拡散層、深い不純物拡散層、並
びにゲート電極内部の不純物活性化を同時に行うため
に、熱処理の際に高温が必要となり、この高温での熱処
理が原因となって、ゲート電極に隣接する浅い不純物拡
散層が基板の深く迄拡散してしまう問題がある。また、
この問題を解決できる前述した文献記載の半導体装置の
製造方法においては、製造工程の複雑化を招くことな
く、ゲート電極上、ソース及びドレイン領域上に低抵抗
材料を形成する事が出来ないという新たな問題が生ず
る。
導体装置は、浅い不純物拡散層、深い不純物拡散層、並
びにゲート電極内部の不純物活性化を同時に行うため
に、熱処理の際に高温が必要となり、この高温での熱処
理が原因となって、ゲート電極に隣接する浅い不純物拡
散層が基板の深く迄拡散してしまう問題がある。また、
この問題を解決できる前述した文献記載の半導体装置の
製造方法においては、製造工程の複雑化を招くことな
く、ゲート電極上、ソース及びドレイン領域上に低抵抗
材料を形成する事が出来ないという新たな問題が生ず
る。
【００１０】この発明は、上記事情に鑑みてなされたも
ので、その目的は、製造工程の複雑化を招くことなくト
ランジスタの微細化の妨げとなるショートチャネル効果
を抑制でき、高速動作が可能なトランジスタを実現出来
る半導体装置の製造方法を提供することにある。
ので、その目的は、製造工程の複雑化を招くことなくト
ランジスタの微細化の妨げとなるショートチャネル効果
を抑制でき、高速動作が可能なトランジスタを実現出来
る半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】この発明の請求項１に記
載した半導体装置の製造方法は、半導体基板上にゲート
絶縁膜を介してゲート電極を形成する工程と、前記ゲー
ト電極の側壁に、材質の異なる第１の絶縁層と第２の絶
縁層とを順次形成する工程と、前記半導体基板中に前記
ゲート電極及び前記第１、第２の絶縁層をマスクに用い
て不純物を導入し、前記ゲート電極の端部から離隔した
第１の不純物拡散層を形成する工程と、前記第２の絶縁
層を除去する工程と、前記半導体基板中に前記ゲート電
極をマスクに用い、前記第１の絶縁層を介して不純物を
導入し、前記ゲート電極に隣接し且つ前記第１の不純物
拡散層より浅い、第２の不純物拡散層を形成する工程
と、全面に金属層を形成する工程と、前記ゲート電極表
面及び前記第１の不純物拡散層表面と前記金属層とを反
応させて、ゲート電極上、ソース及びドレイン領域上に
それぞれ低抵抗材料層を形成する工程とを具備すること
を特徴としている。
載した半導体装置の製造方法は、半導体基板上にゲート
絶縁膜を介してゲート電極を形成する工程と、前記ゲー
ト電極の側壁に、材質の異なる第１の絶縁層と第２の絶
縁層とを順次形成する工程と、前記半導体基板中に前記
ゲート電極及び前記第１、第２の絶縁層をマスクに用い
て不純物を導入し、前記ゲート電極の端部から離隔した
第１の不純物拡散層を形成する工程と、前記第２の絶縁
層を除去する工程と、前記半導体基板中に前記ゲート電
極をマスクに用い、前記第１の絶縁層を介して不純物を
導入し、前記ゲート電極に隣接し且つ前記第１の不純物
拡散層より浅い、第２の不純物拡散層を形成する工程
と、全面に金属層を形成する工程と、前記ゲート電極表
面及び前記第１の不純物拡散層表面と前記金属層とを反
応させて、ゲート電極上、ソース及びドレイン領域上に
それぞれ低抵抗材料層を形成する工程とを具備すること
を特徴としている。
【００１２】また、請求項２に記載したように、請求項
１に記載の半導体装置の製造方法において、前記第１の
不純物拡散層を形成する工程は、前記ゲート電極及び第
１、第２の絶縁層をマスクに用いて前記半導体基板中に
不純物をイオン注入する工程と、前記イオン注入により
注入された不純物を活性化する為の第１の熱処理を施す
工程とを備え、前記第２の不純物拡散層を形成する工程
は、前記ゲート電極をマスクに用い、第１の絶縁層を介
して前記半導体基板中に不純物をイオン注入する工程
と、前記イオン注入により注入された不純物を活性化す
る為の第２の熱処理を施す工程とを備え、前記第２の熱
処理温度は前記第１の熱処理温度より低いことを特徴と
する。
１に記載の半導体装置の製造方法において、前記第１の
不純物拡散層を形成する工程は、前記ゲート電極及び第
１、第２の絶縁層をマスクに用いて前記半導体基板中に
不純物をイオン注入する工程と、前記イオン注入により
注入された不純物を活性化する為の第１の熱処理を施す
工程とを備え、前記第２の不純物拡散層を形成する工程
は、前記ゲート電極をマスクに用い、第１の絶縁層を介
して前記半導体基板中に不純物をイオン注入する工程
と、前記イオン注入により注入された不純物を活性化す
る為の第２の熱処理を施す工程とを備え、前記第２の熱
処理温度は前記第１の熱処理温度より低いことを特徴と
する。
【００１３】請求項３に記載したように、請求項１また
は２記載の半導体装置の製造方法において、前記低抵抗
材料層はシリサイド膜であることを特徴とする。
は２記載の半導体装置の製造方法において、前記低抵抗
材料層はシリサイド膜であることを特徴とする。
【００１４】請求項４に記載したように、請求項１乃至
３いずれか１つの項に記載の半導体装置の製造方法にお
いて、前記半導体基板上にゲート絶縁膜を介してゲート
電極を形成する工程の後に、前記ゲート電極の側壁にオ
フセットスペーサを形成する工程を更に具備し、前記オ
フセットスペーサ上に前記第１、第２の絶縁層を形成す
ることを特徴とする。
３いずれか１つの項に記載の半導体装置の製造方法にお
いて、前記半導体基板上にゲート絶縁膜を介してゲート
電極を形成する工程の後に、前記ゲート電極の側壁にオ
フセットスペーサを形成する工程を更に具備し、前記オ
フセットスペーサ上に前記第１、第２の絶縁層を形成す
ることを特徴とする。
【００１５】請求項１のような方法によれば、ゲート電
極の端部から離隔した深い第１の不純物拡散層を先に形
成し、ゲート電極に隣接する浅い第２の不純物拡散層を
後から形成することにより、第２の不純物拡散層の形成
時に、第１の不純物拡散層を活性化する工程が影響を与
えることはないので、第２の不純物拡散層の拡散を抑え
ることが出来、ショートチャネル効果の発生を防止でき
る。また、ゲート電極の側壁は材質の異なる第１、第２
の絶縁層を多層構造で形成し、ゲート電極に隣接する第
２の不純物拡散層の形成時にゲート電極の側壁に第１の
絶縁層を残存させるので、サイドウォールスペーサを新
たに形成することなくゲート電極上、ソース及びドレイ
ン領域上に低抵抗材料層を形成することが出来るため、
製造工程の複雑化を招くことなく高速動作可能なＭＯＳ
型トランジスタを実現できる。
極の端部から離隔した深い第１の不純物拡散層を先に形
成し、ゲート電極に隣接する浅い第２の不純物拡散層を
後から形成することにより、第２の不純物拡散層の形成
時に、第１の不純物拡散層を活性化する工程が影響を与
えることはないので、第２の不純物拡散層の拡散を抑え
ることが出来、ショートチャネル効果の発生を防止でき
る。また、ゲート電極の側壁は材質の異なる第１、第２
の絶縁層を多層構造で形成し、ゲート電極に隣接する第
２の不純物拡散層の形成時にゲート電極の側壁に第１の
絶縁層を残存させるので、サイドウォールスペーサを新
たに形成することなくゲート電極上、ソース及びドレイ
ン領域上に低抵抗材料層を形成することが出来るため、
製造工程の複雑化を招くことなく高速動作可能なＭＯＳ
型トランジスタを実現できる。
【００１６】請求項２に示すように、第２の不純物拡散
層は浅いので低温で熱処理できる。
層は浅いので低温で熱処理できる。
【００１７】請求項３に示すように、ゲート電極上、ソ
ース及びドレイン領域上にシリサイド膜を形成すれば、
高速動作可能なＭＯＳ型トランジスタを実現できる。
ース及びドレイン領域上にシリサイド膜を形成すれば、
高速動作可能なＭＯＳ型トランジスタを実現できる。
【００１８】請求項４のように、ゲート電極とサイドウ
ォールスペーサの間に予めオフセットスペーサを形成す
ることにより、ゲート電極に隣接する第２の不純物拡散
層のドレイン領域とソース領域の間隔を充分大きく保つ
ことが出来るため、ショートチャネル効果の発生を防止
できる。
ォールスペーサの間に予めオフセットスペーサを形成す
ることにより、ゲート電極に隣接する第２の不純物拡散
層のドレイン領域とソース領域の間隔を充分大きく保つ
ことが出来るため、ショートチャネル効果の発生を防止
できる。
【００１９】
【発明の実施の形態】以下、この発明の実施形態を図面
を参照して説明する。
を参照して説明する。
【００２０】図１乃至図１８はそれぞれ、この発明の第
１の実施の形態に係る半導体装置の製造方法について説
明するためのもので、エクステンション構造を持つＭＯ
Ｓ型トランジスタ製造工程の一部における断面図を順次
示している。
１の実施の形態に係る半導体装置の製造方法について説
明するためのもので、エクステンション構造を持つＭＯ
Ｓ型トランジスタ製造工程の一部における断面図を順次
示している。
【００２１】まず図１に示すように、例えばｐ型シリコ
ン単結晶基板２０上に、水素燃焼酸化法により、温度９
５０℃でＳｉＯ２膜２１を５００Åの膜厚に形成し、さ
らにＳｉＮ膜２２を化学的気相堆積法により３０００Å
の膜厚に堆積する。
ン単結晶基板２０上に、水素燃焼酸化法により、温度９
５０℃でＳｉＯ２膜２１を５００Åの膜厚に形成し、さ
らにＳｉＮ膜２２を化学的気相堆積法により３０００Å
の膜厚に堆積する。
【００２２】次に図２に示すように、リソグラフィ技術
と異方性の反応性イオンエッチング（以下ＲＩＥ技術）
により、素子分離領域の形成予定部２３のＳｉＮ膜２
２、ＳｉＯ２膜２１及びＳｉ基板２０の一部を除去す
る。
と異方性の反応性イオンエッチング（以下ＲＩＥ技術）
により、素子分離領域の形成予定部２３のＳｉＮ膜２
２、ＳｉＯ２膜２１及びＳｉ基板２０の一部を除去す
る。
【００２３】次に図３に示すように、素子分離に使用す
るＳｉＯ２膜２４を堆積する。
るＳｉＯ２膜２４を堆積する。
【００２４】その後、図４に示すように、化学的機械的
研磨技術（以下ＣＭＰ技術）によりＳｉＯ２膜２４表面
を削る。この時、ＳｉＯ２膜２４とＳｉＮ膜２２との間
には選択比を持たせて表面が均一になるように研磨を行
う。
研磨技術（以下ＣＭＰ技術）によりＳｉＯ２膜２４表面
を削る。この時、ＳｉＯ２膜２４とＳｉＮ膜２２との間
には選択比を持たせて表面が均一になるように研磨を行
う。
【００２５】次に、図５に示すように、残っているＳｉ
Ｎ膜２２を化学的気相エッチング技術により、 ＳｉＯ
２膜２１をＮＨ４Ｆ（フッ化アンモニウム）溶液によ
り、それぞれ除去する。
Ｎ膜２２を化学的気相エッチング技術により、 ＳｉＯ
２膜２１をＮＨ４Ｆ（フッ化アンモニウム）溶液によ
り、それぞれ除去する。
【００２６】そして、リソグラフィ技術とイオン注入技
術を用いて、シリコン基板２０と反対の導電型（ｎ型）
のウェル領域２５及び同じ導電型（ｐ型）のウェル領域
２６を形成したのが図６である。
術を用いて、シリコン基板２０と反対の導電型（ｎ型）
のウェル領域２５及び同じ導電型（ｐ型）のウェル領域
２６を形成したのが図６である。
【００２７】次に、図７に示すように、シリコン基板２
０の表面にゲート絶縁膜として用いるＳｉＯ２膜２７を
乾燥酸素酸化法により６０Åの膜厚に形成し、ゲート電
極に用いる多結晶シリコン膜２８を化学的気相堆積法に
より２０００Åの膜厚に堆積する。
０の表面にゲート絶縁膜として用いるＳｉＯ２膜２７を
乾燥酸素酸化法により６０Åの膜厚に形成し、ゲート電
極に用いる多結晶シリコン膜２８を化学的気相堆積法に
より２０００Åの膜厚に堆積する。
【００２８】引き続き、図８に示すように、リソグラフ
ィ技術とＲＩＥ技術により、ゲート電極部分以外の多結
晶シリコン膜を除去して、ゲート電極２９を形成する。
ィ技術とＲＩＥ技術により、ゲート電極部分以外の多結
晶シリコン膜を除去して、ゲート電極２９を形成する。
【００２９】次に図９に示すように、ＳｉＮ膜３０を６
０Å、そしてＰＳＧ膜３１を１０００Åの膜厚に順次堆
積する。
０Å、そしてＰＳＧ膜３１を１０００Åの膜厚に順次堆
積する。
【００３０】次に図１０に示すように、ＳｉＮ膜３０及
びＰＳＧ膜３１をＲＩＥ技術を用いて、ゲート電極２９
の側壁に残在させるように除去することにより、多層構
造のサイドウォールスペーサ３２を形成する。そして、
リソグラフィ技術により不要な部分をレジスト３３で覆
い、 イオン注入技術によりボロンを加速電圧５ｋｅ
Ｖ、ドーズ量４×１０１５ｃｍ−２の条件下でシリコン
基板２０のｎウェル領域２５に導入することで、ゲート
電極２９の端部から離隔した深い不純物拡散層３４を形
成する。この時不純物はゲート電極２９にも同時に導入
される。
びＰＳＧ膜３１をＲＩＥ技術を用いて、ゲート電極２９
の側壁に残在させるように除去することにより、多層構
造のサイドウォールスペーサ３２を形成する。そして、
リソグラフィ技術により不要な部分をレジスト３３で覆
い、 イオン注入技術によりボロンを加速電圧５ｋｅ
Ｖ、ドーズ量４×１０１５ｃｍ−２の条件下でシリコン
基板２０のｎウェル領域２５に導入することで、ゲート
電極２９の端部から離隔した深い不純物拡散層３４を形
成する。この時不純物はゲート電極２９にも同時に導入
される。
【００３１】次に図１１に示すように、リソグラフィ技
術により、不要な部分をレジスト３３で覆い、イオン注
入技術により、砒素を加速電圧１０ｋｅＶ、ドーズ量５
×１０１５ｃｍ−２の条件下でシリコン基板２０のｐウ
ェル領域２６に導入することで、ゲート電極２９の端部
から離隔した深い不純物拡散層３５を形成する。この時
不純物はゲート電極２９にも同時に導入される。
術により、不要な部分をレジスト３３で覆い、イオン注
入技術により、砒素を加速電圧１０ｋｅＶ、ドーズ量５
×１０１５ｃｍ−２の条件下でシリコン基板２０のｐウ
ェル領域２６に導入することで、ゲート電極２９の端部
から離隔した深い不純物拡散層３５を形成する。この時
不純物はゲート電極２９にも同時に導入される。
【００３２】次に図１２に示すように、導入した不純物
の活性化のために、温度１０１５℃の熱処理を１５秒間
行う。
の活性化のために、温度１０１５℃の熱処理を１５秒間
行う。
【００３３】そして、サイドウォールスペーサ３２の一
部を構成するＰＳＧ膜３１をＮＨ４Ｆ（フッ化アンモニ
ウム）のエッチングにより除去して、図１３とする。
部を構成するＰＳＧ膜３１をＮＨ４Ｆ（フッ化アンモニ
ウム）のエッチングにより除去して、図１３とする。
【００３４】その後図１４に示すように、リソグラフィ
技術により、不要な部分をレジスト３３で覆い、再びイ
オン注入技術により、ボロンを加速電圧５ｋｅＶ、ドー
ズ量４×１０１４ｃｍ−２の条件下でｎウェル領域２５
に導入することで、ゲート電極に隣接する浅い不純物拡
散層３６を形成する。
技術により、不要な部分をレジスト３３で覆い、再びイ
オン注入技術により、ボロンを加速電圧５ｋｅＶ、ドー
ズ量４×１０１４ｃｍ−２の条件下でｎウェル領域２５
に導入することで、ゲート電極に隣接する浅い不純物拡
散層３６を形成する。
【００３５】同様に図１５に示すように、リソグラフィ
技術により不要な部分をレジスト３３で覆い、イオン注
入技術により砒素を加速電圧１０ｋｅＶ、ドーズ量４×
１０ １４ｃｍ−２の条件下でｐウェル領域２６に導入す
ることで、ゲート電極に隣接する浅い不純物拡散層３７
を形成する。
技術により不要な部分をレジスト３３で覆い、イオン注
入技術により砒素を加速電圧１０ｋｅＶ、ドーズ量４×
１０ １４ｃｍ−２の条件下でｐウェル領域２６に導入す
ることで、ゲート電極に隣接する浅い不純物拡散層３７
を形成する。
【００３６】次に図１６に示すように、導入した不純物
の活性化のために、温度９００℃の熱処理を３０秒間行
う。
の活性化のために、温度９００℃の熱処理を３０秒間行
う。
【００３７】次に図１７に示すように、Ｔｉ膜３８、Ｔ
ｉＮ膜３９を、スパッタリング技術により３００Å、１
５０Åの膜厚にそれぞれ形成する。
ｉＮ膜３９を、スパッタリング技術により３００Å、１
５０Åの膜厚にそれぞれ形成する。
【００３８】そして、図１８に示すように、温度６７５
℃の熱処理を３０秒間行うことによりＴｉのシリサイデ
ーションを行い、ゲート電極２９上、ソース、ドレイン
領域３４，３５上にＴｉＳｉ２膜を形成し、不要のＴｉ
膜３８、ＴｉＮ膜３９を硫酸と過酸化水素を混ぜた溶液
にて除去する。そして、ＴｉＳｉ２膜の低抵抗化のため
に、温度８５０℃で熱処理を３０秒間行う。これにより
ソース、ゲート、ドレインの領域に選択的にＴｉＳｉ２
膜４０を形成することができる。この後、周知の技術に
より、層間絶縁膜の形成とその平坦化を行い、さらにコ
ンタクトホールを開孔して、金属配線膜（Ａｌ−Ｓｉ−
Ｃｕ合金等）の配線を形成する。
℃の熱処理を３０秒間行うことによりＴｉのシリサイデ
ーションを行い、ゲート電極２９上、ソース、ドレイン
領域３４，３５上にＴｉＳｉ２膜を形成し、不要のＴｉ
膜３８、ＴｉＮ膜３９を硫酸と過酸化水素を混ぜた溶液
にて除去する。そして、ＴｉＳｉ２膜の低抵抗化のため
に、温度８５０℃で熱処理を３０秒間行う。これにより
ソース、ゲート、ドレインの領域に選択的にＴｉＳｉ２
膜４０を形成することができる。この後、周知の技術に
より、層間絶縁膜の形成とその平坦化を行い、さらにコ
ンタクトホールを開孔して、金属配線膜（Ａｌ−Ｓｉ−
Ｃｕ合金等）の配線を形成する。
【００３９】上記のような製造方法によれば、ゲート電
極２９に隣接する浅い不純物拡散層３６、３７が、ゲー
ト電極２９の端部から離隔された深い不純物拡散層３
４、３５の後から形成されるために、深い不純物拡散層
３４、３５を活性化するための高温の熱処理工程にさら
されることが無く、且つその熱処理は低温で行うことが
出来る。すなわち、不純物拡散層３６、３７のゲート電
極２９下への熱拡散を最小限に抑えることでショートチ
ャネル効果の発生を抑えることが出来る。更に、サイド
ウォールスペーサ３２はＳｉＮ膜３０とＰＳＧ膜３１の
多層構造となっており、浅い不純物拡散層３６、３７形
成時に除去されるサイドウォールスペーサ３２はＰＳＧ
膜３１の部分のみで、ＳｉＮ膜３０はゲート電極２９側
壁に残されるために、シリサイデーション処理を行うこ
とが可能となり、高速動作ＭＯＳ型トランジスタには必
要不可欠な低抵抗材料であるシリサイド膜４０を形成す
ることが出来る。
極２９に隣接する浅い不純物拡散層３６、３７が、ゲー
ト電極２９の端部から離隔された深い不純物拡散層３
４、３５の後から形成されるために、深い不純物拡散層
３４、３５を活性化するための高温の熱処理工程にさら
されることが無く、且つその熱処理は低温で行うことが
出来る。すなわち、不純物拡散層３６、３７のゲート電
極２９下への熱拡散を最小限に抑えることでショートチ
ャネル効果の発生を抑えることが出来る。更に、サイド
ウォールスペーサ３２はＳｉＮ膜３０とＰＳＧ膜３１の
多層構造となっており、浅い不純物拡散層３６、３７形
成時に除去されるサイドウォールスペーサ３２はＰＳＧ
膜３１の部分のみで、ＳｉＮ膜３０はゲート電極２９側
壁に残されるために、シリサイデーション処理を行うこ
とが可能となり、高速動作ＭＯＳ型トランジスタには必
要不可欠な低抵抗材料であるシリサイド膜４０を形成す
ることが出来る。
【００４０】次に、この発明の第２の実施の形態に係る
半導体装置の製造方法について図１９乃至図２３を用い
て説明する。図１９乃至図２３はエクステンション構造
を持つＭＯＳ型トランジスタの製造工程の不純物拡散層
及び低抵抗材料層の形成時における断面図を順次示して
いる。
半導体装置の製造方法について図１９乃至図２３を用い
て説明する。図１９乃至図２３はエクステンション構造
を持つＭＯＳ型トランジスタの製造工程の不純物拡散層
及び低抵抗材料層の形成時における断面図を順次示して
いる。
【００４１】まず、前述した第１の実施の形態で説明し
た図１乃至図６の製造工程により、素子分離領域やウェ
ル領域を形成した後、図１９に示すようにシリコン基板
６０上にゲート酸化膜６１を介してゲート電極６２を形
成し、ＳｉＮ膜を数十Åの膜厚に堆積して、ＲＩＥ技術
等によりゲート電極６２の側壁にＳｉＮによるオフセッ
トスペーサ６３を形成する。
た図１乃至図６の製造工程により、素子分離領域やウェ
ル領域を形成した後、図１９に示すようにシリコン基板
６０上にゲート酸化膜６１を介してゲート電極６２を形
成し、ＳｉＮ膜を数十Åの膜厚に堆積して、ＲＩＥ技術
等によりゲート電極６２の側壁にＳｉＮによるオフセッ
トスペーサ６３を形成する。
【００４２】その後、図２０に示すようにＳｉＮ膜６
４、ＳｉＯ２膜６５を順次形成する。
４、ＳｉＯ２膜６５を順次形成する。
【００４３】次に図２１に示すように、ＲＩＥ技術を用
いてオフセットスペーサ６３を含む、ＳｉＮ膜６４とＳ
ｉＯ２膜６５の多層構造から成るサイドウォールスペー
サ６６を形成する。そして第１の実施の形態同様、イオ
ン注入技術により不純物を導入することで、ゲート電極
の端部から離隔した深い不純物拡散層６７を形成する。
この時不純物はゲート電極６２にも同時に導入される。
そして導入した不純物の活性化のための熱処理を高温で
行う。
いてオフセットスペーサ６３を含む、ＳｉＮ膜６４とＳ
ｉＯ２膜６５の多層構造から成るサイドウォールスペー
サ６６を形成する。そして第１の実施の形態同様、イオ
ン注入技術により不純物を導入することで、ゲート電極
の端部から離隔した深い不純物拡散層６７を形成する。
この時不純物はゲート電極６２にも同時に導入される。
そして導入した不純物の活性化のための熱処理を高温で
行う。
【００４４】次に図２２に示すようにサイドウォールス
ペーサ６６の一部を構成するＳｉＯ ２膜６５を除去して
再びイオン注入技術により不純物を導入することで浅い
不純物拡散層６８を形成する。この際、ゲート電極６２
に加えてＳｉＮのオフセットスペーサ６３もシリコン基
板６０に対するイオン注入のマスク材として機能するた
め、 ＳｉＮのオフセットスペーサ６３の下部までしか
注入されず、浅い不純物拡散層６８のチャネル側端部は
ゲート電極６２の下部から離れて形成される。
ペーサ６６の一部を構成するＳｉＯ ２膜６５を除去して
再びイオン注入技術により不純物を導入することで浅い
不純物拡散層６８を形成する。この際、ゲート電極６２
に加えてＳｉＮのオフセットスペーサ６３もシリコン基
板６０に対するイオン注入のマスク材として機能するた
め、 ＳｉＮのオフセットスペーサ６３の下部までしか
注入されず、浅い不純物拡散層６８のチャネル側端部は
ゲート電極６２の下部から離れて形成される。
【００４５】次に図２３に示すように、この浅い不純物
拡散層６８中の不純物活性化のための熱処理を行う。熱
処理により不純物拡散層は熱拡散を起こすが、前述の浅
い不純物拡散層はゲート電極６２から離れて形成される
ため、この熱拡散によってはじめてゲート電極６２に隣
接するようになる。その後、前記第１の実施の形態にお
ける図１７乃至図１８に記述された製造方法により、ゲ
ート電極６２上、並びにソース、ドレイン領域７０、７
１上にシリサイド膜６９（ＣｏＳｉｘ，ＴｉＳｉｘ等）
を形成する。
拡散層６８中の不純物活性化のための熱処理を行う。熱
処理により不純物拡散層は熱拡散を起こすが、前述の浅
い不純物拡散層はゲート電極６２から離れて形成される
ため、この熱拡散によってはじめてゲート電極６２に隣
接するようになる。その後、前記第１の実施の形態にお
ける図１７乃至図１８に記述された製造方法により、ゲ
ート電極６２上、並びにソース、ドレイン領域７０、７
１上にシリサイド膜６９（ＣｏＳｉｘ，ＴｉＳｉｘ等）
を形成する。
【００４６】上記第２の実施の形態によれば、ゲート電
極６２側壁に形成されたオフセットスペーサ６３の存在
により、後から形成される浅い不純物拡散層６８は、あ
らかじめゲート電極６２に隣接しないように形成され
る。そして、その後の熱処理によってゲート電極６２に
隣接するようになるため、ショートチャネル効果の発生
を更に抑制することが出来る。しかもオフセットスペー
サ６３の膜厚を、必要とする特性や熱処理温度などに応
じて調整することにより、浅い不純物拡散層６８の形成
位置を自由に調整できる。
極６２側壁に形成されたオフセットスペーサ６３の存在
により、後から形成される浅い不純物拡散層６８は、あ
らかじめゲート電極６２に隣接しないように形成され
る。そして、その後の熱処理によってゲート電極６２に
隣接するようになるため、ショートチャネル効果の発生
を更に抑制することが出来る。しかもオフセットスペー
サ６３の膜厚を、必要とする特性や熱処理温度などに応
じて調整することにより、浅い不純物拡散層６８の形成
位置を自由に調整できる。
【００４７】
【発明の効果】以上説明したように、この発明によれ
ば、製造工程の複雑化を招くことなくトランジスタの微
細化の妨げとなるショートチャネル効果を抑制でき、高
速動作が可能なトランジスタを実現出来る半導体装置の
製造方法が得られる。
ば、製造工程の複雑化を招くことなくトランジスタの微
細化の妨げとなるショートチャネル効果を抑制でき、高
速動作が可能なトランジスタを実現出来る半導体装置の
製造方法が得られる。
【図１】この発明の第１の実施の形態に係る半導体装置
の製造方法について説明するためのもので、シリコン基
板上にＣＭＯＳ構造のトランジスタを形成する第１の製
造工程を示す断面図。
の製造方法について説明するためのもので、シリコン基
板上にＣＭＯＳ構造のトランジスタを形成する第１の製
造工程を示す断面図。
【図２】この発明の第１の実施の形態に係る半導体装置
の製造方法について説明するためのもので、シリコン基
板上にＣＭＯＳ構造のトランジスタを形成する第２の製
造工程を示す断面図。
の製造方法について説明するためのもので、シリコン基
板上にＣＭＯＳ構造のトランジスタを形成する第２の製
造工程を示す断面図。
【図３】この発明の第１の実施の形態に係る半導体装置
の製造方法について説明するためのもので、シリコン基
板上にＣＭＯＳ構造のトランジスタを形成する第３の製
造工程を示す断面図。
の製造方法について説明するためのもので、シリコン基
板上にＣＭＯＳ構造のトランジスタを形成する第３の製
造工程を示す断面図。
【図４】この発明の第１の実施の形態に係る半導体装置
の製造方法について説明するためのもので、シリコン基
板上にＣＭＯＳ構造のトランジスタを形成する第４の製
造工程を示す断面図。
の製造方法について説明するためのもので、シリコン基
板上にＣＭＯＳ構造のトランジスタを形成する第４の製
造工程を示す断面図。
【図５】この発明の第１の実施の形態に係る半導体装置
の製造方法について説明するためのもので、シリコン基
板上にＣＭＯＳ構造のトランジスタを形成する第５の製
造工程を示す断面図。
の製造方法について説明するためのもので、シリコン基
板上にＣＭＯＳ構造のトランジスタを形成する第５の製
造工程を示す断面図。
【図６】この発明の第１の実施の形態に係る半導体装置
の製造方法について説明するためのもので、シリコン基
板上にＣＭＯＳ構造のトランジスタを形成する第６の製
造工程を示す断面図。
の製造方法について説明するためのもので、シリコン基
板上にＣＭＯＳ構造のトランジスタを形成する第６の製
造工程を示す断面図。
【図７】この発明の第１の実施の形態に係る半導体装置
の製造方法について説明するためのもので、シリコン基
板上にＣＭＯＳ構造のトランジスタを形成する第７の製
造工程を示す断面図。
の製造方法について説明するためのもので、シリコン基
板上にＣＭＯＳ構造のトランジスタを形成する第７の製
造工程を示す断面図。
【図８】この発明の第１の実施の形態に係る半導体装置
の製造方法について説明するためのもので、シリコン基
板上にＣＭＯＳ構造のトランジスタを形成する第８の製
造工程を示す断面図。
の製造方法について説明するためのもので、シリコン基
板上にＣＭＯＳ構造のトランジスタを形成する第８の製
造工程を示す断面図。
【図９】この発明の第１の実施の形態に係る半導体装置
の製造方法について説明するためのもので、シリコン基
板上にＣＭＯＳ構造のトランジスタを形成する第９の製
造工程を示す断面図。
の製造方法について説明するためのもので、シリコン基
板上にＣＭＯＳ構造のトランジスタを形成する第９の製
造工程を示す断面図。
【図１０】この発明の第１の実施の形態に係る半導体装
置の製造方法について説明するためのもので、シリコン
基板上にＣＭＯＳ構造のトランジスタを形成する第１０
の製造工程を示す断面図。
置の製造方法について説明するためのもので、シリコン
基板上にＣＭＯＳ構造のトランジスタを形成する第１０
の製造工程を示す断面図。
【図１１】この発明の第１の実施の形態に係る半導体装
置の製造方法について説明するためのもので、シリコン
基板上にＣＭＯＳ構造のトランジスタを形成する第１１
の製造工程を示す断面図。
置の製造方法について説明するためのもので、シリコン
基板上にＣＭＯＳ構造のトランジスタを形成する第１１
の製造工程を示す断面図。
【図１２】この発明の第１の実施の形態に係る半導体装
置の製造方法について説明するためのもので、シリコン
基板上にＣＭＯＳ構造のトランジスタを形成する第１２
の製造工程を示す断面図。
置の製造方法について説明するためのもので、シリコン
基板上にＣＭＯＳ構造のトランジスタを形成する第１２
の製造工程を示す断面図。
【図１３】この発明の第１の実施の形態に係る半導体装
置の製造方法について説明するためのもので、シリコン
基板上にＣＭＯＳ構造のトランジスタを形成する第１３
の製造工程を示す断面図。
置の製造方法について説明するためのもので、シリコン
基板上にＣＭＯＳ構造のトランジスタを形成する第１３
の製造工程を示す断面図。
【図１４】この発明の第１の実施の形態に係る半導体装
置の製造方法について説明するためのもので、シリコン
基板上にＣＭＯＳ構造のトランジスタを形成する第１４
の製造工程を示す断面図。
置の製造方法について説明するためのもので、シリコン
基板上にＣＭＯＳ構造のトランジスタを形成する第１４
の製造工程を示す断面図。
【図１５】この発明の第１の実施の形態に係る半導体装
置の製造方法について説明するためのもので、シリコン
基板上にＣＭＯＳ構造のトランジスタを形成する第１５
の製造工程を示す断面図。
置の製造方法について説明するためのもので、シリコン
基板上にＣＭＯＳ構造のトランジスタを形成する第１５
の製造工程を示す断面図。
【図１６】この発明の第１の実施の形態に係る半導体装
置の製造方法について説明するためのもので、シリコン
基板上にＣＭＯＳ構造のトランジスタを形成する第１６
の製造工程を示す断面図。
置の製造方法について説明するためのもので、シリコン
基板上にＣＭＯＳ構造のトランジスタを形成する第１６
の製造工程を示す断面図。
【図１７】この発明の第１の実施の形態に係る半導体装
置の製造方法について説明するためのもので、シリコン
基板上にＣＭＯＳ構造のトランジスタを形成する第１７
の製造工程を示す断面図。
置の製造方法について説明するためのもので、シリコン
基板上にＣＭＯＳ構造のトランジスタを形成する第１７
の製造工程を示す断面図。
【図１８】この発明の第１の実施の形態に係る半導体装
置の製造方法について説明するためのもので、シリコン
基板上にＣＭＯＳ構造のトランジスタを形成する第１８
の製造工程を示す断面図。
置の製造方法について説明するためのもので、シリコン
基板上にＣＭＯＳ構造のトランジスタを形成する第１８
の製造工程を示す断面図。
【図１９】この発明の第２の実施の形態に係る半導体装
置の製造方法について説明するためのもので、シリコン
基板上にＭＯＳ型トランジスタの不純物拡散層と低抵抗
材料層を形成する第１の製造工程を示す断面図。
置の製造方法について説明するためのもので、シリコン
基板上にＭＯＳ型トランジスタの不純物拡散層と低抵抗
材料層を形成する第１の製造工程を示す断面図。
【図２０】この発明の第２の実施の形態に係る半導体装
置の製造方法について説明するためのもので、シリコン
基板上にＭＯＳ型トランジスタの不純物拡散層と低抵抗
材料層を形成する第２の製造工程を示す断面図。
置の製造方法について説明するためのもので、シリコン
基板上にＭＯＳ型トランジスタの不純物拡散層と低抵抗
材料層を形成する第２の製造工程を示す断面図。
【図２１】この発明の第２の実施の形態に係る半導体装
置の製造方法について説明するためのもので、シリコン
基板上にＭＯＳ型トランジスタの不純物拡散層と低抵抗
材料層を形成する第３の製造工程を示す断面図。
置の製造方法について説明するためのもので、シリコン
基板上にＭＯＳ型トランジスタの不純物拡散層と低抵抗
材料層を形成する第３の製造工程を示す断面図。
【図２２】この発明の第２の実施の形態に係る半導体装
置の製造方法について説明するためのもので、シリコン
基板上にＭＯＳ型トランジスタの不純物拡散層と低抵抗
材料層を形成する第４の製造工程を示す断面図。
置の製造方法について説明するためのもので、シリコン
基板上にＭＯＳ型トランジスタの不純物拡散層と低抵抗
材料層を形成する第４の製造工程を示す断面図。
【図２３】この発明の第２の実施の形態に係る半導体装
置の製造方法について説明するためのもので、シリコン
基板上にＭＯＳ型トランジスタの不純物拡散層と低抵抗
材料層を形成する第５の製造工程を示す断面図。
置の製造方法について説明するためのもので、シリコン
基板上にＭＯＳ型トランジスタの不純物拡散層と低抵抗
材料層を形成する第５の製造工程を示す断面図。
【図２４】従来の半導体装置の製造方法について説明す
るためのもので、シリコン基板上にＭＯＳ型トランジス
タを形成する第１の製造工程を示す断面図。
るためのもので、シリコン基板上にＭＯＳ型トランジス
タを形成する第１の製造工程を示す断面図。
【図２５】従来の半導体装置の製造方法について説明す
るためのもので、シリコン基板上にＭＯＳ型トランジス
タを形成する第２の製造工程を示す断面図。
るためのもので、シリコン基板上にＭＯＳ型トランジス
タを形成する第２の製造工程を示す断面図。
【図２６】従来の半導体装置の製造方法について説明す
るためのもので、シリコン基板上にＭＯＳ型トランジス
タを形成する第３の製造工程を示す断面図。
るためのもので、シリコン基板上にＭＯＳ型トランジス
タを形成する第３の製造工程を示す断面図。
【図２７】従来の半導体装置の製造方法について説明す
るためのもので、シリコン基板上にＭＯＳ型トランジス
タを形成する第４の製造工程を示す断面図。
るためのもので、シリコン基板上にＭＯＳ型トランジス
タを形成する第４の製造工程を示す断面図。
【図２８】従来の半導体装置の製造方法について説明す
るためのもので、シリコン基板上にＭＯＳ型トランジス
タを形成する第５の製造工程を示す断面図。
るためのもので、シリコン基板上にＭＯＳ型トランジス
タを形成する第５の製造工程を示す断面図。
【図２９】従来の半導体装置の製造方法について説明す
るためのもので、シリコン基板上にＭＯＳ型トランジス
タを形成する第６の製造工程を示す断面図。
るためのもので、シリコン基板上にＭＯＳ型トランジス
タを形成する第６の製造工程を示す断面図。
１０、２０、６０…シリコン基板 １１、２７、６１…ゲート酸化膜 １２、２９、６２…ゲート電極 １３、３６、３７、６８…浅い不純物拡散層 １４、３２、６６…サイドウォールスペーサ １５、３４、３５、６７…深い不純物拡散層 １６、４０、６９…シリサイド膜 １７、７０…ソース領域 １８、７１…ドレイン領域 ２１、２４、６５…ＳｉＯ２膜 ２２、３０、６４…ＳｉＮ膜 ２３…素子分離領域の形成予定部 ２５…ｎ型ウェル領域 ２６…ｐ型ウェル領域 ２８…多結晶シリコン ３１…ＰＳＧ膜 ３３…レジスト ３８…Ｔｉ膜 ３９…ＴｉＮ膜 ６３…オフセットスペーサ
フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB03 BB20 BB25 CC01 CC05 DD04 DD32 DD37 DD64 DD78 DD83 DD84 EE09 EE12 EE14 EE15 EE17 FF14 FF21 GG09 GG10 GG14 HH16 5F040 DA01 DA10 DA13 DC01 EC04 EC07 EC13 EF02 EK05 FA03 FA05 FA07 FA09 FA10 FB03 FB04 FC11 FC19 5F048 AA07 AA09 AC03 BA01 BB06 BB07 BB08 BC06 BE03 BF06 BG01 BG14 DA25 DA27 DA29 DA30
Claims (4)
- 【請求項１】 半導体基板上にゲート絶縁膜を介してゲ
ート電極を形成する工程と、 前記ゲート電極の側壁に、材質の異なる第１の絶縁層と
第２の絶縁層とを順次形成する工程と、 前記半導体基板中に、前記ゲート電極及び前記第１、第
２の絶縁層をマスクに用いて不純物を導入し、前記ゲー
ト電極の端部から離隔した第１の不純物拡散層を形成す
る工程と、 前記第２の絶縁層を除去する工程と、 前記半導体基板中に、前記ゲート電極をマスクに用い、
前記第１の絶縁層を介して不純物を導入し、前記ゲート
電極に隣接し且つ前記第１の不純物拡散層より浅い、第
２の不純物拡散層を形成する工程と、 全面に金属層を形成する工程と、 前記ゲート電極表面及び前記第１の不純物拡散層表面と
前記金属層とを反応させて、ゲート電極上、ソース及び
ドレイン領域上にそれぞれ低抵抗材料層を形成する工程
とを具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第１の不純物拡散層を形成する工程
は、前記ゲート電極及び第１、第２の絶縁層をマスクに
用いて前記半導体基板中に不純物をイオン注入する工程
と、前記イオン注入により注入された不純物を活性化す
る為の第１の熱処理を施す工程とを備え、 前記第２の不純物拡散層を形成する工程は、前記ゲート
電極をマスクに用い、第１の絶縁層を介して前記半導体
基板中に不純物をイオン注入する工程と、前記イオン注
入により注入された不純物を活性化する為の第２の熱処
理を施す工程とを備え、 前記第２の熱処理温度は前記第１の熱処理温度より低い
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 前記低抵抗材料層はシリサイド膜である
ことを特徴とする請求項１または２記載の半導体装置の
製造方法。 - 【請求項４】 前記半導体基板上にゲート絶縁膜を介し
てゲート電極を形成する工程の後に、前記ゲート電極の
側壁にオフセットスペーサを形成する工程を更に具備
し、 前記オフセットスペーサ上に前記第１、第２の絶縁層を
形成することを特徴とする請求項１乃至３いずれか１つ
の項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11183230A JP2001015737A (ja) | 1999-06-29 | 1999-06-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11183230A JP2001015737A (ja) | 1999-06-29 | 1999-06-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001015737A true JP2001015737A (ja) | 2001-01-19 |
Family
ID=16132069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11183230A Abandoned JP2001015737A (ja) | 1999-06-29 | 1999-06-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001015737A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005191267A (ja) * | 2003-12-25 | 2005-07-14 | Fujitsu Ltd | Ｃｍｏｓ半導体装置の製造方法 |
| US7674668B2 (en) | 2006-12-26 | 2010-03-09 | Renesas Technology Corp. | Method of manufacturing a semiconductor device |
-
1999
- 1999-06-29 JP JP11183230A patent/JP2001015737A/ja not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005191267A (ja) * | 2003-12-25 | 2005-07-14 | Fujitsu Ltd | Ｃｍｏｓ半導体装置の製造方法 |
| US7674668B2 (en) | 2006-12-26 | 2010-03-09 | Renesas Technology Corp. | Method of manufacturing a semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1307709C (zh) | 具有硅锗栅极的半导体器件及其制作方法 | |
| US7372108B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH11111980A (ja) | 半導体装置及びその製造方法 | |
| JPH07202195A (ja) | 浅い接合のソース／ドレーン領域とシリサイドを有するｍｏｓトランジスタの製造方法 | |
| JPH06112158A (ja) | 半導体装置の製造方法 | |
| KR20010066122A (ko) | 반도체 소자의 폴리사이드 듀얼 게이트 형성 방법 | |
| KR100187729B1 (ko) | 균일한 두께를 갖는 고융점 금속 실리사이드 막의 형성 공정 | |
| JP3190858B2 (ja) | 半導体装置およびその製造方法 | |
| JP3496723B2 (ja) | 半導体装置の製造方法 | |
| JP2833468B2 (ja) | 半導体装置の製造方法 | |
| JP2000150880A (ja) | 半導体装置の製造方法 | |
| JPH01259560A (ja) | 半導体集積回路装置 | |
| JP2001015737A (ja) | 半導体装置の製造方法 | |
| JPH10313117A (ja) | Ｍｉｓトランジスタ及びその製造方法 | |
| JPH10209291A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH1131665A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0322539A (ja) | 半導体装置の製造方法 | |
| JPH1012748A (ja) | 半導体装置の製造方法 | |
| JPH07263690A (ja) | サリサイド構造を有する半導体装置とその製造方法 | |
| JP2000124327A (ja) | 半導体装置及びその製造方法 | |
| KR100260360B1 (ko) | 반도체 소자의 제조방법 | |
| JP2000021996A (ja) | 半導体装置およびその製造方法 | |
| JP2000269491A (ja) | 半導体装置の製造方法および半導体装置 | |
| JPH11233646A (ja) | 半導体装置の製造方法 | |
| JPH06204456A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041006 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050628 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20050829 |