JP2833468B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2833468B2 JP2833468B2 JP6041757A JP4175794A JP2833468B2 JP 2833468 B2 JP2833468 B2 JP 2833468B2 JP 6041757 A JP6041757 A JP 6041757A JP 4175794 A JP4175794 A JP 4175794A JP 2833468 B2 JP2833468 B2 JP 2833468B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にゲート電極およびソース・ドレイン拡散層
上に自己整合的にシリサイド膜を形成する工程を含むＭ
ＯＳ型半導体装置の製造方法に関する。
に関し、特にゲート電極およびソース・ドレイン拡散層
上に自己整合的にシリサイド膜を形成する工程を含むＭ
ＯＳ型半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路の高集積化に伴い
ゲート電極／配線の線幅が微細化されたことにより従来
のポリシリコンゲートでは配線抵抗が高くなって高速動
作に支障が生じるようになってきたため、ポリシリコン
ゲート上に金属シリサイドを載置したポリサイド構造の
ゲート電極が採用されるようになってきている。また、
素子の微細化によりソース・ドレイン拡散層の浅接合化
が進み、シート抵抗およびコンタクト抵抗が増大するよ
うになってきたため、これに対処してソース・ドレイン
拡散層の表面にも金属シリサイドを設けるサリサイド構
造も実用化されてきている。
ゲート電極／配線の線幅が微細化されたことにより従来
のポリシリコンゲートでは配線抵抗が高くなって高速動
作に支障が生じるようになってきたため、ポリシリコン
ゲート上に金属シリサイドを載置したポリサイド構造の
ゲート電極が採用されるようになってきている。また、
素子の微細化によりソース・ドレイン拡散層の浅接合化
が進み、シート抵抗およびコンタクト抵抗が増大するよ
うになってきたため、これに対処してソース・ドレイン
拡散層の表面にも金属シリサイドを設けるサリサイド構
造も実用化されてきている。
【０００３】このサリサイド構造は、通常、ゲートポリ
シリコンおよびソース・ドレイン拡散層の表面を自己整
合的にシリサイド化することによって形成される。図３
は、この種サリサイド構造の半導体装置の従来の製造方
法を説明するための工程断面図である。ｐ型シリコン基
板３０１の不活性領域にフィールド酸化膜３０２を、活
性領域にゲート酸化膜３０３を形成する。次に、ゲート
電極を形成するために燐を添加したポリシリコン膜３０
４をゲート酸化膜３０３およびフィールド酸化膜３０２
上に形成し、これをマスクに活性領域に不純物を導入し
てソース・ドレインを形成すべき領域にｎ- 型拡散層３
０５を形成する。
シリコンおよびソース・ドレイン拡散層の表面を自己整
合的にシリサイド化することによって形成される。図３
は、この種サリサイド構造の半導体装置の従来の製造方
法を説明するための工程断面図である。ｐ型シリコン基
板３０１の不活性領域にフィールド酸化膜３０２を、活
性領域にゲート酸化膜３０３を形成する。次に、ゲート
電極を形成するために燐を添加したポリシリコン膜３０
４をゲート酸化膜３０３およびフィールド酸化膜３０２
上に形成し、これをマスクに活性領域に不純物を導入し
てソース・ドレインを形成すべき領域にｎ- 型拡散層３
０５を形成する。
【０００４】次に、ＣＶＤ法により、膜厚約２０００Å
のシリコン酸化膜を形成し、異方性エッチングによりこ
れをエッチバックして、ポリシリコン膜３０４の側面に
膜厚約２００ｎｍの側壁酸化膜３０６を形成する。次
に、砒素のイオン注入によりｎ+ 型拡散層３０７を形成
する〔図３（ａ）〕。
のシリコン酸化膜を形成し、異方性エッチングによりこ
れをエッチバックして、ポリシリコン膜３０４の側面に
膜厚約２００ｎｍの側壁酸化膜３０６を形成する。次
に、砒素のイオン注入によりｎ+ 型拡散層３０７を形成
する〔図３（ａ）〕。
【０００５】次に、バッファードフッ酸により自然酸化
膜を除去した後、スパッタ法により１００ｎｍのチタン
膜３０９を形成する〔図３（ｂ）〕。次に、窒素雰囲気
中の熱処理によりチタンと露出しているシリコンとを反
応させ、ポリシリコン膜３０４およびｎ+ 型拡散層３０
７上にチタンシリサイド膜３１０を形成する。この時、
フィールド酸化膜３０２上および側壁酸化膜３０６上の
チタンはシリコンとは反応せずに、一部は窒化チタンと
なり、未反応チタン膜３０９ａとして残る〔図３
（ｃ）〕。
膜を除去した後、スパッタ法により１００ｎｍのチタン
膜３０９を形成する〔図３（ｂ）〕。次に、窒素雰囲気
中の熱処理によりチタンと露出しているシリコンとを反
応させ、ポリシリコン膜３０４およびｎ+ 型拡散層３０
７上にチタンシリサイド膜３１０を形成する。この時、
フィールド酸化膜３０２上および側壁酸化膜３０６上の
チタンはシリコンとは反応せずに、一部は窒化チタンと
なり、未反応チタン膜３０９ａとして残る〔図３
（ｃ）〕。
【０００６】次に、フィールド酸化膜３０２上および側
壁酸化膜３０６上の未反応チタン膜３０９ａをウェット
法によりエッチング除去する。このとき、形成されたチ
タンシリサイド膜は抵抗の高いＣ−４９の結晶状態にあ
る。その後、窒素雰囲気中で９００℃程度の高温の熱処
理を行い、チタンシリサイド膜３１０に、Ｃ−４９から
Ｃ−５４へと結晶の相転移を起こさせて層抵抗を下げ
る。ここに、ポリシリコン膜３０４およびチタンシリサ
イド膜３１０からなるポリサイド構造のゲート電極３１
１が形成されたことになる〔図３（ｄ）〕。
壁酸化膜３０６上の未反応チタン膜３０９ａをウェット
法によりエッチング除去する。このとき、形成されたチ
タンシリサイド膜は抵抗の高いＣ−４９の結晶状態にあ
る。その後、窒素雰囲気中で９００℃程度の高温の熱処
理を行い、チタンシリサイド膜３１０に、Ｃ−４９から
Ｃ−５４へと結晶の相転移を起こさせて層抵抗を下げ
る。ここに、ポリシリコン膜３０４およびチタンシリサ
イド膜３１０からなるポリサイド構造のゲート電極３１
１が形成されたことになる〔図３（ｄ）〕。
【０００７】次に、図示されていないが、ＢＰＳＧ等か
らなる層間絶縁膜を堆積し、コンタクトホールを開設し
た後、Ａｌ配線を形成して、従来法によるサリサイド構
造のＭＯＳ型半導体装置の製造を完了する。なお、この
種ＭＯＳ型半導体装置の製造方法の公知例としては、特
開昭５７−９９７７５号公報等がある。
らなる層間絶縁膜を堆積し、コンタクトホールを開設し
た後、Ａｌ配線を形成して、従来法によるサリサイド構
造のＭＯＳ型半導体装置の製造を完了する。なお、この
種ＭＯＳ型半導体装置の製造方法の公知例としては、特
開昭５７−９９７７５号公報等がある。
【０００８】
【発明が解決しようとする課題】半導体集積回路装置の
高集積化、微細化に伴ってゲート電極間の間隔も狭くな
ってきている。ところが、スパッタリングによるチタン
はステップカバレッジがあまりよくないため、狭いゲー
ト電極間に形成された拡散層上には薄いチタン膜しか形
成されないようになる。そのため、そこに形成されるチ
タンシリサイド膜が薄くなり、層抵抗が上昇し、また耐
熱性も劣化する。
高集積化、微細化に伴ってゲート電極間の間隔も狭くな
ってきている。ところが、スパッタリングによるチタン
はステップカバレッジがあまりよくないため、狭いゲー
ト電極間に形成された拡散層上には薄いチタン膜しか形
成されないようになる。そのため、そこに形成されるチ
タンシリサイド膜が薄くなり、層抵抗が上昇し、また耐
熱性も劣化する。
【０００９】また、従来の製造方法では、高温の熱処理
によりチタンシリサイドに結晶の相転移を起こさせる必
要があったが、このとき、幅の広いチタンシリサイド配
線では正常に層抵抗の低下が行われるが、０．５μｍ以
下の微細な幅のチタンシリサイド膜では、結晶の相転移
と共に凝集が起こり、チタンシリサイドが部分的に断線
するため、層抵抗は逆に高くなり、ばらつきも大きくな
ってしまう。この電極／配線におけるシリサイドの層抵
抗の上昇は、動作速度が低下する等デバイスが所望の性
能を果たせなくなる事態を招くことになり、また、歩留
まり低下の原因を与えることになる。
によりチタンシリサイドに結晶の相転移を起こさせる必
要があったが、このとき、幅の広いチタンシリサイド配
線では正常に層抵抗の低下が行われるが、０．５μｍ以
下の微細な幅のチタンシリサイド膜では、結晶の相転移
と共に凝集が起こり、チタンシリサイドが部分的に断線
するため、層抵抗は逆に高くなり、ばらつきも大きくな
ってしまう。この電極／配線におけるシリサイドの層抵
抗の上昇は、動作速度が低下する等デバイスが所望の性
能を果たせなくなる事態を招くことになり、また、歩留
まり低下の原因を与えることになる。
【００１０】さらに、上述の従来例では、結晶の相転移
を起こさせるために行う高温熱処理の際に、ソース・ド
レイン拡散層中の不純物がチタンシリサイドの中に拡散
し、これにより、チタンシリサイドと接触するソース・
ドレイン拡散層の界面の不純物濃度が低下し、チタンシ
リサイドとソース・ドレイン拡散層の接触抵抗が増大
し、半導体装置の性能が劣化するという問題点があっ
た。
を起こさせるために行う高温熱処理の際に、ソース・ド
レイン拡散層中の不純物がチタンシリサイドの中に拡散
し、これにより、チタンシリサイドと接触するソース・
ドレイン拡散層の界面の不純物濃度が低下し、チタンシ
リサイドとソース・ドレイン拡散層の接触抵抗が増大
し、半導体装置の性能が劣化するという問題点があっ
た。
【００１１】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明によれば、第１導電型の半導体基板（２０
１）上に選択酸化法により素子分離領域（２０２）を形
成する工程と、多結晶シリコン膜を形成しこれをパター
ニングして前記半導体基板上に電極配線（２０４）を形
成する工程と、前記半導体基板の表面に第２導電型の不
純物を導入して第２導電型の拡散層（２０５、２０７）
を形成する工程と、ＣＶＤ法により半導体基板上にチタ
ン（２０９）を堆積し、同時に露出しているシリコンと
堆積チタンとを反応させて前記電極配線および前記拡散
層上にチタンシリサイド（１１０、２１０）を形成する
工程と、形成されたチタン膜の内配線として用いる部分
をマスク（２１２）し他の部分をエッチング除去する工
程と、を含むことを特徴とする半導体装置の製造方法が
提供される。
めに、本発明によれば、第１導電型の半導体基板（２０
１）上に選択酸化法により素子分離領域（２０２）を形
成する工程と、多結晶シリコン膜を形成しこれをパター
ニングして前記半導体基板上に電極配線（２０４）を形
成する工程と、前記半導体基板の表面に第２導電型の不
純物を導入して第２導電型の拡散層（２０５、２０７）
を形成する工程と、ＣＶＤ法により半導体基板上にチタ
ン（２０９）を堆積し、同時に露出しているシリコンと
堆積チタンとを反応させて前記電極配線および前記拡散
層上にチタンシリサイド（１１０、２１０）を形成する
工程と、形成されたチタン膜の内配線として用いる部分
をマスク（２１２）し他の部分をエッチング除去する工
程と、を含むことを特徴とする半導体装置の製造方法が
提供される。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１（ａ）〜（ｄ）は、本発明の参考例を
説明するための製造工程順の断面図である。ｐ型シリコ
ン基板１０１の不活性領域に選択酸化法によりフィール
ド酸化膜１０２を形成し、フィールド酸化膜１０２によ
って区画された活性領域に熱酸化法により１０ｎｍのゲ
ート酸化膜１０３を形成する。次に、ＣＶＤ法により全
面に厚さ２００ｎｍのポリシリコン膜１０４を形成し、
リン（Ｐ）をドーピングして低抵抗化した後、ゲート電
極の形状にパターニングする。次いで、このポリシリコ
ン膜１０４をマスクにシリコン基板の表面にｎ型不純物
を導入して、ソース・ドレインを形成する領域にｎ- 型
拡散層１０５を形成する。次に、ＣＶＤ法によりシリコ
ン酸化膜を２００ｎｍ程成長させ、その後、異方性エッ
チングによりこれをエッチバックして、ポリシリコン膜
１０４の側面に側壁酸化膜１０６を形成する。次に、ヒ
素（Ａｓ）のイオン注入を行い、８５０℃の熱処理を行
って、ｎ+ 型拡散層１０７を形成する〔図１（ａ）〕。
て説明する。図１（ａ）〜（ｄ）は、本発明の参考例を
説明するための製造工程順の断面図である。ｐ型シリコ
ン基板１０１の不活性領域に選択酸化法によりフィール
ド酸化膜１０２を形成し、フィールド酸化膜１０２によ
って区画された活性領域に熱酸化法により１０ｎｍのゲ
ート酸化膜１０３を形成する。次に、ＣＶＤ法により全
面に厚さ２００ｎｍのポリシリコン膜１０４を形成し、
リン（Ｐ）をドーピングして低抵抗化した後、ゲート電
極の形状にパターニングする。次いで、このポリシリコ
ン膜１０４をマスクにシリコン基板の表面にｎ型不純物
を導入して、ソース・ドレインを形成する領域にｎ- 型
拡散層１０５を形成する。次に、ＣＶＤ法によりシリコ
ン酸化膜を２００ｎｍ程成長させ、その後、異方性エッ
チングによりこれをエッチバックして、ポリシリコン膜
１０４の側面に側壁酸化膜１０６を形成する。次に、ヒ
素（Ａｓ）のイオン注入を行い、８５０℃の熱処理を行
って、ｎ+ 型拡散層１０７を形成する〔図１（ａ）〕。
【００１３】次に、シリコンを５Ｅ１５／ｃｍ2 程度イ
オン注入してポリシリコン膜１０４およびｎ+ 型拡散層
１０７の表面をアモルファス化しアモルファスシリコン
層１０８を形成する〔図１（ｂ）〕。次に、バッファー
ドフッ酸によりポリシリコン膜１０４上およびｎ+ 型拡
散層１０７上の自然酸化膜を除去した後、ＥＣＲプラズ
マＣＶＤ法によりチタンを堆積する。このとき、フィー
ルド酸化膜１０２上および側壁酸化膜１０６上にはチタ
ン膜１０９が形成され、ポリシリコン膜１０４上および
ｎ+ 型拡散層１０７上には、堆積するチタンとポリシリ
コン膜１０４およびｎ+ 型拡散層１０７のシリコンとが
反応し、約３０ｎｍのチタンシリサイド膜１１０が形成
され、ここにポリサイド構造のゲート電極１１１が形成
される。このＥＣＲプラズマＣＶＤの条件は、使用ガス
は四塩化チタン、窒素、水素の混合ガスであり、反応温
度は６００〜７００℃である〔図１（ｃ）〕。
オン注入してポリシリコン膜１０４およびｎ+ 型拡散層
１０７の表面をアモルファス化しアモルファスシリコン
層１０８を形成する〔図１（ｂ）〕。次に、バッファー
ドフッ酸によりポリシリコン膜１０４上およびｎ+ 型拡
散層１０７上の自然酸化膜を除去した後、ＥＣＲプラズ
マＣＶＤ法によりチタンを堆積する。このとき、フィー
ルド酸化膜１０２上および側壁酸化膜１０６上にはチタ
ン膜１０９が形成され、ポリシリコン膜１０４上および
ｎ+ 型拡散層１０７上には、堆積するチタンとポリシリ
コン膜１０４およびｎ+ 型拡散層１０７のシリコンとが
反応し、約３０ｎｍのチタンシリサイド膜１１０が形成
され、ここにポリサイド構造のゲート電極１１１が形成
される。このＥＣＲプラズマＣＶＤの条件は、使用ガス
は四塩化チタン、窒素、水素の混合ガスであり、反応温
度は６００〜７００℃である〔図１（ｃ）〕。
【００１４】次に、フィールド酸化膜１０２上および側
壁酸化膜１０６上のチタン膜１０９をアンモニア水と過
酸化水素水の混合液により除去する〔図１（ｄ）〕。そ
の後、層間絶縁膜を堆積して、コンタクトホールを設け
た後、Ａｌ電極を形成して本実施例のサリサイド構造の
ＭＯＳ型トランジスタを有する半導体装置の製造が完了
する。
壁酸化膜１０６上のチタン膜１０９をアンモニア水と過
酸化水素水の混合液により除去する〔図１（ｄ）〕。そ
の後、層間絶縁膜を堆積して、コンタクトホールを設け
た後、Ａｌ電極を形成して本実施例のサリサイド構造の
ＭＯＳ型トランジスタを有する半導体装置の製造が完了
する。
【００１５】このようにして形成されたＭＯＳトランジ
スタは、いわゆるＬＤＤ（LightlyDoped Drain ）構造
のソース・ドレイン拡散層を有しており、信頼性上問題
となるホットエレクトロンによる特性劣化は抑制され
る。上記製造方法によれば、ＥＣＲプラズマＣＶＤによ
って堆積するチタンとシリコンとが直接反応してチタン
シリサイドが形成され、しかもこのとき低抵抗のＣ−５
４の結晶構造のチタンシリサイドが形成されるため、そ
の後の高温の熱処理は必要なくなり、凝集によるチタン
シリサイド膜の高抵抗化や不純物のチタンシリサイド膜
への拡散によるソース・ドレイン領域の不純物濃度の低
下等の不都合を回避することができる。また、このＣＶ
Ｄ法によるチタンの堆積はステップカバレッジ性に優れ
ており、狭いゲート電極間の間隙にも十分にチタンが供
給されるため、狭い間隙部分に形成された拡散層上にも
十分厚いシリサイド膜を形成することができる。
スタは、いわゆるＬＤＤ（LightlyDoped Drain ）構造
のソース・ドレイン拡散層を有しており、信頼性上問題
となるホットエレクトロンによる特性劣化は抑制され
る。上記製造方法によれば、ＥＣＲプラズマＣＶＤによ
って堆積するチタンとシリコンとが直接反応してチタン
シリサイドが形成され、しかもこのとき低抵抗のＣ−５
４の結晶構造のチタンシリサイドが形成されるため、そ
の後の高温の熱処理は必要なくなり、凝集によるチタン
シリサイド膜の高抵抗化や不純物のチタンシリサイド膜
への拡散によるソース・ドレイン領域の不純物濃度の低
下等の不都合を回避することができる。また、このＣＶ
Ｄ法によるチタンの堆積はステップカバレッジ性に優れ
ており、狭いゲート電極間の間隙にも十分にチタンが供
給されるため、狭い間隙部分に形成された拡散層上にも
十分厚いシリサイド膜を形成することができる。
【００１６】図２（ａ）〜（ｃ）は、本発明の一実施例
を説明するための製造工程順の断面図である。同図にお
いて、図１の部分と同等の部分には下２桁が共通する参
照番号が付されている。先の参考例の場合と同様の工程
により、ＥＣＲプラズマＣＶＤ法により、フィールド酸
化膜２０２上および側壁酸化膜２０６上にはチタン膜２
０９を堆積し、ポリシリコン膜２０４上およびｎ+ 型拡
散層２０７上においては堆積するチタンとポリシリコン
膜２０４およびｎ+ 型拡散層２０７のシリコンとを反応
させて膜厚約３０ｎｍのチタンシリサイド膜２１０を形
成する。これにより、活性領域上では、ポリシリコン膜
２０４およびチタンシリサイド膜２１０からなるゲート
電極２１１が形成され、不活性領域のフィールド酸化膜
２０２上には、同等の積層構造のポリサイド配線２１１
ａが形成される。このとき、フィールド酸化膜２０２上
および側壁酸化膜２０６上に成長するチタン膜２０９
は、一部チタンシリサイド膜２１０と重なって形成され
る〔図２（ａ）〕。
を説明するための製造工程順の断面図である。同図にお
いて、図１の部分と同等の部分には下２桁が共通する参
照番号が付されている。先の参考例の場合と同様の工程
により、ＥＣＲプラズマＣＶＤ法により、フィールド酸
化膜２０２上および側壁酸化膜２０６上にはチタン膜２
０９を堆積し、ポリシリコン膜２０４上およびｎ+ 型拡
散層２０７上においては堆積するチタンとポリシリコン
膜２０４およびｎ+ 型拡散層２０７のシリコンとを反応
させて膜厚約３０ｎｍのチタンシリサイド膜２１０を形
成する。これにより、活性領域上では、ポリシリコン膜
２０４およびチタンシリサイド膜２１０からなるゲート
電極２１１が形成され、不活性領域のフィールド酸化膜
２０２上には、同等の積層構造のポリサイド配線２１１
ａが形成される。このとき、フィールド酸化膜２０２上
および側壁酸化膜２０６上に成長するチタン膜２０９
は、一部チタンシリサイド膜２１０と重なって形成され
る〔図２（ａ）〕。
【００１７】次に、ｎ+ 型拡散層２０７上およびポリサ
イド配線２１１ａ上にかかるようにフォトレジスト膜２
１２を形成する〔図２（ｂ）〕。次に、フォトレジスト
２１２で覆われていないチタン膜２０９をアンモニア水
と過酸化水素水の混合液により除去し、ｎ+ 型拡散層２
０７とポリサイド配線２１１ａを接続するチタン配線２
０９ａを形成する〔図２（ｃ）〕。その後、層間絶縁膜
を堆積して、コンタクトホールを設けた後、Ａｌ配線を
形成して本実施例の半導体装置の製造を完了する。
イド配線２１１ａ上にかかるようにフォトレジスト膜２
１２を形成する〔図２（ｂ）〕。次に、フォトレジスト
２１２で覆われていないチタン膜２０９をアンモニア水
と過酸化水素水の混合液により除去し、ｎ+ 型拡散層２
０７とポリサイド配線２１１ａを接続するチタン配線２
０９ａを形成する〔図２（ｃ）〕。その後、層間絶縁膜
を堆積して、コンタクトホールを設けた後、Ａｌ配線を
形成して本実施例の半導体装置の製造を完了する。
【００１８】この実施例では、フィールド酸化膜２０２
上に形成されたポリサイド膜を配線として用いるととも
にｎ+ 型拡散層２０７からこのポリサイド配線２１１ａ
にかけて形成されたチタン膜をいわゆる局所配線として
使用して配線効率を高めている。これは、チタンをスパ
ッタ法により堆積する従来例の場合でも可能であるが、
チタンをスパッタで堆積した場合、チタンのステップカ
バレッジが悪いため、ポリサイド配線２１１ａの側面に
ある側壁酸化膜２０６の部分でのチタン膜厚が薄くな
り、チタン配線の抵抗が増加したり、また断線するなど
の不具合が発生する。しかし、チタンをＣＶＤ法で堆積
した場合、ステップカバレッジはほぼ１００％であるた
め、側壁酸化膜２０６の部分でのチタンの膜厚は十分に
確保でき、低抵抗の配線が得られる。
上に形成されたポリサイド膜を配線として用いるととも
にｎ+ 型拡散層２０７からこのポリサイド配線２１１ａ
にかけて形成されたチタン膜をいわゆる局所配線として
使用して配線効率を高めている。これは、チタンをスパ
ッタ法により堆積する従来例の場合でも可能であるが、
チタンをスパッタで堆積した場合、チタンのステップカ
バレッジが悪いため、ポリサイド配線２１１ａの側面に
ある側壁酸化膜２０６の部分でのチタン膜厚が薄くな
り、チタン配線の抵抗が増加したり、また断線するなど
の不具合が発生する。しかし、チタンをＣＶＤ法で堆積
した場合、ステップカバレッジはほぼ１００％であるた
め、側壁酸化膜２０６の部分でのチタンの膜厚は十分に
確保でき、低抵抗の配線が得られる。
【００１９】さらに、従来例の場合には、、チタンシリ
サイドを形成するときに窒素雰囲気中で熱処理を行うた
め、チタン配線となる膜の一部が窒化されてしまい配線
の層抵抗が大きくなる。しかし、本実施例では、ＣＶＤ
法により成膜されたチタン配線２０９ａは、その後、窒
素雰囲気中での熱処理を受けることがないため、窒化に
よる層抵抗の低下を回避することができる。
サイドを形成するときに窒素雰囲気中で熱処理を行うた
め、チタン配線となる膜の一部が窒化されてしまい配線
の層抵抗が大きくなる。しかし、本実施例では、ＣＶＤ
法により成膜されたチタン配線２０９ａは、その後、窒
素雰囲気中での熱処理を受けることがないため、窒化に
よる層抵抗の低下を回避することができる。
【００２０】以上好ましい実施例について説明したが、
本発明は上記実施例に限定されるされるものではなく、
本願発明の要旨を逸脱しない範囲内において各種の変更
が可能である。例えば、実施例では、ｎチャネルＭＯＳ
トランジスタについて説明したが、ｐチャネルＭＯＳト
ランジスタ、ＣＭＯＳについても同様に本発明を適用す
ることができる。
本発明は上記実施例に限定されるされるものではなく、
本願発明の要旨を逸脱しない範囲内において各種の変更
が可能である。例えば、実施例では、ｎチャネルＭＯＳ
トランジスタについて説明したが、ｐチャネルＭＯＳト
ランジスタ、ＣＭＯＳについても同様に本発明を適用す
ることができる。
【００２１】
【発明の効果】以上説明したように、本発明による半導
体装置の製造方法は、ＣＶＤ法によりチタン堆積すると
同時にポリシリコン膜およびソース・ドレイン拡散層の
シリコンとチタンとを反応させチタンシリサイドを形成
するものであるので、以下の効果を享受することができ
る。
体装置の製造方法は、ＣＶＤ法によりチタン堆積すると
同時にポリシリコン膜およびソース・ドレイン拡散層の
シリコンとチタンとを反応させチタンシリサイドを形成
するものであるので、以下の効果を享受することができ
る。
【００２２】（ａ） ＣＶＤによる高融点金属の堆積と
同時に低抵抗の結晶相のシリサイドが形成されるため、
金属膜の成膜後に２回の熱処理を必要とした従来例に比
較して、工数の削減が可能となる。 （ｂ） ９００℃程度の高温の熱処理を行う必要がない
ことから、０．５μｍ以下の微細な配線で発生するシリ
サイドの凝集を回避することができ、シリサイド膜が高
抵抗化するのを防止することができる。また、拡散層中
の不純物がシリサイド側へ拡散するのを防止することが
できるので、ポリシリコンとシリサイドとの接触抵抗を
低下させないようにすることができる。
同時に低抵抗の結晶相のシリサイドが形成されるため、
金属膜の成膜後に２回の熱処理を必要とした従来例に比
較して、工数の削減が可能となる。 （ｂ） ９００℃程度の高温の熱処理を行う必要がない
ことから、０．５μｍ以下の微細な配線で発生するシリ
サイドの凝集を回避することができ、シリサイド膜が高
抵抗化するのを防止することができる。また、拡散層中
の不純物がシリサイド側へ拡散するのを防止することが
できるので、ポリシリコンとシリサイドとの接触抵抗を
低下させないようにすることができる。
【００２３】（ｃ） 良好なステップカバレッジをもっ
て高融点金属を堆積することができるので、狭い電極配
線間の拡散層にも十分な量の高融点金属を供給すること
ができ、狭い拡散層上にも十分な膜厚をもった低抵抗の
シリサイド膜を形成することができる。 （ｄ） シリサイド膜形成時に同時に成膜された高融点
金属膜を配線として用いているので、膜厚が均一で表面
が窒化されていない金属膜を利用することができ、低抵
抗の配線層を得ることができる。
て高融点金属を堆積することができるので、狭い電極配
線間の拡散層にも十分な量の高融点金属を供給すること
ができ、狭い拡散層上にも十分な膜厚をもった低抵抗の
シリサイド膜を形成することができる。 （ｄ） シリサイド膜形成時に同時に成膜された高融点
金属膜を配線として用いているので、膜厚が均一で表面
が窒化されていない金属膜を利用することができ、低抵
抗の配線層を得ることができる。
【図１】本発明の参考例を説明するための工程断面図。
【図２】本発明の一実施例を説明するための工程断面
図。
図。
【図３】従来例の工程断面図。
１０１、２０１、３０１ ｐ型シリコン基板 １０２、２０２、３０２ フィールド酸化膜 １０３、２０３、３０３ ゲート酸化膜 １０４、２０４、３０４ ポリシリコン膜 １０５、２０５、３０５ ｎ- 型拡散層 １０６、２０６、３０６ 側壁酸化膜 １０７、２０７、３０７ ｎ+ 型拡散層 １０８ アモルファスシリコン層 １０９、２０９、３０９ チタン膜 ２０９ａ チタン配線 ３０９ａ 未反応チタン膜 １１０、２１０、３１０ チタンシリサイド膜 １１１、２１１、３１１ ゲート電極 ２１１ａ ポリサイド配線 ２１２ フォトレジスト膜
Claims (5)
- 【請求項１】 第１導電型の半導体基板上に選択酸化法
により素子分離領域を形成する工程と、多結晶シリコン
膜を形成しこれをパターニングして前記半導体基板上に
電極配線を形成する工程と、前記半導体基板の表面に第
２導電型の不純物を導入して第２導電型の拡散層を形成
する工程と、ＣＶＤ法により半導体基板上にチタンを堆
積し、同時に露出しているシリコンと堆積チタンとを反
応させて前記電極配線および前記拡散層上にチタンシリ
サイドを形成する工程と、形成されたチタン膜の内配線
として用いる部分をマスクし他の部分をエッチング除去
する工程と、を含むことを特徴とする半導体装置の製造
方法。 - 【請求項２】 第１導電型の半導体基板上に選択酸化法
により素子分離領域を形成する工程と、多結晶シリコン
膜を形成しこれをパターニングして前記半導体基板上に
電極配線を形成する工程と、全面に絶縁膜を形成しこれ
をエッチバックして前記電極配線の側壁に側壁絶縁膜を
形成する工程と、前記電極配線および前記側壁絶縁膜を
マスクとして前記半導体基板の表面に第２導電型の不純
物を導入して第２導電型の拡散層を形成する工程と、Ｃ
ＶＤ法により半導体基板上にチタンを堆積し、同時に露
出しているシリコンと堆積チタンとを反応させて前記電
極配線および前記拡散層上にチタンシリサイドを形成す
る工程と、形成されたチタン膜の内配線として用いる部
分をマスクし他の部分をエッチング除去する工程と、を
含むことを特徴とする半導体装置の製造方法。 - 【請求項３】 前記ＣＶＤ法により半導体基板上にチタ
ンを堆積する工程に先立って、IV族元素のイオン注入に
よって露出しているシリコンの表面をアモルファス化す
ることを特徴とする請求項１または２記載の半導体装置
の製造方法。 - 【請求項４】 半導体基板上にチタンを堆積する工程に
用いられるＣＶＤ法がプラズマ中で反応ガスを分解させ
て行うものであることを特徴とする請求項１または２記
載の半導体装置の製造方法。 - 【請求項５】 半導体基板上にチタンを堆積する工程に
用いられるＣＶＤ法がＥＣＲにより励起されたプラズマ
中で反応ガスを分解させて行うものであることを特徴と
する請求項１または２記載の半導体装置の製造方法。
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|---|---|---|---|
| JP6041757A JP2833468B2 (ja) | 1994-02-17 | 1994-02-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6041757A JP2833468B2 (ja) | 1994-02-17 | 1994-02-17 | 半導体装置の製造方法 |
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|---|---|
| JPH07231091A JPH07231091A (ja) | 1995-08-29 |
| JP2833468B2 true JP2833468B2 (ja) | 1998-12-09 |
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ID=12617293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6041757A Expired - Fee Related JP2833468B2 (ja) | 1994-02-17 | 1994-02-17 | 半導体装置の製造方法 |
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| JP (1) | JP2833468B2 (ja) |
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| JPH0613402A (ja) * | 1992-06-29 | 1994-01-21 | Toshiba Corp | 半導体装置の製造方法 |
-
1994
- 1994-02-17 JP JP6041757A patent/JP2833468B2/ja not_active Expired - Fee Related
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|---|---|
| JPH07231091A (ja) | 1995-08-29 |
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