JP3388679B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
方法に係り、特にＭＯＳ型集積回路装置の製造方法に関
するものである。
方法に係り、特にＭＯＳ型集積回路装置の製造方法に関
するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、以下に示すようなものがあった。
例えば、以下に示すようなものがあった。
【０００３】半導体素子の微細化に伴い、寄生容量（就
中接合容量）がデバイス性能を律速するようになってき
ており、ソース／ドレイン部へのコンタクトを、この領
域よりフィールド酸化膜上に延在させた配線上に配置さ
せる局所配線技術は、ソース／ドレイン面積を最小限に
抑えることによって接合容量を小さくする方法として、
注目されている。
中接合容量）がデバイス性能を律速するようになってき
ており、ソース／ドレイン部へのコンタクトを、この領
域よりフィールド酸化膜上に延在させた配線上に配置さ
せる局所配線技術は、ソース／ドレイン面積を最小限に
抑えることによって接合容量を小さくする方法として、
注目されている。
【０００４】図３は従来の局所配線を用いたＭＯＳＦＥ
Ｔの製造工程断面図である。
Ｔの製造工程断面図である。
【０００５】（１）まず、図３（ａ）に示すように、公
知の技術によって、Ｐ型基板１上にＰウェル２及びＮウ
ェル３を形成し、Ｐウェル２中に、Ｎ型トランジスタ
（Ｎ型拡散層１１となるソース／ドレイン部と、ゲート
酸化膜５、ゲート電極６を有し、そのゲート電極６は、
オフセット酸化膜７及びゲートサイドウォール８に囲ま
れている）を、Ｎウェル３中に、Ｐ型トランジスタ（ソ
ース／ドレイン部がＰ型拡散層１２よりなる他はＮ型ト
ランジスタと同様である）を形成する。Ｎ型トランジス
タ領域とＰ型トランジスタ領域は、フィールド酸化膜４
により分離されている。
知の技術によって、Ｐ型基板１上にＰウェル２及びＮウ
ェル３を形成し、Ｐウェル２中に、Ｎ型トランジスタ
（Ｎ型拡散層１１となるソース／ドレイン部と、ゲート
酸化膜５、ゲート電極６を有し、そのゲート電極６は、
オフセット酸化膜７及びゲートサイドウォール８に囲ま
れている）を、Ｎウェル３中に、Ｐ型トランジスタ（ソ
ース／ドレイン部がＰ型拡散層１２よりなる他はＮ型ト
ランジスタと同様である）を形成する。Ｎ型トランジス
タ領域とＰ型トランジスタ領域は、フィールド酸化膜４
により分離されている。
【０００６】（２）次に、図３（ｂ）に示すように、Ｔ
ｉ膜１３、ａ−Ｓｉ〔アモルファス（非晶質）・シリコ
ン〕膜１４を堆積し、ホトリソグラフィ／ドライエッチ
ングによって局所配線領域（領域II及び領域III ）に、
ａ−Ｓｉ膜１４をパターニングする。
ｉ膜１３、ａ−Ｓｉ〔アモルファス（非晶質）・シリコ
ン〕膜１４を堆積し、ホトリソグラフィ／ドライエッチ
ングによって局所配線領域（領域II及び領域III ）に、
ａ−Ｓｉ膜１４をパターニングする。
【０００７】（３）次に、図３（ｃ）に示すように、窒
素雰囲気で短時間熱処理（ＲＴＡ）により、Ｔｉ膜１３
とａ−Ｓｉ膜１４とが反応し、局所配線領域II，III
は、ＴｉＳｉ2 膜１５に変換される。この際、領域Ｉに
おいては、Ｔｉ膜１３とＰ型基板１との反応によるＴｉ
Ｓｉ2 膜１５が形成される。また、領域Ｉの一部、領域
IVのＴｉＮ膜１３及び未反応Ｔｉ膜１６は、ウエットエ
ッチングにより除去の形状を得る。
素雰囲気で短時間熱処理（ＲＴＡ）により、Ｔｉ膜１３
とａ−Ｓｉ膜１４とが反応し、局所配線領域II，III
は、ＴｉＳｉ2 膜１５に変換される。この際、領域Ｉに
おいては、Ｔｉ膜１３とＰ型基板１との反応によるＴｉ
Ｓｉ2 膜１５が形成される。また、領域Ｉの一部、領域
IVのＴｉＮ膜１３及び未反応Ｔｉ膜１６は、ウエットエ
ッチングにより除去の形状を得る。
【０００８】（４）次に、図３（ｄ）に示すように、さ
らに、より高温のＲＴＡを行う。
らに、より高温のＲＴＡを行う。
【０００９】（５）次いで、図３（ｅ）に示すように、
層間絶縁膜１７を堆積し、その後、リフローを施す。
層間絶縁膜１７を堆積し、その後、リフローを施す。
【００１０】
【発明が解決しようとする課題】しかしながら、上記し
た従来の半導体素子の製造方法では、Ｎ型拡散層とＰ型
拡散層とを局所配線層で直接繋いだ領域（図３に示す、
領域III)においては、Ｎ型不純物のＰ型拡散層への再分
布による、Ｐ+ ／Ｎ接合リーク電流の増加を招くという
問題がある。
た従来の半導体素子の製造方法では、Ｎ型拡散層とＰ型
拡散層とを局所配線層で直接繋いだ領域（図３に示す、
領域III)においては、Ｎ型不純物のＰ型拡散層への再分
布による、Ｐ+ ／Ｎ接合リーク電流の増加を招くという
問題がある。
【００１１】すなわち、図４に示すように、局所配線な
しの場合は、つまり、Ｎ型拡散層とＰ型拡散層が独立し
ている場合には、Ｐ+ ／Ｎ接合リーク電流は小さいが、
局所配線ありの場合は、Ｎ型拡散層とＰ型拡散層間の間
隔が短くなると、Ｐ+ ／Ｎ接合リーク電流は大きくな
る。
しの場合は、つまり、Ｎ型拡散層とＰ型拡散層が独立し
ている場合には、Ｐ+ ／Ｎ接合リーク電流は小さいが、
局所配線ありの場合は、Ｎ型拡散層とＰ型拡散層間の間
隔が短くなると、Ｐ+ ／Ｎ接合リーク電流は大きくな
る。
【００１２】また、領域Ｉにおいては、図５に示すよう
に、熱処理によって得られるＴｉＳｉ2 ／Ｓｉ界面のラ
フネス（凹凸）が激しくなるという問題もある。
に、熱処理によって得られるＴｉＳｉ2 ／Ｓｉ界面のラ
フネス（凹凸）が激しくなるという問題もある。
【００１３】更に、ＴｉＳｉ2 ／Ｓｉ界面のラフネスの
増加は、層間絶縁膜のリフロー工程によるＴｉＳｉ2 膜
の凝集、それに伴う接合リーク電流の増加を招く。
増加は、層間絶縁膜のリフロー工程によるＴｉＳｉ2 膜
の凝集、それに伴う接合リーク電流の増加を招く。
【００１４】本発明は、上記問題点を除去し、局所配線
によるＰ+ ／Ｎ接合リーク電流を低減するとともに、Ｔ
ｉＳｉ2 膜／Ｓｉ膜界面のラフネスの低減を図り得る半
導体素子の製造方法を提供することを目的とする。
によるＰ+ ／Ｎ接合リーク電流を低減するとともに、Ｔ
ｉＳｉ2 膜／Ｓｉ膜界面のラフネスの低減を図り得る半
導体素子の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】（１）Ｔｉ／ａ−Ｓｉ膜
を基板上に堆積し、このａ−Ｓｉ膜をパターニングし、
このａ−Ｓｉ膜とＴｉ膜との熱反応により形成されるＴ
ｉＳｉ2 膜を有する局所配線構造を含む半導体素子の製
造方法において、前記基板上に前記Ｔｉ膜を堆積する前
に前記基板に窒素をイオン注入し、前記基板と前記Ｔｉ
膜との反応により、前記ＴｉＳｉ 2 中に窒素を導入する
ようにしたものである。
を基板上に堆積し、このａ−Ｓｉ膜をパターニングし、
このａ−Ｓｉ膜とＴｉ膜との熱反応により形成されるＴ
ｉＳｉ2 膜を有する局所配線構造を含む半導体素子の製
造方法において、前記基板上に前記Ｔｉ膜を堆積する前
に前記基板に窒素をイオン注入し、前記基板と前記Ｔｉ
膜との反応により、前記ＴｉＳｉ 2 中に窒素を導入する
ようにしたものである。
【００１６】（２）上記（１）記載の半導体素子の製造
方法において、前記イオン注入する前記窒素の量は、前
記ＴｉＳｉ2 膜の結晶粒界でＴｉＮの結晶を形成する程
度の量である。
方法において、前記イオン注入する前記窒素の量は、前
記ＴｉＳｉ2 膜の結晶粒界でＴｉＮの結晶を形成する程
度の量である。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。
て図面を参照しながら詳細に説明する。
【００１８】図１は本発明の第１実施例を示す半導体装
置の製造工程断面図である。
置の製造工程断面図である。
【００１９】（１）まず、図１（ａ）に示すように、Ｐ
型基板２１上のＮ型トランジスタ形成予定領域にＰウェ
ル２２を、そして、Ｐ型トランジスタ形成予定領域にＮ
ウェル２３を形成する。ウェルの深さは、約３μｍであ
る。
型基板２１上のＮ型トランジスタ形成予定領域にＰウェ
ル２２を、そして、Ｐ型トランジスタ形成予定領域にＮ
ウェル２３を形成する。ウェルの深さは、約３μｍであ
る。
【００２０】次いで、ＬＯＣＯＳ法により、アクティブ
領域を３００ｎｍ程度のフィールド酸化膜２４によって
分離する。そして、ゲート酸化膜２５、ポリサイドゲー
ト電極（Ｐｏｌｙ−Ｓｉ／ＷＳｉx 二層膜）２６を形成
後、オフセット酸化膜２７を堆積して、ゲート電極をパ
ターニングする。ゲート電極２６の側壁には、ゲートサ
イドウォール２８を異方性ドライエッチングによって形
成する。Ｎ型拡散層３１並びにＰ型拡散層３２は、Ａｓ
+ ，ＢＦ2 + をそれぞれ５×１０15ｃｍ-2程度イオン注
入し、活性化させる。
領域を３００ｎｍ程度のフィールド酸化膜２４によって
分離する。そして、ゲート酸化膜２５、ポリサイドゲー
ト電極（Ｐｏｌｙ−Ｓｉ／ＷＳｉx 二層膜）２６を形成
後、オフセット酸化膜２７を堆積して、ゲート電極をパ
ターニングする。ゲート電極２６の側壁には、ゲートサ
イドウォール２８を異方性ドライエッチングによって形
成する。Ｎ型拡散層３１並びにＰ型拡散層３２は、Ａｓ
+ ，ＢＦ2 + をそれぞれ５×１０15ｃｍ-2程度イオン注
入し、活性化させる。
【００２１】（２）次に、図１（ｂ）に示すように、希
フッ酸洗浄により、自然酸化膜を除去した後、Ｔｉ膜３
３を４０ｎｍ、ａ−Ｓｉ膜３４を９０ｎｍをＤＣマグネ
トロンスパッタリングにより堆積する。通常Ｔｉ膜のス
パッタは、Ａｒ雰囲気で行うが、ここでは、Ｎ2 分圧を
５％程度に設定し、微量に窒素を含んだＴｉ膜３３を堆
積する。次いで、ホトリソグラフィ／ドライエッチング
により、ａ−Ｓｉ膜３４をパターニングする。ａ−Ｓｉ
膜３４のドライエッチングは、フッ素系のガスを用い、
Ｔｉ膜並びにＴｉＮ膜に対して、高選択比の条件で行う
ため、微量の窒素を含んだＴｉ膜についても、従来技術
同様の高選択比エッチングが可能である。
フッ酸洗浄により、自然酸化膜を除去した後、Ｔｉ膜３
３を４０ｎｍ、ａ−Ｓｉ膜３４を９０ｎｍをＤＣマグネ
トロンスパッタリングにより堆積する。通常Ｔｉ膜のス
パッタは、Ａｒ雰囲気で行うが、ここでは、Ｎ2 分圧を
５％程度に設定し、微量に窒素を含んだＴｉ膜３３を堆
積する。次いで、ホトリソグラフィ／ドライエッチング
により、ａ−Ｓｉ膜３４をパターニングする。ａ−Ｓｉ
膜３４のドライエッチングは、フッ素系のガスを用い、
Ｔｉ膜並びにＴｉＮ膜に対して、高選択比の条件で行う
ため、微量の窒素を含んだＴｉ膜についても、従来技術
同様の高選択比エッチングが可能である。
【００２２】（３）次に、図１（ｃ）に示すように、６
５０℃、３０秒程度のＲＴＡを窒素雰囲気中で行い、領
域Ｉ〜III にＴｉＳｉ2 膜３５を形成する。
５０℃、３０秒程度のＲＴＡを窒素雰囲気中で行い、領
域Ｉ〜III にＴｉＳｉ2 膜３５を形成する。
【００２３】（４）次に、図１（ｄ）に示すように、領
域Ｉ、IVのＴｉＮ膜及び未反応Ｔｉ膜３６〔図１（ｃ）
参照〕は、アンモニア過水に浸漬させ、除去する。
域Ｉ、IVのＴｉＮ膜及び未反応Ｔｉ膜３６〔図１（ｃ）
参照〕は、アンモニア過水に浸漬させ、除去する。
【００２４】（５）次に、図１（ｅ）に示すように、領
域ＩのＴｉＳｉ2 膜３５を低抵抗化するために、８５０
℃、３０秒程度のＲＴＡを追加し、層間絶縁膜３７を形
成する。
域ＩのＴｉＳｉ2 膜３５を低抵抗化するために、８５０
℃、３０秒程度のＲＴＡを追加し、層間絶縁膜３７を形
成する。
【００２５】この方法では、Ｔｉ膜３３中に含まれる微
量の窒素がＴｉＳｉ2 膜３５の結晶粒界で、ＴｉＮの微
結晶を形成して、偏析し、ＴｉＳｉ2 膜３５中の不純物
の拡散の主要因とされている粒界拡散を阻止することが
できる。
量の窒素がＴｉＳｉ2 膜３５の結晶粒界で、ＴｉＮの微
結晶を形成して、偏析し、ＴｉＳｉ2 膜３５中の不純物
の拡散の主要因とされている粒界拡散を阻止することが
できる。
【００２６】また、領域Ｉにおいては、ＴｉＳｉ2 膜形
成反応の初期において、表面に均一なＴｉＮ膜の形成を
もたらす。
成反応の初期において、表面に均一なＴｉＮ膜の形成を
もたらす。
【００２７】このように、微量の窒素が、ＴｉＳｉ2 膜
粒界のＴｉＮ膜微結晶となって、不純物の粒界拡散を抑
制した結果、従来技術において見られたＡｓのＮ型拡散
層から、領域III のＴｉＳｉ2 膜を通じて、Ｐ型拡散層
へ再分布することに起因する接合リーク電流の発生が抑
えられる。
粒界のＴｉＮ膜微結晶となって、不純物の粒界拡散を抑
制した結果、従来技術において見られたＡｓのＮ型拡散
層から、領域III のＴｉＳｉ2 膜を通じて、Ｐ型拡散層
へ再分布することに起因する接合リーク電流の発生が抑
えられる。
【００２８】また、微量の窒素による、反応初期のＴｉ
Ｎ膜均一形成は、従来技術において見られた、ＴｉＳｉ
2 膜形成反応とＴｉＮ膜形成反応の競合における優勢反
応のサイト毎の違いを反映した、ＴｉＳｉ2 膜界面のラ
フネスを抑制することができる。すなわち、領域Ｉにお
いて、図２に示すように、ＴｉＳｉ2 ／Ｓｉ界面のラフ
ネスを抑制できる。
Ｎ膜均一形成は、従来技術において見られた、ＴｉＳｉ
2 膜形成反応とＴｉＮ膜形成反応の競合における優勢反
応のサイト毎の違いを反映した、ＴｉＳｉ2 膜界面のラ
フネスを抑制することができる。すなわち、領域Ｉにお
いて、図２に示すように、ＴｉＳｉ2 ／Ｓｉ界面のラフ
ネスを抑制できる。
【００２９】この結果、ＴｉＳｉ2 膜の耐熱性も向上
し、層間絶縁膜のリフロー工程におけるＴｉＳｉ2 膜の
凝集、それに伴う、接合リーク電流の増加を抑制するこ
とができる。
し、層間絶縁膜のリフロー工程におけるＴｉＳｉ2 膜の
凝集、それに伴う、接合リーク電流の増加を抑制するこ
とができる。
【００３０】次に、本発明の第２実施例について説明す
る。
る。
【００３１】図６は本発明の第２実施例を示す半導体素
子の製造工程断面図である。
子の製造工程断面図である。
【００３２】（１）まず、図６（ａ）に示すように、Ｐ
型基板４１上のＮ型トランジスタ形成予定領域にＰウェ
ル４２を、Ｐ型トランジスタ形成予定領域にＮウェル４
３を形成する。ウェルの深さは約３０ｎｍである。次
に、ＬＯＣＯＳ法により、アクティブ領域をフィールド
酸化膜４４によって分離する。そして、ゲート酸化膜４
５、ポリサイドゲート電極（Ｐｏｌｙ−Ｓｉ／ＷＳｉx
二層膜）４６を形成後、オフセット酸化膜４７を堆積し
て、ゲート電極４６をパターニングする。ゲート電極４
６の側壁には、ゲートサイドウォール４８を異方性ドラ
イエッチングによって形成する。Ｎ型拡散層５１並びに
Ｐ型拡散層５２は、Ａｓ+ ，ＢＦ2 + をイオン注入し、
活性化させ、第１実施例と同様に、Ｎ型トランジスタ、
Ｐ型トランジスタを形成する。
型基板４１上のＮ型トランジスタ形成予定領域にＰウェ
ル４２を、Ｐ型トランジスタ形成予定領域にＮウェル４
３を形成する。ウェルの深さは約３０ｎｍである。次
に、ＬＯＣＯＳ法により、アクティブ領域をフィールド
酸化膜４４によって分離する。そして、ゲート酸化膜４
５、ポリサイドゲート電極（Ｐｏｌｙ−Ｓｉ／ＷＳｉx
二層膜）４６を形成後、オフセット酸化膜４７を堆積し
て、ゲート電極４６をパターニングする。ゲート電極４
６の側壁には、ゲートサイドウォール４８を異方性ドラ
イエッチングによって形成する。Ｎ型拡散層５１並びに
Ｐ型拡散層５２は、Ａｓ+ ，ＢＦ2 + をイオン注入し、
活性化させ、第１実施例と同様に、Ｎ型トランジスタ、
Ｐ型トランジスタを形成する。
【００３３】（２）次に、図６（ｂ）に示すように、希
フッ酸洗浄により、自然酸化膜を除去した後、Ｔｉ膜５
３（膜厚４０ｎｍ）を従来技術同様、１００％Ａｒ雰囲
気のＤＣマグネトロンスパッタリングにより堆積する。
フッ酸洗浄により、自然酸化膜を除去した後、Ｔｉ膜５
３（膜厚４０ｎｍ）を従来技術同様、１００％Ａｒ雰囲
気のＤＣマグネトロンスパッタリングにより堆積する。
【００３４】（３）続いて、図６（ｃ）に示すように、
Ｎ+ イオン５４を１×１０15ｃｍ-2程度注入する。この
際、Ｔｉ原子のＰ型基板４１へのノックオンを避けるた
め、注入条件には注意を要する。その後、図６（ｄ）に
示すように、ａ−Ｓｉ膜５５を堆積した後、ホトリソグ
ラフィ／ドライエッチングにより、ａ−Ｓｉ膜５５をパ
ターニングし、同様に、２段階ＲＴＡにより、図６
（ｅ）に示すように、ＴｉＳｉ2 膜５６を領域Ｉ〜III
に形成する。なお、５７はＴｉＮ膜及び未反応Ｔｉ膜で
ある。
Ｎ+ イオン５４を１×１０15ｃｍ-2程度注入する。この
際、Ｔｉ原子のＰ型基板４１へのノックオンを避けるた
め、注入条件には注意を要する。その後、図６（ｄ）に
示すように、ａ−Ｓｉ膜５５を堆積した後、ホトリソグ
ラフィ／ドライエッチングにより、ａ−Ｓｉ膜５５をパ
ターニングし、同様に、２段階ＲＴＡにより、図６
（ｅ）に示すように、ＴｉＳｉ2 膜５６を領域Ｉ〜III
に形成する。なお、５７はＴｉＮ膜及び未反応Ｔｉ膜で
ある。
【００３５】この実施例も、第１実施例と同様に、Ｔｉ
膜中に導入された微量の窒素が、ＴｉＳｉ2 膜中の結晶
粒界でＴｉＮ微結晶を形成し、粒界における不純物拡散
を抑制する。
膜中に導入された微量の窒素が、ＴｉＳｉ2 膜中の結晶
粒界でＴｉＮ微結晶を形成し、粒界における不純物拡散
を抑制する。
【００３６】また、領域Ｉにおいて、同様に最表面にお
いて、反応初期の均一なＴｉＮ膜の形成をもたらす。
いて、反応初期の均一なＴｉＮ膜の形成をもたらす。
【００３７】この実施例においても、図７に示すよう
に、領域Ｉにおいて、ＴｉＳｉ2 ／Ｓｉ界面のラフネス
を抑制できる。
に、領域Ｉにおいて、ＴｉＳｉ2 ／Ｓｉ界面のラフネス
を抑制できる。
【００３８】この結果、ＴｉＳｉ2 膜の耐熱性も向上
し、層間絶縁膜のリフロー工程におけるＴｉＳｉ2 膜の
凝集、それに伴う、接合リーク電流の増加を抑制するこ
とができる。
し、層間絶縁膜のリフロー工程におけるＴｉＳｉ2 膜の
凝集、それに伴う、接合リーク電流の増加を抑制するこ
とができる。
【００３９】また、窒素の基板への滲み込みによって、
基板表面のダメージ層を修復し、トータルプロセスに起
因する表面ダメージによる接合リーク電流を抑制するこ
とも可能である。
基板表面のダメージ層を修復し、トータルプロセスに起
因する表面ダメージによる接合リーク電流を抑制するこ
とも可能である。
【００４０】本発明は、更に以下のような利用形態を有
する。
する。
【００４１】第１実施例においては、Ｔｉ膜の堆積を、
全て５％、Ｎ2 分圧下で堆積するようにしたが、例え
ば、下層の２０ｎｍはＮ2 分圧０％、上層の２０ｎｍの
みＮ2分圧５％とする。または、下層の３５ｎｍ程度は
１００％Ａｒ雰囲気で堆積し、上層の５ｎｍ程度を１０
０％Ｎ2 雰囲気にてＴｉＮ膜を堆積させる等の変形例も
可能である。
全て５％、Ｎ2 分圧下で堆積するようにしたが、例え
ば、下層の２０ｎｍはＮ2 分圧０％、上層の２０ｎｍの
みＮ2分圧５％とする。または、下層の３５ｎｍ程度は
１００％Ａｒ雰囲気で堆積し、上層の５ｎｍ程度を１０
０％Ｎ2 雰囲気にてＴｉＮ膜を堆積させる等の変形例も
可能である。
【００４２】これらの変形例においては、領域Ｉにおけ
るＴｉＳｉ2 化反応時のＴｉＮ膜被覆効果を最表面に限
定できるため、仕上がりのＴｉＳｉ2 膜厚は、従来のＮ
2 を添加しない製造方法と遜色のないものとなる。
るＴｉＳｉ2 化反応時のＴｉＮ膜被覆効果を最表面に限
定できるため、仕上がりのＴｉＳｉ2 膜厚は、従来のＮ
2 を添加しない製造方法と遜色のないものとなる。
【００４３】また、第２実施例においては、Ｔｉスパッ
タ→Ｎ+ イオン注入→ａ−Ｓｉスパッタの順に記述した
が、 （１）Ｔｉ／ａ−Ｓｉスパッタ→Ｎ+ イオン注入 （２）Ｎ+ イオン注入→Ｔｉ／ａ−Ｓｉスパッタ と置き換えることも可能である。
タ→Ｎ+ イオン注入→ａ−Ｓｉスパッタの順に記述した
が、 （１）Ｔｉ／ａ−Ｓｉスパッタ→Ｎ+ イオン注入 （２）Ｎ+ イオン注入→Ｔｉ／ａ−Ｓｉスパッタ と置き換えることも可能である。
【００４４】（１）の場合、Ｔｉ膜とａ−Ｓｉ膜とを真
空チャンバー中で連続堆積できるため、従来技術と同様
に界面に反応阻害層を持ち込まない利点がある。
空チャンバー中で連続堆積できるため、従来技術と同様
に界面に反応阻害層を持ち込まない利点がある。
【００４５】（２）の場合、Ｔｉ膜とａ−Ｓｉ膜との連
続堆積効果に加えて、Ｎ+ イオン注入に、Ｓｉ基板のＴ
ｉＳｉ2 膜形成予定領域に対するプリアモルファス化の
効果も含まれるため、領域ＩにおけるＴｉＳｉ2 膜の耐
熱性向上、ＴｉＳｉ2 ／Ｓｉ界面のラフネス低減に寄与
することができる。ただし、この際には、領域III にお
いては、窒素が反応に寄与しないフィールド酸化膜中に
導入されることを考慮し、窒素の注入量を幾分増加させ
る必要がある。
続堆積効果に加えて、Ｎ+ イオン注入に、Ｓｉ基板のＴ
ｉＳｉ2 膜形成予定領域に対するプリアモルファス化の
効果も含まれるため、領域ＩにおけるＴｉＳｉ2 膜の耐
熱性向上、ＴｉＳｉ2 ／Ｓｉ界面のラフネス低減に寄与
することができる。ただし、この際には、領域III にお
いては、窒素が反応に寄与しないフィールド酸化膜中に
導入されることを考慮し、窒素の注入量を幾分増加させ
る必要がある。
【００４６】また、Ｔｉスパッタ後、軽く窒化を行った
後に、ａ−Ｓｉ膜を堆積する方法も、変形例として含め
ることも考えられる。ただし、この際には、窒化された
Ｔｉ膜とａ−Ｓｉ膜との反応を阻害しないように、十分
コントロールされた窒化が要求される。（通常のＲＴＡ
ではなく、低温でのＮ2 プラズマ処理が適していると考
えられる）。
後に、ａ−Ｓｉ膜を堆積する方法も、変形例として含め
ることも考えられる。ただし、この際には、窒化された
Ｔｉ膜とａ−Ｓｉ膜との反応を阻害しないように、十分
コントロールされた窒化が要求される。（通常のＲＴＡ
ではなく、低温でのＮ2 プラズマ処理が適していると考
えられる）。
【００４７】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００４８】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。
よれば、以下のような効果を奏することができる。
【００４９】微量の窒素が、ＴｉＳｉ2 膜粒界のＴｉＮ
膜微結晶となって、不純物の粒界拡散を抑制した結果、
従来技術において見られたＡｓのＮ型拡散層からＴｉＳ
ｉ2膜を通じて、Ｐ型拡散層へ再分布することに起因す
る接合リーク電流の発生が、抑えられる。
膜微結晶となって、不純物の粒界拡散を抑制した結果、
従来技術において見られたＡｓのＮ型拡散層からＴｉＳ
ｉ2膜を通じて、Ｐ型拡散層へ再分布することに起因す
る接合リーク電流の発生が、抑えられる。
【００５０】また、微量の窒素による、反応初期のＴｉ
Ｎ膜均一形成は、従来技術において見られた領域Ｉにお
けるＴｉＳｉ2 膜形成反応とＴｉＮ膜形成反応の競合に
おける優勢反応のサイト毎の違いを反映した、ＴｉＳｉ
2 ／Ｓｉ界面のラフネスを抑制できる。
Ｎ膜均一形成は、従来技術において見られた領域Ｉにお
けるＴｉＳｉ2 膜形成反応とＴｉＮ膜形成反応の競合に
おける優勢反応のサイト毎の違いを反映した、ＴｉＳｉ
2 ／Ｓｉ界面のラフネスを抑制できる。
【００５１】その結果、ＴｉＳｉ2 膜の耐熱性も向上
し、層間膜のリフロー工程におけるＴｉＳｉ2 膜の凝
集、それに伴う、接合リーク電流の増加を抑制すること
ができる。
し、層間膜のリフロー工程におけるＴｉＳｉ2 膜の凝
集、それに伴う、接合リーク電流の増加を抑制すること
ができる。
【図１】本発明の第１実施例を示す半導体装置の製造工
程断面図である。
程断面図である。
【図２】本発明の第１実施例を示す半導体装置の領域Ｉ
のＴｉＳｉ2 ／Ｓｉ界面の断面図である。
のＴｉＳｉ2 ／Ｓｉ界面の断面図である。
【図３】従来の局所配線を用いたＭＯＳＦＥＴの製造工
程断面図である。
程断面図である。
【図４】従来技術の問題点（その１）の説明図である。
【図５】従来技術の問題点（その２）の説明図である。
【図６】本発明の第２実施例を示す半導体素子の製造工
程断面図である。
程断面図である。
【図７】本発明の第２実施例を示す半導体素子の領域Ｉ
のＴｉＳｉ2 ／Ｓｉ界面の断面図である。
のＴｉＳｉ2 ／Ｓｉ界面の断面図である。
２１，４１ Ｐ型基板
２２，４２ Ｐウェル
２３，４３ Ｎウェル
２４，４４ フィールド酸化膜
２５，４５ ゲート酸化膜
２６，４６ ゲート電極
２７，４７ オフセット酸化膜
２８，４８ ゲートサイドウォール
３１，５１ Ｎ型拡散層
３２，５２ Ｐ型拡散層
３３，５３ 微量に窒素を含んだＴｉ膜
３４，５５ ａ−Ｓｉ膜
３５，５６ ＴｉＳｉ2 膜
３６，５７ ＴｉＮ膜及び未反応Ｔｉ膜
３７ 層間絶縁膜
５４ Ｎ+ イオン
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/088
H01L 21/8234
H01L 21/28
H01L 29/40
H01L 21/3205
H01L 21/768
H01L 29/78
H01L 21/336
Claims (2)
- 【請求項１】 Ｔｉ／ａ−Ｓｉ膜を基板上に堆積し、該
ａ−Ｓｉ膜をパターニングし、該ａ−Ｓｉ膜とＴｉ膜と
の熱反応により形成されるＴｉＳｉ2 膜を有する局所配
線構造を含む半導体素子の製造方法において、 前記基板上に前記Ｔｉ膜を堆積する前に前記基板に窒素
をイオン注入し、前記基板と前記Ｔｉ膜との反応によ
り、前記ＴｉＳｉ 2 中に窒素を導入することを特徴とす
る半導体素子の製造方法。 - 【請求項２】 前記イオン注入する前記窒素の量は、前
記ＴｉＳｉ2 膜の結晶粒界でＴｉＮの結晶を形成する程
度の量であることを特徴とする請求項１記載の半導体素
子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22197796A JP3388679B2 (ja) | 1996-08-23 | 1996-08-23 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22197796A JP3388679B2 (ja) | 1996-08-23 | 1996-08-23 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1065021A JPH1065021A (ja) | 1998-03-06 |
| JP3388679B2 true JP3388679B2 (ja) | 2003-03-24 |
Family
ID=16775146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22197796A Expired - Fee Related JP3388679B2 (ja) | 1996-08-23 | 1996-08-23 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3388679B2 (ja) |
-
1996
- 1996-08-23 JP JP22197796A patent/JP3388679B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1065021A (ja) | 1998-03-06 |
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Legal Events
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|---|---|---|---|
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