JPH07335885A - 低抵抗ゲート電極を有する半導体素子の製造方法 - Google Patents
低抵抗ゲート電極を有する半導体素子の製造方法Info
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Abstract
(57)【要約】
【目的】 シリサイド層の酸化を防止しポリシリコン
層の側壁部のみを酸化させて、ゲート電極の縁で発生す
るフリンジ電界を最小化させ得る低抵抗ゲート電極を有
する半導体素子の製造方法を提供すること。 【構成】 半導体基板上にゲート絶縁膜を形成し、そ
の上にポリシリコン層、シリサイド層を順に形成する。
写真蝕刻工程によりシリサイド層をエッチングし、更に
シリサイド層をオーバエッチングしてポリシリコン層に
段差部を形成する。シリサイド層及びポリシリコン層の
段差部の側壁に酸化防止スペーサを形成する。酸化防止
スペーサをエッチングマスクとして使用してポリシリコ
ン層をエッチングすることにより、シリサイド層及びポ
リシリコン層とからなるゲート電極を形成する。ゲート
絶縁膜及びポリシリコン層の露出部分を熱的に酸化させ
た後、ソースとドレインを形成するための第１不純物イ
オンを注入する。
層の側壁部のみを酸化させて、ゲート電極の縁で発生す
るフリンジ電界を最小化させ得る低抵抗ゲート電極を有
する半導体素子の製造方法を提供すること。 【構成】 半導体基板上にゲート絶縁膜を形成し、そ
の上にポリシリコン層、シリサイド層を順に形成する。
写真蝕刻工程によりシリサイド層をエッチングし、更に
シリサイド層をオーバエッチングしてポリシリコン層に
段差部を形成する。シリサイド層及びポリシリコン層の
段差部の側壁に酸化防止スペーサを形成する。酸化防止
スペーサをエッチングマスクとして使用してポリシリコ
ン層をエッチングすることにより、シリサイド層及びポ
リシリコン層とからなるゲート電極を形成する。ゲート
絶縁膜及びポリシリコン層の露出部分を熱的に酸化させ
た後、ソースとドレインを形成するための第１不純物イ
オンを注入する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の製造方法
に係り、特に低抵抗ゲート電極を有する半導体素子の製
造方法に関する。
に係り、特に低抵抗ゲート電極を有する半導体素子の製
造方法に関する。
【０００２】
【従来の技術】ＶＬＳＩの初期に低電圧駆動デバイスと
して採用されたポリシリコンゲート構造は、電気的な特
性、信頼性及び集積度などの側面において優れており、
産業用を中心とするマイコン用ＬＳＩや、高密度メモリ
用のデバイスとして大きく成長し、現在様々な分野で用
いられている。ポリシリコンは高融点物質であるため、
ゲート電極形成時にソースとドレイン部分の拡散層を共
に形成するセルフアライン方式が可能であるだけでな
く、ポリシリコンをゲート電極にパターニングした後、
熱的に酸化させることが可能である。従って、ゲート電
極の周縁部分で反応性イオンエッチングにより発生した
損傷を補償すると同時に、ゲート電極への電圧印加時に
周縁部分に発生する大きなフリンジ電界を緩和してデバ
イスの信頼性を増加させることができる。
して採用されたポリシリコンゲート構造は、電気的な特
性、信頼性及び集積度などの側面において優れており、
産業用を中心とするマイコン用ＬＳＩや、高密度メモリ
用のデバイスとして大きく成長し、現在様々な分野で用
いられている。ポリシリコンは高融点物質であるため、
ゲート電極形成時にソースとドレイン部分の拡散層を共
に形成するセルフアライン方式が可能であるだけでな
く、ポリシリコンをゲート電極にパターニングした後、
熱的に酸化させることが可能である。従って、ゲート電
極の周縁部分で反応性イオンエッチングにより発生した
損傷を補償すると同時に、ゲート電極への電圧印加時に
周縁部分に発生する大きなフリンジ電界を緩和してデバ
イスの信頼性を増加させることができる。
【０００３】しかしながら、前記ポリシリコンゲート構
造では、デザイン規格が１μｍ以下の微細素子では高集
積化によるデバイス動作速度向上効果が消え、微細化に
よる配線抵抗の増大や、配線ピッチの縮小によるキャパ
シタンスの増大に伴う信号伝達の遅延が問題となってく
る。また、前記ポリシリコンゲート構造は他の導電物質
に比べて相対的に大きな抵抗を持っているため、デバイ
スの周波数特性も低下しがちである。
造では、デザイン規格が１μｍ以下の微細素子では高集
積化によるデバイス動作速度向上効果が消え、微細化に
よる配線抵抗の増大や、配線ピッチの縮小によるキャパ
シタンスの増大に伴う信号伝達の遅延が問題となってく
る。また、前記ポリシリコンゲート構造は他の導電物質
に比べて相対的に大きな抵抗を持っているため、デバイ
スの周波数特性も低下しがちである。
【０００４】従って、最近はゲート電極の材料としてポ
リシリコンと同程度の特性を持ちながらポリシリコンよ
り抵抗が一桁以上低い高融点のシリサイドが使用されて
いる。その代表的なものとして“タングステンシリサイ
ド／ｎ+ポリシリコン”がある。
リシリコンと同程度の特性を持ちながらポリシリコンよ
り抵抗が一桁以上低い高融点のシリサイドが使用されて
いる。その代表的なものとして“タングステンシリサイ
ド／ｎ+ポリシリコン”がある。
【０００５】図１Ａ〜図１Ｃは、“タングステンシリサ
イド／ｎ+ポリシリコン”技術による半導体素子の製造
方法を説明するための断面図である。
イド／ｎ+ポリシリコン”技術による半導体素子の製造
方法を説明するための断面図である。
【０００６】まず、図１Ａを参照されたい。熱酸化工程
により半導体基板１上にゲート絶縁膜２を形成した後、
前記ゲート絶縁膜２上にｎ+不純物のドーピングされた
ポリシリコン層３を５００〜５０００Åの厚さで形成す
る。次いで、前記ポリシリコン層３上にタングステンシ
リサイド層４を形成した後、続いてその上に酸化膜５を
形成する。
により半導体基板１上にゲート絶縁膜２を形成した後、
前記ゲート絶縁膜２上にｎ+不純物のドーピングされた
ポリシリコン層３を５００〜５０００Åの厚さで形成す
る。次いで、前記ポリシリコン層３上にタングステンシ
リサイド層４を形成した後、続いてその上に酸化膜５を
形成する。
【０００７】図１Ｂは、酸化膜５上にゲートパターンを
画定するための、写真蝕刻（フォトリソグラフィ）によ
るフォトレジストパターン６の形成を示している。
画定するための、写真蝕刻（フォトリソグラフィ）によ
るフォトレジストパターン６の形成を示している。
【０００８】さらに、図１Ｃを参照されたい。前記フォ
トレジストパターン６をエッチングマスクとして使用し
て、通常の反応性イオンエッチング法により、酸化膜
５、タングステンシリサイド層４、及びポリシリコン層
３を順にエッチングする。次いで、前記フォトレジスト
パターン６を除去することにより、タングステンシリサ
イド層４とｎ+ポリシリコン層３からなるゲート電極を
形成する。
トレジストパターン６をエッチングマスクとして使用し
て、通常の反応性イオンエッチング法により、酸化膜
５、タングステンシリサイド層４、及びポリシリコン層
３を順にエッチングする。次いで、前記フォトレジスト
パターン６を除去することにより、タングステンシリサ
イド層４とｎ+ポリシリコン層３からなるゲート電極を
形成する。
【０００９】前述した従来の方法は、ポリシリコンゲー
ト構造に比べて追加される工程が簡単であると同時に、
低抵抗ゲート電極が形成できるという利点を有する。し
かし、通常の反応性イオンエッチングの後に、エッチン
グによる損傷を補償するための熱酸化工程が施すことが
できないという短所を有している。すなわち、タングス
テンシリサイド層の露出部分に熱酸化工程を施すと、図
２の走査電子顕微鏡（Scanning Electron Microscope：
ＳＥＭ）写真に示されているように、タングステンシリ
サイド層の体積膨張により前記タングステンシリサイド
層が破壊されることがある。このような問題を避けるた
めに熱酸化工程を施さないと、ゲート電極をパターニン
グするための反応性イオンエッチング工程後のエッチン
グによる損傷がそのままとなりゲート絶縁膜の特性が劣
化する。
ト構造に比べて追加される工程が簡単であると同時に、
低抵抗ゲート電極が形成できるという利点を有する。し
かし、通常の反応性イオンエッチングの後に、エッチン
グによる損傷を補償するための熱酸化工程が施すことが
できないという短所を有している。すなわち、タングス
テンシリサイド層の露出部分に熱酸化工程を施すと、図
２の走査電子顕微鏡（Scanning Electron Microscope：
ＳＥＭ）写真に示されているように、タングステンシリ
サイド層の体積膨張により前記タングステンシリサイド
層が破壊されることがある。このような問題を避けるた
めに熱酸化工程を施さないと、ゲート電極をパターニン
グするための反応性イオンエッチング工程後のエッチン
グによる損傷がそのままとなりゲート絶縁膜の特性が劣
化する。
【００１０】また、ゲート電極への電圧印加時、ゲート
電極の周縁部分で発生する大きなフリンジ電界によりゲ
ート絶縁膜の耐圧特性が劣化して、デバイスの誤動作を
もたらすこともある。
電極の周縁部分で発生する大きなフリンジ電界によりゲ
ート絶縁膜の耐圧特性が劣化して、デバイスの誤動作を
もたらすこともある。
【００１１】
【発明が解決しようとする課題】本発明の目的は、前述
した従来の問題点を解決しながら低抵抗ゲート電極を有
する半導体素子の製造方法を提供することにある。
した従来の問題点を解決しながら低抵抗ゲート電極を有
する半導体素子の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】前記目的を達成するため
に本発明は、半導体基板上にゲート絶縁膜を形成する過
程と、前記ゲート絶縁膜上にポリシリコン層を形成する
過程と、前記ポリシリコン層上にシリサイド層を形成す
る過程と、写真蝕刻工程により前記シリサイド層をエッ
チングする過程と、前記シリサイド層をオーバエッチン
グして前記ポリシリコン層に段差部を形成する過程と、
前記シリサイド層の側壁と前記ポリシリコン層の段差部
の側壁とに酸化防止スペーサを形成する過程と、前記酸
化防止スペーサをエッチングマスクとして使用して前記
ポリシリコン層をエッチングすることにより、前記シリ
サイド層及びポリシリコン層からなるゲート電極を形成
する過程と、前記ゲート絶縁膜及びポリシリコン層の露
出部分を熱的に酸化させる過程と、これまでの過程の結
果形成された形成物にソースとドレインを形成するため
の第１不純物イオンを注入する過程とを備えることを特
徴とする半導体素子の製造方法を提供する。
に本発明は、半導体基板上にゲート絶縁膜を形成する過
程と、前記ゲート絶縁膜上にポリシリコン層を形成する
過程と、前記ポリシリコン層上にシリサイド層を形成す
る過程と、写真蝕刻工程により前記シリサイド層をエッ
チングする過程と、前記シリサイド層をオーバエッチン
グして前記ポリシリコン層に段差部を形成する過程と、
前記シリサイド層の側壁と前記ポリシリコン層の段差部
の側壁とに酸化防止スペーサを形成する過程と、前記酸
化防止スペーサをエッチングマスクとして使用して前記
ポリシリコン層をエッチングすることにより、前記シリ
サイド層及びポリシリコン層からなるゲート電極を形成
する過程と、前記ゲート絶縁膜及びポリシリコン層の露
出部分を熱的に酸化させる過程と、これまでの過程の結
果形成された形成物にソースとドレインを形成するため
の第１不純物イオンを注入する過程とを備えることを特
徴とする半導体素子の製造方法を提供する。
【００１３】本発明の望ましい実施例によると、前記シ
リサイド層を形成する過程後、前記シリサイド層上に酸
化防止膜または絶縁層を形成することもできる。
リサイド層を形成する過程後、前記シリサイド層上に酸
化防止膜または絶縁層を形成することもできる。
【００１４】また、前記第１不純物イオンを注入する過
程後、前記酸化防止スペーサの側壁にスペーサを形成す
る過程と、このスペーサ形成過程の結果形成された形成
物にソースとドレインを形成するための第２不純物イオ
ンを注入する過程とを更に備えることができる。
程後、前記酸化防止スペーサの側壁にスペーサを形成す
る過程と、このスペーサ形成過程の結果形成された形成
物にソースとドレインを形成するための第２不純物イオ
ンを注入する過程とを更に備えることができる。
【００１５】前記シリサイド層を構成する物質としては
タングステンシリサイドを使用し、前記酸化防止スペー
サを構成する物質としては窒化物を使用するのが望まし
い。
タングステンシリサイドを使用し、前記酸化防止スペー
サを構成する物質としては窒化物を使用するのが望まし
い。
【００１６】また、前記目的を達成するために本発明
は、半導体基板上にゲート絶縁膜を形成する過程と、前
記ゲート絶縁膜上にポリシリコン層、シリサイド層、及
び絶縁層を順に形成する過程と、写真蝕刻により前記絶
縁層をエッチングし、続いて前記シリサイド層をアンダ
ーカットエッチングする過程と、前記シリサイド層をオ
ーバエッチングして前記ポリシリコン層に段差部を形成
する過程と、前記絶縁層とシリサイド層の側壁及びポリ
シリコン層の段差部の側壁に酸化防止スペーサを形成す
る過程と、前記酸化防止スペーサをエッチングマスクと
して使用して前記ポリシリコンをエッチングすることに
より、前記シリサイド層及びポリシリコン層からなるゲ
ート電極を形成する過程と、前記ゲート絶縁膜及びポリ
シリコン層の露出部分を熱的に酸化させる過程と、これ
までの過程の結果形成された形成物にソースとドレイン
を形成するための不純物イオンを注入する過程とを備え
ることを特徴とする半導体素子の製造方法を提供する。
は、半導体基板上にゲート絶縁膜を形成する過程と、前
記ゲート絶縁膜上にポリシリコン層、シリサイド層、及
び絶縁層を順に形成する過程と、写真蝕刻により前記絶
縁層をエッチングし、続いて前記シリサイド層をアンダ
ーカットエッチングする過程と、前記シリサイド層をオ
ーバエッチングして前記ポリシリコン層に段差部を形成
する過程と、前記絶縁層とシリサイド層の側壁及びポリ
シリコン層の段差部の側壁に酸化防止スペーサを形成す
る過程と、前記酸化防止スペーサをエッチングマスクと
して使用して前記ポリシリコンをエッチングすることに
より、前記シリサイド層及びポリシリコン層からなるゲ
ート電極を形成する過程と、前記ゲート絶縁膜及びポリ
シリコン層の露出部分を熱的に酸化させる過程と、これ
までの過程の結果形成された形成物にソースとドレイン
を形成するための不純物イオンを注入する過程とを備え
ることを特徴とする半導体素子の製造方法を提供する。
【００１７】前記シリサイド層をアンダーカットエッチ
ングする過程は、ＳＣ１（StandardCleaning）溶液で１
０〜３０分間エッチングすることによりなされる。ある
いはドライエッチング方法を使用することもできる。こ
の際、前記ＳＣ１溶液としては、NH4OH、H2O2、及びH2O
が１：２：３の体積比で混合されたものを使用する。
ングする過程は、ＳＣ１（StandardCleaning）溶液で１
０〜３０分間エッチングすることによりなされる。ある
いはドライエッチング方法を使用することもできる。こ
の際、前記ＳＣ１溶液としては、NH4OH、H2O2、及びH2O
が１：２：３の体積比で混合されたものを使用する。
【００１８】
【作用】酸化防止スペーサでシリサイド層を保護するこ
とにより、シリサイド層が熱的に酸化されるのを防止す
る。また、ポリシリコン層とゲート絶縁膜の露出部分が
熱的に酸化されることにより、良好なゲート絶縁膜特性
が得られる。
とにより、シリサイド層が熱的に酸化されるのを防止す
る。また、ポリシリコン層とゲート絶縁膜の露出部分が
熱的に酸化されることにより、良好なゲート絶縁膜特性
が得られる。
【００１９】
【実施例】以下、添付した図面に基づき本発明の実施例
を詳細に説明する。
を詳細に説明する。
【００２０】図４〜図１１は本発明の第１実施例による
半導体素子の製造方法を説明するための断面図である。
半導体素子の製造方法を説明するための断面図である。
【００２１】図４は、ポリシリコン層１４及びタングス
テンシリサイド層１６を形成する過程を示している。熱
酸化工程により半導体基板１０上にゲート絶縁膜１２を
形成した後、その上にｎ+ 不純物のドーピングされたポ
リシリコン層１４を５００〜５０００Åの厚さで形成す
る。次いで、前記ポリシリコン層１４上に、例えばタン
グステンシリサイド層１６（以下、“ＷＳix”という）
を通常の化学気相蒸着（ＣＶＤ：Chemical Vapor Depos
ition）法により５００〜５０００Åの厚さで形成す
る。
テンシリサイド層１６を形成する過程を示している。熱
酸化工程により半導体基板１０上にゲート絶縁膜１２を
形成した後、その上にｎ+ 不純物のドーピングされたポ
リシリコン層１４を５００〜５０００Åの厚さで形成す
る。次いで、前記ポリシリコン層１４上に、例えばタン
グステンシリサイド層１６（以下、“ＷＳix”という）
を通常の化学気相蒸着（ＣＶＤ：Chemical Vapor Depos
ition）法により５００〜５０００Åの厚さで形成す
る。
【００２２】図５は、第１酸化防止膜１８を形成する過
程を示している。前記ＷＳix層１６上に絶縁物質、例え
ば窒化物をＣＶＤ法により５０〜２０００Åの厚さで蒸
着して第１酸化防止膜１８を形成する。次いで、写真蝕
刻により前記第１酸化防止膜１８上にゲートパターンを
画定するためのフォトレジストパターン２０を形成す
る。
程を示している。前記ＷＳix層１６上に絶縁物質、例え
ば窒化物をＣＶＤ法により５０〜２０００Åの厚さで蒸
着して第１酸化防止膜１８を形成する。次いで、写真蝕
刻により前記第１酸化防止膜１８上にゲートパターンを
画定するためのフォトレジストパターン２０を形成す
る。
【００２３】図６は段差部（ａ）を形成する過程を示し
ている。前記フォトレジストパターン２０をエッチング
マスクとして使用し、第１酸化防止膜１８及びＷＳix層
１６を順にドライエッチング法によりエッチングして、
パターニングされた第１酸化防止膜１８ａとＷＳix層１
６ａを形成する。この時、ＷＳix層１６はオーバエッチ
ングされ、１００〜１０００Åの厚さでエッチングされ
たポリシリコン層１４に段差部（ａ）が形成される。
ている。前記フォトレジストパターン２０をエッチング
マスクとして使用し、第１酸化防止膜１８及びＷＳix層
１６を順にドライエッチング法によりエッチングして、
パターニングされた第１酸化防止膜１８ａとＷＳix層１
６ａを形成する。この時、ＷＳix層１６はオーバエッチ
ングされ、１００〜１０００Åの厚さでエッチングされ
たポリシリコン層１４に段差部（ａ）が形成される。
【００２４】図７は第２酸化防止膜２２を形成する過程
を示している。前記フォトレジストパターン２０を除去
した後、例えば窒化物である絶縁物質をＣＶＤ法により
５０〜５００Åの厚さで蒸着することにより、第２酸化
防止膜２２を形成する。
を示している。前記フォトレジストパターン２０を除去
した後、例えば窒化物である絶縁物質をＣＶＤ法により
５０〜５００Åの厚さで蒸着することにより、第２酸化
防止膜２２を形成する。
【００２５】図８は、酸化防止スペーサ２２ａ及びゲー
ト電極を形成する過程を示している。第２酸化防止膜２
２を異方性エッチングすることにより、第１酸化防止膜
１８ａ、ＷＳix層１６ａの及びポリシリコン層１４の一
部の側壁に酸化防止スペーサ２２ａを形成する。次い
で、この酸化防止スペーサ２２ａをエッチングマスクと
して使用してポリシリコン層１４をエッチングすること
により、ＷＳixゲート１６ａとポリシリコンゲート１４
ａからなるゲート電極を形成する。
ト電極を形成する過程を示している。第２酸化防止膜２
２を異方性エッチングすることにより、第１酸化防止膜
１８ａ、ＷＳix層１６ａの及びポリシリコン層１４の一
部の側壁に酸化防止スペーサ２２ａを形成する。次い
で、この酸化防止スペーサ２２ａをエッチングマスクと
して使用してポリシリコン層１４をエッチングすること
により、ＷＳixゲート１６ａとポリシリコンゲート１４
ａからなるゲート電極を形成する。
【００２６】図９は酸化膜２４を形成する過程を示して
いる。前記ゲート電極の形成後、更に熱酸化工程を施
す。その結果、前記ポリシリコンゲート１４ａの５０〜
５００Å程度が酸化されることにより酸化膜２４が形成
される。この際、前記酸化膜２４はポリシリコンゲート
１４ａとゲート絶縁膜１２の露出部分にのみ形成され
る。ＷＳixゲート１６ａは第１酸化防止膜１８ａと酸化
防止スペーサ２２ａにより保護されているため、そこに
は酸化膜は形成されない。前記酸化膜２４はゲート電極
の周縁部分でより厚く形成され、ゲート電極のパターニ
ング時に前記周縁部分で発生したエッチング損傷を補償
する。
いる。前記ゲート電極の形成後、更に熱酸化工程を施
す。その結果、前記ポリシリコンゲート１４ａの５０〜
５００Å程度が酸化されることにより酸化膜２４が形成
される。この際、前記酸化膜２４はポリシリコンゲート
１４ａとゲート絶縁膜１２の露出部分にのみ形成され
る。ＷＳixゲート１６ａは第１酸化防止膜１８ａと酸化
防止スペーサ２２ａにより保護されているため、そこに
は酸化膜は形成されない。前記酸化膜２４はゲート電極
の周縁部分でより厚く形成され、ゲート電極のパターニ
ング時に前記周縁部分で発生したエッチング損傷を補償
する。
【００２７】図１０は、酸化膜２４の形成後の、ｎ-ソ
ース／ドレイン２６の形成過程を示している。前記第１
酸化防止膜１８ａ、ＷＳixゲート１６ａ、及びポリシリ
コンゲート１４ａをイオン注入マスクとして使用して、
ｎ-不純物イオンを注入することにより、ｎ-ソース／ド
レイン２６が形成される。
ース／ドレイン２６の形成過程を示している。前記第１
酸化防止膜１８ａ、ＷＳixゲート１６ａ、及びポリシリ
コンゲート１４ａをイオン注入マスクとして使用して、
ｎ-不純物イオンを注入することにより、ｎ-ソース／ド
レイン２６が形成される。
【００２８】図１１はスペーサ２８及びｎ+ソース／ド
レイン３０を形成する過程を示している。前記ｎ-ソー
ス／ドレイン２６の形成後、絶縁物質、例えば酸化物を
５００〜３０００Åの厚さで蒸着し、これを異方性エッ
チングすることにより酸化防止スペーサ２２ａの側壁に
スペーサ２８を形成し、このスペーサ２８をイオン注入
マスクとして使用してｎ+不純物イオンを注入すること
により、ｎ+ソース／ドレイン３０を形成する。
レイン３０を形成する過程を示している。前記ｎ-ソー
ス／ドレイン２６の形成後、絶縁物質、例えば酸化物を
５００〜３０００Åの厚さで蒸着し、これを異方性エッ
チングすることにより酸化防止スペーサ２２ａの側壁に
スペーサ２８を形成し、このスペーサ２８をイオン注入
マスクとして使用してｎ+不純物イオンを注入すること
により、ｎ+ソース／ドレイン３０を形成する。
【００２９】図１２〜図１６は本発明の第２実施例によ
る半導体素子の製造方法を説明するための断面図であ
る。
る半導体素子の製造方法を説明するための断面図であ
る。
【００３０】図１２は、ポリシリコン層５４、タングス
テンシリサイド層５６、及び絶縁層５８を形成する過程
を示している。熱酸化工程により半導体基板５０上にゲ
ート絶縁膜５２を形成した後、その上にｎ+不純物のド
ーピングされたポリシリコン層５４を５００〜５０００
Åの厚さで形成する。次いで、前記ポリシリコン５４上
に、例えばＷＳix層５６をＣＶＤ法により５００〜５０
００Åの厚さで形成した後、その上に絶縁物質、例えば
高温酸化物をＣＶＤ法により５００〜３０００Åの厚さ
で蒸着して絶縁層５８を形成する。
テンシリサイド層５６、及び絶縁層５８を形成する過程
を示している。熱酸化工程により半導体基板５０上にゲ
ート絶縁膜５２を形成した後、その上にｎ+不純物のド
ーピングされたポリシリコン層５４を５００〜５０００
Åの厚さで形成する。次いで、前記ポリシリコン５４上
に、例えばＷＳix層５６をＣＶＤ法により５００〜５０
００Åの厚さで形成した後、その上に絶縁物質、例えば
高温酸化物をＣＶＤ法により５００〜３０００Åの厚さ
で蒸着して絶縁層５８を形成する。
【００３１】図１３は酸化防止膜６２を形成する過程を
示している。写真蝕刻によって前記絶縁層５８及びＷＳ
ix層５６を順にエッチングして、ゲートパターンを画定
するようにパターニングされた絶縁膜５８ａとＷＳix層
５６ａを形成する。この際、ＷＳix層５６はオーバエッ
チングされて、１００〜１０００Åの深さでエッチング
されたポリシリコン層５４に段差部が形成される。次い
で、その上に、例えば窒化物である絶縁物質をＣＶＤ法
により５０〜５００Åの厚さで蒸着することにより、酸
化防止膜６２を形成する。
示している。写真蝕刻によって前記絶縁層５８及びＷＳ
ix層５６を順にエッチングして、ゲートパターンを画定
するようにパターニングされた絶縁膜５８ａとＷＳix層
５６ａを形成する。この際、ＷＳix層５６はオーバエッ
チングされて、１００〜１０００Åの深さでエッチング
されたポリシリコン層５４に段差部が形成される。次い
で、その上に、例えば窒化物である絶縁物質をＣＶＤ法
により５０〜５００Åの厚さで蒸着することにより、酸
化防止膜６２を形成する。
【００３２】図１４は、酸化防止スペーサ６２ａ及びゲ
ート電極を形成する過程を示している。酸化防止膜６２
を異方性エッチングすることにより、パターニングされ
た絶縁層５８ａ、ＷＳix層５６ａ、及びポリシリコン層
５４の上部の側壁に酸化防止スペーサ６２ａを形成す
る。次に、この酸化防止スペーサ６２ａをエッチングマ
スクとして使用してポリシリコン層５４をエッチングす
ることにより、ＷＳixゲート５６ａとポリシリコンゲー
ト５４ａとからなるゲート電極を形成する。
ート電極を形成する過程を示している。酸化防止膜６２
を異方性エッチングすることにより、パターニングされ
た絶縁層５８ａ、ＷＳix層５６ａ、及びポリシリコン層
５４の上部の側壁に酸化防止スペーサ６２ａを形成す
る。次に、この酸化防止スペーサ６２ａをエッチングマ
スクとして使用してポリシリコン層５４をエッチングす
ることにより、ＷＳixゲート５６ａとポリシリコンゲー
ト５４ａとからなるゲート電極を形成する。
【００３３】図１５は、酸化膜６４及びｎ-ソース／ド
レイン６６を形成する過程を示している。前記ゲート電
極の形成後、まず熱酸化工程を施す。その結果、前記ポ
リシリコンゲート５４ａの５０〜５００Å程度が酸化さ
れることにより酸化膜６４が形成される。この際、前記
酸化膜６４はポリシリコンゲート５４ａとゲート絶縁膜
５２の露出部分にのみ形成され、ＷＳixゲート５６ａは
酸化防止スペーサ６２ａにより保護される。次いで、ポ
前記絶縁層５８ａ、ＷＳixゲート５６ａ、及びポリシリ
コンゲート５４ａをイオン注入マスクとして使用してｎ
-不純物イオンを注入することにより、ｎ-ソース／ドレ
イン６６を形成する。
レイン６６を形成する過程を示している。前記ゲート電
極の形成後、まず熱酸化工程を施す。その結果、前記ポ
リシリコンゲート５４ａの５０〜５００Å程度が酸化さ
れることにより酸化膜６４が形成される。この際、前記
酸化膜６４はポリシリコンゲート５４ａとゲート絶縁膜
５２の露出部分にのみ形成され、ＷＳixゲート５６ａは
酸化防止スペーサ６２ａにより保護される。次いで、ポ
前記絶縁層５８ａ、ＷＳixゲート５６ａ、及びポリシリ
コンゲート５４ａをイオン注入マスクとして使用してｎ
-不純物イオンを注入することにより、ｎ-ソース／ドレ
イン６６を形成する。
【００３４】図１６は、スペーサ６８及びｎ+ソース／
ドレイン７０を形成する過程を示している。前記ｎ-ソ
ース／ドレイン６６の形成後、絶縁物質、例えば酸化物
を５００〜３０００Åの厚さで蒸着し、これを異方性エ
ッチングすることにより、酸化防止スペーサ６２ａの側
壁にスペーサ６８を形成する。次に、前記スペーサ６８
をイオン注入マスクとして使用してｎ+不純物イオンを
注入することにより、ｎ+ソース／ドレイン７０を形成
する。
ドレイン７０を形成する過程を示している。前記ｎ-ソ
ース／ドレイン６６の形成後、絶縁物質、例えば酸化物
を５００〜３０００Åの厚さで蒸着し、これを異方性エ
ッチングすることにより、酸化防止スペーサ６２ａの側
壁にスペーサ６８を形成する。次に、前記スペーサ６８
をイオン注入マスクとして使用してｎ+不純物イオンを
注入することにより、ｎ+ソース／ドレイン７０を形成
する。
【００３５】図１７〜図２１は本発明の第３実施例によ
る半導体素子の製造方法を説明するための断面図であ
る。
る半導体素子の製造方法を説明するための断面図であ
る。
【００３６】図１７は、ポリシリコン層８４、タングス
テンシリサイド層８６、第１酸化防止膜８７、及び絶縁
層８８を形成する過程を示している。熱酸化工程により
半導体基板８０上にゲート絶縁膜８２を形成した後、そ
の上にｎ+不純物のドーピングされたポリシリコン層８
４を５００〜５０００Åの厚さで形成する。次いで、前
記ポリシリコン層８４上に、例えばＷＳix層８６をＣＶ
Ｄ法で５００〜５０００Åの厚さで形成した後、その上
に、例えば窒化物をＣＶＤ法で５００〜３０００Åの厚
さで蒸着して第１酸化防止膜８７を形成する。次に、前
記第１酸化防止膜８７上に絶縁物質、例えば酸化物をＣ
ＶＤ法で５００〜３０００Åの厚さで蒸着して絶縁層８
８を形成する。
テンシリサイド層８６、第１酸化防止膜８７、及び絶縁
層８８を形成する過程を示している。熱酸化工程により
半導体基板８０上にゲート絶縁膜８２を形成した後、そ
の上にｎ+不純物のドーピングされたポリシリコン層８
４を５００〜５０００Åの厚さで形成する。次いで、前
記ポリシリコン層８４上に、例えばＷＳix層８６をＣＶ
Ｄ法で５００〜５０００Åの厚さで形成した後、その上
に、例えば窒化物をＣＶＤ法で５００〜３０００Åの厚
さで蒸着して第１酸化防止膜８７を形成する。次に、前
記第１酸化防止膜８７上に絶縁物質、例えば酸化物をＣ
ＶＤ法で５００〜３０００Åの厚さで蒸着して絶縁層８
８を形成する。
【００３７】図１８は段差部（ｂ）を形成する過程を示
している。写真蝕刻により前記絶縁層８８上に、ゲート
パターンを画定するためのフォトレジストパターン９０
を形成する。次いで、前記フォトレジストパターン９０
をエッチングマスクとして使用して絶縁層８８、第１酸
化防止膜８７、及びＷＳix層８６を順にドライエッチン
グ法によりエッチングした後、更に前記ＷＳix層８６を
オーバエッチングする。その結果、ポリシリコン層８４
が１００〜１０００Åの深さでエッチングされ、そこに
段差部（ｂ）が形成される。また、パターニングされた
絶縁層８８ａ、第１酸化防止膜８７ａ及びＷＳix層８６
ａが形成される。
している。写真蝕刻により前記絶縁層８８上に、ゲート
パターンを画定するためのフォトレジストパターン９０
を形成する。次いで、前記フォトレジストパターン９０
をエッチングマスクとして使用して絶縁層８８、第１酸
化防止膜８７、及びＷＳix層８６を順にドライエッチン
グ法によりエッチングした後、更に前記ＷＳix層８６を
オーバエッチングする。その結果、ポリシリコン層８４
が１００〜１０００Åの深さでエッチングされ、そこに
段差部（ｂ）が形成される。また、パターニングされた
絶縁層８８ａ、第１酸化防止膜８７ａ及びＷＳix層８６
ａが形成される。
【００３８】図１９は、第２酸化防止膜９２を形成する
過程を示している。フォトレジストパターン９０を除去
した後、例えば窒化物をＣＶＤ法により５０〜５００Å
の厚さで蒸着することにより、第２酸化防止膜９２を形
成する。
過程を示している。フォトレジストパターン９０を除去
した後、例えば窒化物をＣＶＤ法により５０〜５００Å
の厚さで蒸着することにより、第２酸化防止膜９２を形
成する。
【００３９】図２０は、酸化防止スペーサ９２ａ及びゲ
ート電極を形成する過程を示している。前記絶縁層８８
をエッチングマスクとして使用して第２酸化防止膜９２
を異方性エッチングすることよって、絶縁層８８ａ、第
１酸化防止膜８７ａ、ＷＳix層８６ａ及びポリシリコン
層８４の上部の側壁に酸化防止スペーサ９２ａを形成す
る。次いで、前記酸化防止スペーサ９２ａをエッチング
マスクとして使用してポリシリコン層８４をエッチング
することにより、ＷＳixゲート８６ａとポリシリコンゲ
ート８４ａとからなるゲート電極を形成する。
ート電極を形成する過程を示している。前記絶縁層８８
をエッチングマスクとして使用して第２酸化防止膜９２
を異方性エッチングすることよって、絶縁層８８ａ、第
１酸化防止膜８７ａ、ＷＳix層８６ａ及びポリシリコン
層８４の上部の側壁に酸化防止スペーサ９２ａを形成す
る。次いで、前記酸化防止スペーサ９２ａをエッチング
マスクとして使用してポリシリコン層８４をエッチング
することにより、ＷＳixゲート８６ａとポリシリコンゲ
ート８４ａとからなるゲート電極を形成する。
【００４０】図２１は、前記ポリシリコンゲート８４ａ
の５０〜５００Å程度を熱的に酸化させることによる酸
化膜９４の形成を示している。この際、酸化膜９４はポ
リシリコンゲート８４ａとゲート絶縁膜８２の露出部分
にのみ形成され、ＷＳixゲート８６ａは酸化防止スペー
サ９２ａにより保護されるため酸化されない。続いて、
同図に示されているように、前記絶縁層８８ａ、第１酸
化防止膜８７ａ、ＷＳixゲート８６ａ、及びポリシリコ
ンゲート８４ａをイオン注入マスクとして使用してｎ-
不純物イオンを注入することにより、ｎ-ソース／ドレ
イン９６を形成する。更に、絶縁物質、例えば酸化物を
５００〜３０００Åの厚さで蒸着し、これを異方性エッ
チングすることにより、酸化防止スペーサ９２ａの側壁
にスペーサ９８を形成する。このスペーサ９８をイオン
注入マスクとして使用してｎ+不純物イオンを注入する
ことにより、ｎ+ソース／ドレイン１００を形成する。
の５０〜５００Å程度を熱的に酸化させることによる酸
化膜９４の形成を示している。この際、酸化膜９４はポ
リシリコンゲート８４ａとゲート絶縁膜８２の露出部分
にのみ形成され、ＷＳixゲート８６ａは酸化防止スペー
サ９２ａにより保護されるため酸化されない。続いて、
同図に示されているように、前記絶縁層８８ａ、第１酸
化防止膜８７ａ、ＷＳixゲート８６ａ、及びポリシリコ
ンゲート８４ａをイオン注入マスクとして使用してｎ-
不純物イオンを注入することにより、ｎ-ソース／ドレ
イン９６を形成する。更に、絶縁物質、例えば酸化物を
５００〜３０００Åの厚さで蒸着し、これを異方性エッ
チングすることにより、酸化防止スペーサ９２ａの側壁
にスペーサ９８を形成する。このスペーサ９８をイオン
注入マスクとして使用してｎ+不純物イオンを注入する
ことにより、ｎ+ソース／ドレイン１００を形成する。
【００４１】図２２〜図２７は、本発明の第４実施例に
よる半導体素子の製造方法を説明するための断面図であ
る。
よる半導体素子の製造方法を説明するための断面図であ
る。
【００４２】図２２は、ポリシリコン層１１４、タング
ステンシリサイド層１１６及び絶縁層１１８を形成する
過程を示している。熱酸化工程により半導体基板１１０
上にゲート絶縁膜１１２を形成した後、その上にｎ+不
純物のドーピングされたポリシリコン層１１４を５００
〜５０００Åの厚さで形成する。次いで、前記ポリシリ
コン層１１４上に、例えばＷＳix層１１６をＣＶＤ法で
５００〜５０００Åの厚さで形成した後、その上に絶縁
物質、例えば酸化物をＣＶＤ法で５００〜３０００Åの
厚さで蒸着して絶縁層１１８を形成する。
ステンシリサイド層１１６及び絶縁層１１８を形成する
過程を示している。熱酸化工程により半導体基板１１０
上にゲート絶縁膜１１２を形成した後、その上にｎ+不
純物のドーピングされたポリシリコン層１１４を５００
〜５０００Åの厚さで形成する。次いで、前記ポリシリ
コン層１１４上に、例えばＷＳix層１１６をＣＶＤ法で
５００〜５０００Åの厚さで形成した後、その上に絶縁
物質、例えば酸化物をＣＶＤ法で５００〜３０００Åの
厚さで蒸着して絶縁層１１８を形成する。
【００４３】図２３は、段差部（ｃ）を形成する過程を
示している。写真蝕刻により前記絶縁層１１８上にゲー
トパターンを画定するためのフォトレジストパターン１
２０を形成する。次いで、前記フォトレジストパターン
１２０をエッチングマスクとして使用して絶縁層１１８
及びＷＳix層１１６を順にドライエッチング法によりエ
ッチングし、続いて前記ＷＳix層１１６をアンダーカッ
トエッチングする。更に、前記ＷＳix層１１６をオーバ
エッチングしてポリシリコン層１１４を１００〜１００
０Åの深さでエッチングすることにより、前記ポリシリ
コン層１１４に段差部（ｃ）を形成する。このようにし
て、パターニングされた絶縁層１１８ａとアンダーカッ
トされたＷＳix層１１６ａが形成される。ここで、前記
アンダーカットエッチング法に於いては、ＳＣ１溶液で
１０〜３０分間処理する方法か、あるいはドライエッチ
ング法を使用することができる。ＳＣ１溶液としては、
NH4OH：H2O2：H2Oが１：２：３の体積比で混合された溶
液を使用する。
示している。写真蝕刻により前記絶縁層１１８上にゲー
トパターンを画定するためのフォトレジストパターン１
２０を形成する。次いで、前記フォトレジストパターン
１２０をエッチングマスクとして使用して絶縁層１１８
及びＷＳix層１１６を順にドライエッチング法によりエ
ッチングし、続いて前記ＷＳix層１１６をアンダーカッ
トエッチングする。更に、前記ＷＳix層１１６をオーバ
エッチングしてポリシリコン層１１４を１００〜１００
０Åの深さでエッチングすることにより、前記ポリシリ
コン層１１４に段差部（ｃ）を形成する。このようにし
て、パターニングされた絶縁層１１８ａとアンダーカッ
トされたＷＳix層１１６ａが形成される。ここで、前記
アンダーカットエッチング法に於いては、ＳＣ１溶液で
１０〜３０分間処理する方法か、あるいはドライエッチ
ング法を使用することができる。ＳＣ１溶液としては、
NH4OH：H2O2：H2Oが１：２：３の体積比で混合された溶
液を使用する。
【００４４】図２４は、酸化防止膜１２２を形成する過
程を示している。前記フォトレジストパターン１２０を
除去した後、例えば窒化物をＣＶＤ法により５０〜５０
０Åの厚さで蒸着して酸化防止膜１２２を形成する。
程を示している。前記フォトレジストパターン１２０を
除去した後、例えば窒化物をＣＶＤ法により５０〜５０
０Åの厚さで蒸着して酸化防止膜１２２を形成する。
【００４５】図２５は、酸化防止スペーサ１２２ａ及び
ゲート電極を形成する過程を示している。酸化防止膜１
２２を異方性エッチングすることにより、絶縁層１１８
ａ、ＷＳix層１１６ａ、及びポリシリコン層１１４の上
部の側壁に図示されているような酸化防止スペーサ１２
２ａを形成する。次いで、前記酸化防止スペーサ１２２
ａをエッチングマスクとして使用してポリシリコン層１
１４をエッチングすることにより、ＷＳixゲート１１６
ａとポリシリコンゲート１１４ａとからなるゲート電極
を形成する。
ゲート電極を形成する過程を示している。酸化防止膜１
２２を異方性エッチングすることにより、絶縁層１１８
ａ、ＷＳix層１１６ａ、及びポリシリコン層１１４の上
部の側壁に図示されているような酸化防止スペーサ１２
２ａを形成する。次いで、前記酸化防止スペーサ１２２
ａをエッチングマスクとして使用してポリシリコン層１
１４をエッチングすることにより、ＷＳixゲート１１６
ａとポリシリコンゲート１１４ａとからなるゲート電極
を形成する。
【００４６】図２６は、酸化膜１２４を形成する過程を
示している。前記ゲート電極の形成後、熱酸化工程を施
す。その結果、前記ポリシリコンゲート１１４ａの５０
〜５００Å程度が酸化されることにより、酸化膜１２４
が形成される。この際、前記酸化膜１２４はポリシリコ
ンゲート１１４ａとゲート絶縁膜１１２の露出部分にの
み形成され、ＷＳixゲート１１６ａは酸化防止スペーサ
１２２ａにより保護されるため酸化されない。
示している。前記ゲート電極の形成後、熱酸化工程を施
す。その結果、前記ポリシリコンゲート１１４ａの５０
〜５００Å程度が酸化されることにより、酸化膜１２４
が形成される。この際、前記酸化膜１２４はポリシリコ
ンゲート１１４ａとゲート絶縁膜１１２の露出部分にの
み形成され、ＷＳixゲート１１６ａは酸化防止スペーサ
１２２ａにより保護されるため酸化されない。
【００４７】図２７を参照されたい。酸化膜１２４の形
成後、前記絶縁層１１８ａ、ＷＳixゲート１１６ａ、及
びポリシリコンゲート１１４ａをイオン注入マスクとし
て使用してｎ-不純物イオンを注入することにより、ｎ-
ソース／ドレイン１２６を形成する。続いて、絶縁物
質、例えば酸化物を５００〜３０００Åの厚さで蒸着
し、これを異方性エッチングすることにより酸化防止ス
ペーサ１２２ａの側壁にスペーサ１２８を形成する。次
いで、前記スペーサ１２８をイオン注入マスクとして使
用してｎ+不純物イオンを注入することにより、ｎ+ソー
ス／ドレイン１３０を形成する。
成後、前記絶縁層１１８ａ、ＷＳixゲート１１６ａ、及
びポリシリコンゲート１１４ａをイオン注入マスクとし
て使用してｎ-不純物イオンを注入することにより、ｎ-
ソース／ドレイン１２６を形成する。続いて、絶縁物
質、例えば酸化物を５００〜３０００Åの厚さで蒸着
し、これを異方性エッチングすることにより酸化防止ス
ペーサ１２２ａの側壁にスペーサ１２８を形成する。次
いで、前記スペーサ１２８をイオン注入マスクとして使
用してｎ+不純物イオンを注入することにより、ｎ+ソー
ス／ドレイン１３０を形成する。
【００４８】前述した本発明の第１乃至第４実施例は、
ｎ-ソース／ドレイン及び酸化物スペーサを利用したＬ
ＤＤ（Lightly Doped Drain）構造のトランジスタを形
成するが、ソース／ドレイン構造を本発明の技術的な長
所と無関係で変更できるのは無論である。
ｎ-ソース／ドレイン及び酸化物スペーサを利用したＬ
ＤＤ（Lightly Doped Drain）構造のトランジスタを形
成するが、ソース／ドレイン構造を本発明の技術的な長
所と無関係で変更できるのは無論である。
【００４９】図２８は本発明により製造された半導体素
子のゲート電極を示すＳＥＭ写真であり、図２９は本発
明により製造された半導体素子のゲート絶縁膜耐圧特性
を示したグラフである。
子のゲート電極を示すＳＥＭ写真であり、図２９は本発
明により製造された半導体素子のゲート絶縁膜耐圧特性
を示したグラフである。
【００５０】図２８に示したように、本発明によると、
タングステンシリサイドゲートの露出部分が酸化防止ス
ペーサによって保護されることにより、前記タングステ
ンシリサイドゲートの熱的な酸化が防止される。また、
熱による酸化膜がポリシリコンゲートとゲート絶縁膜の
露出部分に形成されることにより、図２９に示したよう
な良好なゲート絶縁膜特性を得ることができる。図３に
示した従来の方法によると、ゲート絶縁膜が１２．５Ｖ
で約２０％の不良率を示しているが、それに対して図２
９に示した本発明によると、約５％以内の不良率を示す
ことが分かる。
タングステンシリサイドゲートの露出部分が酸化防止ス
ペーサによって保護されることにより、前記タングステ
ンシリサイドゲートの熱的な酸化が防止される。また、
熱による酸化膜がポリシリコンゲートとゲート絶縁膜の
露出部分に形成されることにより、図２９に示したよう
な良好なゲート絶縁膜特性を得ることができる。図３に
示した従来の方法によると、ゲート絶縁膜が１２．５Ｖ
で約２０％の不良率を示しているが、それに対して図２
９に示した本発明によると、約５％以内の不良率を示す
ことが分かる。
【００５１】なお、本発明は前記実施例に限定されるも
のではなく、本発明の思想を逸脱しない範囲内において
種々の改変をなし得ることはもちろんである。
のではなく、本発明の思想を逸脱しない範囲内において
種々の改変をなし得ることはもちろんである。
【００５２】
【発明の効果】本発明によると、シリサイドゲートの酸
化を防止し、ポリシリコンゲートの側壁部分のみを酸化
させることができる。これにより、シリサイドをゲート
電極材料として使用することによって低抵抗ゲート電極
が得られるだけでなく、ゲート電極への電圧印加時にゲ
ート電極の周縁部分で発生するフリンジ電界を最小化す
ることができ、トランジスタの誤動作防止、ゲート絶縁
膜の信頼性改善がなされる。
化を防止し、ポリシリコンゲートの側壁部分のみを酸化
させることができる。これにより、シリサイドをゲート
電極材料として使用することによって低抵抗ゲート電極
が得られるだけでなく、ゲート電極への電圧印加時にゲ
ート電極の周縁部分で発生するフリンジ電界を最小化す
ることができ、トランジスタの誤動作防止、ゲート絶縁
膜の信頼性改善がなされる。
【図１】Ａ〜Ｃからなり、それぞれ従来の方法による半
導体素子の製造方法を説明するための断面図である。
導体素子の製造方法を説明するための断面図である。
【図２】従来の方法により製造された半導体素子の薄膜
構造（熱的な酸化による破壊された状態）を示したＳＥ
Ｍ写真である。
構造（熱的な酸化による破壊された状態）を示したＳＥ
Ｍ写真である。
【図３】従来の方法により製造された半導体素子のゲー
ト絶縁膜耐圧特性を示したグラフである。
ト絶縁膜耐圧特性を示したグラフである。
【図４】本発明の第１実施例による半導体素子の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図５】本発明の第１実施例による半導体素子の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図６】本発明の第１実施例による半導体素子の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図７】本発明の第１実施例による半導体素子の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図８】本発明の第１実施例による半導体素子の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図９】本発明の第１実施例による半導体素子の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図１０】本発明の第１実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１１】本発明の第１実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１２】本発明の第２実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１３】本発明の第２実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１４】本発明の第２実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１５】本発明の第２実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１６】本発明の第２実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１７】本発明の第３実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１８】本発明の第３実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１９】本発明の第３実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図２０】本発明の第３実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図２１】本発明の第３実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図２２】本発明の第４実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図２３】本発明の第４実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図２４】本発明の第４実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図２５】本発明の第４実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図２６】本発明の第４実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図２７】本発明の第４実施例による半導体素子の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図２８】本発明により製造された半導体素子の薄膜構
造を示したＳＥＭ写真である。
造を示したＳＥＭ写真である。
【図２９】本発明により製造された半導体素子のゲート
絶縁膜耐圧特性を示したグラフである。
絶縁膜耐圧特性を示したグラフである。
【符号の説明】 １ 半導体基板 ２ ゲート絶縁膜 ３ ポリシリコン層 ４ タングステンシリサイド層 ５ 酸化膜 ６ フォトレジストパターン １０ 半導体基板 １２ ゲート絶縁膜 １４ ポリシリコン層 １４ａ ポリシリコンゲート １６ タングステンシリサイド層（ＷＳix層） １６ａ パターニングされたＷＳix層 １８ 第１酸化防止膜 １８ａ パターニングされた第１酸化防止膜 ２０ フォトレジストパターン ２２ 第２酸化防止膜 ２２ａ 酸化防止スペーサ ２４ 酸化膜 ２６ ｎ-ソース／ドレイン ２８ スペーサ ３０ ｎ+ソース／ドレイン ５０ 半導体基板 ５２ ゲート絶縁膜 ５４ ポリシリコン層 ５４ａ ポリシリコンゲート ５６ タングステンシリサイド層（ＷＳix層） ５６ａ パターニングされたＷＳix層 ５８ 絶縁層 ５８ａ パターニングされた絶縁膜 ６２ 酸化防止膜 ６２ａ 酸化防止スペーサ ６４ 酸化膜 ６６ ｎ-ソース／ドレイン ６８ スペーサ ７０ ｎ+ソース／ドレイン ８０ 半導体基板 ８２ ゲート絶縁膜 ８４ ポリシリコン層 ８６ タングステンシリサイド層（ＷＳix層） ８６ａ パターニングされたＷＳix層 ８７ 第１酸化防止膜 ８７ａ パターニングされた第１酸化防止膜 ８８ 絶縁層 ８８ａ パターニングされた絶縁層 ９０ フォトレジストパターン ９２ 第２酸化防止膜 ９２ａ 酸化防止スペーサ ９４ 酸化膜 ９６ ｎ-ソース／ドレイン ９８ スペーサ １００ ｎ+ソース／ドレイン １１０ 半導体基板 １１２ ゲート絶縁膜 １１４ ポリシリコン層 １１４ａ ポリシリコンゲート １１６ タングステンシリサイド層（ＷＳix層） １１６ａ アンダーカットされたＷＳix層 １１８ 絶縁層 １１８ａ パターニングされた絶縁層 １２０ フォトレジストパターン １２２ 酸化防止膜 １２２ａ 酸化防止スペーサ １２４ 酸化膜 １２６ ｎ-ソース／ドレイン １２８ スペーサ １３０ ｎ+ソース／ドレイン （ａ） 段差部 （ｂ） 段差部 （ｃ） 段差部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336
Claims (11)
- 【請求項１】 半導体基板上にゲート絶縁膜を形成す
る過程と、 前記ゲート絶縁膜上にポリシリコン層を形成する過程
と、 前記ポリシリコン層上にシリサイド層を形成する過程
と、 写真蝕刻工程により前記シリサイド層をエッチングする
過程と、 前記シリサイド層をオーバエッチングして前記ポリシリ
コン層に段差部を形成する過程と、 前記シリサイド層の側壁と前記ポリシリコン層の段差部
の側壁とに酸化防止スペーサを形成する過程と、 前記酸化防止スペーサをエッチングマスクとして使用し
て前記ポリシリコン層をエッチングすることにより、前
記シリサイド層及びポリシリコン層からなるゲート電極
を形成する過程と、 前記ゲート絶縁膜及びポリシリコン層の露出部分を熱的
に酸化させる過程と、 これまでの過程の結果形成された形成物にソースとドレ
インを形成するための第１不純物イオンを注入する過程
とを備えることを特徴とする半導体素子の製造方法。 - 【請求項２】 前記シリサイド層を形成する過程後、
前記シリサイド層上に酸化防止膜を形成する過程を更に
備えることを特徴とする請求項１に記載の半導体素子の
製造方法。 - 【請求項３】 前記酸化防止膜を構成する物質として
窒化物を使用することを特徴とする請求項２に記載の半
導体素子の製造方法。 - 【請求項４】 前記シリサイド層を形成する過程後、
前記シリサイド層上に絶縁層を形成する過程を更に備え
ることを特徴とする請求項１に記載の半導体素子の製造
方法。 - 【請求項５】 前記絶縁層を構成する物質として酸化
物を使用することを特徴とする請求項４に記載の半導体
素子の製造方法。 - 【請求項６】 前記シリサイド層を形成する過程後、
前記シリサイド層上に酸化防止膜及び絶縁層を順に形成
する過程を更に備えることを特徴とする請求項１に記載
の半導体素子の製造方法。 - 【請求項７】 前記酸化防止膜を構成する物質として
は窒化物を使用し、前記絶縁層を構成する物質としては
酸化物を使用することを特徴とする請求項６に記載の半
導体素子の製造方法。 - 【請求項８】 前記シリサイド層を構成する物質とし
てタングステンシリサイドを使用することを特徴とする
請求項１に記載の半導体素子の製造方法。 - 【請求項９】 前記酸化防止スペーサを構成する物質
として窒化物を使用することを特徴とする請求項１に記
載の半導体素子の製造方法。 - 【請求項１０】 前記第１不純物イオンを注入する過
程の後、前記酸化防止スペーサの側壁にスペーサを形成
する過程と、このスペーサ形成過程の結果形成された形
成物にソースとドレインを形成するための第２不純物イ
オンを注入する過程とを更に備えることを特徴とする請
求項１に記載の半導体素子の製造方法。 - 【請求項１１】 半導体基板上にゲート絶縁膜を形成
する過程と、 前記ゲート絶縁膜上にポリシリコン層、シリサイド層、
及び絶縁層を順に形成する過程と、 写真蝕刻により前記絶縁層をエッチングし、続いて前記
シリサイド層をアンダーカットエッチングする過程と、 前記シリサイド層をオーバエッチングして前記ポリシリ
コン層に段差部を形成する過程と、 前記絶縁層、シリサイド層の側壁とポリシリコン層の段
差部の側壁とに酸化防止スペーサを形成する過程と、 前記酸化防止スペーサをエッチングマスクとして使用し
て前記ポリシリコンをエッチングすることにより、前記
シリサイド層及びポリシリコン層からなるゲート電極を
形成する過程と、 前記ゲート絶縁膜及びポリシリコン層の露出部分を熱的
に酸化させる過程と、 これまでの過程の結果形成された形成物にソースとドレ
インを形成するための不純物イオンを注入する過程とを
備えることを特徴とする半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1994P12853 | 1994-06-08 | ||
| KR1019940012853A KR0141195B1 (ko) | 1994-06-08 | 1994-06-08 | 저저항 게이트전극을 갖는 반도체소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07335885A true JPH07335885A (ja) | 1995-12-22 |
| JP3544750B2 JP3544750B2 (ja) | 2004-07-21 |
Family
ID=19384878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16148295A Expired - Fee Related JP3544750B2 (ja) | 1994-06-08 | 1995-06-05 | 低抵抗ゲート電極を有する半導体素子の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5545578A (ja) |
| JP (1) | JP3544750B2 (ja) |
| KR (1) | KR0141195B1 (ja) |
| DE (1) | DE19516339B4 (ja) |
| TW (1) | TW260813B (ja) |
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