DE19837893B4 - Herstellungsverfahren für ein Halbleiterelement mit einem Wolframsilizid enthaltenden Gatestapel - Google Patents

Herstellungsverfahren für ein Halbleiterelement mit einem Wolframsilizid enthaltenden Gatestapel Download PDF

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Abstract

Verfahren zum Herstellen eines Halbleiterelementes, mit:
(a) Bilden eines Wolframsilzid-Bereiches (116) auf einem Silizium-Bereich (114),
(b) Bedecken mindestens einer Seitenoberfläche des Wolframsilzid-Bereiches (116) mit einer Silizium-Zwischenlage (150) ohne dabei Sauerstoff einzubringen und
(c) Thermisches Oxidieren der Silizium-Zwischenlage (150) zum Bilden einer Siliziumozid-Zwischenlage (152), die die Seitenoberfläche des Wolframsilzid-Bereiches (116) bedeckt.

Description

  • Die vorliegende Erfindung bezieht sich auf ein Herstellungsverfahren für ein Halbleiterelement wie MOSFET/IGFET-Vorrichtungen.
  • Die Erfindung wird bei einer DRAM-MOSFET/IGFET-Anwendung beschrieben. Für den Fachmann ist es jedoch klar, daß diese Erfindung auf andere Transistortechnologien und andere Klassen integrierter Schaltungsvorrichtungen anwendbar ist. Es gibt einen anhaltenden Trend zum Vergrößern der Speicherkapazität von Halbleiterspeichern wie DRAMs. Dieses wird erzielt durch eine Kombination neuer Technologien, die die Verringerung der Abmessungen der Komponenten ermöglichen, die den DRAM darstellen. Mehrere Innovationen bei der Vorrichtungsarchitektur und -herstellung sind eingeführt worden zum Verringern der Größe, D-81545 MÜNCHEN, HARTHAUSER STR. 25d · Telefon.(089) 640640 · Telefax (089) 6422238 die jede Speicherzelle des Speicherfeldes eines DRAMs einnimmt. Jede Speicherzelle wird typischerweise durch einen MOSFET, der mit einem Kondensator verbunden ist, realisiert. Das Gate des MOSFETs wird mit einem Zeilenleiter, z.B. einer Wortleitung verbunden. Die Drain des MOSFETs ist mit einem Spaltenleiter, z.B. einer Bitleitung verbunden. Die Source des MOSFETs ist mit einer Platte des Kondensators verbunden. Das Vorhandensein und die Abwesenheit von Ladung auf dem Kondensator entspricht unterschiedlichen Logikwerten, die durch die Speicherzelle gespeichert werden. Durch selektive Aktivierung (d.h. Anlegen von Spannungen an oder Empfangen von Spannung von) der Wortleitung und der Bitleitung einer speziellen Speicherzelle kann ein bestimmter Logikwert in die Speicherzelle geschrieben werden, oder der in der Speicherzelle gespeicherte Logikwert kann ausgelesen werden.
  • Wenn die Abmessungen des MOSFETs einer Speicherzelle verringert werden, nimmt der Widerstand des Gates auf ein unerwünschtes Niveau zu. Die Betriebsgeschwindigkeit des DRAMs ist eine Funktion des Gatewiderstandes der Speicherzelle. Somit ist es wünschenswert, den Gatewiderstand zu verringern.
  • 1 und 2 stellen einen Submikronherstellungsvorgang zum Bilden eines MOSFET-Gates niedrigen Widerstandes aus einem Polyzidmaterial dar, von dem die Erfindung ausgeht. Wie in 1 gezeigt ist, wird eine Gateoxidschicht 12 auf einem Substrat durch Oxidation oder Abscheiden gebildet. Eine polykristalline Siliziumschicht oder Poly-Si-Schicht 14 wird dann auf der Gateoxidschicht 12 abgeschieden. Als nächstes wird eine Wolframpolyzidschicht oder WSix-Schicht 16 auf der Poly-Si-Schicht 14 durch Sputtern oder Abscheiden gebildet. Eine abdeckende Nitridschicht 18 wird dann auf der WSix-Schicht 16 gebildet. Wie in 2 gezeigt ist, werden die Nitridschicht 18, die WSix-Schicht 16 und die Poly-Si-Schicht 14 zum Bilden von Gatebe reichen 20 bemustert. Dieses wird typischerweise unter Benutzung von Photolithographie- und Ätzverfahren erreicht.
  • Ein Gate 20, das einen WSix-Bereich 16' enthält, weist einen niedrigen Gatewiderstand auf. Solche Gates weisen jedoch gewisse Nachteile auf. Zum Beispiel ist typischerweise ein Leiter benachbart zu dem Gate 20 gebildet, wie in 3 gezeigt ist. Wie gezeigt ist, füllt ein durchgehender Metalldurchkontaktierung 22 eine Passage in einem dielektrischen Material 24 zum Bilden zum Beispiel einer elektrischen Verbindung zu der Source oder der Drain des MOSFETs aus. Die Bildung des Aufbaues verlangt typischerweise eine oder mehrere Hochtemperaturbehandlungen (z.B. 750°C). Oft bilden sich als Resultat der Hochtemperaturbehandlungen, die auf das Ätzen des Gates 20 aus den Schichten 14, 16 und 18 folgen, Vorsprünge von den offenliegenden Seitenwänden des WSix-Bereiches 16'. Diese Vorsprünge können das Gate 20 mit einer benachbarten (in der seitlichen Richtung) Durchkontaktierung 22 kurzschließen. Selbst die Vorgänge, die zum Bilden von Stickstoffabstandshaltern 26 benutzt werden, sind nicht zum Verhindern solcher Vorsprünge zu benachbarten Durchkontaktierungen ausreichend, die Kurzschlußversagen verursachen. Als Resultat hat das beschriebene WSix eine unerwünschte Verringerung in der Ausbeute.
  • Aus der EP 0 825 641 A1 ist die Herstellung eines Halbleiterbauelementes bekannt, bei dem die Seitenwände einer Gatestruktur mit einem Wolframsilizidbereich mit einer Pufferoxidschicht bedeckt werden, bevor sie mit Nitridspacern beschichtet werden. Dabei kann der Wolframsilizidbereich jedoch oxidieren und es können unerwünschte leitende Wolframsilizidvorsprünge resultieren.
  • Aus der DE 195 163 39 A1 ist es bekannt, bei der Herstellung eines Halbleiterbauelementes mit einer niederohmigen Gateelektrode eine Silizidschicht vor Oxidation zu schützen, um elektrische Streufelder an den Gateelektrodenkanten zu verringern.
  • Aus der WO 97/36321 A1 ist es bekannt, eine Gatestruktur mit einem Polysiliziumbereich, einem Wolframsiliziumbereich und einem Oxidbereich zu verwenden.
  • Es ist Aufgabe der Erfindung, die oben beschriebenen Nachteile zu überwinden und die Ausbeute zu erhöhen.
  • Diese Aufgabe wird gelöst durch ein Verfahren zum Herstellen eines Halbleiterelementes mit dem Merkmalen des Anspruches 1.
  • Insbesondere wird ein WSix-Bereich auf einem Si-Bereich wie ein Poly-Si-Bereich gebildet. Mindestens eine Seitenoberfläche des WSix-Bereiches wird mit einer Si-Zwischenlage bzw. Si-Liner bedeckt. Die Si-Zwischenlage wird dann zum Bilden einer SiO2-Zwischenlage oxidiert, die die Seitenoberfläche des WSix-Bereiches bedeckt.
  • Bevorzugte Ausgestaltungen des Verfahrens ergeben sich aus den zugehörigen Unteransprüchen.
  • Ein mit dem erfindungsgemäßen Verfahren hergestellter Halbleiter-MOSFET ist mit einer Source, einer Drain, einem die Source von der Drain trennenden Kanal und einem Gate versehen. Das Gate enthält einen Poly-Si-Bereich, der über dem Kanalbereich vorgesehen ist, und einen WSix-Gatebereich, der auf dem Poly-Si-Bereich vorgesehen ist. Eine oxidierte SiO2-Zwischenlage ist vorgesehen, die mindestens eine Seitenoberfläche des WSix-Gatebereiches bedeckt.
  • Die Si-Zwischenlage stabilisiert den WSix-Bereich. Das heißt, die Si-Zwischenlage (1) verhindert das Oxidieren des WSix-Bereiches und (2) verhindert Spannung in dem WSix-Bereich. Diese Resultate werden erzielt wegen eines überschüssigen Betrages von Si, der durch die Si-Zwischenlage vorgesehen wird, die um die übereinander gestapelten Gatebereiche einschließlich des WSix-Bereiches gewunden ist. Es handelt sich um eine Gateseitenwandpassivierung zum Verhindern unnormalen Wolframpolyzidwachstums.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:
  • 1 und 2 einen WSix-Gateherstellungsvorgang, von dem die Erfindung ausgeht;
  • 3 ein bekanntes Halbleiterbauelement mit einem WSix-Gate und benachbart dazu eine Durchkontaktierung;
  • 4 bis 7 einen Vorgang zum Herstellen eines Halbleiterelementes mit einem WSix-Gate gemäß einer ersten Ausführungsform der Erfindung;
  • 8 bis einen Vorgang zum Bilden eines Halbleiterelementes mit einem WSix-Gate gemäß einer zweiten Ausführungsform der Erfindung;
  • 11 ein Halbleiterelement mit einem WSix-Gate und einer seitlich benachbarten Durchkontaktierung gemäß der ersten Ausführungsform der vorliegenden Erfindung; und
  • 12 ein Halbleiterelement mit einem WSix-Gate und einer. seitlich benachbarten Durchkontierung gemäß der zweiten Ausführungsform der Erfindung.
  • Die Erfindung wird im einzelnen, bei einem Herstellungsvorgang zum Bilden einer MOS-Vorrichtung einer Speicherzelle in einem 64 Mbit-DRAM nach der Technologie für Abmessungen kleiner als 0,5 μm dargestellt, dabei ist die Erfindung auf andere MOS- und Nicht-MOS-Technologien, Speicher und integrierte Schaltungen, die nicht Speicher sind, und andere integrierte Schaltungen von Speichereinrichtungen anwendbar. Der Herstellungsvorgang kann die in 1 und 2 und oben beschriebene Schritte aufweisen. 4 zeigt einen Querschnitt des Halbleiterwafers in der Nähe eines MOSFET bei einem Herstellungszwi schenschritt. Das auf einem Substrat 110 (durch Abscheiden oder Oxidation) gebildete Gateoxid 112 ist beispielsweise SiO2 und weist eine Dicke in dem Bereich von ungefähr 5 bis 12 nm auf. Ein Poly-Si-Bereich 114 ist aus einer Poly-Si-Schicht bemustert, die auf dem Gateoxid 112 mit einer Dicke in dem Bereich von ungefähr 80 bis 150 nm abgeschieden ist. Ein WSix-Bereich 116 ist aus einer WSix-Schicht bemustert, die auf der Poly-Si-Schicht mit einer Dicke in dem Bereich von 60 bis 100 nm durch Sputtern gebildet oder abgeschieden ist. Ein Decknitridbereich 118 ist aus einer SiN enthaltenden Nitridschicht, die auf der WSix-Schicht mit einer Dicke von ungefähr 150 bis 250 nm abgeschieden ist, bemustert. Der Decknitridbereich 118, der WSix-Bereich 116 und der dicke Poly-Si-Bereich 114 bilden gemeinsam einen Gatebereich 120. Der Gatebereich weist typischerweise eine seitliche Breite von ungefähr 0,3 um auf. Diese Breite ist vorteilhafterweise so klein wie möglich in Hinblick auf die photolithographische Auflösung des Bemusterungsvorganges durchgeführt, der zum Ätzen der Bereiche 114, 116, 118 des Gates 120 benutzt wird. Wie oben beschrieben wurde, wird das Gate 120 typischerweise durch vertikales Ätzen durch die Nitrid-, WSix- und die dicke Poly-Si-Schicht gebildet.
  • Als nächstes wird, wie in 5 gezeigt ist, eine dünne Si-Zwischenlagenschicht (Si-Liner-Schicht) 150 auf der oberen Oberfläche und den Seitenoberflächen des Gates 120 und den oberen Oberflächen des Gateoxids 112 abgeschieden, die nicht durch das Gate 120 bedeckt sind. Die dünne Si-Zwischenlagenschicht 150 kann auf genau gesteuerte Weise durch Abscheiden in einer chemischen Dampfphasenabscheidungs-(CVD)Kammer gebildet werden. Bei dem Abscheidungsvorgang wird ein SiH4-Gas in einem Temperaturbereich von ungefähr 500°C bis 600°C bei einem Druck von ungefähr 66,5 bis 665Pa (0,5 bis 5 Torr) und während einer Zeit von 60 bis 120 Sekunden eingeführt. Dieses bildet eine dünne Si-Zwischenlagenschicht 150 mit einer Dicke in dem Bereich von ungefähr 5 nm bis 15 nm.
  • Die Si-Zwischenlagenschicht 150 berührt alle offenliegenden (seitlichen) Seitenoberflächen des WSix-Bereiches 116. Dieses dient zum Stabilisieren des WSix-Bereiches 116. Das heißt, es verhindert den WSix-Bereich 116 daran, oxidiert zu werden, und löst eine mechanische Spannung in dem WSix-Bereich 116 auf. Solche Resultate treten durch die Wirkung des Vorsehens eines überschüssigen Betrages von Si in der dünnen Si-Zwischenlagenschicht 150 auf, die um den Gatestapel gewunden ist. Das heißt, es ist bekannt, daß bei der Abwesenheit der Si-Zwischenlagenschicht 150 der WSix-Bereich 116 die Phase ändert, wenn er einer Temperatur von 750°C oder höher ausgesetzt wird. Solch ein Phänomen kann in der unerwünschten Erzeugung leitender WSix-Vorsprüngen resultieren, die elektrisch das Gate 120 mit einem benachbarten Leiter (wie eine leitende Durchkontaktierung) verbinden können. Die Si-Zwischenlagenschicht 150 sieht eine Quelle von Si zum Reagieren mit dem WSix-Bereich 116 vor. Auf diese Weise verzögert die Si-Zwischenlagenschicht 150 solche unnormalen Reaktionen, die die Vorsprünge erzeugen. Diese wiederum verringert die Wahrscheinlichkeit, daß die WSix-Vorsprünge mit benachbarten Leitern ein Kurzschlußversagen erzeugen.
  • Als nächstes wird, wie in 6 gezeigt ist, die Si-Zwischenlagenschicht 150 zum Erzeugen einer SiO2-Schicht 152 in einem schnellen Oxidationsvorgang (RTO-Vorgang) oxidiert. Dieses wird durch Erwärmen des Wafers bei dem Vorhandensein von Sauerstoff bei einer Temperatur in dem Bereich von ungefähr 950°C bis 1100°C und während einer Zeitdauer in dem Be reich von ungefähr 80 Sekunden bis 100 Sekunden durchgeführt. Dieses bildet eine SiO2-Zwischenlagenschicht 152 mit einer Dicke in dem Bereich von ungefähr 10 nm bis 20 nm. Als zusätzlicher Vorteil wird das Material der Si-Zwischenlagenschicht 150, das nicht mit dem WSix-Bereich 116 reagiert hat, zum Erhöhen der seitlichen Dicke der Abstandshalter, die seitlich benachbart zu dem Gate 120 gebildet werden, oxidiert. Wie in 7 gezeigt ist, werden Nitridabstandshalter 126, die zum Beispiel SiN enthalten, seitlich benachbart zu den seitlichen Seitenoberflächen der SiO2-Zwischenlagenschicht 152 gebildet. Bei der in 7 gezeigten Ausführungsform bedeckt die SiO2-Zwischenlagenschicht 152 alle (zuvor) offenliegenden Oberflächen des Gates 120 einschließlich der Seitenoberfläche und der oberen Oberfläche des Decknitridbereiches 118. Somit berühren die Abstandshalter 126 nicht die Decknitridschicht 118, da die SiO2-Zwischenlagenschicht 152 den Deckitridbereich 118 von den Nitridabstandshaltern 126 isoliert. Die Nitridabstandshalter 126 werden unter Benutzung wohlbekannter Vorgänge wie das Abscheiden einer Nitridschicht auf der gesamten Oberfläche des Wafers und anisotropes Zurückätzen der Nitridschicht zum Bilden der Seitenabstandshalter 126 gebildet (das anisotrope Ätzen entfernt das SiO2-Material von der Zwischenlage 152 von der Oberseite des Gates 120). Die Breite der Abstandshalter 126 kann in dem Bereich von ungefähr 40 nm bis 50 nm liegen. Die Breite des Abstandshalter 126 ist eine Funktion der Höhe des Gates 120.
  • 8 bis 10 stellen eine Variation des oben angegebenen Vorganges dar. Es wird Bezug genommen auf 8, nachdem die Si-Zwischenlagenschicht 150 gebildet ist (5), wird der Wafer einer vertikalen Ätzung unterworfen. Zum Beispiel kann ein anisotropes Ätzen mit einer HBr/HCl/Cl2-Chemie durchgeführt werden. Ein HBr-, HCl- oder Cl2-Chemieätzmittel weist eine hohe Ätzselektivität zum Oxidieren und Vorsehen einer guten Steuerung zum Ätzen der Si-Zwischenlagenschicht 150 vor. Solch ein Vorgang kann in einer Kammer durchgeführt werden, wobei die Wand- und Elektrodentemperatur auf ungefähr 50°C, die Leistung auf ungefähr 200 bis 300 Watt und der Druck auf ungefähr 665 bis 1330 mPa (5 bis 10 mTorr) eingestellt werden. Dieses erzeugt Si-Zwischenlagenabstandshalter 154 auf den seitlichen Seitenoberflächen des Gates 120. Die Si-Zwischenlagenabstandshalter 154 bedecken gesamt die seitlichen Seitenoberflächen des WSix-Bereiches 116 zum Vorsehen von so viel Kontakt zwischen dem Si-Material der Si-Zwischenlagenabstandshalter 154 und den WSix-Bereich 116 wie möglich. Die Si-Zwischenlagenabstandshalter 154 können jedoch auch weniger als die gesamten Seitenoberflächen des Decknitridbereiches 118 bedecken und brauchen nicht die obere Oberfläche des Decknitridbereiches 118 zu bedecken.
  • Als nächstes wird, wie in 9 gezeigt ist, die Si-Zwischenlagenabstandshalter 154 oxidiert. Ein ähnlicher Vorgang, wie er in Zusammenhang mit 6 beschrieben wurde, kann benutzt werden. Dieses erzeugt SiO2-Zwischenlagenabstandshalter 156. Die SiO2-Zwischenlagenabstandshalter 156 haben eine Breite in dem Bereich von 10 nm bis 20 nm
  • Wie in 10 gezeigt ist, werden Nitridabstandshalter 126' benachbart zu der SiO2-Zwischenlagenabstandshalter 156 und sie berührend gebildet. Die Nitridabstandshalter 126' unterscheiden sich von den Nitridabstandshaltern 126 von 7 darin, daß die Nitridabstandshalter 126° mindestens einen Teil der Seitenoberfläche des Decknitridbereiches 118 berühren, der nicht bereits von den SiO2-Zwischenlagenabstandshalter 156 bedeckt ist, Als Resultat weisen die Nitridabstandshalter 126' eine von den Nitridabstandshaltern 126 (7) unterschiedliche Form und eine Breite in dem Bereich von 40 nm bis 50 nm auf. Ähnliche Vorgänge können zum Bilden der Nitridabstandshalter 126' benutzt werden, wie sie zum Bilden der Nitridabstandshalter 126 benutzt werden.
  • 11 und 12 stellen einen Aufbau 100 oder 100' dar, in denen ein WSix-Bereich 116 eingesetzt ist, der unter Benutzung einer Si-Zwischenlage, wie sie oben beschrieben wurde, stabilisiert ist. Insbesondere ist der Aufbau 100 unter Benutzung des in den 4 bis 7 beschriebenen Vorganges gebildet, und der Aufbau 100' ist unter Benutzung des in den 4, 5 und 8 bis 10 beschriebenen Vorganges gebildet. Jeder Aufbau 100 oder 100' ist ein MOSFET 102 mit seitlich benachbarten leitenden (z.B. metallischen) Durchkontaktierungen 122, die in einer Passage durch ein Abdecken des Dielektrikum 124 gebildet ist. Die Bildung der Source 101 und Drain 103 der MOSFETs 100 und 100', der dielektrischen Schicht 124 und der Durchkontaktierung 122 werden nicht beschrieben. Es kann jedoch jegliche Kombination herkömmlicher Vorgangsschritte benutzt werden, besonders jene, die Hochtemperaturen beinhalten, die gleich oder größer als 750°C sind. Bei beiden Aufbauten 100 und 100' ist das Gate 120 über einem Kanalbereich 130 gebildet, der die Source 101 von der Drain 103 trennt. Es sei angemerkt, daß die Durchkontaktierung 122 auf der anderen Seite des Gates 120 vorgesehen sein kann, das heißt mit der Drain 103 oder einem anderen Bereich verbunden. Alternativ braucht der Leiter benachbart zu dem Gate 120 keine Durchkontaktierung zu sein.

Claims (8)

  1. Verfahren zum Herstellen eines Halbleiterelementes, mit: (a) Bilden eines Wolframsilzid-Bereiches (116) auf einem Silizium-Bereich (114), (b) Bedecken mindestens einer Seitenoberfläche des Wolframsilzid-Bereiches (116) mit einer Silizium-Zwischenlage (150) ohne dabei Sauerstoff einzubringen und (c) Thermisches Oxidieren der Silizium-Zwischenlage (150) zum Bilden einer Siliziumozid-Zwischenlage (152), die die Seitenoberfläche des Wolframsilzid-Bereiches (116) bedeckt.
  2. Verfahren nach Anspruch 1, bei dem der Schritt (a) weiter den Schritt des Abscheidens des Wolframsilzid-Bereiches (116) auf den Silizium-Bereich (114) aufweist.
  3. Verfahren nach Anspruch 2, bei dem der Schritt des Abscheidens durch Sputtern erfolgt.
  4. Verfahren nach einem der Ansprüche 1 bis 3, weiter mit den Schritten: Bilden einer Gateoxidschicht (112) auf einem Silizium-Substrat (110), Bilden des Silizium-Bereiches (114) auf der Gateoxidschicht (112) und Bilden eines Nitridbereiches (118) auf dem Wolframsilzid-Bereich (116).
  5. Verfahren nach einem der Ansprüche 1 bis 4, weiter mit den Schritten: Bilden eines leitenden Bereiches (122) benachbart zu der Siliziumozid-Zwischenlage (152), wobei das Silizium-Material der Siliziumozid- Zwischenlage (152) verhindert, daß sich ein Kurzschlußvorsprung zwischen dem Wolframsilzid-Bereich (116) und dem leitenden Bereich (122) bildet.
  6. Verfahren nach Anspruch 5, bei dem der leitende Bereich (122) als leitende Durchkontaktierung gebildet wird.
  7. Verfahren nach einem der Ansprüche 1 bis 6, weiter mit den Schritten: (d) Bilden eines Deckbereiches (118) auf einer oberen Oberfläche des Wolframsilzid-Bereiches (116), wobei der Schritt (b) weiter die Schritte des Bedeckens jeder offenliegenden Seitenoberfläche des Wolframsilzid-Bereiches (116) und der oberen Oberfläche und der Seitenoberfläche des Kappenbereiches (118) mit der Silizium-Zwischenlage (150) aufweist.
  8. Verfahren nach Anspruch 7, weiter mit den Schritten: (b1) vor dem Schritt (c) vertikales Zurückätzen der Silizium-Zwischenlage (150) und/oder (e) nach dem Schritt (c) Bilden eines Abstandshalters (126) benachbart zu mindestens einer Seitenwand der Siliziumozid-Zwischenlage (152).
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