DE102005025951B4

DE102005025951B4 - Verfahren zum Herstellen einer Mehrschicht-Gatestapelstruktur mit einer Metallschicht und Gatestapelstruktur für eine FET-Vorrichtung

Info

Publication number: DE102005025951B4
Application number: DE102005025951A
Authority: DE
Inventors: Matthias Goldbach; Frank Jakubowski; Ralf Koepe; Chao-Wen Lay; Kristin Schupke; Michael Schmidt; Cheng Chih Huang
Original assignee: Qimonda AG; Nanya Technology Corp
Current assignee: Infineon Technologies AG; Nanya Technology Corp
Priority date: 2004-06-14
Filing date: 2005-06-06
Publication date: 2010-05-12
Anticipated expiration: 2025-06-07
Also published as: KR20060048332A; US7078748B2; CN1716543A; CN100377307C; KR100620979B1; US20050275046A1; TWI260703B; DE102005025951A1

Abstract

Verfahren zum Herstellen einer Mehrschicht-Gatestapelstruktur (3) für ein Feldeffekttransistor-Bauelement mit den Schritten:
(a) Aufeinanderfolgendes Abscheiden einer Polysiliziumschicht (31'), einer Übergangsmetall-Zwischenschicht (32'), einer Metallnitridbarrierenschicht (33') und einer Metallschicht (34') in dieser Reihenfolge auf ein Gatedielektrikum (2);
(b) Strukturieren der Metallschicht (34') und der Barrierenschicht (33') selektiv zur Zwischenschicht (32'), so dass die Zwischenschicht (32') teilweise freigelegt wird;
(c) Strukturieren der Zwischenschicht (32') selektiv zur Polysiliziumschicht (31') durch Entfernen von freigelegten Teilen der Zwischenschicht (32') mit Ausbilden von Zwischenschichtlücken (320) zwischen der Barriereschicht (33) und der Polysiliziumschicht (31) und
(d) Strukturieren der Polysiliziumschicht (31') selektiv zum Gatedielektrikum (2).

Description

GEBIET DER ERFINDUNG
Die Erfindung betrifft ein Verfahren zum Herstellen einer Mehrschicht-Gatestapelstruktur für eine Feldeffekttransistor-(FET)-Vorrichtung und eine Mehrschicht Gatestapelstruktur mit einer Metallschicht.
HINTERGRUND DER ERFINDUNG
Bekannte integrierte Schaltkreise weisen FET-Bauelemente mit einer aktiven Fläche bestehend aus einem Sourcegebiet, einem Draingebiet und einem Kanalgebiet zwischen dem Sourcegebiet und dem Draingebiet auf, die jeweils in einem Halbleitersubstrat unterhalb einer Substratoberfläche des Halbleitersubstrats ausgebildet sind. Gateelektroden der FET-Bauelemente sind oberhalb des Kanalgebiets auf einem die Substratoberfläche bedeckenden Gatedielektrikum ausgebildet.
Die Gateelektroden der FET Bauelemente werden bereitgestellt, indem eine Abfolge von Schichten für einen Gateelektrodenschichtstapel auf dem Gatedielektrikum abgeschieden wird, wonach der Gateelektrodenschichtstapel strukturiert wird. In Speicherzellenfeldern bilden die Gateelektroden einer Mehrzahl von Auswahltransistoren von Speicherzellen integrierte Bestandteile von Gateleiterstrukturen oder Wortleitungen zum Adressieren der Speicherzellen im Speicherzellenfeld aus. Da die Arbeitsgeschwindigkeit der integrierten Schaltungen von der Leitfähigkeit der Wortleitungen abhängt, werden Materialen mit geringem Widerstand für den Gateelektrodenschichtsta pel verwendet. Hierzu wurden Anstrengungen unternommen, ein Metall für eine der Schichten des Gateelektrodenschichtstapels zu verwenden. Gewöhnlich wird Wolfram für eine Metallschicht des Gateelektrodenstapels verwendet. Da Metall dazu tendiert in benachbarte Strukturen zu diffundieren und dadurch beispielsweise die Isolationseigenschaften dieser benachbarten Strukturen verschlechtert, wird die Metallschicht wenigstens in Richtung des Gatedielektrikums durch eine Barrierenschicht zum Unterdrücken der Diffusion von Metall eingekapselt. Angrenzend an das Gatedielektrikum ist Polysilizium das bevorzugte Material, da der Wert dessen Austrittsarbeit die Anforderungen hinsichtlich der Applikationen am besten erfüllt.
In US 6,198,144 B1 wird eine Gatestapelstruktur beschrieben, welche eine Polysiliziumschicht auf einem Gatedielektrikum, eine elektrisch leitfähige Barrierenschicht auf der Polysiliziumschicht und eine Metallschicht auf der Barrierenschicht aufweist. Das Metall der Metallschicht ist Wolfram und die Barrierenschicht ist aus Wolframnitrid ausgebildet. Auf der Metallschicht wird eine Siliziumdioxidschicht als isolierendes Abdeckungsoxid abgeschieden. Ein Siliziumnitridliner ist an den Seitenwänden der Gatestapelstruktur vorgesehen.
Beim Ausbilden der Siliziumnitridschicht auf der Polysiliziumschicht wird Stickstoff in das Polysilizium der Polysiliziumschicht eingebracht. Hierbei bildet sich ein Siliziumnitrid aus, welches die elektrische Verbindung zwischen der Polysiliziumschicht und der Barrierenschicht verschlechtert.
In DE 10 2004 004 864 A1 wird eine Zwischenschicht zwischen der Polysiliziumschicht und der Barrierenschicht beschrieben. Die Zwischenschicht verhindert das Einbringen von Stickstoff in die darunter liegende Polysiliziumschicht. Die Zwischen schicht weist ein hitzebeständiges Metall wie beispielsweise Titan auf.
Ein weiter Aspekt bei der Gestaltung einer Gatestapelstruktur betrifft die Höhe der finalen Gatestapelstruktur. Eine Reduzierung der Gatestapelhöhe ist wünschenswert, da die Prozesssteuerbarkeit mit zunehmendem Aspektverhältnis der Gatestapelstrukturen und der dazwischenliegenden Trenches verschlechtert wird.
Des Weiteren werden die Sourcegebiete und die Draingebiete, maskiert über die Gatestapelstrukturen, implantiert. Zur Verbesserung der Leistungsfähigkeit der Auswahltransistoren der Speicherzellen sind über die oberen Kanten der Gatestapelstrukturen angepasste verkippte Implantationen erforderlich. Mit zunehmender Gatestapelhöhe wird der Winkelbereich unter welchem Implantationen durchgeführt werden können kleiner.
Eine Verringerung der Höhe der Metallschicht würde dessen Querschnittsfläche verkleinern, was zu einem unerwünschten Anstieg des Widerstands der Wortleitung führen würde.
Der Beitrag der Barrierenschicht und der Zwischenschicht zur Gatestapelhöhe ist vergleichsweise gering.
Die Höhe der Polysiliziumschicht ergibt sich aus den Prozessbedingungen der Ätzschritte, welche während der Strukturierung des Gateelektodenschichtstapels ausgeführt werden. Strukturieren der Metallschicht, der Barrierenschicht, der Zwischenschicht und der Polysiliziumschicht in einem Schritt würde eine Ätzung erfordern, die hinsichtlich aller Materialien des Stapels wirksam ist und das Halbleitersubstrat nicht beschädigt. Aufgrund der Dicke von ungefähr 2 Nanometern für eine bekann te Gatestapelstrukturbreite von weniger als 100 Nanometer ist das Gatedielektrikum nicht geeignet, einem längeren Überätzen außerhalb der Gatestapelstruktur zu widerstehen.
Aus diesem Grund wird das Ätzen gewöhnlich mit wenigstens zwei Ätzschritten durchgeführt, wobei der erste Ätzschritt die Metallschicht, die Barrierenschicht und die Zwischenschicht angreift und der zweite Ätzschritt die Polysiliziumschicht angreift.
Da ein komplettes Entfernen der Zwischenschicht von den Seitenwänden der Gatestapelstruktur sichergestellt werden muss, ist gewöhnlich ein erstes Überätzen in die darunter liegende Polysiliziumschicht vorgesehen.
Die Tiefe des Überätzens in die Polysiliziumschicht ergibt sich aus der Bedingung des sicheren Entfernens des entsprechenden Metalls, der Barriere und Zwischenschichten, die nacheinander als konforme Schichten auf der unebenen Oberfläche abgeschieden wurden. In der Umgebung von Stufen der darunter liegenden Oberfläche wird eine vertikale Dicke der Schichten erhöht, wobei die vertikale Dicke der Schichten bei einer anisotropen Ätzung wirksam ist.
Nach dem ersten Ätzschritt wird gewöhnlich ein dielektrischer Passivierungsliner ausgebildet, der die durch den ersten Ätzschritt freigelegten Seitenwände der Metallschicht, der Barrierenschicht und der Zwischenschicht bedeckt. Öffnen des dielektrischen Passivierungsliners vor dem Strukturieren der Polysiliziumschicht erfordert eine zweite Überätzung in die Polysiliziumschicht.
Die Dicke der Polysiliziumschicht muss ausreichend groß sein, um die oben beschriebenen Überätzungen in die Polysiliziumschicht zu ermöglichen.
Ebenso müssen Lücken zwischen Strukturen aus verschiedenen Materialien in die darunter liegende Substratoberfläche berücksichtigt werden. Das Material der Polysiliziumschicht füllt die Lücken und die Dicke der Polysiliziumschicht wird lokal erhöht, weshalb eine weitere Überätzung der Polysiliziumschicht erforderlich ist.
Die verschiedenen Überätzbedingungen erfordern eine minimale Prozessdicke der Polysiliziumschicht. Die minimale Prozessdicke ist größer als eine minimale funktionelle Dicke, welche aufgrund einer elektrischen Funktionalität der Polysiliziumschicht innerhalb der Gatestapelstruktur erforderlich ist. Eine hohe Gatestapelstruktur ist jedoch aus prozesstechnischen Gründen nicht wünschenswert hinsichtlich der Qualität der Strukturierung und der Füllprozesse sowie im Hinblick auf den Bereich der Implantationswinkel.
AUFGABE DER ERFINDUNG
Es ist somit eine Aufgabe der Erfindung ein Verfahren zum Herstellen einer Mehrschicht-Gatestapelstruktur für ein FET-Bauelement anzugeben, das eine geringere Höhe des Gateelektrodenschichtstapels vor der Strukturierung erfordert und das eine geringere Höhe der finalen Gatestapelstruktur mit sich bringt.
Es ist weiterhin eine Aufgabe der Erfindung, eine Mehrschicht-Gatestapelstruktur für ein FET-Bauelement. anzugeben, wobei die Mehrschicht-Gatestapelstruktur mit dem erfindungsgemäßen Verfahren herstellbar ist.
Gemäß einem Prinzip der Erfindung wird ein Verfahren zum Herstellen einer Mehrschicht-Gatestapelstruktur mit einer Metallschicht angegeben, wobei das Verfahren die Schritte auf weist: aufeinaderfolgendes Abscheiden einer Polysiliziumschicht, einer Übergangsmetall-Zwischenschicht, einer elektrisch leitfähigen Metallnitrid-Barrierenschicht und einer Metallschicht in dieser Reihenfolge auf ein Gatedielektrikum, wobei das Gatedielektrikum ein Halbleitersubstrat bedeckt; Strukturieren der Metallschicht und der Barrierenschicht ausgehend von einer planaren Struktur und selektiv zum Material der Zwischenschicht, wobei hierbei die Zwischenschicht teilweise freigelegt wird; Strukturieren der Zwischenschicht selektiv zur Polysiliziumschicht durch Entfernen freigelegter Teile der Zwischenschicht; und Strukturieren der Polysiliziumschicht selektiv zum Gatedielektrikum.
Das Strukturieren wird durch eine im Wesentlichen antisotrope Ätzung einer Prozessschicht, welche von einer Maskenschicht maskiert und teilweise bedeckt wird ausgeführt, wobei freigelegte Teile der Prozessschicht entfernt werden und die Struktur der Maskenschicht auf die Prozessschicht übertragen wird. Durch Strukturieren einer Prozessschicht selektiv zu einer darunter liegenden Schicht wird das Material der Prozessschicht mit einer wesentlich höheren Rate als das Material der darunter liegenden Schicht entfernt.
Da die Zwischenschicht als Ätzstopschicht während des Entfernens der Metallschicht und der Barrierenschicht dient, und da weiterhin die Zwischenschicht mit einer hohen Selektivität gegen die Polysiliziumschicht geätzt werden kann und da letztendlich die Zwischenschicht vergleichsweise dünn ist, ist lediglich eine vergleichsweise geringe Überätzung in die Polysiliziumschicht erforderlich um ein vollständiges Entfernen des Metalls, der Barriere und der Zwischenschicht sicherzustellen. Die Höhe der Polysiliziumschicht kann um das Maß der unterlassenen Überätzung reduziert werden. Die gesamte Höhe der Gatestapelstruktur wird somit verringert. Das Aspektverhältnis von Trenches zwischen den Gatestapelstrukturen wird verbessert und der Bereich für Implantationswinkel bei verkippten Implantationen lässt sich vergrößern.
Vorzugsweise werden die Metallschicht und die Barrierenschicht durch eine isotrope Ätzung nach oder während der Strukturierung zurückgezogen. Bei bekannten Ätzschritten wird die Querschnittsfläche der geätzten Metallschicht verkleinert. Falls ein Seitenwandliner nachfolgend auf die Seitenwände der Gatestapelstruktur konform abgeschieden wird, wird die Dicke des Seitenwandliners an den Kanten reduziert. Wird der Seitenwandliner später geöffnet, kann die Metallschicht an den Kanten freigelegt werden und Kurzschlüsse zu den benachbarten Strukturen, beispielsweise einer Bitleitungskontaktstruktur, welche eine Source- oder ein Draingebiet des FET-Bauelements kontaktiert, können auftreten. Diese Kurzschlüsse werden durch das Zurückziehen der Metallschicht und der Barrierenschicht nach deren Strukturierung vermieden.
Gemäß einer bevorzugten Ausführungsform der Erfindung wird ein dielektrischer Seitenwandpassivierungsliner nach der Strukturierung der Zwischenschicht abgeschieden. Der dielektrische Seitenwandpassivierungsliner wird geöffnet, wobei horizontale Teile des dielektrischen Seitenwandpassivierungsliners außerhalb der Gatestapelstruktur von der Polysiliziumschicht entfernt werden. Der dielektrische Seitenwandpassivierungsliner bedeckt dann die Seitenwände der Gatestapelstruktur, welche durch die Metallschicht, die Barrierenschicht und die Zwischenschicht ausgebildet sind und schützt diese während der nachfolgenden Prozessschritte.
In einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird die Zwischenschicht durch einen isotropen Ätzschritt strukturiert, wobei die Kanten der verbleibenden Teile der Zwischenschicht innerhalb der Gatestapelstruktur wenigstens 1 Nanometer und höchstens 10 Nanometer von den Seitenwänden der Gatestapelstruktur zurückgezogen werden. Hierbei werden Zwischenschichtlücken zwischen der Barrierenschicht und der Polysiliziumschicht ausgebildet, welche sich entlang der Seitenwände der Gatestapelstruktur erstrecken. Ist die Zwischenschicht zurückgezogen, so sind die Kanten der Zwischenschicht zuverlässig davor bewahrt, nachfolgend oxidiert zu werden.
Gemäß einer bevorzugten Ausführungsform der Erfindung wird ein dielektrischer Seitenwandpassivierungsliner auf den freigelegten oberen Seitenwänden der Gatestapelstruktur nach dem Zurückziehen der Zwischenschicht ausgebildet. Der dielektrische Seitenwandpassivierungsliner bedeckt dann die Seitenwände der durch die Metallschicht, Barrierenschicht ausgebildeten Gatestapelstruktur und füllt die vom Zurückziehen der Zwischenschicht hervorgegangenen Lücken. Die Kanten der Zwischenschicht werden somit vor dem Oxidieren geschützt wenn ein dielektrischer Seitenwandliner entlang der Seitenwände der Polysiliziumschicht in nachfolgenden Prozessschritten ausgebildet wird.
Vorzugsweise wird der dielektrische Seitenwandliner an den Seitenwänden der Polysiliziumschicht nach der Strukturierung der Polysiliziumschicht ausgebildet.
Gemäß einer weiteren Ausführungsform der Erfindung wird die Barrierenschicht mit einem Nitrid des Metalls der Metallschicht bereitgestellt. Abscheidung, Strukturierung und Zurückziehen der Metallschicht und der Barrierenschicht können sodann in vorteilhafter Weise in einem gemeinsamen Prozessschritt ausgeführt werden. Zudem wird die nachfolgende Abscheidung der Barrierenschicht und der Metallschicht vereinfacht.
Das Strukturieren der Barrierenschicht und der Metallschicht wird in vorteilhafter Weise durch einen nasschemischen Ätzschritt durchgeführt. Durch einen nasschemischen Ätzschritt lässt sich eine hohe Selektivität des Ätzprozesses zwischen dem Material der Metallschicht und der Barrierenschicht einerseits und der Zwischenschicht andererseits erzielen.
In einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird die Zwischenschicht durch einen nasschemischen Ätzschritt unter Verwendung von heißer verdünnter Flusssäure (DHF) oder einem Schwefelsäure-Ozon-Gemisch (SOM) zurückgezogen. Mit heißer DHF lässt sich eine Selektivität des Prozesses zwischen der Zwischenschicht und der Polysiliziumschicht von zwei erzielen und die Überätzung in das Polysilizium wird zusätzlich reduziert.
Gemäß einer weiteren bevorzugten Ausführungsform der Erfindung wird eine dielektrische Abdeckungsschicht auf die Metallschicht abgeschieden und vor der Strukturierung der Metallschicht strukturiert. Die dielektrische Abdeckungsschicht lässt sich teilweise als Teil einer Hartmaske während der nachfolgenden Strukturierungsschritte verwenden, während ein zurückbleibender Teil als Abdeckungsdielektrikum der Gatestapelstruktur dient.
Gemäß dem erfindungsgemäßen Verfahren wird eine Mehrschicht-Gatestapelstruktur für ein FET-Bauelement mit einem aktiven Gebiet in einem mit einem Gatdielektrikum bedeckten Halbleitersubstrat zuverlässig hergestellt, wobei die Mehrschicht-Gatestapelstruktur aufweist: eine auf dem Gatedielektrikum ausgebildete Polysiliziumschicht; eine auf der Polysiliziumschicht ausgebildete Zwischenschicht, wobei die Zwischenschicht ein Übergangsmetallsilizid aufweist; eine auf der Zwischenschicht ausgebildete Barrierenschicht, wobei die Barrierenschicht wenigstens eine Metallnitridschicht auf weist; eine auf der Barrierenschicht ausgebildete Metallschicht; einen oberen Seitenwandteil der Gatestapelstruktur oberhalb einer Linerkante bedeckenden dielektrischen Passivierungsliner, wobei die Linerkante nicht mehr als 10 Nanometer unterhalb einer oberen Kante der Polysiliziumschicht liegt; und einen unteren Seitenwandteil unterhalb der Linerkante bedeckenden dielektrischer Seitenwandliner.
Gemäß einer bevorzugten Ausführungsform der erfindungsgemäßen Mehrschicht-Gatestapelstruktur wird eine dielektrische Abdeckung auf der Metallschicht ausgebildet.
Bei einer bevorzugten Ausführungsform der Mehrschicht-Gatestapelstruktur wird die Zwischenschicht von den Seitenwänden der Gatestapelstruktur zurückgezogen und der Passivierungsliner ragt stattdessen aus der Gatestapelstruktur heraus und füllt somit die zurückgelassenen Lücken zwischen der zurückgezogenen Zwischenschicht zwischen der Barrierenschicht und der Polysiliziumschicht aus und erstreckt sich entlang der Seitenwände der Gatestapelstruktur wenigstens 1 Nanometer und höchstens 10 Nanometer in die Gatestapelstruktur.
In vorteilhafter Weise wird eine Oxidation des Materials der Zwischenschicht zuverlässig vermieden, da die Zwischenschicht eingekapselt ist, selbst wenn der dielektrische Seitenwandliner auf dem Polysiliziumteil der Gatestapelstruktur durch Oxidation ausgebildet wird und Sauerstoff entlang der Seitenwände in die Polysiliziumschicht diffundiert.
Gemäß einer bevorzugten Ausführungsform der Mehrschicht-Gatesstapelstruktur weist die Barrierenschicht eine erste Schicht mit einem Nitrid des Materials der Zwischenschicht und eine zweite Schicht mit einem Nitrid des Metalls der Metallschicht auf. Der erste Nitridliner wird zur Aufnahme von Stickstoff bereitgestellt, während der zweite Nitridliner zum Verhindern der Diffusion von Metall aus der Metallschicht dient.
In einer bevorzugten Ausführungsform ist das Übergangsmetall in der Zwischenschicht ein hitzebeständiges Metall oder Kobalt, wobei das hitzebeständige Metall vorzugsweise Titan oder Tantal ist.
DETAILLIERTE BESCHREIBUNG DER ABBILDUNGEN
Ein weitergehendes Verständnis der Eigenschaften und Vorteile der Erfindung wird mit Bezug auf die verbleibenden Teile der Beschreibung und Abbildungen ersichtlich:
1a bis 1d zeigen Querschnittsansichten von Mehrschicht-Gatestapelstrukturen während Prozessschritten eines bekannten Verfahrens zum Herstellen bekannter Mehrschicht-Gatestapelstrukturen mit einer Metallschicht;
2 bis 3 zeigen Querschnittsansichten von Schichtstrukturen zur Diskussion von Nachteilen von bekannten Verfahren zum Herstellen bekannter Mehrschicht-Gatestapelstrukturen mit einer Metallschicht; und
4a bis 4f zeigen Querschnittsansichten einer Mehrschicht-Gatestapelstruktur gemäß einer Ausführungsform der Erfindung zur Darstellung von Prozessschritten eines Verfahrens gemäß einer weiteren Ausführungsform der Erfindung.
In den Figuren kennzeichnen sich entsprechende Bezugszeichen dieselben oder sich entsprechende Elemente. Des Weiteren wird jede Schicht nach der Abscheidung durch ihr Bezugszeichen sowie einen Apostroph (') gekennzeichnet. Die jeweils strukturierten Schichten sind durch das Bezugszeichen ohne Apostroph gekennzeichnet.
DETAILLIERTE BESCHREIBUNG DER ABBILDUNGEN
Mit Bezug zu 1a bis 1d wird ein Prozessablauf eines bekannten Verfahrens zur Ausbildung einer bekannten Mehrschicht-Gatestapelstruktur mit einer Metallschicht zur Verwendung in einem bekannten FET-Bauelement beschrieben. Ein Halbleitersubstrat 1 wird bereitgestellt. Ein aktives Gebiet eines FET-Bauelements mit einem Sourcegebiet, einem Draingebiet und einem Kanalgebiet zwischen dem Source- und dem Draingebiet wird durch Implantationen nachfolgend zur Strukturierung der Gatestapelstrukturen 3 ausgebildet.
Auf dem Halbleitersubstrat 1 wird ein Gatedielektrikum 2, das eine Substratoberfläche 10 des Halbleitersubstrats 1 bedeckt, ausgebildet. Auf dem Gatedielektrikum 2 werden eine Polysiliziumschicht 31', eine Zwischenschicht 32', eine Barrierenschicht 33', eine Metallschicht 34' und eine dielektrische Abdeckungsschicht 35' nacheinander in dieser Reihenfolge abgeschieden. Die Metallschicht 34' besteht aus Wolfram und definiert den Widerstand einer Verbindung zur Gateelektrode. Die Barrierenschicht 33' besteht aus einer Schicht aus Wolframnitrid oder Titannitrid und hindert Metall daran, in die darunter liegenden Schichten zu diffundieren. Die Zwischenschicht 32' besteht aus Titan und hindert Stickstoff daran, in die Polysiliziumschicht 31' eingebracht zu werden. Der resultierende Gateelektrodenschichtstapel ist in 1a dargestellt.
Wie in 1b gezeigt, wird die dielektrische Abdeckungsschicht 35' in bekannter Weise photolithographisch strukturiert. Um ein vollständiges Entfernen der dielektrischen Abdeckungsschicht 35' außerhalb der Gatestapelstruktur 3 sicherzustellen, wird eine Überätzung der dielektrischen Abdeckungsschicht 35' in die Metallschicht 34' durchgeführt, so dass ein oberer Teil der Metallschicht 34' strukturiert wird. Ein Abdeckungsdielektrikum 35 der Gatestapelstruktur 3 entsteht aus der dielektrischen Deckschicht 35'. Eine Ätzung der Metallschicht 34', der Barrierenschicht 33' und der Zwischenschicht 32' wird sodann durchgeführt. Da das vollständige Entfernen der Zwischenschicht 32' von den Kanten der Gatestapelstruktur 3 sichergestellt werden muss, wird eine erste Überätzung OE1 durchgeführt, welche 10 bis 50 Nanometer der Polysiliziumschicht 31' außerhalb der Gatestapelstruktur 3 entfernt. Die Abdeckungsschicht 35, die Metallschicht 34, die Barrierenschicht 33, die Zwischenschicht 32 und der obere, strukturierte Teil der Polysiliziumschicht 31' sind von einem einen dielektrischen Passivierungsliner 4 ausbildenden Siliziumnitridliner eingekapselt. Der dielektrische Passivierungsliner 4 wird durch Entfernen horizontaler Teile, welche die darunter liegende Polysiliziumschicht 31' bedecken, geöffnet. Um ein vollständiges Entfernen der horizontalen Teile des Nitridliners 4 sicherzustellen, wird eine zweite Überätzung in die Polysiliziumschicht 31' durchgeführt.
Mit Bezug zu 1d wird die Polysiliziumschicht 31' durch eine zum Gatedielektrikum 2 selektive Ätzung strukturiert. Die freigelegten Seitenwandteile der Polysiliziumschicht 31 werden oxidiert, wobei ein dielektrischer Seitenwandliner 5 aus SiO₂ bereitgestellt wird. Wie in 1 gezeigt, muss die Höhe der Polysiliziumschicht 31 ausreichend sein, um die Überätzungen OE1, OE2 zu ermöglichen, welche notwendig sind zum vollständigen Entfernen der Barrierenschicht 33, der Zwischenschicht 32 und dem dielektrischen Passivierungsliner 4 außerhalb der Gatestapelstruktur 3.
Mit Bezug zu 2 bis 3 werden weitere Probleme des oben erwähnten bekannten Verfahrens zum Ausbilden einer Mehrschicht-Gatestapelstruktur diskutiert.
Üblicherweise werden vor Ausbilden der Gatestapelstrukturen Shallow-Trench-Isolationsstrukturen 7 in einem Halbleitersubstrat 1 ausgebildet. Die Shallow-Trench-Isolationsstrukturen 7 trennen beispielsweise nachfolgend ausgebildete FET-Bauelemente voneinander. Das Ausbilden der Shallow-Trench-Isolationsstruktur 7 führt zu Stufen mit einer Stufenhöhe SH an den Kanten der Shallow-Trench-Isolationsstrukturen 7. Werden die Schichten des Gateelektrodenschichtstapels konform abgeschieden und isotrop zurückgeätzt, so muss der Effekt der Stufenhöhe SH, der lokal die Dicke T einer abgeschiedenen Schicht 8 erhöht, berücksichtigt werden. Eine zusätzliche Überätzung für jede abgeschiedene Schicht 8 muss zur Sicherstellung deren kompletter Entfernung in der Umgebung der Stufen ausgeführt werden.
In 3 wird ein weiterer Grund für eine Überätzung diskutiert. Shallow-Trench-Isolationsstrukturen 7 zeigen Lücken 70 benachbart zum Halbleitersubstrat 1. Die Lücken 70 werden von einem Material einer konform abgeschiedenen Schicht 8 gefüllt. Um Kurzschlüsse zwischen benachbarten Strukturen zu vermeiden wird eine Überätzung der konformen Schicht 8 durchgeführt, so dass ein vollständiges Entfernen der konformen Schicht 8 aus den Lücken 70 sichergestellt wird. Das Substrat 1 muss davor geschützt werden, während der gesamten Ätzung der abgeschiedenen Schichten beschädigt zu werden.
Während das in 3 dargestellte Problem im Besonderen die darunter liegende Polysiliziumschicht 31 betrifft, betrifft das auf die Stufenhöhe aus 2 bezogene Problem jede Schicht des Gateelektrodenschichtstapels.
Mit Bezug zu 4a bis 4f wird eine detaillierte Beschreibung einer Ausführungsform gemäß der Erfindung gegeben.
4a bis 4f zeigen Querschnittsansichten einer Gatestapelstruktur 3 zur Darstellung von Prozessschritten eines Verfahrens zum Herstellen einer Mehrschicht-Gatestapelstruktur mit einer Metallschicht.
Wie in 4a gezeigt, wird ein Gatedielektrikum 2 aus Siliziumoxid auf einem Halbleitersubstrat 1 ausgebildet. Eine Polysiliziumschicht 31' mit geringem Widerstand wird auf dem Gatedielektrikum 2 ausgebildet. Das Gatedielektrikum 2 weist eine Dicke von 3 Nanometer bis 4 Nanometer auf. Die Polysiliziumschicht 31' weist eine Dicke von ungefähr 65 nm auf. Auf der Polysiliziumschicht 31' wird eine Zwischenschicht 32' aus Titan mit einer Dicke von 3 nm bereitgestellt. Wahlweise wird ein Titansilizid aus wenigstens einem Teil des Titans ausgebildet. Auf der Zwischenschicht 32' wird eine Wolframnitridschicht 33' mit einer Dicke von 5 Nanometer bereitgestellt. Auf der Wolframnitridschicht 33', welche eine Barrierenschicht 33' ausbildet, wird eine Metallschicht 34' aus Wolfram mit einer Dicke von 30 Nanometer ausgebildet. Auf der Metallschicht 34' wird eine dielektrische Abdeckungsschicht 35' aus Siliziumnitrid mit einer Dicke von 100 Nanometer ausgebildet.
Durch Einsatz bekannter Lithographie-Strukturierungsverfahren wird die dielektrische Abdeckungsschicht 35' strukturiert. Eine Überätzung der dielektrischen Schicht 35' in die Metallschicht 34' wird, wie mit Bezug zu 4b dargestellt, durchgeführt.
Eine Wolfram/Wolframnitridätzung mit hoher Selektivität zur Zwischenschicht wird unter Verwendung einer Fluorchemie durchgeführt. Die Ätzung stoppt auf der Zwischenschicht 32'.
Wahlweise kann ein Ätzstoppsignal bei Freilegen der Zwischenschicht 32' erzeugt werden.
Ein Zurückziehen der Wolframschicht 34' und der Wolframnitridschicht 34' (nicht dargestellt) kann ebenso durchgeführt werden.
Eine nasschemische Ätzung der Zwischenschicht 32' wird durch Verwendung von heißer DHF durchgeführt. In 4d ist die Gatestapelstruktur nach der nasschemischen Ätzung der Titanschicht 32' dargestellt. Die zurückgezogene Titanschicht 321 lässt Zwischenschichtlücken 320 zwischen der Barrierenschicht 33 und der darunter liegenden Polysiliziumschicht 31' zurück. Die Lücken dehnen sich benachbart zu den Seitenwänden bis zu einer Tiefe von wenigstens 1 Nanometer und höchstens 10 Nanometer in die Gatestapelstruktur 3 hinein.
Im Folgenden wird ein Siliziumnitridliner als dielektrischer Passivierungsliner 4, der einen oberen Teil der Steitenwand der Gatestapelstruktur 3 oberhalb der oberen Kante der Polysiliziumschicht 31' bedeckt, abgeschieden. Lückenfüllungen 41 aus Siliziumnitrid füllen die Zwischenschichtlücken 320. Der Nitridliner 4 wird außerhalb der Gatestapelstruktur 3 geöffnet. Der Nitridliner 4 wird von der horizontalen Oberfläche der Polysiliziumschicht 31' außerhalb der Gatestapelstruktur 3 entfernt, wobei ein Ätzen des Nitridliners 4 mit einer Überätzung OE2 in die Polysiliziumsicht 31' durchgeführt wird.
Mit Bezug zu 4f wird eine Ausführungsform der erfindungsgemäßen Mehrschicht-Gatestapelstruktur 3 entsprechend dem erfindungsgemäßen Verfahren dargestellt. Nach Strukturieren der Polysiliziumschicht 31' wird eine Oxidation der freigelegten vertikalen Seitenwandteile durchgeführt. Die Polysiliziumschicht 31 wird von einem Seitenwandoxidliner 5 eingekapselt.
Die Oxidation führt zu einer Vergrößerung der Dicke des Gateoxids 2 außerhalb der Gatestapelstruktur 3 und bildet ein Opferoxid 6 aus.
Die Höhe der Polysiliziumschicht 31 wird durch den Grad der Überätzung OE1 hinein in die Polysiliziumschicht 31 reduziert, wobei die Überätzung OE1 bei bekannten Verfahren erforderlich ist, während denen die Metallschicht 34, die Barrierenschicht 33 und die Zwischenschicht 32 mit undefiniertem Ende geätzt werden und der Effekt einer vergrößerten Schichtdicke in der Umgebung der Stufen in der Substratoberfläche für jede der abgeschiedenen Schichten berücksichtigt werden muss.

Claims

Verfahren zum Herstellen einer Mehrschicht-Gatestapelstruktur (3) für ein Feldeffekttransistor-Bauelement mit den Schritten: (a) Aufeinanderfolgendes Abscheiden einer Polysiliziumschicht (31'), einer Übergangsmetall-Zwischenschicht (32'), einer Metallnitridbarrierenschicht (33') und einer Metallschicht (34') in dieser Reihenfolge auf ein Gatedielektrikum (2); (b) Strukturieren der Metallschicht (34') und der Barrierenschicht (33') selektiv zur Zwischenschicht (32'), so dass die Zwischenschicht (32') teilweise freigelegt wird; (c) Strukturieren der Zwischenschicht (32') selektiv zur Polysiliziumschicht (31') durch Entfernen von freigelegten Teilen der Zwischenschicht (32') mit Ausbilden von Zwischenschichtlücken (320) zwischen der Barriereschicht (33) und der Polysiliziumschicht (31) und (d) Strukturieren der Polysiliziumschicht (31') selektiv zum Gatedielektrikum (2).
Verfahren nach Anspruch 1, gekennzeichnet durch isotropes Rückätzen der Metallschicht (34) und der Barrierenschicht (33) nach dem Strukturieren der Metallschicht (34').
Verfahren nach einem der Ansprüche 1 oder 2, gekennzeichnet durch Ausbilden eines dielektrischen Passivierungsliners (4) auf freigelegten oberen Seitenwänden der Gatestapelstruktur (3) nach dem Strukturieren der Zwischenschicht (32').
Verfahren nach Anspruch 1, dadurch gekennzeichnet, die Zwischenschichtlücken (320) sich wenigstens 1 Nanometer und höchstens 10 Nanometer in die Gatestapelstruktur (3) hinein erstrecken.
Verfahren nach Anspruch 1, gekennzeichnet durch Ausbilden eines dielektrischen Passivierungsliners (4) auf freigelegten oberen Seitenwänden der Gatestapelstruktur (3) vor dem Strukturieren der Polysiliziumschicht (31'), wobei die Zwischenschichtlücken (320) mit aus dem dielektrischen Passivierungsliner (4) ausgebildeten Lückenfüllungen (41) aufgefüllt werden.
Verfahren nach Anspruch 1, gekennzeichnet durch Ausbilden eines dielektrischen Seitenwandliners (5) auf freigelegten Seitenwänden der Polysiliziumschicht (31) nach dem Strukturieren der Polysiliziumschicht (31).
Verfahren nach Anspruch 1, gekennzeichnet durch Bereitstellen des Nitrids der Barrierenschicht (33) als ein Nitrid des Metalls der Metallschicht (34).
Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die Barrierenschicht (33) und die Metallschicht (34) in einem nasschemischen Ätzschritt strukturiert werden.
Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass das Strukturieren der Zwischenschicht (32) durch einen nasschemischen Ätzschritt unter Verwendung von verdünnter Flusssäure durchgeführt wird.
Verfahren nach Anspruch 1, gekennzeichnet durch Bereitstellen einer dielektrischen Abdeckungsschicht (35') und Strukturieren der dielektrischen Abdeckungsschicht (35') vor dem Strukturieren der Metallschicht (34') und der Barrierenschicht (33').
Mehrschicht-Gatestapelstruktur (3) für ein Feldeffekttransistor-Bauelement, wobei das Feldeffekttransistor-Bauelement ein aktives Gebiet innerhalb eines Halbleitersubstrats (1) unterhalb eines eine Substratoberfläche (10) des Halbleitersubstrats (1) bedeckenden Gatedielektrikums (2) aufweist und die Gatestapelstruktur (3) aufweist: – eine auf dem Gatedielektrikum (2) ausgebildete Polysiliziumschicht (31); – eine Zwischenschicht (32) mit einem auf der Polysiliziumschicht (31) ausgebildeten Übergangsmetallsilizid; – eine auf der Zwischenschicht (32) ausgebildete Metallnitridbarrierenschicht (33); – eine auf der Barrierenschicht (33) ausgebildete Metallschicht (34); – einen obere Seitenwandteile der Gatestapelstruktur (3) oberhalb einer Linerkante bedeckenden dielektrischen Passivierungsliner (4); und – einen einen unteren Seitenwandteil unterhalb der Linerkante bedeckenden dielektrischen Seitenwandliner (5).
Mehrschicht-Gatestapelstruktur (3) nach Anspruch 11, gekennzeichnet durch ein auf der Metallschicht (34) ausgebildetes Abdeckungsdielektrikum (35).
Mehrschicht-Gatestapelstruktur nach Anspruch 11, dadurch gekennzeichnet, dass die Zwischenschicht (31) von Seitenwänden der Gatestapelstruktur (3) zurückgezogen ist und dass sich stattdessen der dielektrische Passivierungsliner (4) wenigstens 1 Nanometer und höchstens 10 Nanometer in die Gatestapelstruktur (3) erstreckt und Lückenfüllungen (41) ausbildet, wobei die Lückenfüllungen (41) sich zwischen der Barrierenschicht (33) und der Polysiliziumschicht (31) entlang Seitenwänden der Gatestapelstruktur (3) erstrecken.
Mehrschicht-Gatestapelstruktur nach Anspruch 11, dadurch gekennzeichnet, dass die Barrierenschicht (33) eine erste Schicht benachbart zur Zwischenschicht (32) aufweist, wobei die erste Schicht ein Nitrid des Übergangsmetalls der Zwischenschicht (32) aufweist und dass die Barrierenschicht (33) eine zweite Schicht benachbart zur Metallschicht (34) aufweist, wobei die zweite Schicht ein Nitrid des Metalls der Metallschicht (43) aufweist.
Mehrschicht-Gatestapelstruktur nach Anspruch 11, dadurch gekennzeichnet, dass das Übergangsmetall ein hitzebeständiges Metall oder Kobalt ist.
Mehrschicht-Gatestapelstruktur nach Anspruch 11, wobei die Linerkante nicht mehr als 10 Nanometer unterhalb einer oberen Kante der Polysiliziumschicht (31) liegt.