KR100505449B1 - 반도체 소자의 폴리사이드 게이트 전극 형성방법 - Google Patents
반도체 소자의 폴리사이드 게이트 전극 형성방법 Download PDFInfo
- Publication number
- KR100505449B1 KR100505449B1 KR10-1998-0058572A KR19980058572A KR100505449B1 KR 100505449 B1 KR100505449 B1 KR 100505449B1 KR 19980058572 A KR19980058572 A KR 19980058572A KR 100505449 B1 KR100505449 B1 KR 100505449B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- gate electrode
- film
- semiconductor device
- polysilicon film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 51
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 47
- 229920005591 polysilicon Polymers 0.000 claims abstract description 47
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 23
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 13
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 12
- 238000005121 nitriding Methods 0.000 claims abstract description 11
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 11
- 238000010438 heat treatment Methods 0.000 claims abstract description 10
- 238000005468 ion implantation Methods 0.000 claims abstract description 7
- 239000007789 gas Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 6
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 230000008859 change Effects 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 claims description 2
- 238000007669 thermal treatment Methods 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 28
- 230000008018 melting Effects 0.000 abstract description 8
- 238000002844 melting Methods 0.000 abstract description 8
- 229910052751 metal Inorganic materials 0.000 abstract description 8
- 238000009792 diffusion process Methods 0.000 abstract description 7
- 239000002184 metal Substances 0.000 abstract description 7
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- 238000005516 engineering process Methods 0.000 abstract description 2
- 229910008484 TiSi Inorganic materials 0.000 description 21
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 6
- 239000010410 layer Substances 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- 229910052719 titanium Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000002776 aggregation Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910019974 CrSi Inorganic materials 0.000 description 1
- 229910016006 MoSi Inorganic materials 0.000 description 1
- 229910006249 ZrSi Inorganic materials 0.000 description 1
- 238000005054 agglomeration Methods 0.000 description 1
- 238000004220 aggregation Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- -1 nitrogen ions Chemical class 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000005477 sputtering target Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 반도체 기술에 관한 것으로, 특히 모스 트랜지스터(MOSFET)의 게이트 전극 형성 공정에 관한 것이며, 더 자세히는 반도체 소자의 폴리사이드(polycide) 게이트 전극 형성방법에 관한 것이다. 본 발명은 고융점 금속의 확산에 따른 실리사이드/폴리실리콘 계면의 거칠기(roughness)를 개선할 수 있는 반도체 소자의 폴리사이드 게이트 전극 형성방법을 제공하는데 그 목적이 있다. 본 발명은 고융점 금속의 확산이 주로 폴리실리콘막의 주상 구조(columnar structure)에 기인한다는데 착안하여 실리사이드막 형성 전 폴리실리콘막의 표면 부분을 질화시킴으로써 후속 열공정에서 폴리실리콘막의 결정립계를 통한 고융점 금속 원소의 확산을 최소화하는 기술이다. 본 발명은 폴리실리콘막 표면의 질화를 위해 질소 이온주입, 질화 분위기에서의 열처리 등을 사용할 수 있다.
Description
본 발명은 반도체 기술에 관한 것으로, 특히 모스 트랜지스터(MOSFET)의 게이트 전극 형성 공정에 관한 것이며, 더 자세히는 반도체 소자의 폴리사이드(polycide) 게이트 전극 형성방법에 관한 것이다.
일반적으로, 모스 트랜지스터의 게이트 전극은 폴리실리콘막을 사용하여 형성하여 왔다. 그러나, 반도체 소자의 고집적화에 따라 게이트 전극을 비롯한 각종 패턴이 미세화 되고 있으며, 최근에는 0.15㎛ 선폭 이하까지 미세화가 진행되고 있다. 이에 따라, 통상적인 게이트 전극 형성시 사용되어 온 도핑된 폴리실리콘(doped polysilicon)은 그 자체의 높은 비저항 특성으로 인하여 지연 시간이 길어 빠른 동작을 요구하는 소자에 적용하기가 어려운 문제점이 있었다. 이러한 문제점은 반도체 장치의 고집적화에 따라 더욱 심각한 문제로 대두되고 있으며, 이를 개선하기 위하여 텅스텐, 티타늄 등의 고융점 금속 원소를 이용한 폴리사이드(polycide, polysilicon + silicide) 구조의 게이트 전극에 대한 관심이 증대되고 있다.
첨부된 도면 도 1a 내지 도 1c는 종래기술에 따른 티타늄 폴리사이드 구조의 게이트 전극 형성 공정을 도시한 것으로, 종래의 공정은 우선, 도 1a에 도시된 바와 같이 반도체 기판(10) 상에 게이트 산화막(gate oxide)(11)을 성장시킨 후, 그 상부에 도핑된 폴리실리콘막(12)을 증착한다.
다음으로, 도 1b에 도시된 바와 같이 TiSix 타겟(target)을 이용하여 PVD(physical vapor deposition) 방법으로 폴리실리콘막(12) 상에 TiSix막을 증착한다. 이어서, 소정 온도에서 수 초 동안 급속 열처리(RTP, Rapid Thermal Process)를 진행하여 비정질의 TiSix막을 결정질(crystalline)의 TiSi2막(13)으로 상변화(phase transformation) 시킨다.
마지막으로, 도 1c는 SAC(Self-Aligned Contact) 공정 등의 후속 공정을 위해 산화막(6)(또는 질화막)을 TiSi2막(13) 상에 증착한 후, 사진 및 식각 공정을 실시하여 게이트 전극을 패터닝한 후의 상태를 도시하고 있다.
통상적인 반도체 소자 제조 공정에서는 게이트 전극 패터닝 후에 후속 열공정으로 게이트 재산화(gate re-oxidation) 공정, 소오스/드레인(source/drain) 형성 및 열처리 공정, 층간절연막(inter-layer dielectric) 형성 및 평탄화를 위한 열처리 공정, 캐패시터(capacitor) 형성을 위한 열처리 공정이 수반된다.
첨부된 도면 도 2는 종래기술에 따라 형성된 티타늄 폴리사이드 구조의 게이트 전극의 단면을 도시한 것으로, 상기의 후속 열공정에서 TiSi2/폴리실리콘 계면(interface)의 거칠기(roughness)가 악화된 상태를 나타낸 것이다. 이처럼 계면의 거칠기가 악화되는 이유는 후속 열공정에서 TiSi2막(23)의 응집(agglomeration) 현상으로 인해 발생한 스트레스에 의해 TiSi2/폴리실리콘 계면을 통한 물질 이동이 생김과 동시에 TiSi2막(23)과 폴리실리콘막(22)의 반응도 진행되기 때문이다. 심할 경우, TiSi2막(23)이 게이트 산화막(21)과 맞닿게 되는 현상까지 발생한다. 이처럼 TiSi2/폴리실리콘 계면의 거칠기가 심해질수록 게이트 산화막(22)의 특성이 열화되어 소자의 신뢰성이 크게 저하된다. 미설명 도면 부호 '20' 은 실리콘 기판, '24' 는 마스크 산화막, '25' 는 스페이서 산화막, '26' 은 소오스/드레인 접합을 각각 나타낸 것이다.
이상에서는 TiSi2/폴리실리콘 구조의 폴리사이드 게이트 전극을 일례로 들어 그 문제점을 살펴보았으나, 이러한 문제점들은 비단 티타늄 폴리사이드 게이트 전극 형성시에만 나타나는 것이 아니라, 거의 모든 폴리사이드 게이트 전극 형성시에 나타날 수 있는 것이다.
본 발명은 고융점 금속의 확산에 따른 실리사이드/폴리실리콘 계면의 거칠기(roughness)를 개선할 수 있는 반도체 소자의 폴리사이드 게이트 전극 형성방법을 제공하는데 그 목적이 있다.
본 발명은 고융점 금속의 확산이 주로 폴리실리콘막의 주상 구조(columnar structure)에 기인한다는데 착안하여 실리사이드막 형성 전 폴리실리콘막의 표면 부분을 질화시킴으로써 후속 열공정에서 폴리실리콘막의 결정립계를 통한 고융점 금속 원소의 확산을 최소화하는 기술이다. 본 발명은 폴리실리콘막 표면의 질화를 위해 질소 이온주입, 질화 분위기에서의 열처리 등을 사용할 수 있다.
상기의 기술적 과제를 달성하기 위하여 본 발명으로부터 제공되는 특징적인 반도체 소자의 폴리사이드 게이트 전극 형성방법은, 반도체 기판 상에 게이트절연막을 형성하는 단계, 상기 게이트절연막 상에 도핑된 폴리실리콘막을 형성하는 단계, 상기 폴리실리콘막의 표면 부분을 질화시키는 단계, 그 표면이 질화된 상기 폴리실리콘막 상에 실리사이드막을 형성하는 단계, 및 상기 실리사이드막과 상기 폴리실리콘막을 선택적으로 식각하여 게이트 전극을 형성하는 단계를 포함하여 이루어진다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 폴리사이드 게이트 전극 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따른 공정은, 우선 도 3a에 도시된 바와 같이 실리콘 기판(30) 상에 게이트 산화막(31)을 성장시킨 후, 그 상부에 도핑된 폴리실리콘막(32)을 증착한다.
다음으로, 도 3b에 도시된 바와 같이 폴리실리콘막(32) 표면 부분에 질소 이온(N2 +)을 주입하여 질소가 포함된 폴리실리콘막(32a)을 형성한다. 이때, 10～30 keV의 에너지, 1×1014～1×1016ions/㎠의 도우즈(does) 조건으로 이온주입을 실시하는 것이 바람직하다.
계속하여, 도 3c에 도시된 바와 같이 질소가 포함된 폴리실리콘막(32a) 상에 비정질의 TiSix막을 TiSix 스퍼터링 타겟을 사용한 PVD법으로 증착하고, 소정 온도에서 수초 동안 급속열처리(Rapid Thermal Process, RTP) 공정을 진행하여 비정질 TiSix막을 결정질(Crystalline)의 TiSi2막(33)으로 상변화(Phase Transformation) 시킨다.
이어서, 도 3d에 도시된 바와 같이 통상적인 자기정렬 콘택(Self-Aligned Contact, SAC) 공정 등의 후속 공정을 위해 마스크 산화막(34)(또는 질화막)을 증착한다.
마지막으로, 도 3e에 도시된 바와 같이 마스크 산화막(34), TiSi2막(33), 질소가 포함된 폴리실리콘막(32a), 폴리실리콘막(32) 및 게이트 산화막(31)을 차례로 선택 식각하여 게이트 전극을 패터닝한다.
본 발명의 다른 실시예는 상기 일 실시예에서 질소 이온주입 공정을 대신하여 N2 가스, NH3 가스, N2O 가스 등의 질화 분위기에서 열처리를 실시하여 폴리실리콘막(32) 표면에 질소가 포함된 폴리실리콘막(32a)을 형성하는 것이다. 이때, 열처리는 700～900℃에서 10～60분 동안 수행하는 것이 바람직하다.
상기 일 실시예 및 다른 실시예에서 설명한 바와 같은 공정을 통해 질소가 포함된 폴리실리콘층이 TiSi2막과 접촉하게 되고, 그 결과 후속 열공정에서 TiSi2막의 응집 현상으로 인해 발생한 스트레스에 의해 계면에서 발생되는 물질 이동을 저하시킬 수 있고, 동시에 후속 열공정에서 TiSi2막과 폴리실리콘막의 반응도 저하시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예를 들어, 전술한 실시예에서는 폴리실리콘/티타늄 실리사이드 구조의 폴리사이드 게이트 전극을 형성하는 경우를 일례로 들어 설명하였으나, WSi2, CoSi2, VSi2, CrSi2, ZrSi2, NbSi2, MoSi2, HfSi2 등의 다른 실리사이드막을 사용하여 폴리사이드 구조의 게이트 전극을 형성하는 경우에도 적용할 수 있다.
전술한 본 발명은 게이트 전극 패터닝 후의 후속 열공정에 의한 고융점 금속 원소의 확산을 방지하여 폴리실리콘/실리사이드 계면의 거칠기를 개선할 수 있는 효과가 있으며, 이로 인하여 게이트 산화막 특성을 비롯한 반도체 소자의 특성을 개선하여 반도체 소자의 신뢰도 및 수율을 향상시키는 효과를 기대할 수 있다.
도 1a 내지 도 1c는 종래기술에 따른 티타늄 폴리사이드 게이트 전극 형성 공정도.
도 2는 종래기술에 따라 형성된 티타늄 폴리사이드 게이트 전극의 단면도.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 폴리사이드 게이트 전극 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
30 : 실리콘 기판 31 : 게이트 산화막
32 : 폴리실리콘막 32a : 질소가 포함된 폴리실리콘막
33 : TiSi2막 34 : 마스크 산화막
Claims (8)
- 반도체 기판 상에 게이트절연막을 형성하는 단계;상기 게이트절연막 상에 도핑된 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막의 표면 부분을 질화시키는 단계;그 표면이 질화된 상기 폴리실리콘막 상에 실리사이드막을 형성하는 단계; 및상기 실리사이드막과 상기 폴리실리콘막을 선택적으로 식각하여 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 폴리사이드 게이트 전극 형성방법.
- 제1항에 있어서,상기 실리사이드막은,티타늄 실리사이드막으로 형성하는 것을 특징으로 하는 반도체 소자의 폴리사이드 게이트 전극 형성방법.
- 제1항 또는 제2항에 있어서,상기 폴리실리콘막의 표면 부분을 질화시키는 단계는,상기 폴리실리콘막의 표면 부분에 질소를 이온주입하는 것을 특징으로 하는 반도체 소자의 폴리사이드 게이트 전극 형성방법.
- 제1항 또는 제2항에 있어서,상기 폴리실리콘막의 표면 부분을 질화시키는 단계는,상기 폴리실리콘막 형성후 질화 분위기에서 열처리하여 이루어진 것을 특징으로 하는 반도체 소자의 폴리사이드 게이트 전극 형성방법.
- 제3항에 있어서,상기 질소의 이온주입은,10～30 keV의 이온주입 에너지와 1×1014～1×1016ions/㎠의 도우즈 조건으로 수행되는 것을 특징으로 하는 반도체 소자의 폴리사이드 게이트 전극 형성방법.
- 제 4 항에 있어서,상기 열처리가,700～900℃ 온도에서 10～60분 동안 수행되는 것을 특징으로 하는 반도체 소자의 폴리사이드 게이트 전극 형성방법.
- 제 4 항에 있어서,상기 열처리가,N2 가스, NH3 가스, N2O 가스 중 어느 하나를 분위기 가스로 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 폴리사이드 게이트 전극 형성방법.
- 제2항에 있어서,상기 티타늄실리사이드막을 형성하는 단계는,비정질의 티타늄 실리사이드막를 형성하는 단계; 및상기 비정질의 티타늄 실리사이드막을 급속열처리하여 결정질의 티타늄 실리사이드막으로 상변화시키는 단계를 포함하여 이루어진 반도체 소자의 폴리사이드 게이트 전극 형성방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0058572A KR100505449B1 (ko) | 1998-12-24 | 1998-12-24 | 반도체 소자의 폴리사이드 게이트 전극 형성방법 |
| JP11352702A JP2000196084A (ja) | 1998-12-24 | 1999-12-13 | 半導体素子のポリサイドゲ―ト電極形成方法 |
| US09/459,510 US6248632B1 (en) | 1998-12-24 | 1999-12-13 | Method of forming gate electrode with polycide structure in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0058572A KR100505449B1 (ko) | 1998-12-24 | 1998-12-24 | 반도체 소자의 폴리사이드 게이트 전극 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000042407A KR20000042407A (ko) | 2000-07-15 |
| KR100505449B1 true KR100505449B1 (ko) | 2005-10-14 |
Family
ID=19565654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1998-0058572A KR100505449B1 (ko) | 1998-12-24 | 1998-12-24 | 반도체 소자의 폴리사이드 게이트 전극 형성방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6248632B1 (ko) |
| JP (1) | JP2000196084A (ko) |
| KR (1) | KR100505449B1 (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100640572B1 (ko) * | 2000-09-20 | 2006-10-31 | 삼성전자주식회사 | 트랜지스터 형성 방법 |
| US6661044B2 (en) * | 2001-10-22 | 2003-12-09 | Winbond Electronics Corp. | Method of manufacturing MOSEFT and structure thereof |
| KR100433054B1 (ko) * | 2001-12-22 | 2004-05-27 | 동부전자 주식회사 | 반도체소자의 제조방법 |
| US6887757B2 (en) * | 2003-05-14 | 2005-05-03 | Macronix International Co., Ltd. | Method of manufacturing flash memory |
| KR100573897B1 (ko) * | 2003-12-30 | 2006-04-26 | 동부일렉트로닉스 주식회사 | 반도체 제조 방법 |
| US7078748B2 (en) * | 2004-06-14 | 2006-07-18 | Infineon Technologies Ag | Multi-layer gate stack structure comprising a metal layer for a FET device, and method for fabricating the same |
| US8828825B2 (en) * | 2012-07-16 | 2014-09-09 | Texas Instruments Incorporated | Method of substantially reducing the formation of SiGe abnormal growths on polycrystalline electrodes for strained channel PMOS transistors |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920018929A (ko) * | 1991-03-22 | 1992-10-22 | 김광호 | 반도체장치의 폴리사이드 게이트전극구조 및 그 제조방법 |
| KR940001258A (ko) * | 1992-06-30 | 1994-01-11 | 김광호 | 다결정 실리콘 박막의 제조방법 |
| KR960002102A (ko) * | 1994-06-17 | 1996-01-26 | 박정일 | 전자게시판과 카운터기가 부착된 신호등 |
| KR960039141A (ko) * | 1995-04-07 | 1996-11-21 | 김주용 | 게이트 전극 형성 방법 |
| KR0141561B1 (ko) * | 1994-05-07 | 1998-07-15 | 김주용 | 반도체 소자의 게이트 전극 형성방법 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4470189A (en) * | 1983-05-23 | 1984-09-11 | International Business Machines Corporation | Process for making polycide structures |
| US4897368A (en) | 1987-05-21 | 1990-01-30 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a polycidegate employing nitrogen/oxygen implantation |
| US4833099A (en) | 1988-01-07 | 1989-05-23 | Intel Corporation | Tungsten-silicide reoxidation process including annealing in pure nitrogen and subsequent oxidation in oxygen |
| JPH01245560A (ja) | 1988-03-28 | 1989-09-29 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH0231427A (ja) | 1988-07-20 | 1990-02-01 | Nec Corp | 半導体装置の製造方法 |
| US5393685A (en) | 1992-08-10 | 1995-02-28 | Taiwan Semiconductor Manufacturing Company | Peeling free metal silicide films using rapid thermal anneal |
| US5429974A (en) * | 1993-10-22 | 1995-07-04 | United Microelectronics Corporation | Post passivation mask ROM programming method |
| JP3181783B2 (ja) | 1993-12-29 | 2001-07-03 | 株式会社リコー | デュアルゲートｃｍｏｓ型半導体装置及びその製造方法 |
| JPH08195358A (ja) | 1995-01-17 | 1996-07-30 | Kawasaki Steel Corp | 半導体装置の製造方法 |
| JP2751859B2 (ja) | 1995-03-15 | 1998-05-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5508212A (en) | 1995-04-27 | 1996-04-16 | Taiwan Semiconductor Manufacturing Co. | Salicide process for a MOS semiconductor device using nitrogen implant of titanium |
| US5710454A (en) * | 1996-04-29 | 1998-01-20 | Vanguard International Semiconductor Corporation | Tungsten silicide polycide gate electrode formed through stacked amorphous silicon (SAS) multi-layer structure. |
| US5723893A (en) * | 1996-05-28 | 1998-03-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating double silicide gate electrode structures on CMOS-field effect transistors |
| US5648287A (en) | 1996-10-11 | 1997-07-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of salicidation for deep quarter micron LDD MOSFET devices |
| JP3312102B2 (ja) * | 1996-11-27 | 2002-08-05 | シャープ株式会社 | 不揮発性半導体記憶装置の製造方法 |
| JPH10303422A (ja) | 1997-04-28 | 1998-11-13 | Sony Corp | 半導体装置の製造方法 |
| US6074915A (en) * | 1998-08-17 | 2000-06-13 | Taiwan Semiconductor Manufacturing Company | Method of making embedded flash memory with salicide and sac structure |
-
1998
- 1998-12-24 KR KR10-1998-0058572A patent/KR100505449B1/ko not_active IP Right Cessation
-
1999
- 1999-12-13 US US09/459,510 patent/US6248632B1/en not_active Expired - Lifetime
- 1999-12-13 JP JP11352702A patent/JP2000196084A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920018929A (ko) * | 1991-03-22 | 1992-10-22 | 김광호 | 반도체장치의 폴리사이드 게이트전극구조 및 그 제조방법 |
| KR940001258A (ko) * | 1992-06-30 | 1994-01-11 | 김광호 | 다결정 실리콘 박막의 제조방법 |
| KR0141561B1 (ko) * | 1994-05-07 | 1998-07-15 | 김주용 | 반도체 소자의 게이트 전극 형성방법 |
| KR960002102A (ko) * | 1994-06-17 | 1996-01-26 | 박정일 | 전자게시판과 카운터기가 부착된 신호등 |
| KR960039141A (ko) * | 1995-04-07 | 1996-11-21 | 김주용 | 게이트 전극 형성 방법 |
| KR100358128B1 (ko) * | 1995-04-07 | 2003-01-14 | 주식회사 하이닉스반도체 | 게이트전극형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000042407A (ko) | 2000-07-15 |
| JP2000196084A (ja) | 2000-07-14 |
| US6248632B1 (en) | 2001-06-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5744395A (en) | Low resistance, self-aligned, titanium silicide structures, using a single rapid thermal anneal procedure | |
| US6777275B1 (en) | Single anneal for dopant activation and silicide formation | |
| US5552340A (en) | Nitridation of titanium, for use with tungsten filled contact holes | |
| KR100329769B1 (ko) | 티타늄폴리사이드게이트전극형성방법 | |
| KR20040029119A (ko) | 니켈 규화물을 사용하여 개선된 ｋ 값이 높은 유전체 | |
| KR100978647B1 (ko) | 반도체 장치의 상이한 실리콘 함유 영역 상에 상이한실리사이드 부분을 형성하는 방법 | |
| KR100505449B1 (ko) | 반도체 소자의 폴리사이드 게이트 전극 형성방법 | |
| US6284635B1 (en) | Method for forming titanium polycide gate | |
| KR100318459B1 (ko) | 티타늄폴리사이드게이트전극형성방법 | |
| KR100596772B1 (ko) | 다마신 공정을 이용한 텅스텐 게이트 모스팻 소자의제조방법 | |
| KR100562710B1 (ko) | 반도체 장치의 제조 방법 | |
| KR20000041468A (ko) | 비정질실리콘막을 이용한 폴리사이드 게이트 전극 형성방법 | |
| KR20040001861A (ko) | 금속게이트전극 및 그 제조 방법 | |
| KR100190060B1 (ko) | 실리사이드 형성 방법 | |
| KR100276876B1 (ko) | 콘택 식각후 손실된 실리사이드 보상 방법 | |
| KR100318260B1 (ko) | 반도체소자의제조방법 | |
| KR100321720B1 (ko) | 텅스텐폴리사이드구조를가진모스트랜지스터의게이트전극형성방법 | |
| KR20030013882A (ko) | 반도체소자의 실리사이드막 제조방법 | |
| KR100340868B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| KR100334866B1 (ko) | 반도체소자의트랜지스터형성방법 | |
| KR100265348B1 (ko) | 폴리사이드 게이트를 갖는 모스펫 제조방법 | |
| KR100518220B1 (ko) | 반도체 소자의 비트라인 형성방법 | |
| KR100318273B1 (ko) | 반도체 소자의 비트라인 형성방법 | |
| KR20010001764A (ko) | 반도체 소자의 제조 방법 | |
| KR100465855B1 (ko) | 반도체장치의게이트전극형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120625 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |