KR920018929A - 반도체장치의 폴리사이드 게이트전극구조 및 그 제조방법 - Google Patents

반도체장치의 폴리사이드 게이트전극구조 및 그 제조방법 Download PDF

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KR920018929A
KR920018929A KR1019910004559A KR910004559A KR920018929A KR 920018929 A KR920018929 A KR 920018929A KR 1019910004559 A KR1019910004559 A KR 1019910004559A KR 910004559 A KR910004559 A KR 910004559A KR 920018929 A KR920018929 A KR 920018929A
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titanium silicide
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KR1019910004559A
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이내인
김일권
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김광호
삼성전자 주식회사
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내용 없음

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반도체장치의 폴리사이드 게이트전극구조 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 폴리사이드 게이트전극구조를 나타낸 도면.

Claims (7)

  1. 반도체기판상에 게이트산화막, 폴리실콘막 및 티타늄실리사이드막의 적층구조로 이루어진 폴리사이드 게이트전극구조에 있어서, 상기 폴리실리콘막과 티타늄실리사이드막 사이에 후속 고온 열처리시 티타늄의 폴리실리콘막의 그레인 경계를 따라 게이트산화막으로 확산되는 것을 방지하기 위한 장벽층을 개재하여서 된 것을 특징으로 하는 폴리사이드 게이트전극구조.
  2. 제1항에 있어서, 상기 장벽층은 W 또는 TiW등의 고융점금속으로 이루어진 것을 특징으로 하는 게이트 전극구조.
  3. 제1항에 있어서, 상기 장벽층은 WSi2, 또는 MoSi2등의 고융점금속 실리사이드로 이루어진 것을 특징으로 하는 게이트전극구조.
  4. 제1항에 있어서, 상기 장벽층은 TiN 또는 WN등의 고융점금속질화물로 이루어지는 것을 특징으로 하는 게이트전극구조.
  5. 반도체기판상에 TiSi2/poly-Si의 폴리사이드 게이트전극구조를 형성하는 방법에 있어서, 상기 반도체기판 상에 박막의 게이트산화막을 열적으로 성장시키는 공정 상기 게이트산화막의 표면에 불순물이 도우프된 폴리실리콘막을 침적하는 공정; 상기 폴리실리콘막의 표면에 고융점 금속계의 장벽층을 형성하는 공정; 상기 장벽층상에 티타늄실리사이드막을 침적하는 공정; 및 상기 타타늄 실리사이드막의 표면에 포토레지스트를 덮고 사진식각 공정에 의해 티타늄 실리사이드막, 장벽층 및 폴리실리콘막의 적층구조를 패너닝하는 공정을 구비하는 것을 특징으로 하는 폴리사이드 게이트전극 구조의 제조방법.
  6. 제5항에 있어서, 상기 장벽층은 티타늄 실리사이드 챔버내에서 N2스퍼터링에 의한 TixSiyNz의 층으로 형성하는 것을 특징으로 하는 폴리사이드 게이트전극구조의 제조방법.
  7. 제5항에 있어서, 상기 티타늄 실리사이드막은 스퍼터링 방법으로 침적하는 것을 특징으로 하는 폴리사이드 게이트전극구조의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030060660A (ko) * 2002-01-10 2003-07-16 손정일 앞/뒷면 구별 없는 양면 양말
KR100505449B1 (ko) * 1998-12-24 2005-10-14 주식회사 하이닉스반도체 반도체 소자의 폴리사이드 게이트 전극 형성방법
KR100530149B1 (ko) * 1998-06-30 2006-02-03 주식회사 하이닉스반도체 반도체 소자의 게이트 전극 제조 방법

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