KR960030443A - 반도체 장치 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 장치 제조 방법을 제공하며, 실리콘 기판(101)에 티타늄 막(128)을 침적시키는 단계와, 티타늄 막(128)상에 비결정 실리콘 막(129)을 침적시키는 단계를 구비하며, (a) 전면에 제 TiSi2막(130)을 형성하도록 제1열 어닐링을 실행하는 단계, (b) 소스/드레인 영역 (106) 형성 예정 영역에 단결정 실리콘 층(136)을 성장시키도록 제2열 어닐링을 실행하는 단계, (c) 비결정 실리콘 막(129)과 제1 TiSi2막(130)을 연속으로 제거하는 단계, (d) 실리콘 기판(101)의 전도성과 반대의 전도성을 가지며 고농도인 확산층(146)을 형성하는 단계를 더 구비한다. 방법에 따란, 얕은 접합 깊이를 갖는 소스/드레인 확산층과 저저항 소스/드레인 영역을 포함하는 살리 시드 MOS 트랜지스터를 형성하는 것이 가능하다.

Description

반도체 장치 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3A도 내지 제3E도는 본 발명의 제1실시예에 따른 방법의 단계를 각각 나타내는 단면도.

Claims (8)

  1. 티타늄 막(128)을 실리콘 기판(101)에 침적시키는 단계와 상기 타타늄 막(128) 상에 비결정 실리콘 막(129)을 침적시키는 단계를 구비하는 반도체 장치 제조 방법에 있어서, (a) 전면에 TiSi2막(130)을 형성하기 위해 제1열 어닐링을 실행하는 단계; (b) 소스/드레인 영역(106)형성 예정 영역에 단결정 실리콘층(136)을 성장시키는 제2열 어닐링을 실행하는 단계; (c) 상기 비결정 실리콘 막(129)과 상기 TiSi2막(130)을 연속적으로 제거하는 단계; 및 (d) 상기 실리콘 기판(101)의 전도성과 반대인 전도성을 가지며 고농도인 확산층(146)을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 게이트 전극 (104) 형성 예정 영역 A의 실리콘 기판(101)상에 폴리실리콘 막 패턴(124)을 형성하는 단계와, 상기 폴리실리콘 막 패턴(124)의 측벽을 따라 절연체로 이루어진 측벽 스페이서(105)를 형성하는 단계와; 전면에 제1티타늄 막(128)상에 비결정 실리콘 막(129)를 침적시키는 단계를 구비하는 반도체 장치 제조 방법에 있어서, (a) 전면에 제1 TiSi2막(130)을 형성하기 위해 제1열 어닐링을 실행하는 단계; (b) 소스/드레인 영역(106) 형성 예정 영역 B의 표면에 바로 접촉하는 고체 상태로 단결정 실리콘 층(136)을 성장시키기 위해, 또한 상기 폴리실리콘 막 패턴(124)의 노출 표면에 바로 접촉하는 고체 상태로 폴리실리콘 층(134)을 성장시키기 위해 제2열 어닐링을 실행하는 단계; (c) 상기 비결정실리콘 막(129)과 상기 제1 TiSi2막(130)을 연속적으로 제거하는 단계; (d) 상기콘 기판(101)이 전도성과 반대의 전도성을 가지며 고농도인 불순물을 상기 영역에 이온-주입 하는 단계; (e) 전면에 제2티타늄 막을 침적시키는 단계; (f) 상기 단결정 실리콘 층(136)과 폴리실리콘 층(134)의 표면상에 C49 구조의 제2 TiSi2막을 선택적으로 형성하기 위해 제3열 어닐링을 실행하는 단계; 및 (g) 상기 제2 TiSi2막을 C49 구조에서 C54 구조로 전이시키는 제4열 어닐링을 실행하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제1항에 있어서, 상기 제2열 어닐링은 비결정 실리콘 막이 폴리실리콘 막을 변화되지 않는 온도 범위에서 실행되는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제2항에 있어서, 상기 제1티타늄 막(128)과 상기 비결정 실리콘 막(129) 사이에 내화성 금속막을 형성하는 단계(h)를 더 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
    반도체
  5. 반도체 장치 제조 방법에 있어서, (a) 실리콘 기판(201)에 티타늄 막(253)을 침적시키는 단계; (b) 상기 실리콘 기판(201)에 TiSi2막(254,256)을 형성하기 위해 제1열 어닐링을 실행하는 단계; (c) 전면에 비결정 실리콘 막(229)을 침적시키는 단계; (d) 소스/드레인(206) 형성 예정 영역에 단결정 실리콘 층(236)을 형성하기 위해 제2열 어닐링을 실행하는 단계; (e) 상기 비결정 실리콘 막(229)을 선택적으로 제거하는 단계; 및 (f) 상기 실리콘 기판의 전도성과 반대의 전도성을 가지며 고농도인 확산층(246)을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 게이트 전극(204) 형성 예정 영역 A에 실리콘 기판(201) 상의 폴리실리콘 막 패턴(224)을 형성하는 단계와, 상기 폴리실리콘 막 패턴(224)의 측벽을 따라 절연체로 이루어진 측벽 스페이서(205)를 형성하는 단계 및, 전면에 티타늄막 (253)을 침적시키는 단계를 구비하는 반도체 장치 제조 방법에 있어서, (a) 영역 B의 표면과 상기 폴리실리콘 막 패턴(224) 상에 C49 구조의 TiSi2막(254,256)을 선택적으로 형성하고 상기 영역 B에 소스/드레인 영역(206)이 형성되도록 제1열 어닐링을 실행하는 단계; (b) 전면에 비결정 실리콘 막(229)을 침적시키는 단계; (c) 상기 영역 B의 표면에 바로접촉하는 고체 상태로 단결정 실리콘 층(236)을 성장시키기 위헤 또한 상기 폴리실리콘막 패턴(224)의 노출된 표면에 바로 접촉하는 고체 상태로 폴리실리콘 층(234)을 성장시키기 위해 제2열 어닐링을 실행하는 단계; (d) 상기 비결정 실리콘막(229)을 선택적으로 제거하는 단계; (e) 상기 실리콘 기판(201)의 전도성과 반대의 전도성을 가지며 고농도인 불순물을 이온-주입 하는 단계; 및 (f) 상기 TiSi2막 (254,256)을 C49 구조에서 C54 구조로 전이시키며, 단계 (e)와 동시에 실행되는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 반도체 장치 제조 방법에 있어서 (a) 실리콘 기판(301)에 실리콘- 리치 TiSi2막(X〉2)(327)을 침적시키는 단계; (b) 소스/드레인 (306)형성 예정 영역에 단결정 실리콘 층(336)을 성장시키기 위해, 또한 상기 실리콘-리치 TiSi2막(327)을 TiSi2막(330)으로 변화시키기 위해 제1열 어닐링을 실행하는 단계; (c) 상기 실리콘-리치 TiSiX막(327)의 반응되지 않은 부분과 상기 TiSi2막(330)을 선택적으로 제거하는 단계; 및 (d) 상기 실리콘 기판(301)의 전도성과 반대의 전도성을 가지며 고농도의 확산층(346)을 상기 영역에 형성하는 단계를 구비하는 반도체 장치 제조 방법.
  8. 게이트 전극(304) 형성 예정 영역 A에 실리콘 기판 (301) 상의 폴리실리콘 막 패턴(324)을 형성하는 단계와, 상기 폴리실리콘 막 패턴(324)의 측벽을 따라 절연체로 이루어진 측벽 스페이서(305)를 형성하는 단계를 구비하는 반도체장치 제조 방법에 있어서, (a) 전면에 실리콘-리치 TiSiX막(X〉2)(327)을 침적시키는 단계; (b) 소스/드레인 영역(306) 형성 예정 영역 B의 표면에 바로 접촉하는 고체 상태로 단결정 층(336)을 성장시키기 위해, 또한 상기 폴리실리콘 막 패턴(324)의 노출된 표면에 바로 접촉하는 고체 상태로 폴리실리콘 층(334)을 성장시키기 위해, 또한 상기 단결정 실리콘 층(336)과 폴리실리콘 층(334)을 덮는 상기 실리콘-리치 TiSiX막 (327)의 일부를 제1 TiSi2막(330)으로 변화시키기 위해 제1열 어닐링을 실행하는 단계; (c) 상기 실리콘-리치 TiSix 막(327)의 반응되지 않은 부분과 상기 제1 TiSi2막(330)을 선택적으로 제거하는 단계; (d) 상기 실리콘 기판 (301)의 전도성과 반대의 전도성을 가지며 고농도인 불순물을 상기 영역 B에 이온-주입 하는 단계; (e) 전면에 티타늄 막을 침적시키는 단계; (f) 상기 단결성 실리콘 층(336)과 폴리실리콘층(334)의 표면상에 C49 구조의 제2 TiSi2막(354,356)을 선택적으로 형성하기 위해 제2열 어닐링을 실행하는 단계; 및 (g) 상기 제2 TiSi2막(354, 356)을 C49 구조에서 54 구조로 전이시키기 위해 제3열 어닐링을 실행하는 단계를 구비하는 것을특징으로 하는 반도체 장치 제조 방법.
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