KR960026747A - 반도체 집적회로장치의 제조방법 - Google Patents

반도체 집적회로장치의 제조방법 Download PDF

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오사무 가사하라
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다케오 시바
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Abstract

인도프ㆍ폴리실리콘 에미터 전극을 가지는 개량된 바이폴라 트랜지스터 혹은 BiCMOS의 제조방법이 개시된다. 구체적으로 본 발명의 프로세스는, 에미터 전극을 형성할 때, 인 도프의 비정질 실리콘 막을 540℃ 이하에서 퇴적한 후, 600~750℃정도의 저온 어닐처리를 행하는 것에 의해 비정질 실리콘을 다결정 실리콘으로 변화시킴과 동시에, 비정질 실리콘 막 중의 인(P)을 베이스 영역 중에 확산시켜 에미터 영역을 형성한 후, 900~950℃ 정도의 고온 단시간 어닐처리를 행하는 것에 의해, 봉소(boron) 도프 폴리실리콘 베이스 전극 혹은, MOSㆍFET의 소스ㆍ드레인 영역 중의 불순물의 활성화율을 향상시키는 것을 특징으로 한다.

Description

반도체 집적회로장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일실시예인 반도체 집적회로장치의 제조공정중에서 반도체 기판의 주요부 단면도, 제2도는 본 발명의 일실시예인 반도체 집적회로장치의 제1도에 이어지는 제조공정중에서 반도체 기판의 주요부 단면도, 제3도는 본 발명의 일실시예인 반도체 집적회로장치의 제2도에 이어지는 제조공정중에서 반도체 기판의 주요부 단면도, 제4도는 본 발명의 일실시예인 반도체 집적회로장치의 제3도에 이어지는 제조공정중에서 반도체 기판의 주요부 단면도, 제5도는 본 발명의 일실시예인 반도체 집적회로장치의 제4도에 이어지는 제조공정중에서 반도체 기판의 주요부 단면도, 제6도는 본 발명의 일실시예인 반도체 집적회로장치의 제5도에 이어지는 제조공정중에서 반도체 기판의 주요부 단면도, 제7도는 본 발명의 일실시예인 반도체 집적회로장치의 제6도에 이어지는 제조공정중에서 반도체 기판의 주요 단면도, 제8도는 본 발명의 일실시예인 반도체 집적회로장치의 제7도에 이어지는 제조공정중에서 반도체 기판의 주요부 단면도, 제9도는 에미터 전극과 반도체 기판의 계면에 형성된 얇은 절연막의 두께와 hFE 및 에미터 저항의 관계를 나타내는 그래프, 제10도는 본 발명의 일실시예인 반도체 집적회로장치의 제8도에 이어지는 제조공정중에서 반도체 기판의 주요부 단면도.

Claims (15)

  1. 반도체 집적회로장치의 제조방법에 있어서, (a) 반도체 기판의 주면에 제1도전형의 베이스 영역을 형성하는 공정과, (b) 상기 베이스 영역에 전기적으로 접속되고, 또 제1도전형의 불순물을 포함하는 다결정 실리콘으로 이루어지는 베이스 전극을 형성하는 공정과, (c) 상기 베이스 영역의 표면에 CVD법으로 제1온도에서 인(P)을 포함하는 비정질 실리콘막을 형성하는 공정과, (d) 상기 반도체 기판에 대해서 상기 비정질 실리콘막을 다결정실리콘막으로 변화시키기 위해 상기 제1온도보다 높은 제2온도의 제1열처리를 시행하는 것에 의해 상기 비정질실리콘막중의 인이 베이스 영역 중에 확산하여 에미터 영역을 형성하는 공정 및, (e) 상기 반도체 기판에 대해서, 상기 베이스 전극의 저항값을 저감하기 위해 상기 제2온도보다 높은 제3온도에서 제2열처리를 행하는 공정을 구비하는 반도체 집적회로장치의 제조방법.
  2. 제1항에 있어서, 상기 제1온도는 540°인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  3. 제2항에 있어서, 상기 제2온도는 600~750℃의 범위이며, 상기 제3온도는 900~950℃의 범위인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  4. 반도체 기판상에 바이폴라 트랜지스터와, MIS 트랜지스터와를 구비하고, 사기 바이폴라 트랜지스터는, 상기 반도체 기판의 주면에 형성된 제1도전형의 베이스 영역과, 상기 베이스 영역에 전기적으로 접속된 제1도전형의 다결정 실리콘으로 이루어지는 베이스 전극과, 상기 베이스 영역의 표면에 형성되어 상기 제1도전형과 반대인 제2도전형의 에미터 영역과, 상기 에미터 영역에 전기적으로 접속된 인도프의 다결정 실리콘으로 이루어지는 에미터 전극을 가지는 반도체 집적회로장치의 제조방법에 있어서, (a) 상기 베이스 영역의 표면에 절연막을 형성하고, 상기 절연막에 접속구멍을 형성하는 것에 의해 상기 에미터 영역의 형성영역을 노출시키는 공정과, (b) 상기 베이스 영역의 표면을 포함하는 상기 반도체 기판상에 인(P)을 포함하는 비정질 실리콘막을 형성하는 공정과, (c) 상기 반도체 기판에 대해서 상기 비정질 실리콘막이 다결정 실리콘막으로 변하는 범위이고, 또 상기 베이스 영역 및 상기 MIS 트랜지스터의 소스ㆍ드레인영역의 접합 깊이가 소망의 값을 넘지 않는 범위의 저온 열처리를 시행하는 것에 의해, 상기 비정질 실리콘막 중의 인을 상기 반도체 기판의 베이스영역내에 확산시켜 상기 베이스 영역의 표면에 에미터 영역을 형성하는 공정 및, 상기(d) 상기 반도체 기판에 대해서 상기 베이스 영역 및 상기 MIS 트랜지스터의 소스ㆍ드레인영역의 접속저항값이 소망하는 값이 되는 범위이고, 또 상기 베이스 영역 및 상기 MIS 트랜지스터의 소스ㆍ드레인 영역의 접합 깊이가 소망하는 값을 넘지 않는 범위의 고온 단시간 열처리를 행하는 공정을 구비하는 반도체 집적회로장치의 제조방법.
  5. 반도체 기판상에 바이폴라 트랜지스터와, MIS 트랜지스터를 구비하고, 상기 바이폴라 트랜지스터는, 상기 반도체 기판의 주면에 형성된 에미터 영역과, 상기 에미터 영역에 전기적으로 접속된 인을 포함하는 다결정 실리콘으로 이루어지는 에미터 전극을 가지는 반도체 집적회로장치의 제조방법에 있어서, (a) 상기 반도체 기판상에 인을 포함하는 비결정 실리콘막을 형성하는 공정과, (b) 상기 반도체 기판에 대해서 상기 비정질 실리콘막이 다결정 실리콘막으로 변하는 범위이고, 또 상기 MIS 트랜지스터의 소스ㆍ드레인 영역의 접합깊이가 소망하는 값을 넘지 않는 범위의 저온 열처리를 행하는 것에 의해, 상기 비정질 실리콘막의 인을 상기 반도체 기판의 주면에 확산시켜 에미터 영역을 형성하는 공정 및, (c) 상기 반도체 기판에 대해서 상기 MIS 트랜지스터의 소스ㆍ드레인 영역의 접속저항값이 소망하는 값이 되는 범위이고, 또 상기 베이스 영역 및 상기 MIS 트랜지스터의 소스ㆍ드레인 영역의 접합깊이가 소망하는 값을 넘지 않는 범위의 고온 단시간 열처리를 행하는 공정을 구비하는 반도체 집적회로장치의 제조방법.
  6. 반도체 기판의 주면에 형성된 제1도전형의 베이스 영역과, 상기 베이스 영역의 바깥 둘레에 전기적으로 접속된 제1도전형의 다결정실리콘으로 이루어지는 베이스 전극과, 상기 베이스영역의 표면에 형성된 에미터 영역과, 상기 베이스 전극의 측벽에 형성된 측벽 절연막으로 주위가 규정된 상기 에미터 영역에 전기적으로 접속된 인을 포함하는 다결정 실리콘으로 이루어지는 에미터 전극을 가지는 바이폴라 트랜지스터를 구비하는 반도체 집적회로장치의 제조방법에 있어서, (a) 상기 베이스 영역 및 상기 베이스 전극상을 포함하는 상기 반도체 기판상에 절연막을 형성한 후, 상기 절연막을 에치백하는 것에 의해 상기 측벽 절연막을 형성하고, 상기 측벽절연막으로 주위가 규정된 베이스 영역의 표면을 노출시키는 공정과, (b) 노출시킨 상기 베이스 영역의 표면을 포함하는 상기 반도체 기판상에 인을 포함하는 비정질 실리콘막을 형성하는 공정과, (c) 상기 반도체 기판에 대해서 상기 비정질 실리콘막이 다결정 실리콘막으로 변하는 범위이고, 또 동시에 상기 베이스 영역의 접합깊이가 소망하는 값을 넘지 않는 범위의 저온열처리를 시행하는 것에 의해, 상기 비정질 실리콘막 중의 인을 상기 반도체 기판의 베이스 영역내에 확산시켜 상기 베이스 영역의 표면에 에미터 영역을 형성하는 공정, 및 (d) 상기 반도체 기판에 대해서 상기 베이스영역의 접속저항값이 소망하는 값이 되는 범위이고, 또 상기 베이스 영역과 접합 깊이가 소망하는 값을 넘지 않는 범위의 고온단시간 열처리를 행하는 공정을 구비하는 반도체 집적회로장치의 제조방법.
  7. 제4항에 있어서, 상기 인(P)을 포함하는 비정질 실리콘막을 퇴적하는 공정에 앞서, 상기 베이스 영역의 노출영역상에서 상기 비정질 실리콘막이 고상에피택셜 성장하는 것을 억제하고, 또 상기 에미터 전극과 접속저항이 소망하는 범위를 넘지 않는 두께의 얇은 절연막을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  8. 제7항에 있어서, 상기 얇은 절연막의 두께가 5~8Å인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  9. 제8항에 있어서, 상기 베이스 영역을 노출시키는 공정에 즈음해서 드라이 에칭법을 사용하는 것에 의해, 상기 에미터 영역의 형성영역에 충격을 가하는 공정을 가지즌 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  10. 제9항에 있어서, 상기 베이스 영역을 노출시키는 공정에 즈음해서 상기 측벽 절연막을 형성함과 동시에, 상기 베이스영역의 표면에 충격을 가하는 공정을 가지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  11. 제9항에 있어서, 상기 베이스 영역을 노출시키는 공정에 즈음해서 상기 베이스 영역에서의 플랫밴드전위시프트가 1.5V 이상이 되는 충격을 가하는 공정을 가지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  12. 제11항에 있어서, 상기 저온 열처리 공정시에서의 처리온도가 750℃ 이하인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  13. 제12항에 있어서, 상기 저온 열처리 공정시에는 처리온도가 600℃ 이상, 750℃ 이하인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  14. 제12항에 있어서, 상기 고온 단시간 열처리 공정시에는 처리온도가 900℃ 이상, 950℃ 이하인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  15. 제14항에 있어서, 상기 고온 단시간 열처리 공정시에서의 처리시간이 40초 이하인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950043663A 1994-12-01 1995-11-24 반도체 집적회로장치의 제조방법 KR960026747A (ko)

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