JP3528756B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 79
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 142
- 229920005591 polysilicon Polymers 0.000 claims description 142
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 88
- 229910052698 phosphorus Inorganic materials 0.000 claims description 87
- 239000011574 phosphorus Substances 0.000 claims description 87
- 239000013078 crystal Substances 0.000 claims description 69
- 239000012535 impurity Substances 0.000 claims description 62
- 239000000758 substrate Substances 0.000 claims description 45
- 238000000605 extraction Methods 0.000 claims description 44
- 239000007787 solid Substances 0.000 claims description 12
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 11
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 claims description 2
- 229910003811 SiGeC Inorganic materials 0.000 claims 2
- 239000010410 layer Substances 0.000 description 377
- 229910052796 boron Inorganic materials 0.000 description 87
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 86
- 238000009826 distribution Methods 0.000 description 42
- 125000004429 atom Chemical group 0.000 description 38
- 238000009792 diffusion process Methods 0.000 description 31
- 238000004519 manufacturing process Methods 0.000 description 18
- 238000000034 method Methods 0.000 description 15
- 238000000151 deposition Methods 0.000 description 12
- 239000011229 interlayer Substances 0.000 description 10
- 230000007547 defect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 7
- 238000005259 measurement Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 229910021332 silicide Inorganic materials 0.000 description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 6
- 238000005304 joining Methods 0.000 description 5
- 238000004088 simulation Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 125000005842 heteroatom Chemical group 0.000 description 4
- 238000011065 in-situ storage Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 3
- 150000002500 ions Chemical group 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- OQCFWECOQNPQCG-UHFFFAOYSA-N 1,3,4,8-tetrahydropyrimido[4,5-c]oxazin-7-one Chemical compound C1CONC2=C1C=NC(=O)N2 OQCFWECOQNPQCG-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 229910000078 germane Inorganic materials 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000006104 solid solution Substances 0.000 description 2
- 238000003892 spreading Methods 0.000 description 2
- 230000007480 spreading Effects 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 150000001638 boron Chemical class 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- ZOCHARZZJNPSEU-UHFFFAOYSA-N diboron Chemical compound B#B ZOCHARZZJNPSEU-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- QOSATHPSBFQAML-UHFFFAOYSA-N hydrogen peroxide;hydrate Chemical compound O.OO QOSATHPSBFQAML-UHFFFAOYSA-N 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
- H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にヘテロバイポーラトランジスタ，又はそれを含
むＢｉ−ＣＭＯＳデバイスにおける不純物の濃度分布の
適正化対策に関するものである。
し、特にヘテロバイポーラトランジスタ，又はそれを含
むＢｉ−ＣＭＯＳデバイスにおける不純物の濃度分布の
適正化対策に関するものである。
【０００２】
【従来の技術】近年、シリコン基板上に形成されるバイ
ポーラトランジスタにＳｉ／ＳｉＧｅ，Ｓｉ／ＳｉＣ等
のヘテロ接合構造を含ませることにより、より優れた伝
導特性を持たせてさらに高周波領域の動作を実現させる
ヘテロバイポーラトランジスタ（ＨＢＴ）の開発が急ピ
ッチで進められている。このＨＢＴは、Ｓｉ基板上にＳ
ｉＧｅ層をエピタキシャル成長させて、このＳｉ／Ｓｉ
Ｇｅヘテロ接合構造を利用するものであって、それまで
ＧａＡｓ等の化合物半導体基板を用いたトランジスタで
ないと動作させることができなかった高周波数領域にお
いても動作するトランジスタを実現することができる。
このＨＢＴは、Ｓｉ基板，ＳｉＧｅ層という汎用のシリ
コンプロセスと親和性のよい材料で構成されるので、高
集積度や低コストという大きな利点を有する。特に、Ｈ
ＢＴとＭＯＳトランジスタ（ＭＯＳＦＥＴ）とを共通の
Ｓｉ基板上に形成して集積化することにより、高性能な
Ｂｉ−ＣＭＯＳデバイスを構成することができ、このＢ
ｉ−ＣＭＯＳデバイスは通信関係に利用可能なシステム
ＬＳＩとして有望である。
ポーラトランジスタにＳｉ／ＳｉＧｅ，Ｓｉ／ＳｉＣ等
のヘテロ接合構造を含ませることにより、より優れた伝
導特性を持たせてさらに高周波領域の動作を実現させる
ヘテロバイポーラトランジスタ（ＨＢＴ）の開発が急ピ
ッチで進められている。このＨＢＴは、Ｓｉ基板上にＳ
ｉＧｅ層をエピタキシャル成長させて、このＳｉ／Ｓｉ
Ｇｅヘテロ接合構造を利用するものであって、それまで
ＧａＡｓ等の化合物半導体基板を用いたトランジスタで
ないと動作させることができなかった高周波数領域にお
いても動作するトランジスタを実現することができる。
このＨＢＴは、Ｓｉ基板，ＳｉＧｅ層という汎用のシリ
コンプロセスと親和性のよい材料で構成されるので、高
集積度や低コストという大きな利点を有する。特に、Ｈ
ＢＴとＭＯＳトランジスタ（ＭＯＳＦＥＴ）とを共通の
Ｓｉ基板上に形成して集積化することにより、高性能な
Ｂｉ−ＣＭＯＳデバイスを構成することができ、このＢ
ｉ−ＣＭＯＳデバイスは通信関係に利用可能なシステム
ＬＳＩとして有望である。
【０００３】そこで、Ｂｉ−ＣＭＯＳデバイス中のバイ
ポーラトランジスタとして、これまでにＳｉ／Ｓｉ1-x
Ｇｅx やＳｉ／Ｓｉ1-y Ｃy 等のヘテロ接合構造を含む
ＨＢＴが提案・試作されている。なかでも、Ｓｉ／Ｓｉ
1-x Ｇｅx 型ＨＢＴは、ＳｉとＧｅとがほぼ全率固溶可
能であるという性質と、歪みを与えることによるバンド
ギャップの変化とを利用して、バンドギャップを連続的
に調整することができるなどの点で有望とみられてい
る。そのために、Ｓｉ層のみを有するＭＯＳＦＥＴと、
Ｓｉ／Ｓｉ1-x Ｇｅx 型ＨＢＴとを共通のＳｉ基板に設
けたＳｉＧｅ−ＢｉＣＭＯＳデバイスについての提案が
多く行なわれている。
ポーラトランジスタとして、これまでにＳｉ／Ｓｉ1-x
Ｇｅx やＳｉ／Ｓｉ1-y Ｃy 等のヘテロ接合構造を含む
ＨＢＴが提案・試作されている。なかでも、Ｓｉ／Ｓｉ
1-x Ｇｅx 型ＨＢＴは、ＳｉとＧｅとがほぼ全率固溶可
能であるという性質と、歪みを与えることによるバンド
ギャップの変化とを利用して、バンドギャップを連続的
に調整することができるなどの点で有望とみられてい
る。そのために、Ｓｉ層のみを有するＭＯＳＦＥＴと、
Ｓｉ／Ｓｉ1-x Ｇｅx 型ＨＢＴとを共通のＳｉ基板に設
けたＳｉＧｅ−ＢｉＣＭＯＳデバイスについての提案が
多く行なわれている。
【０００４】図１２は、従来のＳｉＧｅ−ＢｉＣＭＯＳ
デバイスの製造工程を示す断面図である。同図に示すよ
うに、（００１）を主面とするＳｉ基板５００の上部
は、エピタキシャル成長法，イオン注入法などによって
導入されたリンなどのＮ型不純物を含む深さ１μｍのレ
トログレードウェル５０１となっている。Ｓｉ基板５０
０の表面付近の領域におけるＮ型不純物濃度は、１×１
０17atoms ・ｃｍ-3程度に調整されている。また、素子
分離として、酸化シリコンが埋め込まれたシャロートレ
ンチ５０３と、アンドープポリシリコン膜５０５及びこ
れを取り囲むシリコン酸化膜５０６により構成されるデ
ィープトレンチ５０４とが設けられている。各トレンチ
５０３，５０４の深さは、それぞれ０．３５μｍ，２μ
ｍ程度である。
デバイスの製造工程を示す断面図である。同図に示すよ
うに、（００１）を主面とするＳｉ基板５００の上部
は、エピタキシャル成長法，イオン注入法などによって
導入されたリンなどのＮ型不純物を含む深さ１μｍのレ
トログレードウェル５０１となっている。Ｓｉ基板５０
０の表面付近の領域におけるＮ型不純物濃度は、１×１
０17atoms ・ｃｍ-3程度に調整されている。また、素子
分離として、酸化シリコンが埋め込まれたシャロートレ
ンチ５０３と、アンドープポリシリコン膜５０５及びこ
れを取り囲むシリコン酸化膜５０６により構成されるデ
ィープトレンチ５０４とが設けられている。各トレンチ
５０３，５０４の深さは、それぞれ０．３５μｍ，２μ
ｍ程度である。
【０００５】また、Ｓｉ基板５００内におけるトレンチ
５０３によって挟まれる領域にコレクタ層５０２が設け
られており、Ｓｉ基板５００内のコレクタ層５０２とは
シャロートレンチ５０３により分離された領域には、レ
トログレードウェル５０１を介してコレクタ層５０２の
電極とコンタクトするためのＮ+ コレクタ引き出し層５
０７が設けられている。
５０３によって挟まれる領域にコレクタ層５０２が設け
られており、Ｓｉ基板５００内のコレクタ層５０２とは
シャロートレンチ５０３により分離された領域には、レ
トログレードウェル５０１を介してコレクタ層５０２の
電極とコンタクトするためのＮ+ コレクタ引き出し層５
０７が設けられている。
【０００６】また、Ｓｉ基板５００の上には、コレクタ
開口部５１０を有する厚さ約３０ｎｍの第１の堆積酸化
膜５０８が設けられている。また、Ｓｉ基板５００のコ
レクタ開口部５１０に露出している部分と第１の堆積酸
化膜５０８との上には、厚さ約２０ｎｍのアンドープ層
（ｉ−Ｓｉ1-x Ｇｅx 層）とＰ型不純物がドープされた
厚さ約４０ｎｍのドープ層（Ｐ+ Ｓｉ1-x Ｇｅx 層）と
からなるＳｉ1-x Ｇｅx 層５１１ｂが設けられ、さらに
その上に厚さ約４０ｎｍのＳｉキャップ層５１１ａが積
層されている。このＳｉキャップ層５１１ａとＳｉ1-x
Ｇｅx 層５１１ｂとにより、Ｓｉ／Ｓｉ1-x Ｇｅx 層５
１１が構成されている。Ｓｉ／Ｓｉ1-xＧｅx 層５１１
は、コレクタ開口部５１０内では、下地となるＳｉ基板
５００上にエピタキシャル成長した単結晶構造を有して
いるが、堆積酸化膜５０８の上では多結晶構造となって
いる。
開口部５１０を有する厚さ約３０ｎｍの第１の堆積酸化
膜５０８が設けられている。また、Ｓｉ基板５００のコ
レクタ開口部５１０に露出している部分と第１の堆積酸
化膜５０８との上には、厚さ約２０ｎｍのアンドープ層
（ｉ−Ｓｉ1-x Ｇｅx 層）とＰ型不純物がドープされた
厚さ約４０ｎｍのドープ層（Ｐ+ Ｓｉ1-x Ｇｅx 層）と
からなるＳｉ1-x Ｇｅx 層５１１ｂが設けられ、さらに
その上に厚さ約４０ｎｍのＳｉキャップ層５１１ａが積
層されている。このＳｉキャップ層５１１ａとＳｉ1-x
Ｇｅx 層５１１ｂとにより、Ｓｉ／Ｓｉ1-x Ｇｅx 層５
１１が構成されている。Ｓｉ／Ｓｉ1-xＧｅx 層５１１
は、コレクタ開口部５１０内では、下地となるＳｉ基板
５００上にエピタキシャル成長した単結晶構造を有して
いるが、堆積酸化膜５０８の上では多結晶構造となって
いる。
【０００７】また、Ｓｉ／Ｓｉ1-x Ｇｅx 層５１１の上
には、厚さ約３０ｎｍのエッチストッパ用の第２の堆積
酸化膜５１２が設けられていて、第２の堆積酸化膜５１
２には、ベース接合用開口部５１４及びベース開口部５
１８が形成されている。そして、ベース接合用開口部５
１４を埋めて第２の堆積酸化膜５１２の上に延びる厚さ
約１５０ｎｍのＰ+ ポリシリコン層５１５と第３の堆積
酸化膜５１７とが設けられている。
には、厚さ約３０ｎｍのエッチストッパ用の第２の堆積
酸化膜５１２が設けられていて、第２の堆積酸化膜５１
２には、ベース接合用開口部５１４及びベース開口部５
１８が形成されている。そして、ベース接合用開口部５
１４を埋めて第２の堆積酸化膜５１２の上に延びる厚さ
約１５０ｎｍのＰ+ ポリシリコン層５１５と第３の堆積
酸化膜５１７とが設けられている。
【０００８】また、Ｐ+ ポリシリコン層５１５及び第３
の堆積酸化膜５１７のうち，第２の堆積酸化膜５１２の
ベース開口部５１８の上方に位置する部分は開口されて
いて、Ｐ+ ポリシリコン層５１５の側面には厚さ約３０
ｎｍの第４の堆積酸化膜５２０が形成されており、さら
に、第４の堆積酸化膜５２０の上に厚さ約１００ｎｍの
ポリシリコンからなるサイドウォール５２１が設けられ
ている。そして、ベース開口部５１８を埋めて第３の堆
積酸化膜５１７の上に延びるＮ+ ポリシリコン層５２９
が設けられており、このＮ+ ポリシリコン層５２９はエ
ミッタ引き出し電極として機能する。上記第４の堆積酸
化膜５２０によって、Ｐ+ ポリシリコン層５１５とＮ+
ポリシリコン層５２９とが電気的に絶縁されるととも
に、Ｐ+ ポリシリコン層５１５からＮ+ ポリシリコン層
５２９への不純物の拡散が阻止されている。また、第３
の堆積酸化膜５１７によって、Ｐ+ ポリシリコン層５１
５の上面とＮ+ ポリシリコン層５２９とが絶縁されてい
る。
の堆積酸化膜５１７のうち，第２の堆積酸化膜５１２の
ベース開口部５１８の上方に位置する部分は開口されて
いて、Ｐ+ ポリシリコン層５１５の側面には厚さ約３０
ｎｍの第４の堆積酸化膜５２０が形成されており、さら
に、第４の堆積酸化膜５２０の上に厚さ約１００ｎｍの
ポリシリコンからなるサイドウォール５２１が設けられ
ている。そして、ベース開口部５１８を埋めて第３の堆
積酸化膜５１７の上に延びるＮ+ ポリシリコン層５２９
が設けられており、このＮ+ ポリシリコン層５２９はエ
ミッタ引き出し電極として機能する。上記第４の堆積酸
化膜５２０によって、Ｐ+ ポリシリコン層５１５とＮ+
ポリシリコン層５２９とが電気的に絶縁されるととも
に、Ｐ+ ポリシリコン層５１５からＮ+ ポリシリコン層
５２９への不純物の拡散が阻止されている。また、第３
の堆積酸化膜５１７によって、Ｐ+ ポリシリコン層５１
５の上面とＮ+ ポリシリコン層５２９とが絶縁されてい
る。
【０００９】さらに、コレクタ引き出し層５０７，Ｐ+
ポリシリコン層５１５及びＮ+ ポリシリコン層５２９の
表面には、それぞれＴｉシリサイド層５２４が形成さ
れ、Ｎ+ ポリシリコン層５２９とＰ+ ポリシリコン層５
１５との外側面はサイドウォール５２３により覆われて
いる。また、基板全体は層間絶縁膜５２５によって覆わ
れており、層間絶縁膜５２５を貫通してＮ+ コレクタ引
き出し層５０７，外部ベースの一部であるＰ+ ポリシリ
コン層５１５及びエミッタ引き出し電極であるＮ+ ポリ
シリコン層５２９上のＴｉシリサイド層５２４に到達す
る接続孔がそれぞれ形成されている。そして、この各接
続孔を埋めるＷプラグ５２６と、各Ｗプラグ５２６に接
続されて、層間絶縁膜５２５の上に延びる金属配線５２
７とが設けられている。
ポリシリコン層５１５及びＮ+ ポリシリコン層５２９の
表面には、それぞれＴｉシリサイド層５２４が形成さ
れ、Ｎ+ ポリシリコン層５２９とＰ+ ポリシリコン層５
１５との外側面はサイドウォール５２３により覆われて
いる。また、基板全体は層間絶縁膜５２５によって覆わ
れており、層間絶縁膜５２５を貫通してＮ+ コレクタ引
き出し層５０７，外部ベースの一部であるＰ+ ポリシリ
コン層５１５及びエミッタ引き出し電極であるＮ+ ポリ
シリコン層５２９上のＴｉシリサイド層５２４に到達す
る接続孔がそれぞれ形成されている。そして、この各接
続孔を埋めるＷプラグ５２６と、各Ｗプラグ５２６に接
続されて、層間絶縁膜５２５の上に延びる金属配線５２
７とが設けられている。
【００１０】ここで、図１２の部分拡大図に示すエミッ
タ・ベース接合部の構造について説明する。Ｓｉ1-x Ｇ
ｅx 層５１１ｂのうちベース開口部５１８の下方に位置
する部分が内部ベース５１９（真性ベース）として機能
している。また、Ｓｉキャップ層５１１ａのうち，ベー
ス開口部５１８の直下方に位置する部分であって、Ｎ+
ポリシリコン層５２９からの拡散によってボロンが導入
された部分が、エミッタ５３０として機能する。
タ・ベース接合部の構造について説明する。Ｓｉ1-x Ｇ
ｅx 層５１１ｂのうちベース開口部５１８の下方に位置
する部分が内部ベース５１９（真性ベース）として機能
している。また、Ｓｉキャップ層５１１ａのうち，ベー
ス開口部５１８の直下方に位置する部分であって、Ｎ+
ポリシリコン層５２９からの拡散によってボロンが導入
された部分が、エミッタ５３０として機能する。
【００１１】そして、Ｓｉ／Ｓｉ1-x Ｇｅx 層５１１の
うちベース開口部５１８の下方領域を除く部分とＰ+ ポ
リシリコン層５１５とによって外部ベース５１６が構成
されている。ただし、部分拡大図に示される部分では、
Ｓｉ／Ｓｉ1-x Ｇｅx 層５１１のうちベース開口部５１
８の下方領域を除く部分が外部ベース５１６として機能
している。
うちベース開口部５１８の下方領域を除く部分とＰ+ ポ
リシリコン層５１５とによって外部ベース５１６が構成
されている。ただし、部分拡大図に示される部分では、
Ｓｉ／Ｓｉ1-x Ｇｅx 層５１１のうちベース開口部５１
８の下方領域を除く部分が外部ベース５１６として機能
している。
【００１２】上述のような構造によって、Ｓｉ単結晶か
らなるＮ+ 型のエミッタ５３０と、主としてＳｉ1-x Ｇ
ｅx 単結晶からなるＰ+ 型の内部ベース５１９と、Ｓｉ
単結晶からなるコレクタ層５０２とを備えたＳｉ／Ｓｉ
Ｇｅ系のＮＰＮヘテロバイポーラトランジスタが構成さ
れている。ただし、エミッタ・ベース・コレクタを区画
するのは、Ｓｉ／ＳｉＧｅ結晶の境界というよりも、不
純物の導電型が変化する部分であるので、正確には不純
物のプロファイル如何によってエミッタ・ベース・コレ
クタの境界も変化することになる。特に、高周波信号増
幅用デバイスとして用いる場合には、内部ベース５１９
のＰ型不純物であるボロン（Ｂ）のプロファイルが極め
て重要であることから、Ｓｉ1-x Ｇｅx 層５１１ｂを堆
積する際には、以下のようにしている。
らなるＮ+ 型のエミッタ５３０と、主としてＳｉ1-x Ｇ
ｅx 単結晶からなるＰ+ 型の内部ベース５１９と、Ｓｉ
単結晶からなるコレクタ層５０２とを備えたＳｉ／Ｓｉ
Ｇｅ系のＮＰＮヘテロバイポーラトランジスタが構成さ
れている。ただし、エミッタ・ベース・コレクタを区画
するのは、Ｓｉ／ＳｉＧｅ結晶の境界というよりも、不
純物の導電型が変化する部分であるので、正確には不純
物のプロファイル如何によってエミッタ・ベース・コレ
クタの境界も変化することになる。特に、高周波信号増
幅用デバイスとして用いる場合には、内部ベース５１９
のＰ型不純物であるボロン（Ｂ）のプロファイルが極め
て重要であることから、Ｓｉ1-x Ｇｅx 層５１１ｂを堆
積する際には、以下のようにしている。
【００１３】図１３に示すように、コレクタ層（Ｓｉ基
板）の上にアンドープのｉ−Ｓｉ1-x Ｇｅx 層（ｘは一
定である）をエピタキシャル成長させた後、その上にボ
ロン（Ｂ）をドープしたＰ+ Ｓｉ1-x Ｇｅx 層（ｘは変
化する）とＳｉキャップ層とを順次エピタキシャル成長
させている。図１３の右方には、ベース層形成のための
結晶成長時におけるＢ濃度とＧｅ含有率の分布が示され
ている。つまり、Ｐ+Ｓｉ1-x Ｇｅx 層の最上部では、
Ｇｅの含有率はほぼ０になってＳｉキャップ層との組成
の差はほとんどなくなっている。そして、その後の工程
で、高温処理が加わることによって、Ｐ+ Ｓｉ1-x Ｇｅ
x 層中のボロンが拡散し、Ｓｉキャップ層とｉ−Ｓｉ
1-x Ｇｅx 層の一部にもボロンが広がったなだらかなＢ
の濃度分布を示すようになる。
板）の上にアンドープのｉ−Ｓｉ1-x Ｇｅx 層（ｘは一
定である）をエピタキシャル成長させた後、その上にボ
ロン（Ｂ）をドープしたＰ+ Ｓｉ1-x Ｇｅx 層（ｘは変
化する）とＳｉキャップ層とを順次エピタキシャル成長
させている。図１３の右方には、ベース層形成のための
結晶成長時におけるＢ濃度とＧｅ含有率の分布が示され
ている。つまり、Ｐ+Ｓｉ1-x Ｇｅx 層の最上部では、
Ｇｅの含有率はほぼ０になってＳｉキャップ層との組成
の差はほとんどなくなっている。そして、その後の工程
で、高温処理が加わることによって、Ｐ+ Ｓｉ1-x Ｇｅ
x 層中のボロンが拡散し、Ｓｉキャップ層とｉ−Ｓｉ
1-x Ｇｅx 層の一部にもボロンが広がったなだらかなＢ
の濃度分布を示すようになる。
【００１４】
【発明が解決しようとする課題】ところが、上記従来の
Ｓｉ／ＳｉＧｅヘテロバイポーラトランジスタにおい
て、製造工程中におけるＳｉ1-x Ｇｅx 層５１１ｂ中の
ボロン（Ｂ）の広がりを抑制して、最終的に適正なＢの
濃度プロファイルを安定して維持することが困難であっ
た。そして、このボロン（Ｂ）の広がりによってヘテロ
バイポーラトランジスタの高周波領域での特性が悪化す
ることがわかってきたのである。そこで、本発明者達
は、Ｂの濃度プロファイルが崩れる原因を突き止めるた
めに、以下の実験を行なった。
Ｓｉ／ＳｉＧｅヘテロバイポーラトランジスタにおい
て、製造工程中におけるＳｉ1-x Ｇｅx 層５１１ｂ中の
ボロン（Ｂ）の広がりを抑制して、最終的に適正なＢの
濃度プロファイルを安定して維持することが困難であっ
た。そして、このボロン（Ｂ）の広がりによってヘテロ
バイポーラトランジスタの高周波領域での特性が悪化す
ることがわかってきたのである。そこで、本発明者達
は、Ｂの濃度プロファイルが崩れる原因を突き止めるた
めに、以下の実験を行なった。
【００１５】図１４は、従来のＳｉ／ＳｉＧｅヘテロバ
イポーラトランジスタのエミッタ・ベース領域における
リン（Ｐ），ボロン（Ｂ）の濃度分布と、Ｇｅの含有率
とについてのＳＩＭＳによる測定データを示す図であ
る。同図において、横軸は０点を便宜的に定めた相対的
な深さを表し、縦軸はリン（Ｐ），ボロン（Ｂ）の濃度
（atoms ・ｃｍ-3）とＧｅの含有率に相当する二次イオ
ン強度（カウント数）を表している。同図に示すよう
に、Ｇｅの含有率は急峻な傾斜構造を示して良好な組成
が得られていることがわかる。しかし、Ｐ+ Ｓｉ1-x Ｇ
ｅx 層におけるボロン（Ｂ）の濃度分布がなだらかにな
って、Ｓｉキャップ層５１１ａの大部分までボロン
（Ｂ）が大きく広がっているのがわかる。ここで、ボロ
ン（Ｂ）の種類には重量が互いに異なる１０Ｂと１１Ｂ
とがあり、エピタキシャル成長中のin-situ ドープによ
りボロン（Ｂ）をＳｉ1-x Ｇｅx 層中に導入する場合に
は、Ｓｉ1-x Ｇｅx 層中に１０Ｂと１１Ｂとが混在する
が、イオン注入によってボロン（Ｂ）をＳｉ1-x Ｇｅx
層中に導入する場合には、Ｓｉ1-x Ｇｅx 層中には１１
Ｂしか存在しないことがわかっている。なお、ＳＩＭＳ
の測定の際に、試料中の不純物などの原子がスパッタリ
ングされる領域にはある程度の幅があるので、ＳＩＭＳ
の測定データ中に必ずしも各領域の範囲と不純物の濃度
との正確な対応が現れるわけではないが、各領域の範囲
と不純物の濃度との概略的な傾向は現れている。
イポーラトランジスタのエミッタ・ベース領域における
リン（Ｐ），ボロン（Ｂ）の濃度分布と、Ｇｅの含有率
とについてのＳＩＭＳによる測定データを示す図であ
る。同図において、横軸は０点を便宜的に定めた相対的
な深さを表し、縦軸はリン（Ｐ），ボロン（Ｂ）の濃度
（atoms ・ｃｍ-3）とＧｅの含有率に相当する二次イオ
ン強度（カウント数）を表している。同図に示すよう
に、Ｇｅの含有率は急峻な傾斜構造を示して良好な組成
が得られていることがわかる。しかし、Ｐ+ Ｓｉ1-x Ｇ
ｅx 層におけるボロン（Ｂ）の濃度分布がなだらかにな
って、Ｓｉキャップ層５１１ａの大部分までボロン
（Ｂ）が大きく広がっているのがわかる。ここで、ボロ
ン（Ｂ）の種類には重量が互いに異なる１０Ｂと１１Ｂ
とがあり、エピタキシャル成長中のin-situ ドープによ
りボロン（Ｂ）をＳｉ1-x Ｇｅx 層中に導入する場合に
は、Ｓｉ1-x Ｇｅx 層中に１０Ｂと１１Ｂとが混在する
が、イオン注入によってボロン（Ｂ）をＳｉ1-x Ｇｅx
層中に導入する場合には、Ｓｉ1-x Ｇｅx 層中には１１
Ｂしか存在しないことがわかっている。なお、ＳＩＭＳ
の測定の際に、試料中の不純物などの原子がスパッタリ
ングされる領域にはある程度の幅があるので、ＳＩＭＳ
の測定データ中に必ずしも各領域の範囲と不純物の濃度
との正確な対応が現れるわけではないが、各領域の範囲
と不純物の濃度との概略的な傾向は現れている。
【００１６】図１４に示すごとく、ボロン（Ｂ）の濃度
分布が予想以上に広がってしまうことについては、まだ
完全に解明されたわけではないが、図１４に示すデータ
やその他の実験によって明らかになった事実から、エミ
ッタ層におけるリン濃度とボロン（Ｂ）の濃度との間に
何らかの相関関係が存在している可能性が強い。つま
り、エミッタにおけるリン（Ｐ）の濃度が高いほど、Ｐ
+ Ｓｉ1-x Ｇｅx 層中におけるボロン（Ｂ）の濃度分布
が広がる傾向がみられた。そして、リン（Ｐ）の濃度濃
度が高いとボロン（Ｂ）の拡散が促進されるということ
については、点欠陥が関与しているものと考えられる。
つまり、点欠陥が高濃度に存在すると、Ｂ原子とＳｉや
Ｇｅ原子との置換による拡散だけでなく、点欠陥を介し
てＢ原子が移動することが可能になることから、高温処
理時におけるＢ原子の拡散速度が高められ、ボロン
（Ｂ）の濃度分布がなだらかになるものと考えられる。
分布が予想以上に広がってしまうことについては、まだ
完全に解明されたわけではないが、図１４に示すデータ
やその他の実験によって明らかになった事実から、エミ
ッタ層におけるリン濃度とボロン（Ｂ）の濃度との間に
何らかの相関関係が存在している可能性が強い。つま
り、エミッタにおけるリン（Ｐ）の濃度が高いほど、Ｐ
+ Ｓｉ1-x Ｇｅx 層中におけるボロン（Ｂ）の濃度分布
が広がる傾向がみられた。そして、リン（Ｐ）の濃度濃
度が高いとボロン（Ｂ）の拡散が促進されるということ
については、点欠陥が関与しているものと考えられる。
つまり、点欠陥が高濃度に存在すると、Ｂ原子とＳｉや
Ｇｅ原子との置換による拡散だけでなく、点欠陥を介し
てＢ原子が移動することが可能になることから、高温処
理時におけるＢ原子の拡散速度が高められ、ボロン
（Ｂ）の濃度分布がなだらかになるものと考えられる。
【００１７】このことは、以下のようなリン（Ｐ）の濃
度分布から導かれる。図１４に示すリン（Ｐ）のＳｉキ
ャップ層中における濃度分布において、領域Ｒe1にはＳ
ｉ単結晶への固溶限（約１×１０20atoms ・ｃｍ-3程
度）以上のリン（Ｐ）が含まれていることになり、これ
らのリン（Ｐ）のうち固溶しきれない分は格子間位置に
入ったり、空孔を形成したりして点欠陥を生ぜしめるも
のと思われる。つまり、Ｓｉ1-x Ｇｅx 層におけるリン
（Ｐ）の濃度が高いと点欠陥数が増大することから、ボ
ロン（Ｂ）の拡散が促進されて濃度分布が広がるものと
考えられる。
度分布から導かれる。図１４に示すリン（Ｐ）のＳｉキ
ャップ層中における濃度分布において、領域Ｒe1にはＳ
ｉ単結晶への固溶限（約１×１０20atoms ・ｃｍ-3程
度）以上のリン（Ｐ）が含まれていることになり、これ
らのリン（Ｐ）のうち固溶しきれない分は格子間位置に
入ったり、空孔を形成したりして点欠陥を生ぜしめるも
のと思われる。つまり、Ｓｉ1-x Ｇｅx 層におけるリン
（Ｐ）の濃度が高いと点欠陥数が増大することから、ボ
ロン（Ｂ）の拡散が促進されて濃度分布が広がるものと
考えられる。
【００１８】一方、従来のエミッタ引き出し電極として
機能するＮ+ ポリシリコン層５２９においては、図１４
に示すように、５．０×１０20・atoms ｃｍ-3程度のリ
ン（Ｐ）がドープされており、Ｓｉ単結晶中への固溶限
に比べるとかなりの高濃度である。これは、ポリシリコ
ン中においては、不純物が粒界に偏析する傾向が強いた
めに、全体として高濃度のリン（Ｐ）をドープしておか
ないと、低抵抗化のために必要な不純物の活性化率が得
られないからである。
機能するＮ+ ポリシリコン層５２９においては、図１４
に示すように、５．０×１０20・atoms ｃｍ-3程度のリ
ン（Ｐ）がドープされており、Ｓｉ単結晶中への固溶限
に比べるとかなりの高濃度である。これは、ポリシリコ
ン中においては、不純物が粒界に偏析する傾向が強いた
めに、全体として高濃度のリン（Ｐ）をドープしておか
ないと、低抵抗化のために必要な不純物の活性化率が得
られないからである。
【００１９】本発明の目的は、エミッタ引き出し電極，
エミッタの低抵抗性やバイポーラトランジスタの所望の
動作に必要な不純物濃度を保ちつつＳｉキャップ層中に
おけるボロン（Ｂ）などのＰ型不純物の広がりを抑制す
る手段を講ずることにより、ヘテロバイポーラトランジ
スタのベース層におけるＰ型不純物の濃度分布を適正に
維持し、もって高周波特性などの電気的特性の優れたバ
イポーラトランジスタとして機能する半導体装置を提供
することにある。
エミッタの低抵抗性やバイポーラトランジスタの所望の
動作に必要な不純物濃度を保ちつつＳｉキャップ層中に
おけるボロン（Ｂ）などのＰ型不純物の広がりを抑制す
る手段を講ずることにより、ヘテロバイポーラトランジ
スタのベース層におけるＰ型不純物の濃度分布を適正に
維持し、もって高周波特性などの電気的特性の優れたバ
イポーラトランジスタとして機能する半導体装置を提供
することにある。
【００２０】本発明の第１の半導体装置は、コレクタ層
として機能するＮ型の第１の単結晶半導体層を有する基
板と、上記第１の単結晶半導体層の上に設けられ、Ｐ型
不純物を含みベース層として機能するＰ型の第２の単結
晶半導体層と、 上記第２の単結晶半導体層の上に設け
られ、上部が固溶限以下の濃度のリンを含むエミッタと
して機能するＳｉからなる第３の単結晶半導体層と、上
記第３の単結晶半導体層の上に設けられたエミッタ引き
出し電極とを備え、上記エミッタ引き出し電極は、上記
第３の単結晶半導体層においてエミッタとして機能する
前記上部に含まれるリンよりも高濃度のリンを含むＮ-
ポリシリコンと、上記Ｎ-ポリシリコンに含まれるリン
よりもさらに高濃度のリンを含むＮ+ポリシリコンとか
らなり、上記Ｎ-ポリシリコンと上記第３の単結晶半導
体層においてエミッタとして機能する上部とが接してお
り、上記Ｎ-ポリシリコンが凹部を有しており、上記Ｎ+
ポリシリコンが凸部を有しており、上記凹部と上記凸部
とがはまりあっている。
として機能するＮ型の第１の単結晶半導体層を有する基
板と、上記第１の単結晶半導体層の上に設けられ、Ｐ型
不純物を含みベース層として機能するＰ型の第２の単結
晶半導体層と、 上記第２の単結晶半導体層の上に設け
られ、上部が固溶限以下の濃度のリンを含むエミッタと
して機能するＳｉからなる第３の単結晶半導体層と、上
記第３の単結晶半導体層の上に設けられたエミッタ引き
出し電極とを備え、上記エミッタ引き出し電極は、上記
第３の単結晶半導体層においてエミッタとして機能する
前記上部に含まれるリンよりも高濃度のリンを含むＮ-
ポリシリコンと、上記Ｎ-ポリシリコンに含まれるリン
よりもさらに高濃度のリンを含むＮ+ポリシリコンとか
らなり、上記Ｎ-ポリシリコンと上記第３の単結晶半導
体層においてエミッタとして機能する上部とが接してお
り、上記Ｎ-ポリシリコンが凹部を有しており、上記Ｎ+
ポリシリコンが凸部を有しており、上記凹部と上記凸部
とがはまりあっている。
【００２１】これにより、第３の単結晶半導体層には固
溶限以下の濃度のリンしか含まれていないので、第３の
単結晶半導体層中における点欠陥の発生が抑制される。
したがって、第３の単結晶半導体層の下方に位置する第
２の単結晶半導体層中のｐ型不純物例えばボロンの拡散
が抑制され、ベース層として機能する第２の単結晶半導
体層におけるＰ型不純物の濃度分布が適正に維持される
ことになる。
溶限以下の濃度のリンしか含まれていないので、第３の
単結晶半導体層中における点欠陥の発生が抑制される。
したがって、第３の単結晶半導体層の下方に位置する第
２の単結晶半導体層中のｐ型不純物例えばボロンの拡散
が抑制され、ベース層として機能する第２の単結晶半導
体層におけるＰ型不純物の濃度分布が適正に維持される
ことになる。
【００２２】本発明の第２の半導体装置は、コレクタ層
として機能するＮ型の第１の単結晶半導体層を有する基
板と、上記第１の単結晶半導体層の上に設けられ、Ｐ型
不純物を含みベース層として機能するＰ型の第２の単結
晶半導体層と、 上記第２の単結晶半導体層の上に設け
られ、上部がエミッタとして機能するＳｉからなる第３
の単結晶半導体層とを備え、上記第３の単結晶半導体層
のうちエミッタとして機能する上部はＰ型不純物および
Ｎ型不純物を含み、上記上部に含まれるＰ型不純物の濃
度は、上記第２の単結晶半導体層に含まれるＰ型不純物
の濃度よりも高く、上記上部に含まれるＮ型不純物の濃
度は、上記上部に含まれるＰ型不純物の濃度よりも高
い。
として機能するＮ型の第１の単結晶半導体層を有する基
板と、上記第１の単結晶半導体層の上に設けられ、Ｐ型
不純物を含みベース層として機能するＰ型の第２の単結
晶半導体層と、 上記第２の単結晶半導体層の上に設け
られ、上部がエミッタとして機能するＳｉからなる第３
の単結晶半導体層とを備え、上記第３の単結晶半導体層
のうちエミッタとして機能する上部はＰ型不純物および
Ｎ型不純物を含み、上記上部に含まれるＰ型不純物の濃
度は、上記第２の単結晶半導体層に含まれるＰ型不純物
の濃度よりも高く、上記上部に含まれるＮ型不純物の濃
度は、上記上部に含まれるＰ型不純物の濃度よりも高
い。
【００２３】これにより、第３の単結晶半導体層にＰ型
不純物が含まれていると、第２の単結晶半導体層中のＰ
型不純物例えばボロンの拡散が抑制されることが経験的
にわかったので、ベース層として機能する第２の単結晶
半導体層におけるＰ型不純物の濃度分布が適正に維持さ
れる。一方、第３の単結晶半導体層の上部はＮ型エミッ
タとして機能するが、第３の単結晶半導体層の上部には
同領域内のＰ型不純物の濃度よりも高濃度のリンが含ま
れているので、バイポーラトランジスタとしての機能は
保持される。
不純物が含まれていると、第２の単結晶半導体層中のＰ
型不純物例えばボロンの拡散が抑制されることが経験的
にわかったので、ベース層として機能する第２の単結晶
半導体層におけるＰ型不純物の濃度分布が適正に維持さ
れる。一方、第３の単結晶半導体層の上部はＮ型エミッ
タとして機能するが、第３の単結晶半導体層の上部には
同領域内のＰ型不純物の濃度よりも高濃度のリンが含ま
れているので、バイポーラトランジスタとしての機能は
保持される。
【００２４】上記第１の単結晶半導体層をＳｉ層とし、
上記第２の単結晶半導体層をＳｉＧｅ層とし、上記第３
の単結晶半導体層をＳｉ層とすることにより、高周波特
性など電気的特性の優れたＳｉ／ＳｉＧｅヘテロバイポ
ーラトランジスタが得られることになる。
上記第２の単結晶半導体層をＳｉＧｅ層とし、上記第３
の単結晶半導体層をＳｉ層とすることにより、高周波特
性など電気的特性の優れたＳｉ／ＳｉＧｅヘテロバイポ
ーラトランジスタが得られることになる。
【００２５】
【発明の実施の形態】（第１の実施形態）
図１は、本発明の第１の実施形態のヘテロバイポーラト
ランジスタ（ＨＢＴ）である半導体装置の断面図であ
る。ただし、同図にはＨＢＴの構造のみが示されている
が、共通の基板上にＣＭＯＳデバイスが設けられている
ことが多く、その場合には、図示しない領域にＣＭＯＳ
デバイスのＭＩＳトランジスタが形成されているものと
する。
ランジスタ（ＨＢＴ）である半導体装置の断面図であ
る。ただし、同図にはＨＢＴの構造のみが示されている
が、共通の基板上にＣＭＯＳデバイスが設けられている
ことが多く、その場合には、図示しない領域にＣＭＯＳ
デバイスのＭＩＳトランジスタが形成されているものと
する。
【００２６】同図に示すように、（００１）面を主面と
するＳｉ基板１００の上部は、エピタキシャル成長法，
イオン注入法などによって導入されたリンなどのＮ型不
純物を含む深さ１μｍのレトログレードウェル１０１と
なっている。Ｓｉ基板１００の表面付近の領域における
Ｎ型不純物濃度は、１×１０17atoms ・ｃｍ-3程度に調
整されている。また、素子分離として、酸化シリコンが
埋め込まれたシャロートレンチ１０３と、アンドープポ
リシリコン膜１０５及びこれを取り囲むシリコン酸化膜
１０６により構成されるディープトレンチ１０４とが設
けられている。各トレンチ１０３，１０４の深さは、そ
れぞれ０．３５μｍ，２μｍ程度である。
するＳｉ基板１００の上部は、エピタキシャル成長法，
イオン注入法などによって導入されたリンなどのＮ型不
純物を含む深さ１μｍのレトログレードウェル１０１と
なっている。Ｓｉ基板１００の表面付近の領域における
Ｎ型不純物濃度は、１×１０17atoms ・ｃｍ-3程度に調
整されている。また、素子分離として、酸化シリコンが
埋め込まれたシャロートレンチ１０３と、アンドープポ
リシリコン膜１０５及びこれを取り囲むシリコン酸化膜
１０６により構成されるディープトレンチ１０４とが設
けられている。各トレンチ１０３，１０４の深さは、そ
れぞれ０．３５μｍ，２μｍ程度である。
【００２７】また、Ｓｉ基板１００内におけるトレンチ
１０３によって挟まれる領域にコレクタ層１０２が設け
られており、Ｓｉ基板１００内のコレクタ層１０２とは
シャロートレンチ１０３により分離された領域には、レ
トログレードウェル１０１を介してコレクタ層１０２の
電極とコンタクトするためのＮ+ コレクタ引き出し層１
０７が設けられている。
１０３によって挟まれる領域にコレクタ層１０２が設け
られており、Ｓｉ基板１００内のコレクタ層１０２とは
シャロートレンチ１０３により分離された領域には、レ
トログレードウェル１０１を介してコレクタ層１０２の
電極とコンタクトするためのＮ+ コレクタ引き出し層１
０７が設けられている。
【００２８】また、Ｓｉ基板１００の上には、コレクタ
開口部１１０を有する厚さ約３０ｎｍの第１の堆積酸化
膜１０８が設けられている。また、Ｓｉ基板１００の上
面のうちコレクタ開口部１１０に露出する部分と第１の
堆積酸化膜１０８との上には、厚さ約３０ｎｍのアンド
ープ層（ｉ−Ｓｉ1-x Ｇｅx 層）とＰ型不純物がドープ
された厚さ約６０ｎｍのドープ層（Ｐ+ Ｓｉ1-x Ｇｅx
層）とからなるＳｉ1-x Ｇｅx 層１１１ｂが設けられ、
さらに、その上に厚さ約３０ｎｍのＳｉキャップ層１１
１ａが積層されている。このＳｉ1-x Ｇｅx 層１１１ｂ
とＳｉキャップ層１１１ａとにより、Ｓｉ／Ｓｉ1-x Ｇ
ｅx 層１１１が構成されている（部分拡大図参照）。Ｓ
ｉ／Ｓｉ1-x Ｇｅx 層１１１は、Ｓｉ基板１００のうち
コレクタ開口部１１０に露出している部分の上では下地
のＳｉ基板１００の結晶構造に沿った単結晶構造を有
し、第１の堆積酸化膜１０８の上では多結晶構造を有し
ている。そして、主としてＳｉ1-x Ｇｅx 層１１１ｂの
うちの中央部（後述するベース開口部１１８の下方領
域）の下部が内部ベース１１９となり、Ｓｉキャップ層
１１１ａの中央部がエミッタ層となる。また、Ｓｉ1-x
Ｇｅx 層の大部分は、ボロン（Ｂ）などのＰ型不純物に
よって２×１０18atoms ・ｃｍ-3程度にドーピングされ
ている。
開口部１１０を有する厚さ約３０ｎｍの第１の堆積酸化
膜１０８が設けられている。また、Ｓｉ基板１００の上
面のうちコレクタ開口部１１０に露出する部分と第１の
堆積酸化膜１０８との上には、厚さ約３０ｎｍのアンド
ープ層（ｉ−Ｓｉ1-x Ｇｅx 層）とＰ型不純物がドープ
された厚さ約６０ｎｍのドープ層（Ｐ+ Ｓｉ1-x Ｇｅx
層）とからなるＳｉ1-x Ｇｅx 層１１１ｂが設けられ、
さらに、その上に厚さ約３０ｎｍのＳｉキャップ層１１
１ａが積層されている。このＳｉ1-x Ｇｅx 層１１１ｂ
とＳｉキャップ層１１１ａとにより、Ｓｉ／Ｓｉ1-x Ｇ
ｅx 層１１１が構成されている（部分拡大図参照）。Ｓ
ｉ／Ｓｉ1-x Ｇｅx 層１１１は、Ｓｉ基板１００のうち
コレクタ開口部１１０に露出している部分の上では下地
のＳｉ基板１００の結晶構造に沿った単結晶構造を有
し、第１の堆積酸化膜１０８の上では多結晶構造を有し
ている。そして、主としてＳｉ1-x Ｇｅx 層１１１ｂの
うちの中央部（後述するベース開口部１１８の下方領
域）の下部が内部ベース１１９となり、Ｓｉキャップ層
１１１ａの中央部がエミッタ層となる。また、Ｓｉ1-x
Ｇｅx 層の大部分は、ボロン（Ｂ）などのＰ型不純物に
よって２×１０18atoms ・ｃｍ-3程度にドーピングされ
ている。
【００２９】Ｓｉ／Ｓｉ1-x Ｇｅx 層１１１及び第１の
堆積酸化膜１０８の上には、厚さ約３０ｎｍのエッチス
トッパ用の第２の堆積酸化膜１１２が設けられていて、
第２の堆積酸化膜１１２には、ベース接合用開口部１１
４及びベース開口部１１８が形成されている。また、ベ
ース接合用開口部１１４を埋めて第２の堆積酸化膜１１
２の上に延びる厚さ約１５０ｎｍのＰ+ ポリシリコン層
１１５と、第３の堆積酸化膜１１７とが設けられてい
る。上記Ｓｉ／Ｓｉ1-x Ｇｅx 層１１１のうちベース開
口部１１８の下方領域を除く部分とＰ+ ポリシリコン層
１１５とによって外部ベース１１６が構成されている。
堆積酸化膜１０８の上には、厚さ約３０ｎｍのエッチス
トッパ用の第２の堆積酸化膜１１２が設けられていて、
第２の堆積酸化膜１１２には、ベース接合用開口部１１
４及びベース開口部１１８が形成されている。また、ベ
ース接合用開口部１１４を埋めて第２の堆積酸化膜１１
２の上に延びる厚さ約１５０ｎｍのＰ+ ポリシリコン層
１１５と、第３の堆積酸化膜１１７とが設けられてい
る。上記Ｓｉ／Ｓｉ1-x Ｇｅx 層１１１のうちベース開
口部１１８の下方領域を除く部分とＰ+ ポリシリコン層
１１５とによって外部ベース１１６が構成されている。
【００３０】また、Ｐ+ ポリシリコン層１１５及び第３
の堆積酸化膜１１７のうち，第２の堆積酸化膜１１２の
ベース開口部１１８の上方に位置する部分は開口されて
いて、Ｐ+ ポリシリコン層１１５の側面には厚さ約３０
ｎｍの第４の堆積酸化膜１２０が形成されており、さら
に、第４の堆積酸化膜１２０の上に厚さ約１００ｎｍの
ポリシリコンからなるサイドウォール１２１が設けられ
ている。
の堆積酸化膜１１７のうち，第２の堆積酸化膜１１２の
ベース開口部１１８の上方に位置する部分は開口されて
いて、Ｐ+ ポリシリコン層１１５の側面には厚さ約３０
ｎｍの第４の堆積酸化膜１２０が形成されており、さら
に、第４の堆積酸化膜１２０の上に厚さ約１００ｎｍの
ポリシリコンからなるサイドウォール１２１が設けられ
ている。
【００３１】ここで、本実施形態の特徴として、ベース
開口部１１８を埋めて第３の堆積酸化膜１１７の上に延
びる厚さが約１００ｎｍのＮ- ポリシリコン層１２９ｂ
と、厚さが約２００ｎｍのＮ+ ポリシリコン層１２９ａ
とからなるエミッタ引き出し電極１２９が設けられてい
る（部分拡大図参照）。このように、Ｓｉキャップ層１
１１ａの上に直接Ｐポリシリコン層１２９ａを設けず
に、Ｎ- ポリシリコン層１２９ｂを両者の間に介在させ
ることにより、Ｓｉキャップ層１１１ａに過剰に高濃度
のリン（Ｐ）がドープされるのを抑制しうるように構成
されている。本実施形態においては、Ｓｉキャップ層１
１１ａには、Ｎ+ ポリシリコン層１２９ａからのリン
（Ｐ）の拡散によって、基板の深さ方向に向かって７×
１０20atoms・ｃｍ-3から１×１０20atoms ・ｃｍ-3程
度までの分布をもって、リン（Ｐ）がドープされてい
る。
開口部１１８を埋めて第３の堆積酸化膜１１７の上に延
びる厚さが約１００ｎｍのＮ- ポリシリコン層１２９ｂ
と、厚さが約２００ｎｍのＮ+ ポリシリコン層１２９ａ
とからなるエミッタ引き出し電極１２９が設けられてい
る（部分拡大図参照）。このように、Ｓｉキャップ層１
１１ａの上に直接Ｐポリシリコン層１２９ａを設けず
に、Ｎ- ポリシリコン層１２９ｂを両者の間に介在させ
ることにより、Ｓｉキャップ層１１１ａに過剰に高濃度
のリン（Ｐ）がドープされるのを抑制しうるように構成
されている。本実施形態においては、Ｓｉキャップ層１
１１ａには、Ｎ+ ポリシリコン層１２９ａからのリン
（Ｐ）の拡散によって、基板の深さ方向に向かって７×
１０20atoms・ｃｍ-3から１×１０20atoms ・ｃｍ-3程
度までの分布をもって、リン（Ｐ）がドープされてい
る。
【００３２】上記第４の堆積酸化膜１２０によって、Ｐ
+ ポリシリコン層１１５とエミッタ引き出し電極１２９
とが電気的に絶縁されるとともに、Ｐ+ ポリシリコン層
１１５からエミッタ引き出し電極１２９への不純物の拡
散が阻止されている。また、第３の堆積酸化膜１１７に
よって、Ｐ+ ポリシリコン層１１５の上面とエミッタ引
き出し電極１２９とが絶縁されている。さらに、エミッ
タ引き出し電極１２９とＰ+ ポリシリコン層１１５の外
側面はサイドウォール１２３により覆われている。
+ ポリシリコン層１１５とエミッタ引き出し電極１２９
とが電気的に絶縁されるとともに、Ｐ+ ポリシリコン層
１１５からエミッタ引き出し電極１２９への不純物の拡
散が阻止されている。また、第３の堆積酸化膜１１７に
よって、Ｐ+ ポリシリコン層１１５の上面とエミッタ引
き出し電極１２９とが絶縁されている。さらに、エミッ
タ引き出し電極１２９とＰ+ ポリシリコン層１１５の外
側面はサイドウォール１２３により覆われている。
【００３３】さらに、コレクタ引き出し層１０７，Ｐ+
ポリシリコン層１１５及びエミッタ引き出し電極１２９
の表面には、それぞれＴｉシリサイド層１２４が形成さ
れている。なお、Ｐ+ ポリシリコン層１１５の外側面の
構造は、図１２に示す従来のＨＢＴの構造と異なってい
るが、これはＰ+ ポリシリコン層１１５とエミッタ引き
出し電極１２９とのパターニング順序の相違によるもの
である。
ポリシリコン層１１５及びエミッタ引き出し電極１２９
の表面には、それぞれＴｉシリサイド層１２４が形成さ
れている。なお、Ｐ+ ポリシリコン層１１５の外側面の
構造は、図１２に示す従来のＨＢＴの構造と異なってい
るが、これはＰ+ ポリシリコン層１１５とエミッタ引き
出し電極１２９とのパターニング順序の相違によるもの
である。
【００３４】また、基板全体は層間絶縁膜１２５によっ
て覆われており、層間絶縁膜１２５を貫通してＮ+ コレ
クタ引き出し層１０７，外部ベースの一部であるＰ+ ポ
リシリコン層１１５及びエミッタ引き出し電極１２９上
のＴｉシリサイド層１２４に到達する接続孔がそれぞれ
形成されている。そして、この各接続孔を埋めるＷプラ
グ１２６と、各Ｗプラグ１２６に接続されて、層間絶縁
膜１２５の上に延びる金属配線１２７とが設けられてい
る。
て覆われており、層間絶縁膜１２５を貫通してＮ+ コレ
クタ引き出し層１０７，外部ベースの一部であるＰ+ ポ
リシリコン層１１５及びエミッタ引き出し電極１２９上
のＴｉシリサイド層１２４に到達する接続孔がそれぞれ
形成されている。そして、この各接続孔を埋めるＷプラ
グ１２６と、各Ｗプラグ１２６に接続されて、層間絶縁
膜１２５の上に延びる金属配線１２７とが設けられてい
る。
【００３５】なお、上述のような各層の厚さは典型的な
値を示しており、ＨＢＴの種類や用途に応じて適当な厚
さを用いることが可能である。
値を示しており、ＨＢＴの種類や用途に応じて適当な厚
さを用いることが可能である。
【００３６】ここで、図１の部分拡大図に示すエミッタ
・ベース接合部の構造について説明する。Ｓｉ1-x Ｇｅ
x 層１１１ｂのうちベース開口部１１８の下方に位置す
る部分が内部ベース１１９（真性ベース）として機能し
ている。また、Ｓｉキャップ層１１１ａのうち，ベース
開口部１１８の直下方に位置する部分であって、エミッ
タ引き出し電極１２９からの拡散によってボロンが導入
された部分が、エミッタ１３０として機能する。
・ベース接合部の構造について説明する。Ｓｉ1-x Ｇｅ
x 層１１１ｂのうちベース開口部１１８の下方に位置す
る部分が内部ベース１１９（真性ベース）として機能し
ている。また、Ｓｉキャップ層１１１ａのうち，ベース
開口部１１８の直下方に位置する部分であって、エミッ
タ引き出し電極１２９からの拡散によってボロンが導入
された部分が、エミッタ１３０として機能する。
【００３７】そして、Ｓｉ／Ｓｉ1-x Ｇｅx 層１１１の
うちベース開口部１１８の下方領域を除く部分とＰ+ ポ
リシリコン層１１５とによって外部ベース１１６が構成
されている。ただし、部分拡大図に示される部分では、
Ｓｉ／Ｓｉ1-x Ｇｅx 層１１１のうちベース開口部１１
８の下方領域を除く部分が外部ベース１１６として機能
している。
うちベース開口部１１８の下方領域を除く部分とＰ+ ポ
リシリコン層１１５とによって外部ベース１１６が構成
されている。ただし、部分拡大図に示される部分では、
Ｓｉ／Ｓｉ1-x Ｇｅx 層１１１のうちベース開口部１１
８の下方領域を除く部分が外部ベース１１６として機能
している。
【００３８】上述のような構造によって、Ｓｉ単結晶か
らなるＮ+ 型のエミッタ１３０と、主としてＳｉ1-x Ｇ
ｅx 単結晶からなるＰ+ 型の内部ベース１１９と、Ｓｉ
単結晶からなるコレクタ層１０２とを備えたＳｉ／Ｓｉ
Ｇｅ系のＮＰＮヘテロバイポーラトランジスタが構成さ
れている。ただし、エミッタ・ベース・コレクタを区画
するのは、Ｓｉ／ＳｉＧｅ結晶の境界というよりも、不
純物の導電型が変化する部分であるので、正確には不純
物の濃度プロファイル如何によってエミッタ・ベース・
コレクタの境界も変化することになる。特に、内部ベー
ス１１９のＰ型不純物であるボロン（Ｂ）の濃度プロフ
ァイルがもっとも重要であることから、Ｓｉ1-x Ｇｅx
層１１１ｂを堆積する際には、従来と同様に、図１３に
おいて説明したようにしている。
らなるＮ+ 型のエミッタ１３０と、主としてＳｉ1-x Ｇ
ｅx 単結晶からなるＰ+ 型の内部ベース１１９と、Ｓｉ
単結晶からなるコレクタ層１０２とを備えたＳｉ／Ｓｉ
Ｇｅ系のＮＰＮヘテロバイポーラトランジスタが構成さ
れている。ただし、エミッタ・ベース・コレクタを区画
するのは、Ｓｉ／ＳｉＧｅ結晶の境界というよりも、不
純物の導電型が変化する部分であるので、正確には不純
物の濃度プロファイル如何によってエミッタ・ベース・
コレクタの境界も変化することになる。特に、内部ベー
ス１１９のＰ型不純物であるボロン（Ｂ）の濃度プロフ
ァイルがもっとも重要であることから、Ｓｉ1-x Ｇｅx
層１１１ｂを堆積する際には、従来と同様に、図１３に
おいて説明したようにしている。
【００３９】次に、図１に示す構造を実現するための製
造工程について、図２（ａ）〜図５（ｂ）を参照しなが
ら説明する。図２（ａ）〜図５（ｂ）は、第１の実施形
態のＳｉ／ＳｉＧｅ−ＨＢＴの製造工程を示す断面図で
ある。なお、共通の基板上にＣＭＯＳデバイスを形成し
てもよいし、ＨＢＴのみを形成してもよい。
造工程について、図２（ａ）〜図５（ｂ）を参照しなが
ら説明する。図２（ａ）〜図５（ｂ）は、第１の実施形
態のＳｉ／ＳｉＧｅ−ＨＢＴの製造工程を示す断面図で
ある。なお、共通の基板上にＣＭＯＳデバイスを形成し
てもよいし、ＨＢＴのみを形成してもよい。
【００４０】まず、図２（ａ）に示す工程で、（００
１）面を主面とするＳｉ基板１００の上部に、Ｎ型不純
物をドープしながらＳｉ単結晶層をエピタキシャル成長
させる、あるいは、エピタキシャル成長後に高エネルギ
ーのイオン注入を行なうことにより、深さ約１μｍのＮ
型のレトログレードウェル１０１を形成する。ただし、
エピタキシャル成長を行なわずにＳｉ基板１００の一部
にイオン注入を行なうことによりレトログレードウェル
１０１を形成することも可能である。このとき、Ｓｉ基
板１００の表面付近の領域は、ＨＢＴのコレクタ層とな
るためにＮ型の不純物濃度を１×１０17atoms ・ｃｍ-3
程度に調整しておく。
１）面を主面とするＳｉ基板１００の上部に、Ｎ型不純
物をドープしながらＳｉ単結晶層をエピタキシャル成長
させる、あるいは、エピタキシャル成長後に高エネルギ
ーのイオン注入を行なうことにより、深さ約１μｍのＮ
型のレトログレードウェル１０１を形成する。ただし、
エピタキシャル成長を行なわずにＳｉ基板１００の一部
にイオン注入を行なうことによりレトログレードウェル
１０１を形成することも可能である。このとき、Ｓｉ基
板１００の表面付近の領域は、ＨＢＴのコレクタ層とな
るためにＮ型の不純物濃度を１×１０17atoms ・ｃｍ-3
程度に調整しておく。
【００４１】次に、素子分離として、酸化シリコンが埋
め込まれたシャロートレンチ１０３と、アンドープポリ
シリコン膜１０５及びこれを取り囲むシリコン酸化膜１
０６により構成されるディープトレンチ１０４とを形成
する。各トレンチ１０３，１０４の深さは、それぞれ
０．３５μｍ，２μｍ程度としておく。Ｓｉ基板１００
内におけるシャロートレンチ１０３同士によって挟まれ
る領域がコレクタ層１０２となる。また、Ｓｉ基板１０
０内のコレクタ層１０２とはシャロートレンチ１０３に
より分離された領域に、コレクタ電極とコンタクトする
ためのＮ+ コレクタ引き出し層１０７を形成する。
め込まれたシャロートレンチ１０３と、アンドープポリ
シリコン膜１０５及びこれを取り囲むシリコン酸化膜１
０６により構成されるディープトレンチ１０４とを形成
する。各トレンチ１０３，１０４の深さは、それぞれ
０．３５μｍ，２μｍ程度としておく。Ｓｉ基板１００
内におけるシャロートレンチ１０３同士によって挟まれ
る領域がコレクタ層１０２となる。また、Ｓｉ基板１０
０内のコレクタ層１０２とはシャロートレンチ１０３に
より分離された領域に、コレクタ電極とコンタクトする
ためのＮ+ コレクタ引き出し層１０７を形成する。
【００４２】次に、図２（ｂ）に示す工程で、テトラエ
トキシシラン（ＴＥＯＳ）と酸素を用いた化学気相成長
法（ＣＶＤ）を処理温度６８０℃で行なって、ウエハ上
に厚さが約３０ｎｍの第１の堆積酸化膜１０８を形成し
た後、フッ酸等のウェットエッチングにより、第１の堆
積酸化膜１０８にコレクタ開口部１１０を形成する。そ
して、Ｓｉ基板１００のコレクタ開口部１１０に露出し
た部分をアンモニア水と過酸化水素水との混合液によっ
て処理し、その部分に厚さが１ｎｍ程度の保護酸化膜を
形成した状態で、ウエハをＵＨＶ−ＣＶＤ装置のチャン
バー内に導入する。そして、導入後、水素雰囲気中で熱
処理を行うことにより保護酸化膜を除去した後、５５０
℃に加熱しつつジシラン（Ｓｉ2 Ｈ6 ）とゲルマン（Ｇ
ｅＨ4 ）を導入して、Ｓｉ基板１００のコレクタ開口部
１１０に露出している表面及び第１の堆積酸化膜１０８
の上に、図１の部分拡大図に示す厚さ約３０ｎｍのアン
ドープ層（ｉ−Ｓｉ1-x Ｇｅx 層）を選択的にエピタキ
シャル成長させた後、５５０℃に加熱しつつジシラン
（Ｓｉ2 Ｈ6 ）とゲルマン（ＧｅＨ4 ）にドーピング用
のジボラン（Ｂ2 Ｈ6 ）を含むガスをチャンバー内に導
入して、ｉ−Ｓｉ1-xＧｅx 層の上に厚さ約６０ｎｍの
Ｐ+ Ｓｉ1-x Ｇｅx 層をエピタキシャル成長させる。こ
れにより、トータル厚さが約９０ｎｍのＳｉ1-x Ｇｅx
層１１１ｂを形成する。そして、Ｓｉ1-x Ｇｅx 層１１
１ｂを形成した後、連続してチャンバー内に供給するガ
スをジシランに切り替えることにより、Ｓｉ1-x Ｇｅx
層１１１ｂのＰ+ Ｓｉ1-x Ｇｅx 層の上に厚さ約３０ｎ
ｍのＳｉキャップ層をエピタキシャル成長させる。この
Ｓｉ1-x Ｇｅx 層１１１ｂとＳｉキャップ層１１１ａと
により、Ｓｉ／Ｓｉ1-x Ｇｅx 層１１１が形成される。
ここで、Ｐ+ Ｓｉ1-x Ｇｅx 層中のボロン（Ｂ）の濃度
は２×１０18atoms ・ｃｍ-3である。このとき、Ｓｉキ
ャップ層１１１ａには不純物を導入しないでおく。そし
て、主としてＳｉ1-x Ｇｅx 層１１１ｂのうちの中央部
の下部が内部ベース１１９となる。
トキシシラン（ＴＥＯＳ）と酸素を用いた化学気相成長
法（ＣＶＤ）を処理温度６８０℃で行なって、ウエハ上
に厚さが約３０ｎｍの第１の堆積酸化膜１０８を形成し
た後、フッ酸等のウェットエッチングにより、第１の堆
積酸化膜１０８にコレクタ開口部１１０を形成する。そ
して、Ｓｉ基板１００のコレクタ開口部１１０に露出し
た部分をアンモニア水と過酸化水素水との混合液によっ
て処理し、その部分に厚さが１ｎｍ程度の保護酸化膜を
形成した状態で、ウエハをＵＨＶ−ＣＶＤ装置のチャン
バー内に導入する。そして、導入後、水素雰囲気中で熱
処理を行うことにより保護酸化膜を除去した後、５５０
℃に加熱しつつジシラン（Ｓｉ2 Ｈ6 ）とゲルマン（Ｇ
ｅＨ4 ）を導入して、Ｓｉ基板１００のコレクタ開口部
１１０に露出している表面及び第１の堆積酸化膜１０８
の上に、図１の部分拡大図に示す厚さ約３０ｎｍのアン
ドープ層（ｉ−Ｓｉ1-x Ｇｅx 層）を選択的にエピタキ
シャル成長させた後、５５０℃に加熱しつつジシラン
（Ｓｉ2 Ｈ6 ）とゲルマン（ＧｅＨ4 ）にドーピング用
のジボラン（Ｂ2 Ｈ6 ）を含むガスをチャンバー内に導
入して、ｉ−Ｓｉ1-xＧｅx 層の上に厚さ約６０ｎｍの
Ｐ+ Ｓｉ1-x Ｇｅx 層をエピタキシャル成長させる。こ
れにより、トータル厚さが約９０ｎｍのＳｉ1-x Ｇｅx
層１１１ｂを形成する。そして、Ｓｉ1-x Ｇｅx 層１１
１ｂを形成した後、連続してチャンバー内に供給するガ
スをジシランに切り替えることにより、Ｓｉ1-x Ｇｅx
層１１１ｂのＰ+ Ｓｉ1-x Ｇｅx 層の上に厚さ約３０ｎ
ｍのＳｉキャップ層をエピタキシャル成長させる。この
Ｓｉ1-x Ｇｅx 層１１１ｂとＳｉキャップ層１１１ａと
により、Ｓｉ／Ｓｉ1-x Ｇｅx 層１１１が形成される。
ここで、Ｐ+ Ｓｉ1-x Ｇｅx 層中のボロン（Ｂ）の濃度
は２×１０18atoms ・ｃｍ-3である。このとき、Ｓｉキ
ャップ層１１１ａには不純物を導入しないでおく。そし
て、主としてＳｉ1-x Ｇｅx 層１１１ｂのうちの中央部
の下部が内部ベース１１９となる。
【００４３】次に、図３（ａ）に示す工程で、ウエハ上
に、エッチストッパとなる膜厚３０ｎｍの第２の堆積酸
化膜１１２を形成した後、第２の堆積酸化膜１１２の上
に設けたレジストマスクＰr1を用いて、第２の堆積酸化
膜１１２をドライエッチングによりパターニングして、
ベース接合用開口部１１４を形成する。このとき、Ｓｉ
／Ｓｉ1-x Ｇｅx 層１１１の中央部は第２の堆積酸化膜
によって覆われており、ベース接合用開口部１１４には
Ｓｉ／Ｓｉ1-x Ｇｅx 層１１１の一部と第１の堆積酸化
膜１０８の一部とが露出している。次に、活性領域・分
離接合部におけるストレスの影響を抑えるために、ベー
ス接合用開口部１１４の形成に用いたレジストマスクＰ
r1を用いて、ボロン（Ｂ）などのＰ型の不純物のイオン
注入を行い、表面付近の濃度が３×１０17atoms ・ｃｍ
-3程度の接合リーク防止層１１３を形成する。
に、エッチストッパとなる膜厚３０ｎｍの第２の堆積酸
化膜１１２を形成した後、第２の堆積酸化膜１１２の上
に設けたレジストマスクＰr1を用いて、第２の堆積酸化
膜１１２をドライエッチングによりパターニングして、
ベース接合用開口部１１４を形成する。このとき、Ｓｉ
／Ｓｉ1-x Ｇｅx 層１１１の中央部は第２の堆積酸化膜
によって覆われており、ベース接合用開口部１１４には
Ｓｉ／Ｓｉ1-x Ｇｅx 層１１１の一部と第１の堆積酸化
膜１０８の一部とが露出している。次に、活性領域・分
離接合部におけるストレスの影響を抑えるために、ベー
ス接合用開口部１１４の形成に用いたレジストマスクＰ
r1を用いて、ボロン（Ｂ）などのＰ型の不純物のイオン
注入を行い、表面付近の濃度が３×１０17atoms ・ｃｍ
-3程度の接合リーク防止層１１３を形成する。
【００４４】次に、図３（ｂ）に示す工程で、ＣＶＤに
より、ウエハ上に、ボロンが１×１０20atoms ・ｃｍ-3
以上の高濃度でドープされた厚さ約１５０ｎｍのＰ+ ポ
リシリコン層１１５を堆積し、続いて、厚さ約１００ｎ
ｍの第３の堆積酸化膜１１７を堆積する。次に、ドライ
エッチングにより、第３の堆積酸化膜１１７とＰ+ ポリ
シリコン層１１５とをパターニングして、第３の堆積酸
化膜１１７とＰ+ ポリシリコン層１１５との中央部に第
２の堆積酸化膜１１２に達するベース開口部１１８を形
成する。このベース開口部１１８は第２の堆積酸化膜１
１２の中央部よりも小さく、ベース開口部１１８がベー
ス接合用開口部１１４に跨ることはない。この工程によ
り、Ｐ+ ポリシリコン層１１５とＳｉ／Ｓｉ1-x Ｇｅx
層１１１の中央部を除く部分とによって構成される外部
ベース１１６が形成される。ここで、本実施形態におい
ては、この時に第３の堆積酸化膜１１７とＰ+ ポリシリ
コン層１１５との図中の両端部をエッチングすることな
く残しておく。これによりエッチングした側壁に付着す
る残留物を極力抑えることができる。
より、ウエハ上に、ボロンが１×１０20atoms ・ｃｍ-3
以上の高濃度でドープされた厚さ約１５０ｎｍのＰ+ ポ
リシリコン層１１５を堆積し、続いて、厚さ約１００ｎ
ｍの第３の堆積酸化膜１１７を堆積する。次に、ドライ
エッチングにより、第３の堆積酸化膜１１７とＰ+ ポリ
シリコン層１１５とをパターニングして、第３の堆積酸
化膜１１７とＰ+ ポリシリコン層１１５との中央部に第
２の堆積酸化膜１１２に達するベース開口部１１８を形
成する。このベース開口部１１８は第２の堆積酸化膜１
１２の中央部よりも小さく、ベース開口部１１８がベー
ス接合用開口部１１４に跨ることはない。この工程によ
り、Ｐ+ ポリシリコン層１１５とＳｉ／Ｓｉ1-x Ｇｅx
層１１１の中央部を除く部分とによって構成される外部
ベース１１６が形成される。ここで、本実施形態におい
ては、この時に第３の堆積酸化膜１１７とＰ+ ポリシリ
コン層１１５との図中の両端部をエッチングすることな
く残しておく。これによりエッチングした側壁に付着す
る残留物を極力抑えることができる。
【００４５】次に、図４（ａ）に示す工程で、ＣＶＤに
より、ウエハの全面上に厚さ約３０ｎｍの第４の堆積酸
化膜１２０と厚さ約１５０ｎｍのポリシリコン膜とを堆
積する。そして、異方性ドライエッチングにより、第４
の堆積酸化膜１２０及びポリシリコン膜をエッチバック
して、Ｐ+ ポリシリコン層１１５及び第３の堆積酸化膜
１１７の側面上に第４の堆積酸化膜１２０を挟んでポリ
シリコンからなるサイドウォール１２１を形成する。次
に、フッ酸等によるウエットエッチングを行い、第２の
堆積酸化膜１１２及び第４の堆積酸化膜１２０のうち露
出している部分を除去する。このとき、ベース開口部１
１８においては、Ｓｉ／Ｓｉ1-x Ｇｅx層１１１の上部
のＳｉキャップ層が露出する。また、ウエットエッチン
グは等方性であることから第２の堆積酸化膜１１２及び
第４の堆積酸化膜１２０が横方向にもエッチングされ、
ベース開口部１１８の寸法が拡大する。
より、ウエハの全面上に厚さ約３０ｎｍの第４の堆積酸
化膜１２０と厚さ約１５０ｎｍのポリシリコン膜とを堆
積する。そして、異方性ドライエッチングにより、第４
の堆積酸化膜１２０及びポリシリコン膜をエッチバック
して、Ｐ+ ポリシリコン層１１５及び第３の堆積酸化膜
１１７の側面上に第４の堆積酸化膜１２０を挟んでポリ
シリコンからなるサイドウォール１２１を形成する。次
に、フッ酸等によるウエットエッチングを行い、第２の
堆積酸化膜１１２及び第４の堆積酸化膜１２０のうち露
出している部分を除去する。このとき、ベース開口部１
１８においては、Ｓｉ／Ｓｉ1-x Ｇｅx層１１１の上部
のＳｉキャップ層が露出する。また、ウエットエッチン
グは等方性であることから第２の堆積酸化膜１１２及び
第４の堆積酸化膜１２０が横方向にもエッチングされ、
ベース開口部１１８の寸法が拡大する。
【００４６】次に、図４（ｂ）に示す工程で、厚さ約１
００ｎｍのＮ- ポリシリコン層１２９ｂ（堆積時はアモ
ルファス状態である）と、厚さ約２００ｎｍのＮ+ ポリ
シリコン層１２９ａとを堆積した後、ドライエッチング
によってＮ- ポリシリコン層１２９ｂ及びＮ+ ポリシリ
コン層１２９ａをパターニングすることにより、エミッ
タ引き出し電極１２９を形成する。このとき、ポリシリ
コン膜を堆積する際のin-situ ドープによって、Ｎ+ ポ
リシリコン層１２９ａには約７×１０20atoms・ｃｍ-3
の濃度のリン（Ｐ）がドープされ、Ｎ- ポリシリコン層
１２９ａには約７×０19atoms ・ｃｍ-3の濃度のリン
（Ｐ）がドープされている。その後、９２５℃，１５ｓ
ｅｃの条件で熱処理を行なって、Ｎ- ポリシリコン層１
２９ｂからＳｉキャップ層１１１ａにリン（Ｐ）を拡散
させることにより、Ｓｉキャップ層１１１ａに基板の深
さ方向に向かって２×１０19atoms ・ｃｍ-3から１×１
０17atoms ・ｃｍ-3程度までの分布をもって、リン
（Ｐ）をドープする。これにより、エミッタ１３０が形
成される。
００ｎｍのＮ- ポリシリコン層１２９ｂ（堆積時はアモ
ルファス状態である）と、厚さ約２００ｎｍのＮ+ ポリ
シリコン層１２９ａとを堆積した後、ドライエッチング
によってＮ- ポリシリコン層１２９ｂ及びＮ+ ポリシリ
コン層１２９ａをパターニングすることにより、エミッ
タ引き出し電極１２９を形成する。このとき、ポリシリ
コン膜を堆積する際のin-situ ドープによって、Ｎ+ ポ
リシリコン層１２９ａには約７×１０20atoms・ｃｍ-3
の濃度のリン（Ｐ）がドープされ、Ｎ- ポリシリコン層
１２９ａには約７×０19atoms ・ｃｍ-3の濃度のリン
（Ｐ）がドープされている。その後、９２５℃，１５ｓ
ｅｃの条件で熱処理を行なって、Ｎ- ポリシリコン層１
２９ｂからＳｉキャップ層１１１ａにリン（Ｐ）を拡散
させることにより、Ｓｉキャップ層１１１ａに基板の深
さ方向に向かって２×１０19atoms ・ｃｍ-3から１×１
０17atoms ・ｃｍ-3程度までの分布をもって、リン
（Ｐ）をドープする。これにより、エミッタ１３０が形
成される。
【００４７】次に、図５（ａ）に示す工程で、ドライエ
ッチングにより、第３の堆積酸化膜１１７，Ｐ+ ポリシ
リコン層１１５及び第２の堆積酸化膜１１２をパターニ
ングして、外部ベース１１６の形状を決定する。
ッチングにより、第３の堆積酸化膜１１７，Ｐ+ ポリシ
リコン層１１５及び第２の堆積酸化膜１１２をパターニ
ングして、外部ベース１１６の形状を決定する。
【００４８】次に、図５（ｂ）に示す工程で、ウエハ上
に厚さが約１２０ｎｍの堆積酸化膜を形成した後、ドラ
イエッチングを行なって、エミッタ引き出し電極１２９
とＰ+ ポリシリコン層１１５の側面にサイドウォール１
２３を形成する。このときのドライエッチング（オーバ
ーエッチング）によって、第１の堆積酸化膜１０８の露
出している部分を除去して、エミッタ引き出し電極１２
９，Ｐ+ ポリシリコン層１１５及びＮ+ コレクタ引き出
し層１０７の表面を露出させる。
に厚さが約１２０ｎｍの堆積酸化膜を形成した後、ドラ
イエッチングを行なって、エミッタ引き出し電極１２９
とＰ+ ポリシリコン層１１５の側面にサイドウォール１
２３を形成する。このときのドライエッチング（オーバ
ーエッチング）によって、第１の堆積酸化膜１０８の露
出している部分を除去して、エミッタ引き出し電極１２
９，Ｐ+ ポリシリコン層１１５及びＮ+ コレクタ引き出
し層１０７の表面を露出させる。
【００４９】さらに、図１に示す構造を得るために、以
下の処理を行なう。まず、スパッタリングによって、ウ
エハの全面上に厚さが約４０ｎｍのＴｉ膜を堆積した
後、６７５℃，３０ｓｅｃのＲＴＡ（短時間アニール）
を行なうことにより、エミッタ引き出し電極１２９，Ｐ
+ ポリシリコン層１１５及びＮ+ コレクタ引き出し層１
０７の露出している表面にＴｉシリサイド層１２４を形
成する。その後、Ｔｉ膜の未反応部分のみを選択的に除
去した後、Ｔｉシリサイド層１２４の結晶構造を変化さ
せるためのアニールを行なう。
下の処理を行なう。まず、スパッタリングによって、ウ
エハの全面上に厚さが約４０ｎｍのＴｉ膜を堆積した
後、６７５℃，３０ｓｅｃのＲＴＡ（短時間アニール）
を行なうことにより、エミッタ引き出し電極１２９，Ｐ
+ ポリシリコン層１１５及びＮ+ コレクタ引き出し層１
０７の露出している表面にＴｉシリサイド層１２４を形
成する。その後、Ｔｉ膜の未反応部分のみを選択的に除
去した後、Ｔｉシリサイド層１２４の結晶構造を変化さ
せるためのアニールを行なう。
【００５０】次に、ウエハの全面上に層間絶縁膜１２５
を形成し、層間絶縁膜１２５を貫通してエミッタ引き出
し電極１２９，Ｐ+ ポリシリコン層１１５及びＮ+ コレ
クタ引き出し層１０７上のＴｉシリサイド層１２４に到
達する接続孔を形成する。そして、各接続孔内にＷ膜を
埋め込んでＷプラグ１２６を形成した後、ウエハの全面
上にアルミニウム合金膜を堆積した後、これをパターニ
ングして、各Ｗプラグ１２６に接続され、層間絶縁膜１
２５の上に延びる金属配線１２７を形成する。
を形成し、層間絶縁膜１２５を貫通してエミッタ引き出
し電極１２９，Ｐ+ ポリシリコン層１１５及びＮ+ コレ
クタ引き出し層１０７上のＴｉシリサイド層１２４に到
達する接続孔を形成する。そして、各接続孔内にＷ膜を
埋め込んでＷプラグ１２６を形成した後、ウエハの全面
上にアルミニウム合金膜を堆積した後、これをパターニ
ングして、各Ｗプラグ１２６に接続され、層間絶縁膜１
２５の上に延びる金属配線１２７を形成する。
【００５１】以上の工程により、図１に示す構造を有す
るＨＢＴ、つまり、Ｓｉ基板１００中のリン（Ｐ）がド
ープされたウェル層（レトログレードウェル１０１）か
らなるコレクタと、ボロン（Ｂ）がドープされたＰ+ Ｓ
ｉ1-x Ｇｅx 層からなるベースと、リン（Ｐ）がドープ
されたＳｉキャップ層１１１ａからなるエミッタとを備
えたＨＢＴが形成される。
るＨＢＴ、つまり、Ｓｉ基板１００中のリン（Ｐ）がド
ープされたウェル層（レトログレードウェル１０１）か
らなるコレクタと、ボロン（Ｂ）がドープされたＰ+ Ｓ
ｉ1-x Ｇｅx 層からなるベースと、リン（Ｐ）がドープ
されたＳｉキャップ層１１１ａからなるエミッタとを備
えたＨＢＴが形成される。
【００５２】本実施形態のＨＢＴ又はその製造方法によ
ると、高濃度のリン（Ｐ）を含むＮ+ ポリシリコン層１
２９ａとＳｉキャップ層１１１ａとの間に、低濃度のリ
ン（Ｐ）を含むＰ- ポリシリコン層１２９ｂを介在させ
たので、Ｓｉキャップ層１１１ａ（エミッタ１３０）に
高濃度のリン（Ｐ）が拡散することに起因する内部ベー
ス層１１９におけるボロン（Ｂ）の濃度分布の広がりを
抑制することができる。
ると、高濃度のリン（Ｐ）を含むＮ+ ポリシリコン層１
２９ａとＳｉキャップ層１１１ａとの間に、低濃度のリ
ン（Ｐ）を含むＰ- ポリシリコン層１２９ｂを介在させ
たので、Ｓｉキャップ層１１１ａ（エミッタ１３０）に
高濃度のリン（Ｐ）が拡散することに起因する内部ベー
ス層１１９におけるボロン（Ｂ）の濃度分布の広がりを
抑制することができる。
【００５３】図６は、本実施形態におけるエミッタ引き
出し電極１２９からＳｉ基板１００に至る縦断面におけ
るリン（Ｐ）及びボロン（Ｂ）の濃度分布を模式的に示
す図である。同図に示すように、エミッタ引き出し電極
１２９中のＮ+ ポリシリコン層１２９ａにおいてはリン
（Ｐ）の濃度が活性化に十分な値になっており、ＨＢＴ
の所望の特性を得るために必要なエミッタ引き出し電極
１２９の低抵抗性が確保されている。一方、Ｓｉキャッ
プ層１１１ａの上部に設けられるエミッタ１３０におい
ては、固溶限以下でかつエミッタとして機能するのに十
分な濃度のリン（Ｐ）がドープされている。そして、内
部ベース１１９となるＰ+ Ｓｉ1-x Ｇｅx 層におけるボ
ロン（Ｂ）の濃度分布は、Ｓｉキャップ層１１１ａやｉ
−Ｓｉ1-x Ｇｅx 層に大きく広がることなく急峻さを保
っている。このような不純物の濃度分布が得られること
は、以下のようなシミュレーションによって確認されて
いる。
出し電極１２９からＳｉ基板１００に至る縦断面におけ
るリン（Ｐ）及びボロン（Ｂ）の濃度分布を模式的に示
す図である。同図に示すように、エミッタ引き出し電極
１２９中のＮ+ ポリシリコン層１２９ａにおいてはリン
（Ｐ）の濃度が活性化に十分な値になっており、ＨＢＴ
の所望の特性を得るために必要なエミッタ引き出し電極
１２９の低抵抗性が確保されている。一方、Ｓｉキャッ
プ層１１１ａの上部に設けられるエミッタ１３０におい
ては、固溶限以下でかつエミッタとして機能するのに十
分な濃度のリン（Ｐ）がドープされている。そして、内
部ベース１１９となるＰ+ Ｓｉ1-x Ｇｅx 層におけるボ
ロン（Ｂ）の濃度分布は、Ｓｉキャップ層１１１ａやｉ
−Ｓｉ1-x Ｇｅx 層に大きく広がることなく急峻さを保
っている。このような不純物の濃度分布が得られること
は、以下のようなシミュレーションによって確認されて
いる。
【００５４】図７は、Ｐ+ Ｓｉ1-x Ｇｅx 層におけるボ
ロン（Ｂ）の増速拡散が、エミッタ引き出し電極１２９
を構成するポリシリコン層におけるリン（Ｐ）の濃度に
よってどのように変化するかを調べるために行なったシ
ミュレーション結果を示す図である。同図において、横
軸は相対的な深さを表し、縦軸はリン（Ｐ）又はボロン
（Ｂ）の濃度（atoms ・ｃｍ-3）を表している。そし
て、スペーサであるｉ−Ｓｉ1-x Ｇｅx 層の厚みを４０
ｎｍとし、ベースであるＰ+ Ｓｉ1-x Ｇｅx 層の厚みを
４０ｎｍとし、Ｓｉキャップ層の厚みを４０ｎｍとし
て、９２５℃，１５ｓｅｃの条件で拡散のための熱処理
を行なったという条件設定をしている。ただし、ポリシ
リコン層中での拡散による不純物の濃度分布をシミュレ
ーションすることは困難であるので、ポリシリコン層内
では不純物の濃度は一定であると仮定している。また、
同図の右方には、ボロン（Ｂ）及びリン（Ｐ）の各デー
タについて、ポリシリコン層（ＤＰＳ）中におけるリン
の濃度（atoms ・ｃｍ-3）が示されている。例えば、デ
ータＢ（ＤＰＳ ７Ｅ２０）は、Ｐ- ポリシリコン層１
２９ｂに７×１０20atoms ・ｃｍ-3の濃度リン（Ｐ）を
ドープしたときに、Ｐ+Ｓｉ1-x Ｇｅx 層（内部ベー
ス）にドープしたボロンがどのように拡散したかを示
し、データＰ（ＤＰＳ ７Ｅ２０）は、Ｎ- ポリシリコ
ン層１２９ｂに７×１０20atoms ・ｃｍ-3の濃度リン
（Ｐ）をドープしたときに、Ｓｉキャップ層１１１ａ内
にそのリン（Ｐ）がどのように拡散したかを示してい
る。
ロン（Ｂ）の増速拡散が、エミッタ引き出し電極１２９
を構成するポリシリコン層におけるリン（Ｐ）の濃度に
よってどのように変化するかを調べるために行なったシ
ミュレーション結果を示す図である。同図において、横
軸は相対的な深さを表し、縦軸はリン（Ｐ）又はボロン
（Ｂ）の濃度（atoms ・ｃｍ-3）を表している。そし
て、スペーサであるｉ−Ｓｉ1-x Ｇｅx 層の厚みを４０
ｎｍとし、ベースであるＰ+ Ｓｉ1-x Ｇｅx 層の厚みを
４０ｎｍとし、Ｓｉキャップ層の厚みを４０ｎｍとし
て、９２５℃，１５ｓｅｃの条件で拡散のための熱処理
を行なったという条件設定をしている。ただし、ポリシ
リコン層中での拡散による不純物の濃度分布をシミュレ
ーションすることは困難であるので、ポリシリコン層内
では不純物の濃度は一定であると仮定している。また、
同図の右方には、ボロン（Ｂ）及びリン（Ｐ）の各デー
タについて、ポリシリコン層（ＤＰＳ）中におけるリン
の濃度（atoms ・ｃｍ-3）が示されている。例えば、デ
ータＢ（ＤＰＳ ７Ｅ２０）は、Ｐ- ポリシリコン層１
２９ｂに７×１０20atoms ・ｃｍ-3の濃度リン（Ｐ）を
ドープしたときに、Ｐ+Ｓｉ1-x Ｇｅx 層（内部ベー
ス）にドープしたボロンがどのように拡散したかを示
し、データＰ（ＤＰＳ ７Ｅ２０）は、Ｎ- ポリシリコ
ン層１２９ｂに７×１０20atoms ・ｃｍ-3の濃度リン
（Ｐ）をドープしたときに、Ｓｉキャップ層１１１ａ内
にそのリン（Ｐ）がどのように拡散したかを示してい
る。
【００５５】図７に示すように、Ｓｉキャップ層に接す
るポリシリコン層に約７×１０20atoms ・ｃｍ-3の濃度
のリン（Ｐ）をドープさせた場合には、Ｐ+ Ｓｉ1-x Ｇ
ｅx層からのボロンの拡散が増速されて、Ｓｉキャップ
層内にボロン（Ｂ）のピークが現れている。また、Ｓｉ
キャップ層に接するポリシリコン層に約２×１０20atom
s ・ｃｍ-3の濃度のリン（Ｐ）をドープさせた場合に
は、Ｓｉキャップ層中にボロン（Ｂ）のピークが現れる
ことはないが、Ｓｉキャップ層及びｉ−Ｓｉ1-xＧｅx
層内にボロン（Ｂ）が広がっており、特に、ＨＢＴ中に
おけるＳｉキャップ層の厚みが１０ｎｍのときにはＳｉ
キャップ層の最上部で約３×１０17atoms・ｃｍ-3の濃
度のボロン（Ｂ）が存在することになり、好ましくない
ことがわかる。一方、Ｓｉキャップ層に接するポリシリ
コン層にたかだか約７×０19atoms・ｃｍ-3の濃度のリ
ン（Ｐ）をドープさせた場合には、Ｐ+ Ｓｉ1-x Ｇｅx
層からＳｉキャップ層及びｉ−Ｓｉ1-x Ｇｅx 層へのボ
ロン（Ｂ）の拡散が抑制されており、ボロン（Ｂ）の濃
度分布の急峻性が保たれている。そして、Ｓｉキャップ
層においても、約２×１０19atoms ・ｃｍ-3の濃度のリ
ン（Ｐ）がドープされているので、ＨＢＴの動作に必要
な濃度の不純物がすべての領域にドープされていること
になる。
るポリシリコン層に約７×１０20atoms ・ｃｍ-3の濃度
のリン（Ｐ）をドープさせた場合には、Ｐ+ Ｓｉ1-x Ｇ
ｅx層からのボロンの拡散が増速されて、Ｓｉキャップ
層内にボロン（Ｂ）のピークが現れている。また、Ｓｉ
キャップ層に接するポリシリコン層に約２×１０20atom
s ・ｃｍ-3の濃度のリン（Ｐ）をドープさせた場合に
は、Ｓｉキャップ層中にボロン（Ｂ）のピークが現れる
ことはないが、Ｓｉキャップ層及びｉ−Ｓｉ1-xＧｅx
層内にボロン（Ｂ）が広がっており、特に、ＨＢＴ中に
おけるＳｉキャップ層の厚みが１０ｎｍのときにはＳｉ
キャップ層の最上部で約３×１０17atoms・ｃｍ-3の濃
度のボロン（Ｂ）が存在することになり、好ましくない
ことがわかる。一方、Ｓｉキャップ層に接するポリシリ
コン層にたかだか約７×０19atoms・ｃｍ-3の濃度のリ
ン（Ｐ）をドープさせた場合には、Ｐ+ Ｓｉ1-x Ｇｅx
層からＳｉキャップ層及びｉ−Ｓｉ1-x Ｇｅx 層へのボ
ロン（Ｂ）の拡散が抑制されており、ボロン（Ｂ）の濃
度分布の急峻性が保たれている。そして、Ｓｉキャップ
層においても、約２×１０19atoms ・ｃｍ-3の濃度のリ
ン（Ｐ）がドープされているので、ＨＢＴの動作に必要
な濃度の不純物がすべての領域にドープされていること
になる。
【００５６】すなわち、上述の製造工程に示すように、
約７×０19atoms ・ｃｍ-3の低濃度のリン（Ｐ）を含む
Ｎ- ポリシリコン層１２９ｂをＳｉキャップ層１１１ａ
の直上に堆積し、その上に約７×１０20atoms ・ｃｍ-3
の高濃度のリン（Ｐ）を含むＮ+ ポリシリコン層１２９
ａを堆積することによって、図６に示すような不純物の
濃度分布を実現できることがわかる。
約７×０19atoms ・ｃｍ-3の低濃度のリン（Ｐ）を含む
Ｎ- ポリシリコン層１２９ｂをＳｉキャップ層１１１ａ
の直上に堆積し、その上に約７×１０20atoms ・ｃｍ-3
の高濃度のリン（Ｐ）を含むＮ+ ポリシリコン層１２９
ａを堆積することによって、図６に示すような不純物の
濃度分布を実現できることがわかる。
【００５７】Ｎ- ポリシリコン層１２９ｂにおけるリン
（Ｐ）の濃度は、Ｓｉキャップ層１１１ａに対して固溶
限の濃度のリンを拡散させる濃度以下の濃度のリンを含
むことが好ましい。Ｓｉキャップ層１１１ａ内に固溶限
以上のリン（Ｐ）がドープされていると、点欠陥を発生
させ、これがボロンの拡散を助長していると考えられる
からである。ここで、Ｓｉ単結晶へのリンの固溶限は、
約１×１０20atoms ・ｃｍ-3程度であり、各種半導体へ
のリンの固溶限は、その半導体の材質に応じて定まる固
有の値である。一方、Ｎ- ポリシリコン層１２９ｂにお
けるリン（Ｐ）の濃度は、あまりにリン（Ｐ）の濃度が
低いとリン（Ｐ）の拡散のための駆動力が得られないこ
とから、Ｓｉキャップ層１１１ａ内にリン（Ｐ）が拡散
しうる濃度以上でなければならない。このときのＳｉキ
ャップ層１１１ａの上端部とＮ-ポリシリコン層１２９
ｂとにおけるリン濃度の差は、図７のようなシミュレー
ションによって求めることができるし、サンプルをＳＩ
ＭＳで測定することによっても確認することができる。
例えば、図７に示すリン（Ｐ）（ＤＰＳ ７Ｅ１９）の
データが得られた試料の場合、Ｓｉキャップ層１１１ａ
の上端部におけるリン（Ｐ）の濃度が約２×１０19atom
s ・ｃｍ-3で、Ｎ- ポリシリコン層１２９ｂにおけるリ
ン（Ｐ）の濃度が約６×１０19atoms ・ｃｍ-3である。
他の試料についても考慮すると、今回シミュレーション
を行なったサンプルに関する限り、Ｎ- ポリシリコン層
１２９ｂにはＳｉキャップ層１１１ａにドープしようと
するリン（Ｐ）の３倍程度の濃度のリンを含んでいる必
要があることになる。ただし、この両者の濃度差はポリ
シリコンやアモルファスシリコン（堆積時には、一般的
にはアモルファスシリコンであることが多い）の堆積条
件や、下地のＳｉキャップ層１１１ａとＮ- ポリシリコ
ン層１２９ｂとの境界層の状態、例えば自然酸化膜の有
無，厚みなどによって異なる。つまり、Ｎ- ポリシリコ
ン層１２９ｂにおけるリン（Ｐ）の濃度の適正な範囲
は、当該製造プロセスについての試料を用いて実験的に
決定することができる。
（Ｐ）の濃度は、Ｓｉキャップ層１１１ａに対して固溶
限の濃度のリンを拡散させる濃度以下の濃度のリンを含
むことが好ましい。Ｓｉキャップ層１１１ａ内に固溶限
以上のリン（Ｐ）がドープされていると、点欠陥を発生
させ、これがボロンの拡散を助長していると考えられる
からである。ここで、Ｓｉ単結晶へのリンの固溶限は、
約１×１０20atoms ・ｃｍ-3程度であり、各種半導体へ
のリンの固溶限は、その半導体の材質に応じて定まる固
有の値である。一方、Ｎ- ポリシリコン層１２９ｂにお
けるリン（Ｐ）の濃度は、あまりにリン（Ｐ）の濃度が
低いとリン（Ｐ）の拡散のための駆動力が得られないこ
とから、Ｓｉキャップ層１１１ａ内にリン（Ｐ）が拡散
しうる濃度以上でなければならない。このときのＳｉキ
ャップ層１１１ａの上端部とＮ-ポリシリコン層１２９
ｂとにおけるリン濃度の差は、図７のようなシミュレー
ションによって求めることができるし、サンプルをＳＩ
ＭＳで測定することによっても確認することができる。
例えば、図７に示すリン（Ｐ）（ＤＰＳ ７Ｅ１９）の
データが得られた試料の場合、Ｓｉキャップ層１１１ａ
の上端部におけるリン（Ｐ）の濃度が約２×１０19atom
s ・ｃｍ-3で、Ｎ- ポリシリコン層１２９ｂにおけるリ
ン（Ｐ）の濃度が約６×１０19atoms ・ｃｍ-3である。
他の試料についても考慮すると、今回シミュレーション
を行なったサンプルに関する限り、Ｎ- ポリシリコン層
１２９ｂにはＳｉキャップ層１１１ａにドープしようと
するリン（Ｐ）の３倍程度の濃度のリンを含んでいる必
要があることになる。ただし、この両者の濃度差はポリ
シリコンやアモルファスシリコン（堆積時には、一般的
にはアモルファスシリコンであることが多い）の堆積条
件や、下地のＳｉキャップ層１１１ａとＮ- ポリシリコ
ン層１２９ｂとの境界層の状態、例えば自然酸化膜の有
無，厚みなどによって異なる。つまり、Ｎ- ポリシリコ
ン層１２９ｂにおけるリン（Ｐ）の濃度の適正な範囲
は、当該製造プロセスについての試料を用いて実験的に
決定することができる。
【００５８】また、Ｎ- ポリシリコン層１２９ｂの厚み
の範囲は、Ｎ+ ポリシリコン層１２９ａ中のリン（Ｐ）
の濃度との関係で定まり、Ｎ+ ポリシリコン層１２９ａ
からのリン（Ｐ）の拡散によってＳｉキャップ層１１１
ａに固溶限以上のリン（Ｐ）がドープされず、かつ、エ
ミッタ引き出し電極１２９全体に必要な低抵抗性が得ら
れる範囲であればよい。
の範囲は、Ｎ+ ポリシリコン層１２９ａ中のリン（Ｐ）
の濃度との関係で定まり、Ｎ+ ポリシリコン層１２９ａ
からのリン（Ｐ）の拡散によってＳｉキャップ層１１１
ａに固溶限以上のリン（Ｐ）がドープされず、かつ、エ
ミッタ引き出し電極１２９全体に必要な低抵抗性が得ら
れる範囲であればよい。
【００５９】なお、Ｎ+ ポリシリコン層１２９ａ，Ｎ-
ポリシリコン層１２９ｂの２層だけでなく、中間的な濃
度のリンを含む第３のポリシリコン層を両者の間に形成
するなど、３層以上のポリシリコン層を形成してもよい
し、ポリシリコン中におけるリンの濃度が固溶限以下の
濃度から固溶限を越える濃度まで連続的に変化するよう
にリンをドープしてもよい。
ポリシリコン層１２９ｂの２層だけでなく、中間的な濃
度のリンを含む第３のポリシリコン層を両者の間に形成
するなど、３層以上のポリシリコン層を形成してもよい
し、ポリシリコン中におけるリンの濃度が固溶限以下の
濃度から固溶限を越える濃度まで連続的に変化するよう
にリンをドープしてもよい。
【００６０】（第２の実施形態）
図８は、本発明の第２の実施形態のヘテロバイポーラト
ランジスタ（ＨＢＴ）である半導体装置の断面図であ
る。ただし、同図にはＨＢＴの構造のみが示されている
が、共通の基板上にＣＭＯＳデバイスが設けられている
ことが多く、その場合には、図示しない領域にＣＭＯＳ
デバイスのＭＩＳトランジスタが形成されているものと
する。
ランジスタ（ＨＢＴ）である半導体装置の断面図であ
る。ただし、同図にはＨＢＴの構造のみが示されている
が、共通の基板上にＣＭＯＳデバイスが設けられている
ことが多く、その場合には、図示しない領域にＣＭＯＳ
デバイスのＭＩＳトランジスタが形成されているものと
する。
【００６１】同図に示すように、本実施形態におけるＨ
ＢＴの構造は、上記第１の実施形態におけるＨＢＴの構
造とほとんど同じであるが、エミッタ引き出し電極１２
９の構造と、Ｓｉキャップ層１１１ａ内の不純物の濃度
分布などが異なっている。以下、第１の実施形態と同じ
構造については説明を省略し、第１の実施形態と異なる
点のみを説明する。
ＢＴの構造は、上記第１の実施形態におけるＨＢＴの構
造とほとんど同じであるが、エミッタ引き出し電極１２
９の構造と、Ｓｉキャップ層１１１ａ内の不純物の濃度
分布などが異なっている。以下、第１の実施形態と同じ
構造については説明を省略し、第１の実施形態と異なる
点のみを説明する。
【００６２】本実施形態においては、エミッタ引き出し
電極１２９はＮ+ ポリシリコン層のみから構成されてお
り、Ｓｉキャップ層１１１ａの上部であるエミッタ層１
３０には、Ｓｉ単結晶への固溶限以上の濃度のリン
（Ｐ）がドープされている。ただし、Ｓｉキャップ層１
１１ａの上部には、比較的高濃度のボロン（Ｂ）もドー
プされていて、後述するように、このボロン（Ｂ）の存
在により、内部ベースとなるＰ+ Ｓｉ1-x Ｇｅx 層にお
けるボロン（Ｂ）の濃度分布の急峻性が保持されてい
る。
電極１２９はＮ+ ポリシリコン層のみから構成されてお
り、Ｓｉキャップ層１１１ａの上部であるエミッタ層１
３０には、Ｓｉ単結晶への固溶限以上の濃度のリン
（Ｐ）がドープされている。ただし、Ｓｉキャップ層１
１１ａの上部には、比較的高濃度のボロン（Ｂ）もドー
プされていて、後述するように、このボロン（Ｂ）の存
在により、内部ベースとなるＰ+ Ｓｉ1-x Ｇｅx 層にお
けるボロン（Ｂ）の濃度分布の急峻性が保持されてい
る。
【００６３】図９（ａ），（ｂ）は、本実施形態におけ
る半導体装置の製造工程の一部を示す図である。本実施
形態においても、第１の実施形態における図２（ａ）〜
図３（ａ）までの工程と同じを行なう。ただし、本実施
形態においては、第２の堆積酸化膜１１２の厚みは約１
０ｎｍである。
る半導体装置の製造工程の一部を示す図である。本実施
形態においても、第１の実施形態における図２（ａ）〜
図３（ａ）までの工程と同じを行なう。ただし、本実施
形態においては、第２の堆積酸化膜１１２の厚みは約１
０ｎｍである。
【００６４】そして、図９（ａ）に示す工程で、ＣＶＤ
により、ウエハ上にアンドープのポリシリコン膜を堆積
した後、ポリシリコン膜にドーズ量３×１０15atoms ・
ｃｍ-2の条件でボロン（Ｂ）のイオン注入を行なって高
濃度にドープされた厚さ約１５０ｎｍのＰ+ ポリシリコ
ン層１１５を形成する。続いて、厚さ約１００ｎｍの第
３の堆積酸化膜１１７を堆積した後、９５０℃，１５ｓ
ｅｃの条件でＰ+ ポリシリコン層１１５中のボロン
（Ｂ）を拡散させる。この熱処理によって、Ｐ+ ポリシ
リコン層１１５中のボロン（Ｂ）が第２の堆積酸化膜１
１２を通過して、Ｓｉキャップ層１１１ａ中にドープさ
れる。
により、ウエハ上にアンドープのポリシリコン膜を堆積
した後、ポリシリコン膜にドーズ量３×１０15atoms ・
ｃｍ-2の条件でボロン（Ｂ）のイオン注入を行なって高
濃度にドープされた厚さ約１５０ｎｍのＰ+ ポリシリコ
ン層１１５を形成する。続いて、厚さ約１００ｎｍの第
３の堆積酸化膜１１７を堆積した後、９５０℃，１５ｓ
ｅｃの条件でＰ+ ポリシリコン層１１５中のボロン
（Ｂ）を拡散させる。この熱処理によって、Ｐ+ ポリシ
リコン層１１５中のボロン（Ｂ）が第２の堆積酸化膜１
１２を通過して、Ｓｉキャップ層１１１ａ中にドープさ
れる。
【００６５】次に、図９（ｂ）に示す工程で、ドライエ
ッチングにより、第３の堆積酸化膜１１７とＰ+ ポリシ
リコン層１１５とをパターニングして、第３の堆積酸化
膜１１７とＰ+ ポリシリコン層１１５との中央部に第２
の堆積酸化膜１１２に達するベース開口部１１８を形成
する。このベース開口部１１８は第２の堆積酸化膜１１
２の中央部よりも小さく、ベース開口部１１８がベース
接合用開口部１１４に跨ることはない。この工程によ
り、Ｐ+ ポリシリコン層１１５とＳｉ／Ｓｉ1-xＧｅx
層１１１の中央部を除く部分とによって構成される外部
ベース１１６が形成される。
ッチングにより、第３の堆積酸化膜１１７とＰ+ ポリシ
リコン層１１５とをパターニングして、第３の堆積酸化
膜１１７とＰ+ ポリシリコン層１１５との中央部に第２
の堆積酸化膜１１２に達するベース開口部１１８を形成
する。このベース開口部１１８は第２の堆積酸化膜１１
２の中央部よりも小さく、ベース開口部１１８がベース
接合用開口部１１４に跨ることはない。この工程によ
り、Ｐ+ ポリシリコン層１１５とＳｉ／Ｓｉ1-xＧｅx
層１１１の中央部を除く部分とによって構成される外部
ベース１１６が形成される。
【００６６】その後の工程は図示しないが、図４（ａ）
〜図５（ｂ）に示す工程とほぼ同じ処理を行なう。ただ
し、エミッタ引き出し電極１２９を形成する際には、Ｎ
+ ポリシリコン層のみを堆積した後、これをパターニン
グするようにしている。
〜図５（ｂ）に示す工程とほぼ同じ処理を行なう。ただ
し、エミッタ引き出し電極１２９を形成する際には、Ｎ
+ ポリシリコン層のみを堆積した後、これをパターニン
グするようにしている。
【００６７】図１０は、本実施形態におけるＳｉ／Ｓｉ
1-x Ｇｅx 層１１１の縦断面におけるリン（Ｐ）及びボ
ロン（Ｂ）の濃度分布を模式的に示す図である。同図に
示すように、Ｓｉキャップ層１１１ａの上部には、Ｐ+
ポリシリコン層１１５から第２の堆積酸化膜１１２を通
過して拡散したボロン（Ｂ）が高濃度にドープされてい
る。すなわち、Ｓｉキャップ層１１１ａ内のエミッタ引
き出し電極１２９との界面では、ボロン（Ｂ）の濃度は
極めて低いがその後下方に向かって急激にボロン濃度が
増大し、Ｓｉキャップ層１１１ａ内のエミッタ引き出し
電極１２９との界面から数ｎｍ離れた位置でボロン
（Ｂ）濃度のピークが現れている。そして、内部ベース
１１９となるＰ+ Ｓｉ1-x Ｇｅx 層におけるボロン
（Ｂ）の濃度分布は、Ｓｉキャップ層１１１ａやｉ−Ｓ
ｉ1-x Ｇｅx 層に大きく広がることなく急峻さを保って
いる。なお、Ｓｉキャップ層１１１ａの上部に高濃度の
ボロン（Ｂ）がドープされても、さらに高濃度のリン
（Ｐ）がドープされているので、エミッタ１３０は高濃
度のＮ型であり、ＮＰＮバイポーラトランジスタとして
の機能が損なわれることはない。このような不純物の濃
度分布が得られることは、以下のようなシミュレーショ
ンによって確認されている。
1-x Ｇｅx 層１１１の縦断面におけるリン（Ｐ）及びボ
ロン（Ｂ）の濃度分布を模式的に示す図である。同図に
示すように、Ｓｉキャップ層１１１ａの上部には、Ｐ+
ポリシリコン層１１５から第２の堆積酸化膜１１２を通
過して拡散したボロン（Ｂ）が高濃度にドープされてい
る。すなわち、Ｓｉキャップ層１１１ａ内のエミッタ引
き出し電極１２９との界面では、ボロン（Ｂ）の濃度は
極めて低いがその後下方に向かって急激にボロン濃度が
増大し、Ｓｉキャップ層１１１ａ内のエミッタ引き出し
電極１２９との界面から数ｎｍ離れた位置でボロン
（Ｂ）濃度のピークが現れている。そして、内部ベース
１１９となるＰ+ Ｓｉ1-x Ｇｅx 層におけるボロン
（Ｂ）の濃度分布は、Ｓｉキャップ層１１１ａやｉ−Ｓ
ｉ1-x Ｇｅx 層に大きく広がることなく急峻さを保って
いる。なお、Ｓｉキャップ層１１１ａの上部に高濃度の
ボロン（Ｂ）がドープされても、さらに高濃度のリン
（Ｐ）がドープされているので、エミッタ１３０は高濃
度のＮ型であり、ＮＰＮバイポーラトランジスタとして
の機能が損なわれることはない。このような不純物の濃
度分布が得られることは、以下のようなシミュレーショ
ンによって確認されている。
【００６８】図１１は、本実施形態の半導体装置の製造
工程のように、酸化膜を挟んでＰ+ポリシリコン層から
ボロン（Ｂ）をＳｉキャップ層に拡散させたときのＳＩ
ＭＳの測定データを示す図である。同図において、横軸
は相対的な深さを表し、縦軸はリン（Ｐ）又はボロン
（Ｂ）の濃度（atoms ・ｃｍ-3）を表している。そし
て、Ｐ+ ポリシリコン層におけるボロンの濃度を１×１
０20atoms ・ｃｍ-3とし、ボロンの拡散時におけるＰ+
ポリシリコン層とＳｉキャップ層との間に介在する酸化
膜の厚みを１０ｎｍとしている。ただし、図１１のデー
タはＰ+ ポリシリコン層をパターニングした後引き出し
電極を形成したものについてのデータである。また、９
５０℃，１５ｓｅｃの条件でドライブイン拡散のための
熱処理を行なっている。なお、リン（ｐ）のデータは正
確な値が得られなかったので、図示されていないが、図
中破線に示す分布になっているものと推測される。
工程のように、酸化膜を挟んでＰ+ポリシリコン層から
ボロン（Ｂ）をＳｉキャップ層に拡散させたときのＳＩ
ＭＳの測定データを示す図である。同図において、横軸
は相対的な深さを表し、縦軸はリン（Ｐ）又はボロン
（Ｂ）の濃度（atoms ・ｃｍ-3）を表している。そし
て、Ｐ+ ポリシリコン層におけるボロンの濃度を１×１
０20atoms ・ｃｍ-3とし、ボロンの拡散時におけるＰ+
ポリシリコン層とＳｉキャップ層との間に介在する酸化
膜の厚みを１０ｎｍとしている。ただし、図１１のデー
タはＰ+ ポリシリコン層をパターニングした後引き出し
電極を形成したものについてのデータである。また、９
５０℃，１５ｓｅｃの条件でドライブイン拡散のための
熱処理を行なっている。なお、リン（ｐ）のデータは正
確な値が得られなかったので、図示されていないが、図
中破線に示す分布になっているものと推測される。
【００６９】図１１に示すように、上記図１０にほぼ対
応するリン（Ｐ）及びボロン（Ｂ）の濃度分布が得られ
ていることがわかる。つまり、Ｐ+ Ｓｉ1-x Ｇｅx 層か
ら両側のＳｉキャップ層及びｉ−Ｓｉ1-x Ｇｅx 層への
ボロン（Ｂ）の拡散が抑制されており、ボロン（Ｂ）の
濃度分布の急峻性が保たれている。つまり、Ｓｉキャッ
プ層１１１ａ及びコレクタ層１０２側へのボロンの拡散
も抑制される。図１１に示すように、本実施形態のよう
な製造工程では、イオン注入では重量の大きい１１Ｂの
みがＰ+ ポリシリコン層１１５中にドープされるので、
図１１に現れているボロン（Ｂ）のピークは、Ｐ+ Ｓｉ
1-x Ｇｅx 層からのボロン（Ｂ）の拡散によるものでは
なく、Ｐ+ ポリシリコン層１１５からの拡散によるもの
であることがわかる。なお、ＳＩＭＳによる測定の特性
上、スパッタリングされる領域に幅があるので、Ｐ+ Ｓ
ｉ1-x Ｇｅx 層中のボロンの濃度分布が広がっているよ
うに見えるが、現実には急峻な分布があると推測しう
る。
応するリン（Ｐ）及びボロン（Ｂ）の濃度分布が得られ
ていることがわかる。つまり、Ｐ+ Ｓｉ1-x Ｇｅx 層か
ら両側のＳｉキャップ層及びｉ−Ｓｉ1-x Ｇｅx 層への
ボロン（Ｂ）の拡散が抑制されており、ボロン（Ｂ）の
濃度分布の急峻性が保たれている。つまり、Ｓｉキャッ
プ層１１１ａ及びコレクタ層１０２側へのボロンの拡散
も抑制される。図１１に示すように、本実施形態のよう
な製造工程では、イオン注入では重量の大きい１１Ｂの
みがＰ+ ポリシリコン層１１５中にドープされるので、
図１１に現れているボロン（Ｂ）のピークは、Ｐ+ Ｓｉ
1-x Ｇｅx 層からのボロン（Ｂ）の拡散によるものでは
なく、Ｐ+ ポリシリコン層１１５からの拡散によるもの
であることがわかる。なお、ＳＩＭＳによる測定の特性
上、スパッタリングされる領域に幅があるので、Ｐ+ Ｓ
ｉ1-x Ｇｅx 層中のボロンの濃度分布が広がっているよ
うに見えるが、現実には急峻な分布があると推測しう
る。
【００７０】すなわち、上述の製造工程に示すように、
第２の堆積酸化膜１１２を挟んでＰ+ ポリシリコン層１
１５からボロン（Ｂ）をＳｉキャップ層１１１ａまで拡
散させることにより、内部ベースであるＰ+ Ｓｉ1-x Ｇ
ｅx 層におけるボロン（Ｂ）の濃度分布を急峻に保持し
うることが経験的に確かめられた。
第２の堆積酸化膜１１２を挟んでＰ+ ポリシリコン層１
１５からボロン（Ｂ）をＳｉキャップ層１１１ａまで拡
散させることにより、内部ベースであるＰ+ Ｓｉ1-x Ｇ
ｅx 層におけるボロン（Ｂ）の濃度分布を急峻に保持し
うることが経験的に確かめられた。
【００７１】このように、Ｐ+ Ｓｉ1-x Ｇｅx 層におけ
るボロン（Ｂ）の濃度分布を急峻に維持しうる理由につ
いてはまだ確認されていない。本発明者の推測では、Ｎ
+ ポリシリコン層からなるエミッタ引き出し電極１２９
からＳｉ単結晶への固有限以上に高濃度のリン（Ｐ）が
Ｓｉキャップ層１１１ａに拡散することで、Ｓｉキャッ
プ層１１１ａ内に点欠陥が生じたとしても、Ｐ+ ポリシ
リコン層１１５からＳｉキャップ層１１１ａに拡散して
きたボロン（Ｂ）によって点欠陥が占拠される結果、Ｐ
+ Ｓｉ1-x Ｇｅx 層つまり内部ベースのボロン（Ｂ）の
拡散が抑制されるものと考えることができる。
るボロン（Ｂ）の濃度分布を急峻に維持しうる理由につ
いてはまだ確認されていない。本発明者の推測では、Ｎ
+ ポリシリコン層からなるエミッタ引き出し電極１２９
からＳｉ単結晶への固有限以上に高濃度のリン（Ｐ）が
Ｓｉキャップ層１１１ａに拡散することで、Ｓｉキャッ
プ層１１１ａ内に点欠陥が生じたとしても、Ｐ+ ポリシ
リコン層１１５からＳｉキャップ層１１１ａに拡散して
きたボロン（Ｂ）によって点欠陥が占拠される結果、Ｐ
+ Ｓｉ1-x Ｇｅx 層つまり内部ベースのボロン（Ｂ）の
拡散が抑制されるものと考えることができる。
【００７２】したがって、Ｓｉキャップ層１１１ａの少
なくとも上部に、Ｐ+ Ｓｉ1-x Ｇｅx 層（内部ベース）
よりも高濃度のボロンがドープされていることが好まし
い。また、Ｓｉキャップ層１１１ａ全体にボロンがドー
プされていてもよい。
なくとも上部に、Ｐ+ Ｓｉ1-x Ｇｅx 層（内部ベース）
よりも高濃度のボロンがドープされていることが好まし
い。また、Ｓｉキャップ層１１１ａ全体にボロンがドー
プされていてもよい。
【００７３】なお、Ｓｉキャップ層１１１ａにおいて、
ボロン（Ｂ）がドープされた領域がこの領域におけるボ
ロンよりも高濃度のリンがドープされた領域に包含され
ていることが好ましい。これにより、高い耐圧性を確保
することができるからである。
ボロン（Ｂ）がドープされた領域がこの領域におけるボ
ロンよりも高濃度のリンがドープされた領域に包含され
ていることが好ましい。これにより、高い耐圧性を確保
することができるからである。
【００７４】（その他の実施形態）
なお、本実施形態においては、Ｐ+ ポリシリコン層１１
５にイオン注入によってボロン（Ｂ）をドープしたが、
in-situ ドープ法によってＰ+ ポリシリコン層１１５に
ボロン（Ｂ）をドープしてもよい。
５にイオン注入によってボロン（Ｂ）をドープしたが、
in-situ ドープ法によってＰ+ ポリシリコン層１１５に
ボロン（Ｂ）をドープしてもよい。
【００７５】また、Ｓｉキャップ層１１１ａの上部にボ
ロン（Ｂ）を高濃度にドープする方法としては、本実施
形態で説明した方法に限定されることはない。製造工程
の図示は省略するが、例えば、Ｓｉキャップ層１１１ａ
をエピタキシャル成長させるときに（第１の実施形態に
おける図２（ｂ）に示す工程）、Ｓｉキャップ層１１１
ａの上部にボロン（Ｂ）を高濃度にin-situ ドープする
ようにしてもよい。この方法によると、上記第２の実施
形態における製造方法よりも、Ｓｉキャップ層１１１ａ
などにおける不純物の濃度分布を安定して制御すること
ができる利点がある。
ロン（Ｂ）を高濃度にドープする方法としては、本実施
形態で説明した方法に限定されることはない。製造工程
の図示は省略するが、例えば、Ｓｉキャップ層１１１ａ
をエピタキシャル成長させるときに（第１の実施形態に
おける図２（ｂ）に示す工程）、Ｓｉキャップ層１１１
ａの上部にボロン（Ｂ）を高濃度にin-situ ドープする
ようにしてもよい。この方法によると、上記第２の実施
形態における製造方法よりも、Ｓｉキャップ層１１１ａ
などにおける不純物の濃度分布を安定して制御すること
ができる利点がある。
【００７６】上記各実施形態においては、ベース層とし
てＳｉ1-x Ｇｅx 層（０≦ｘ＜１）により構成したが、
ベース層をＳｉ1-x Ｇｅx 層の代わりにＳｉ1-x-y Ｇｅ
x Ｃy 層（０≦ｘ，ｙ＜１）やＳｉ1-y Ｃy 層（０≦ｙ
＜１）により構成してもよい。また、エミッタ，コレク
タのうち少なくともいずれか１つをＳｉ1-x Ｇｅx 層，
Ｓｉ1-x-y Ｇｅx Ｃy 層又はＳｉ1-y Ｃy 層により構成
してもよい。
てＳｉ1-x Ｇｅx 層（０≦ｘ＜１）により構成したが、
ベース層をＳｉ1-x Ｇｅx 層の代わりにＳｉ1-x-y Ｇｅ
x Ｃy 層（０≦ｘ，ｙ＜１）やＳｉ1-y Ｃy 層（０≦ｙ
＜１）により構成してもよい。また、エミッタ，コレク
タのうち少なくともいずれか１つをＳｉ1-x Ｇｅx 層，
Ｓｉ1-x-y Ｇｅx Ｃy 層又はＳｉ1-y Ｃy 層により構成
してもよい。
【００７７】
【発明の効果】本発明の半導体装置によると、コレク
タ，ベース，エミッタとなる半導体層を設ける際に、エ
ミッタとなる半導体層の上部に固溶限以下の濃度のリン
を含ませるか、その上部にＰ型不純物とこのＰ型不純物
よりも高濃度のリンとを含ませるようにしたので、ベー
スとなる半導体層におけるＰ型不純物の拡散を抑制する
ことができ、よって、ベースにおけるＰ型不純物の濃度
分布を適正に維持することができる。
タ，ベース，エミッタとなる半導体層を設ける際に、エ
ミッタとなる半導体層の上部に固溶限以下の濃度のリン
を含ませるか、その上部にＰ型不純物とこのＰ型不純物
よりも高濃度のリンとを含ませるようにしたので、ベー
スとなる半導体層におけるＰ型不純物の拡散を抑制する
ことができ、よって、ベースにおけるＰ型不純物の濃度
分布を適正に維持することができる。
【図１】本発明の第１の実施形態の半導体装置であるＨ
ＢＴの構成を示す断面図である。
ＢＴの構成を示す断面図である。
【図２】（ａ），（ｂ）は、第１の実施形態の半導体装
置の製造工程のうちコレクタ開口部にＳｉ／Ｓｉ1-x Ｇ
ｅx 層を形成する工程を示す断面図である。
置の製造工程のうちコレクタ開口部にＳｉ／Ｓｉ1-x Ｇ
ｅx 層を形成する工程を示す断面図である。
【図３】（ａ），（ｂ）は、第１の実施形態の半導体装
置の製造工程のうちＰ+ ポリシリコン層にベース開口部
を形成する工程を示す断面図である。
置の製造工程のうちＰ+ ポリシリコン層にベース開口部
を形成する工程を示す断面図である。
【図４】（ａ），（ｂ）は、第１の実施形態の半導体装
置の製造工程のうちベース開口部にＮ+ ポリシリコン層
を形成する工程を示す断面図である。
置の製造工程のうちベース開口部にＮ+ ポリシリコン層
を形成する工程を示す断面図である。
【図５】（ａ），（ｂ）は、第１の実施形態の半導体装
置の製造工程のうちＰ+ ポリシリコンの端部をパターニ
ングする工程を示す断面図である。
置の製造工程のうちＰ+ ポリシリコンの端部をパターニ
ングする工程を示す断面図である。
【図６】第１の実施形態におけるエミッタ引き出し電極
からＳｉ基板に至る縦断面におけるリン（Ｐ）及びボロ
ン（Ｂ）の濃度分布を模式的に示す図である。
からＳｉ基板に至る縦断面におけるリン（Ｐ）及びボロ
ン（Ｂ）の濃度分布を模式的に示す図である。
【図７】Ｐ+ Ｓｉ1-x Ｇｅx 層におけるボロン（Ｂ）の
増速拡散のポリシリコン層中のリン（Ｐ）の濃度依存性
に関するシミュレーション結果を示す図である。
増速拡散のポリシリコン層中のリン（Ｐ）の濃度依存性
に関するシミュレーション結果を示す図である。
【図８】本発明の第２の実施形態の半導体装置であるＨ
ＢＴの構成を示す断面図である。
ＢＴの構成を示す断面図である。
【図９】（ａ），（ｂ）は、第２の実施形態の半導体装
置の製造工程のうちＰ+ ポリシリコン層を堆積した後、
ボロン（Ｂ）の拡散を行なってから、ベース開口部を形
成する工程を示す断面図である。
置の製造工程のうちＰ+ ポリシリコン層を堆積した後、
ボロン（Ｂ）の拡散を行なってから、ベース開口部を形
成する工程を示す断面図である。
【図１０】第２の実施形態におけるＳｉ／Ｓｉ１−ｘ
Ｇｅｘ 層の縦断面におけるリン（Ｐ）及びボロン
（Ｂ）の濃度分布を模式的に示す図である。
Ｇｅｘ 層の縦断面におけるリン（Ｐ）及びボロン
（Ｂ）の濃度分布を模式的に示す図である。
【図１１】酸化膜を挟んでＰ+ ポリシリコン層からボロ
ン（Ｂ）をＳｉキャップ層に拡散させたときのＳＩＭＳ
の測定データを示す図である。
ン（Ｂ）をＳｉキャップ層に拡散させたときのＳＩＭＳ
の測定データを示す図である。
【図１２】従来のバイポーラトランジスタの構成を示す
断面図である。
断面図である。
【図１３】従来のＳｉキャップ層，Ｐ+ Ｓｉ1-x Ｇｅx
層及びｉ−Ｓｉ1-x Ｇｅx 層の断面構造とそのＢ濃度と
Ｇｅ含有率の分布とを示す図である。
層及びｉ−Ｓｉ1-x Ｇｅx 層の断面構造とそのＢ濃度と
Ｇｅ含有率の分布とを示す図である。
【図１４】従来のＳｉ／ＳｉＧｅヘテロバイポーラトラ
ンジスタのエミッタ・ベース領域におけるリン（Ｐ），
ボロン（Ｂ）の濃度分布と、Ｇｅの二次イオン強度の分
布とについてのＳＩＭＳによる測定データを示す図であ
る。
ンジスタのエミッタ・ベース領域におけるリン（Ｐ），
ボロン（Ｂ）の濃度分布と、Ｇｅの二次イオン強度の分
布とについてのＳＩＭＳによる測定データを示す図であ
る。
１００ （００１）Ｓｉ基板
１０１ レトログレードウェル
１０２ コレクタ層
１０３ シャロートレンチ
１０４ ディープトレンチ
１０５ アンドープポリシリコン膜
１０６ シリコン酸化膜
１０７ Ｎ+ コレクタ引き出し層
１０８ 第１の堆積酸化膜
１１０ コレクタ開口部
１１１ Ｓｉ／Ｓｉ1-x Ｇｅx 層
１１１ａ Ｓｉキャップ層
１１１ｂ Ｓｉ1-x Ｇｅx 層
１１２ 第２の堆積酸化膜
１１３ 接合リーク防止層
１１４ ベース接合用開口部
１１５ Ｐ+ ポリシリコン層
１１６ 外部ベース
１１７ 第３の堆積酸化膜
１１８ ベース開口部
１１９ 内部ベース
１２０ 第４の堆積酸化膜
１２１ サイドウォール
１２３ サイドウォール
１２４ Ｔｉシリサイド層
１２５ 層間絶縁層
１２６ Ｗプラグ
１２７ 金属配線
１２９ エミッタ引き出し電極
１２９ａ Ｎ+ ポリシリコン層
１２９ｂ Ｎ- ポリシリコン層
１３０ エミッタ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/737
(56)参考文献 特開2000−36499（ＪＰ，Ａ)
特開 平５−102177（ＪＰ，Ａ)
特開2000−68283（ＪＰ，Ａ)
特開 昭56−85858（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/331
H01L 29/73 - 29/737
H01L 29/165
Claims (6)
- 【請求項１】 コレクタ層として機能するＮ型の第１の
単結晶半導体層を有する基板と、 上記第１の単結晶半導体層の上に設けられ、Ｐ型不純物
を含みベース層として機能するＰ型の第２の単結晶半導
体層と、 上記第２の単結晶半導体層の上に設けられ、上部が固溶
限以下の濃度のリンを含むエミッタとして機能するＳｉ
からなる第３の単結晶半導体層と、 上記第３の単結晶半導体層の上に設けられたエミッタ引
き出し電極とを備え、 上記エミッタ引き出し電極は、 上記第３の単結晶半導体層においてエミッタとして機能
する前記上部に含まれるリンよりも高濃度のリンを含む
Ｎ-ポリシリコンと、 上記Ｎ-ポリシリコンに含まれるリンよりもさらに高濃
度のリンを含むＮ+ポリシリコンとからなり、 上記Ｎ-ポリシリコンと上記第３の単結晶半導体層にお
いてエミッタとして機能する上部とが接しており、 上記Ｎ-ポリシリコンが凹部を有しており、上記Ｎ+ポリ
シリコンが凸部を有しており、上記凹部と上記凸部とが
はまりあっている、半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 上記第１の単結晶半導体層はＳｉ層であり、 上記第２の単結晶半導体層はＳｉＧｅ層である、半導体
装置。 - 【請求項３】 請求項１に記載の半導体装置において、 上記第１の単結晶半導体層はＳｉ層であり、 上記第２の単結晶半導体層はＳｉＧｅＣ層である、半導
体装置。 - 【請求項４】 コレクタ層として機能するＮ型の第１の
単結晶半導体層を有する基板と、 上記第１の単結晶半導体層の上に設けられ、Ｐ型不純物
を含みベース層として機能するＰ型の第２の単結晶半導
体層と、 上記第２の単結晶半導体層の上に設けられ、上部がエミ
ッタとして機能するＳｉからなる第３の単結晶半導体層
と、 を備え、 上記第３の単結晶半導体層のうちエミッタとして機能す
る上部はＰ型不純物およびＮ型不純物を含み、 上記上部に含まれるＰ型不純物の濃度は、上記第２の単
結晶半導体層に含まれるＰ型不純物の濃度よりも高く、 上記上部に含まれるＮ型不純物の濃度は、上記上部に含
まれるＰ型不純物の濃度よりも高い、半導体装置。 - 【請求項５】 請求項４の半導体装置において、 上記第１の単結晶半導体層はＳｉ層であり、 上記第２の単結晶半導体層はＳｉＧｅ層である、半導体
装置。 - 【請求項６】 請求項４の半導体装置において、 上記第１の単結晶半導体層はＳｉ層であり、 上記第２の単結晶半導体層はＳｉＧｅＣ層である、半導
体装置。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000140292A JP3528756B2 (ja) | 2000-05-12 | 2000-05-12 | 半導体装置 |
| TW090111312A TW498549B (en) | 2000-05-12 | 2001-05-11 | Semiconductor device and its manufacture method |
| CNB018011349A CN1225797C (zh) | 2000-05-12 | 2001-05-14 | 半导体器件及其制备方法 |
| US10/009,201 US6674149B2 (en) | 2000-05-12 | 2001-05-14 | Bipolar transistor device having phosphorous |
| EP01930100A EP1209749A1 (en) | 2000-05-12 | 2001-05-14 | Semiconductor device and method of manufacture thereof |
| KR1020027000394A KR20020039319A (ko) | 2000-05-12 | 2001-05-14 | 반도체장치 및 그 제조방법 |
| CNB2005100038940A CN100346482C (zh) | 2000-05-12 | 2001-05-14 | 半导体器件及其制备方法 |
| PCT/JP2001/003979 WO2001088994A1 (fr) | 2000-05-12 | 2001-05-14 | Dispositif a semi-conduteurs et son procede de production |
| US10/603,737 US6893934B2 (en) | 2000-05-12 | 2003-06-26 | Bipolar transistor device having phosphorous |
| US10/972,442 US7049681B2 (en) | 2000-05-12 | 2004-10-26 | Bipolar transistor device having phosphorous |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000140292A JP3528756B2 (ja) | 2000-05-12 | 2000-05-12 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003158949A Division JP4181450B2 (ja) | 2003-06-04 | 2003-06-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001326230A JP2001326230A (ja) | 2001-11-22 |
| JP3528756B2 true JP3528756B2 (ja) | 2004-05-24 |
Family
ID=18647612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000140292A Expired - Fee Related JP3528756B2 (ja) | 2000-05-12 | 2000-05-12 | 半導体装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (3) | US6674149B2 (ja) |
| EP (1) | EP1209749A1 (ja) |
| JP (1) | JP3528756B2 (ja) |
| KR (1) | KR20020039319A (ja) |
| CN (2) | CN100346482C (ja) |
| TW (1) | TW498549B (ja) |
| WO (1) | WO2001088994A1 (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6831292B2 (en) | 2001-09-21 | 2004-12-14 | Amberwave Systems Corporation | Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same |
| AU2002341803A1 (en) | 2001-09-24 | 2003-04-07 | Amberwave Systems Corporation | Rf circuits including transistors having strained material layers |
| AU2002354172A1 (en) * | 2001-12-11 | 2003-06-23 | Matsushita Electric Industrial Co., Ltd. | Heterobipolar transistor |
| JP4391069B2 (ja) | 2002-04-30 | 2009-12-24 | 富士通マイクロエレクトロニクス株式会社 | ヘテロバイポーラトランジスタおよびその製造方法 |
| KR100486265B1 (ko) * | 2002-09-19 | 2005-05-03 | 삼성전자주식회사 | 바이폴라 트랜지스터 및 그 제조 방법 |
| JP3643100B2 (ja) * | 2002-10-04 | 2005-04-27 | 松下電器産業株式会社 | 半導体装置 |
| EP1418615A1 (en) * | 2002-11-05 | 2004-05-12 | United Microelectronics Corporation | Fabrication of self-aligned bipolar transistor |
| US7091099B2 (en) * | 2003-03-25 | 2006-08-15 | Matsushita Electric Industrial Co., Ltd. | Bipolar transistor and method for fabricating the same |
| JP2007501512A (ja) * | 2003-08-01 | 2007-01-25 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | バイポーラ・トランジスタを有する半導体装置の製造方法及びバイポーラ・トランジスタを有する装置 |
| US6967167B2 (en) * | 2003-09-30 | 2005-11-22 | International Business Machines Corporation | Silicon dioxide removing method |
| US7022578B2 (en) * | 2003-10-09 | 2006-04-04 | Chartered Semiconductor Manufacturing Ltd. | Heterojunction bipolar transistor using reverse emitter window |
| US6902965B2 (en) * | 2003-10-31 | 2005-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained silicon structure |
| US6979884B2 (en) * | 2003-12-04 | 2005-12-27 | International Business Machines Corporation | Bipolar transistor having self-aligned silicide and a self-aligned emitter contact border |
| DE102004017166B4 (de) * | 2004-04-01 | 2007-10-11 | Atmel Germany Gmbh | Verfahren zur Herstellung von Bipolar-Transistoren |
| TW200620478A (en) * | 2004-08-20 | 2006-06-16 | Koninkl Philips Electronics Nv | Self-aligned epitaxially grown bipolar transistor |
| DE102004053393B4 (de) * | 2004-11-05 | 2007-01-11 | Atmel Germany Gmbh | Verfahren zur Herstellung einer vertikal integrierten Kaskodenstruktur und vertikal integrierte Kaskodenstruktur |
| US7679130B2 (en) | 2005-05-10 | 2010-03-16 | Infineon Technologies Ag | Deep trench isolation structures and methods of formation thereof |
| JP2006332295A (ja) * | 2005-05-26 | 2006-12-07 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポーラトランジスタ及びヘテロ接合バイポーラトランジスタの製造方法 |
| DE102005027456B4 (de) * | 2005-06-14 | 2008-10-16 | Austriamicrosystems Ag | Photodiode mit verringertem Dunkelstrom, Verfahren zur Herstellung und ihre Verwendung |
| JP4781230B2 (ja) * | 2005-11-28 | 2011-09-28 | 三洋電機株式会社 | 半導体装置の製造方法 |
| US7585740B2 (en) * | 2006-03-14 | 2009-09-08 | International Business Machines Corporation | Fully silicided extrinsic base transistor |
| US7888745B2 (en) * | 2006-06-21 | 2011-02-15 | International Business Machines Corporation | Bipolar transistor with dual shallow trench isolation and low base resistance |
| US7772060B2 (en) * | 2006-06-21 | 2010-08-10 | Texas Instruments Deutschland Gmbh | Integrated SiGe NMOS and PMOS transistors |
| JP5085092B2 (ja) * | 2006-10-31 | 2012-11-28 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
| US7892910B2 (en) * | 2007-02-28 | 2011-02-22 | International Business Machines Corporation | Bipolar transistor with raised extrinsic self-aligned base using selective epitaxial growth for BiCMOS integration |
| US7795605B2 (en) * | 2007-06-29 | 2010-09-14 | International Business Machines Corporation | Phase change material based temperature sensor |
| US7999250B2 (en) * | 2008-03-04 | 2011-08-16 | Hvvi Semiconductors, Inc. | Silicon-germanium-carbon semiconductor structure |
| US8482101B2 (en) * | 2009-06-22 | 2013-07-09 | International Business Machines Corporation | Bipolar transistor structure and method including emitter-base interface impurity |
| US9053939B2 (en) | 2011-11-23 | 2015-06-09 | International Business Machines Corporation | Heterojunction bipolar transistor with epitaxial emitter stack to improve vertical scaling |
| US8728897B2 (en) | 2012-01-03 | 2014-05-20 | International Business Machines Corporation | Power sige heterojunction bipolar transistor (HBT) with improved drive current by strain compensation |
| US8786051B2 (en) * | 2012-02-21 | 2014-07-22 | International Business Machines Corporation | Transistor having a monocrystalline center section and a polycrystalline outer section, and narrow in-substrate collector region for reduced base-collector junction capacitance |
| CN103050521B (zh) * | 2012-05-23 | 2015-02-04 | 上海华虹宏力半导体制造有限公司 | 锗硅hbt器件的集电区引出结构及其制造方法 |
| CN103035689B (zh) * | 2012-05-23 | 2015-06-03 | 上海华虹宏力半导体制造有限公司 | 锗硅hbt的集电区引出结构及其制造方法 |
| US10170601B2 (en) * | 2016-12-13 | 2019-01-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure and formation method of semiconductor device with bipolar junction transistor |
| US11569357B2 (en) * | 2021-05-13 | 2023-01-31 | Nxp Usa, Inc. | Semiconductor device and method of making a semiconductor device |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US783821A (en) * | 1904-05-10 | 1905-02-28 | Albert Galeton Critchfield | Feed-regulator for threshing-machines. |
| JPS5685858A (en) * | 1979-12-14 | 1981-07-13 | Fujitsu Ltd | Semiconductor device |
| JPH0744186B2 (ja) * | 1989-03-13 | 1995-05-15 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH05102177A (ja) | 1991-10-02 | 1993-04-23 | Hitachi Ltd | 半導体集積回路装置及びこれを用いた電子計算機 |
| JP2855919B2 (ja) * | 1991-10-24 | 1999-02-10 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JPH07106452A (ja) | 1993-10-04 | 1995-04-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3545470B2 (ja) * | 1994-12-01 | 2004-07-21 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| US6040225A (en) * | 1997-08-29 | 2000-03-21 | The Whitaker Corporation | Method of fabricating polysilicon based resistors in Si-Ge heterojunction devices |
| EP1178537A3 (en) * | 1998-02-20 | 2004-09-29 | Matsushita Electric Industrial Co., Ltd. | Bipolar transistor and semiconductor device |
| JP3201993B2 (ja) * | 1998-04-28 | 2001-08-27 | 松下電器産業株式会社 | 半導体装置とその製造方法 |
| JP3472486B2 (ja) * | 1998-07-17 | 2003-12-02 | 松下電器産業株式会社 | バイポーラトランジスタ及びその製造方法 |
| JP3658745B2 (ja) * | 1998-08-19 | 2005-06-08 | 株式会社ルネサステクノロジ | バイポーラトランジスタ |
| TW460978B (en) * | 1999-03-15 | 2001-10-21 | Matsushita Electric Ind Co Ltd | A semiconductor device and its fabrication method |
| US6346452B1 (en) * | 1999-05-03 | 2002-02-12 | National Semiconductor Corporation | Method for controlling an N-type dopant concentration depth profile in bipolar transistor epitaxial layers |
| US6492711B1 (en) * | 1999-06-22 | 2002-12-10 | Matsushita Electric Industrial Co., Ltd. | Heterojunction bipolar transistor and method for fabricating the same |
-
2000
- 2000-05-12 JP JP2000140292A patent/JP3528756B2/ja not_active Expired - Fee Related
-
2001
- 2001-05-11 TW TW090111312A patent/TW498549B/zh not_active IP Right Cessation
- 2001-05-14 US US10/009,201 patent/US6674149B2/en not_active Expired - Fee Related
- 2001-05-14 CN CNB2005100038940A patent/CN100346482C/zh not_active Expired - Fee Related
- 2001-05-14 KR KR1020027000394A patent/KR20020039319A/ko not_active Application Discontinuation
- 2001-05-14 EP EP01930100A patent/EP1209749A1/en not_active Withdrawn
- 2001-05-14 WO PCT/JP2001/003979 patent/WO2001088994A1/ja not_active Application Discontinuation
- 2001-05-14 CN CNB018011349A patent/CN1225797C/zh not_active Expired - Fee Related
-
2003
- 2003-06-26 US US10/603,737 patent/US6893934B2/en not_active Expired - Fee Related
-
2004
- 2004-10-26 US US10/972,442 patent/US7049681B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001326230A (ja) | 2001-11-22 |
| CN1225797C (zh) | 2005-11-02 |
| US6893934B2 (en) | 2005-05-17 |
| CN1419712A (zh) | 2003-05-21 |
| EP1209749A1 (en) | 2002-05-29 |
| TW498549B (en) | 2002-08-11 |
| US7049681B2 (en) | 2006-05-23 |
| US20020158311A1 (en) | 2002-10-31 |
| KR20020039319A (ko) | 2002-05-25 |
| US6674149B2 (en) | 2004-01-06 |
| WO2001088994A1 (fr) | 2001-11-22 |
| US20050082571A1 (en) | 2005-04-21 |
| US20040089918A1 (en) | 2004-05-13 |
| CN100346482C (zh) | 2007-10-31 |
| CN1641885A (zh) | 2005-07-20 |
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| JPH02203534A (ja) | バイポーラトランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040114 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040203 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040216 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080305 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090305 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100305 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110305 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110305 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |