JPH07106452A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07106452A JPH07106452A JP5248355A JP24835593A JPH07106452A JP H07106452 A JPH07106452 A JP H07106452A JP 5248355 A JP5248355 A JP 5248355A JP 24835593 A JP24835593 A JP 24835593A JP H07106452 A JPH07106452 A JP H07106452A
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- H01L29/70—Bipolar devices
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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-
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- H01L29/41708—Emitter or collector electrodes for bipolar transistors
Abstract
(57)【要約】
【目的】 エミッタ電極などの配線抵抗の低減された半
導体装置およびその製造方法を提供する。 【構成】 ｐ- 半導体基板１の表面上にはｎ+ 埋込み層
３が形成されている。ｎ + 埋込み層３の表面上にはｎ-
エピタキシャル成長層５とｎ+ 拡散層１３とが形成され
ている。ｎ- エピタキシャル成長層５の表面には、ｐ-
ベース領域７とｐ + 外部ベース領域１１とが隣接するよ
うに形成されている。ｐ- ベース領域７内の表面にはｎ
+ エミッタ領域９が形成されている。このｎ+ エミッタ
領域９に接するようにエミッタ電極１５が形成されてい
る。このエミッタ電極１５は、リンが１×１０20ｃｍ-3
以上６×１０20ｃｍ-3以下の濃度で導入された多結晶シ
リコンよりなっている。
導体装置およびその製造方法を提供する。 【構成】 ｐ- 半導体基板１の表面上にはｎ+ 埋込み層
３が形成されている。ｎ + 埋込み層３の表面上にはｎ-
エピタキシャル成長層５とｎ+ 拡散層１３とが形成され
ている。ｎ- エピタキシャル成長層５の表面には、ｐ-
ベース領域７とｐ + 外部ベース領域１１とが隣接するよ
うに形成されている。ｐ- ベース領域７内の表面にはｎ
+ エミッタ領域９が形成されている。このｎ+ エミッタ
領域９に接するようにエミッタ電極１５が形成されてい
る。このエミッタ電極１５は、リンが１×１０20ｃｍ-3
以上６×１０20ｃｍ-3以下の濃度で導入された多結晶シ
リコンよりなっている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、より特定的には、バイポーラトランジ
スタを搭載した半導体装置およびその製造方法に関する
ものである。
製造方法に関し、より特定的には、バイポーラトランジ
スタを搭載した半導体装置およびその製造方法に関する
ものである。
【０００２】
【従来の技術】近年、コンピュータなどの産業用機器の
性能の向上が著しい。この著しい性能向上に対応すべ
く、同一半導体基板上にバイポーラトランジスタとＣＭ
ＯＳトランジスタとを備えたＢｉ−ＣＭＯＳ（Bipolar
Complementary Metal Oxide Semiconductor ）構造が注
目されている。このＢｉ−ＣＭＯＳ構造はバイポーラト
ランジスタの高速性とＣＭＯＳトランジスタの高集積・
低消費電力という特徴とを併せ持つことが可能である。
性能の向上が著しい。この著しい性能向上に対応すべ
く、同一半導体基板上にバイポーラトランジスタとＣＭ
ＯＳトランジスタとを備えたＢｉ−ＣＭＯＳ（Bipolar
Complementary Metal Oxide Semiconductor ）構造が注
目されている。このＢｉ−ＣＭＯＳ構造はバイポーラト
ランジスタの高速性とＣＭＯＳトランジスタの高集積・
低消費電力という特徴とを併せ持つことが可能である。
【０００３】以下、従来の半導体装置として、バイポー
ラトランジスタを搭載するＢｉ−ＣＭＯＳ構造について
説明する。
ラトランジスタを搭載するＢｉ−ＣＭＯＳ構造について
説明する。
【０００４】図６２は、従来の半導体装置の構成を概略
的に示す断面図である。図６２を参照して、Ｂｉ−ＣＭ
ＯＳ構造は、同一半導体基板上にバイポーラトランジス
タ領域５１０と、ｎＭＯＳトランジスタ領域５２０と、
ｐＭＯＳトランジスタ領域５４０とを有している。
的に示す断面図である。図６２を参照して、Ｂｉ−ＣＭ
ＯＳ構造は、同一半導体基板上にバイポーラトランジス
タ領域５１０と、ｎＭＯＳトランジスタ領域５２０と、
ｐＭＯＳトランジスタ領域５４０とを有している。
【０００５】まず、バイポーラトランジスタ領域５１０
において、不純物が導入されたシリコンよりなるｐ- 半
導体基板５０１の表面上にはｎ+ 埋込層５０３が形成さ
れている。このｎ+ 埋込層５０３の表面上には、ｎ- エ
ピタキシャル成長層５０５とコレクタ引出用のｎ+ 拡散
層５１３とが形成されている。
において、不純物が導入されたシリコンよりなるｐ- 半
導体基板５０１の表面上にはｎ+ 埋込層５０３が形成さ
れている。このｎ+ 埋込層５０３の表面上には、ｎ- エ
ピタキシャル成長層５０５とコレクタ引出用のｎ+ 拡散
層５１３とが形成されている。
【０００６】ｎ- エピタキシャル成長層５０５の表面に
は、ｐ- ベース領域５０７とｐ+ 外部ベース領域５１１
とが隣接するように形成されている。このｐ- ベース領
域５０７内の表面にはｎ+ エミッタ領域５０９が形成さ
れている。
は、ｐ- ベース領域５０７とｐ+ 外部ベース領域５１１
とが隣接するように形成されている。このｐ- ベース領
域５０７内の表面にはｎ+ エミッタ領域５０９が形成さ
れている。
【０００７】バイポーラトランジスタ５１０の表面を覆
うように第１の層間絶縁膜５６３が形成されており、こ
の第１の層間絶縁膜５６３にはｎ+ エミッタ領域５０９
に通じるコンタクトホール５６３ａが形成されている。
このコンタクトホール５６３ａを通じてｎ+ エミッタ領
域５０９と接するように第１の層間絶縁膜５６３の表面
上にはエミッタ電極５１５が形成されている。このエミ
ッタ電極５１５は、砒素（Ａｓ）が導入された多結晶シ
リコンよりなっている。
うように第１の層間絶縁膜５６３が形成されており、こ
の第１の層間絶縁膜５６３にはｎ+ エミッタ領域５０９
に通じるコンタクトホール５６３ａが形成されている。
このコンタクトホール５６３ａを通じてｎ+ エミッタ領
域５０９と接するように第１の層間絶縁膜５６３の表面
上にはエミッタ電極５１５が形成されている。このエミ
ッタ電極５１５は、砒素（Ａｓ）が導入された多結晶シ
リコンよりなっている。
【０００８】エミッタ電極５１５を覆うように第１の層
間絶縁膜５６３の表面上には第２の層間絶縁膜５６５が
形成されている。この第２の層間絶縁膜５６５には、エ
ミッタ電極５１５に達するコンタクトホール５６５ａが
形成されている。このコンタクトホール５６５ａを通じ
てエミッタ電極５１５と接するように導電層５７１ａが
形成されている。
間絶縁膜５６３の表面上には第２の層間絶縁膜５６５が
形成されている。この第２の層間絶縁膜５６５には、エ
ミッタ電極５１５に達するコンタクトホール５６５ａが
形成されている。このコンタクトホール５６５ａを通じ
てエミッタ電極５１５と接するように導電層５７１ａが
形成されている。
【０００９】また、第１および第２の層間絶縁膜５６
３、５６５には、ｐ+ 外部ベース領域５１１とｎ+ 拡散
層５１３との各々に達するコンタクトホール５６５ｂ、
５６５ｃが形成されている。この各コンタクトホール５
６５ｂ、５６５ｃを通じてｐ+外部ベース領域５１１、
ｎ+ 拡散層５１３の各々に接するように導電層５７１ｂ
と５７１ｃとが形成されている。
３、５６５には、ｐ+ 外部ベース領域５１１とｎ+ 拡散
層５１３との各々に達するコンタクトホール５６５ｂ、
５６５ｃが形成されている。この各コンタクトホール５
６５ｂ、５６５ｃを通じてｐ+外部ベース領域５１１、
ｎ+ 拡散層５１３の各々に接するように導電層５７１ｂ
と５７１ｃとが形成されている。
【００１０】次にｎＭＯＳトランジスタ領域５２０にお
いて、ｐ- 半導体基板５０１の表面上には、ｐ- ウェル
領域５２３が形成されている。このｐ- ウェル領域５２
３の表面上には複数個のｎＭＯＳトランジスタ５３０が
形成されている。
いて、ｐ- 半導体基板５０１の表面上には、ｐ- ウェル
領域５２３が形成されている。このｐ- ウェル領域５２
３の表面上には複数個のｎＭＯＳトランジスタ５３０が
形成されている。
【００１１】ｎＭＯＳトランジスタ５３０は、１対のｎ
型ソース／ドレイン領域５２５と、ゲート酸化膜５２７
と、ゲート電極５２９とを有している。
型ソース／ドレイン領域５２５と、ゲート酸化膜５２７
と、ゲート電極５２９とを有している。
【００１２】１対のｎ型ソース／ドレイン領域５２５
は、ｐ- ウェル領域５２３の表面に所定の距離を介在し
て形成されている。このｎ型ソース／ドレイン領域５２
５は、比較的低濃度のｎ- 不純物領域５２５ａと比較的
高濃度のｎ+ 不純物領域５２５ｂとからなるＬＤＤ（Li
ghtly Doped Drain ）構造を有している。この１対のｎ
型ソース／ドレイン領域５２５に挟まれる領域上にはゲ
ート酸化膜５２７を介在してゲート電極５２９が形成さ
れている。
は、ｐ- ウェル領域５２３の表面に所定の距離を介在し
て形成されている。このｎ型ソース／ドレイン領域５２
５は、比較的低濃度のｎ- 不純物領域５２５ａと比較的
高濃度のｎ+ 不純物領域５２５ｂとからなるＬＤＤ（Li
ghtly Doped Drain ）構造を有している。この１対のｎ
型ソース／ドレイン領域５２５に挟まれる領域上にはゲ
ート酸化膜５２７を介在してゲート電極５２９が形成さ
れている。
【００１３】このｎＭＯＳトランジスタ５３０を覆うよ
うに第１の層間絶縁膜５６３が形成されている。この第
１の層間絶縁膜５６３には、１対のｎ型ソース／ドレイ
ン領域５２５のいずれか一方に達する開孔５６３ｂが形
成されている。この開孔５６３ｂを通じてｎ型ソース／
ドレイン領域５２５に接するように第１の層間絶縁膜５
６３上に配線層５３５が形成されている。この配線層５
３５は、砒素が導入された多結晶シリコンよりなってい
る。
うに第１の層間絶縁膜５６３が形成されている。この第
１の層間絶縁膜５６３には、１対のｎ型ソース／ドレイ
ン領域５２５のいずれか一方に達する開孔５６３ｂが形
成されている。この開孔５６３ｂを通じてｎ型ソース／
ドレイン領域５２５に接するように第１の層間絶縁膜５
６３上に配線層５３５が形成されている。この配線層５
３５は、砒素が導入された多結晶シリコンよりなってい
る。
【００１４】この配線層５３５の表面を覆うように第２
の層間絶縁膜５６５が形成されている。この第２の層間
絶縁膜５６５には、配線層５３５に達するコンタクトホ
ール５６５ｄが形成されている。このコンタクトホール
５６５ｄを通じて配線層５３５と接するように導電層５
７１ｄが形成されている。
の層間絶縁膜５６５が形成されている。この第２の層間
絶縁膜５６５には、配線層５３５に達するコンタクトホ
ール５６５ｄが形成されている。このコンタクトホール
５６５ｄを通じて配線層５３５と接するように導電層５
７１ｄが形成されている。
【００１５】また、第１および第２の層間絶縁膜５６
３、５６５には、ｎ型ソース／ドレイン領域５２５に達
するコンタクトホール５６５ｅが形成されている。この
コンタクトホール５６５ｅを通じてｎ型ソース／ドレイ
ン領域５２５に接するように導電層５７１ｅが形成され
ている。
３、５６５には、ｎ型ソース／ドレイン領域５２５に達
するコンタクトホール５６５ｅが形成されている。この
コンタクトホール５６５ｅを通じてｎ型ソース／ドレイ
ン領域５２５に接するように導電層５７１ｅが形成され
ている。
【００１６】ｐＭＯＳトランジスタ領域５４０において
は、ｐ- 半導体基板５０１の表面上にｎ+ 埋込層５４１
が形成されている。このｎ+ 埋込層５４１の表面上に
は、ｎ - ウェル領域５４３が形成されている。このｎ-
ウェル領域５４３の表面には、ｐＭＯＳトランジスタ５
５０が形成されている。
は、ｐ- 半導体基板５０１の表面上にｎ+ 埋込層５４１
が形成されている。このｎ+ 埋込層５４１の表面上に
は、ｎ - ウェル領域５４３が形成されている。このｎ-
ウェル領域５４３の表面には、ｐＭＯＳトランジスタ５
５０が形成されている。
【００１７】ｐＭＯＳトランジスタ５５０は、１対のｐ
+ ソース／ドレイン領域５４５と、ゲート酸化膜５４７
と、ゲート電極５４９とを有している。
+ ソース／ドレイン領域５４５と、ゲート酸化膜５４７
と、ゲート電極５４９とを有している。
【００１８】１対のｐ+ ソース／ドレイン領域５４５
は、ｎ- ウェル領域５４３の表面に所定の距離を介在し
て形成されている。この１対のｐ+ ソース／ドレイン領
域５４５に挟まれる領域上にはゲート酸化膜５４７を介
在してゲート電極５４９が形成されている。
は、ｎ- ウェル領域５４３の表面に所定の距離を介在し
て形成されている。この１対のｐ+ ソース／ドレイン領
域５４５に挟まれる領域上にはゲート酸化膜５４７を介
在してゲート電極５４９が形成されている。
【００１９】このｐＭＯＳトランジスタ５５０を覆うよ
うに第１および第２の層間絶縁膜５６３、５６５が形成
されている。この第１および第２の層間絶縁膜５６３、
５６５には、１対のｐ+ ソース／ドレイン領域５４５に
達するコンタクトホール５６５ｆが各々形成されてい
る。このコンタクトホール５６５ｆを通じて各ｐ+ ソー
ス／ドレイン領域５４５に接するように導電層５７１ｆ
が各々形成されている。
うに第１および第２の層間絶縁膜５６３、５６５が形成
されている。この第１および第２の層間絶縁膜５６３、
５６５には、１対のｐ+ ソース／ドレイン領域５４５に
達するコンタクトホール５６５ｆが各々形成されてい
る。このコンタクトホール５６５ｆを通じて各ｐ+ ソー
ス／ドレイン領域５４５に接するように導電層５７１ｆ
が各々形成されている。
【００２０】なお、各領域５１０、５２０、５４０など
を電気的に分離するため素子分離酸化膜５６１が設けら
れている。
を電気的に分離するため素子分離酸化膜５６１が設けら
れている。
【００２１】次に、従来の半導体装置の製造方法につい
て説明する。図６３〜図８３は、従来の半導体装置の製
造方法を工程順に示す概略断面図である。まず図６３を
参照して、ｐ- 半導体基板５０１の表面全面に、たとえ
ば熱酸化などによりシリコン酸化膜５８１が形成され
る。この後、このシリコン酸化膜５８１が所望の形状に
パターニングされる。このパターニングされたシリコン
酸化膜５８１をマスクとして、たとえばアンチモン（Ｓ
ｂ）などがｐ- 半導体基板５０１に注入される。この
後、たとえば約１１００℃の熱処理を約２時間程度行な
うことによって、ｐ- 半導体基板５０１の表面にｎ+ 層
５０３ａ、５４１ａが形成される。この後、シリコン酸
化膜５８１が除去される。
て説明する。図６３〜図８３は、従来の半導体装置の製
造方法を工程順に示す概略断面図である。まず図６３を
参照して、ｐ- 半導体基板５０１の表面全面に、たとえ
ば熱酸化などによりシリコン酸化膜５８１が形成され
る。この後、このシリコン酸化膜５８１が所望の形状に
パターニングされる。このパターニングされたシリコン
酸化膜５８１をマスクとして、たとえばアンチモン（Ｓ
ｂ）などがｐ- 半導体基板５０１に注入される。この
後、たとえば約１１００℃の熱処理を約２時間程度行な
うことによって、ｐ- 半導体基板５０１の表面にｎ+ 層
５０３ａ、５４１ａが形成される。この後、シリコン酸
化膜５８１が除去される。
【００２２】図６４を参照して、ｐ- 半導体基板５０１
の表面全面にｎ- エピタキシャル成長層５０５が形成さ
れる。これにより、ｎ+ 埋込層５０３と５４１とが、ｐ
- 半導体基板５０１とｎ- エピタキシャル成長層５０５
との間に埋込まれた構造となる。
の表面全面にｎ- エピタキシャル成長層５０５が形成さ
れる。これにより、ｎ+ 埋込層５０３と５４１とが、ｐ
- 半導体基板５０１とｎ- エピタキシャル成長層５０５
との間に埋込まれた構造となる。
【００２３】図６５を参照して、たとえばリン（Ｐ）な
どのｎ型不純物がｎ+ 埋込層５４１の上方のｎ- エピタ
キシャル成長層５４３中に導入された後、拡散させられ
る。これによりｎ- ウェル領域５４３がｎ+ 埋込層５４
１の上方に形成される。また、ボロン（Ｂ）などのｐ型
不純物がｎ- エピタキシャル成長層５０５中の所定領域
に導入された後、拡散させられる。これによりｐ- ウェ
ル領域５２３が形成される。
どのｎ型不純物がｎ+ 埋込層５４１の上方のｎ- エピタ
キシャル成長層５４３中に導入された後、拡散させられ
る。これによりｎ- ウェル領域５４３がｎ+ 埋込層５４
１の上方に形成される。また、ボロン（Ｂ）などのｐ型
不純物がｎ- エピタキシャル成長層５０５中の所定領域
に導入された後、拡散させられる。これによりｐ- ウェ
ル領域５２３が形成される。
【００２４】図６６を参照して、たとえばＬＯＣＯＳ
（Local Oxidation of Silicon）法を用いて素子分離酸
化膜５６１が所定領域に形成される。
（Local Oxidation of Silicon）法を用いて素子分離酸
化膜５６１が所定領域に形成される。
【００２５】図６７を参照して、表面全面にシリコン酸
化膜（ＳｉＯ2 ）５８３とシリコン窒化膜（Ｓｉ
3 Ｎ4 ）５８５とが、所定領域に開孔を有するように各
々３００Å、１０００Åの厚みで順に積層して形成され
る。この後、このシリコン酸化膜５８３とシリコン窒化
膜５８５とをマスクとして、たとえばＰＯＣｌ3 を含む
雰囲気中にさらされる。これによりｎ- エピタキシャル
成長層５０５中にリンが拡散し、コレクタ引出用のｎ+
拡散層５１３が形成される。この後、シリコン窒化膜５
８５とシリコン酸化膜５８３とが順に除去される。
化膜（ＳｉＯ2 ）５８３とシリコン窒化膜（Ｓｉ
3 Ｎ4 ）５８５とが、所定領域に開孔を有するように各
々３００Å、１０００Åの厚みで順に積層して形成され
る。この後、このシリコン酸化膜５８３とシリコン窒化
膜５８５とをマスクとして、たとえばＰＯＣｌ3 を含む
雰囲気中にさらされる。これによりｎ- エピタキシャル
成長層５０５中にリンが拡散し、コレクタ引出用のｎ+
拡散層５１３が形成される。この後、シリコン窒化膜５
８５とシリコン酸化膜５８３とが順に除去される。
【００２６】図６８を参照して、表面全面に熱酸化によ
り熱酸化膜５２７ａが形成される。この後、ＬＰＣＶＤ
（Low Pressure Chemichal Vapor Deposition ）法を用
いて多結晶シリコン膜５２９ａとシリコン酸化膜５３１
ａとが各々２０００Å程度の厚みで順に積層して形成さ
れる。このシリコン酸化膜５３１ａと多結晶シリコン膜
５２９ａとが、写真製版技術およびエッチング技術によ
り所望の形状にパターニングされる。
り熱酸化膜５２７ａが形成される。この後、ＬＰＣＶＤ
（Low Pressure Chemichal Vapor Deposition ）法を用
いて多結晶シリコン膜５２９ａとシリコン酸化膜５３１
ａとが各々２０００Å程度の厚みで順に積層して形成さ
れる。このシリコン酸化膜５３１ａと多結晶シリコン膜
５２９ａとが、写真製版技術およびエッチング技術によ
り所望の形状にパターニングされる。
【００２７】図６９を参照して、このパターニングによ
り、所望の形状を有するゲート電極５２９、５４９が形
成される。
り、所望の形状を有するゲート電極５２９、５４９が形
成される。
【００２８】図７０を参照して、表面全面にフォトレジ
スト５９１ａが塗布された後、露光・現像される。これ
により、ｎＭＯＳトランジスタ領域を露出するレジスト
パターン５９１ａが形成される。このレジストパターン
５９１ａとゲート電極５２９とをマスクとしてｎ型不純
物が注入される。これにより比較的低濃度のｎ- 不純物
領域５２５ａがｐ- ウェル領域５２３の表面に形成され
る。この後、レジストパターン５９１ａが除去される。
スト５９１ａが塗布された後、露光・現像される。これ
により、ｎＭＯＳトランジスタ領域を露出するレジスト
パターン５９１ａが形成される。このレジストパターン
５９１ａとゲート電極５２９とをマスクとしてｎ型不純
物が注入される。これにより比較的低濃度のｎ- 不純物
領域５２５ａがｐ- ウェル領域５２３の表面に形成され
る。この後、レジストパターン５９１ａが除去される。
【００２９】図７１を参照して、表面全面を覆うように
シリコン酸化膜５３３ａが形成される。この後、このシ
リコン酸化膜５３３ａに異方性エッチングが施される。
シリコン酸化膜５３３ａが形成される。この後、このシ
リコン酸化膜５３３ａに異方性エッチングが施される。
【００３０】図７２を参照して、この異方性エッチング
により、ゲート電極５２９、５４９の側壁を覆う側壁酸
化膜５３３、５５３が形成される。なお、この異方性エ
ッチングにより、下層の薄いシリコン酸化膜５２７ａも
エッチング除去され、それによりゲート酸化膜５２７、
５４７が形成される。
により、ゲート電極５２９、５４９の側壁を覆う側壁酸
化膜５３３、５５３が形成される。なお、この異方性エ
ッチングにより、下層の薄いシリコン酸化膜５２７ａも
エッチング除去され、それによりゲート酸化膜５２７、
５４７が形成される。
【００３１】図７３を参照して、表面全面にフォトレジ
スト５９１ｂが塗布され、露光・現像される。これによ
り、ｎＭＯＳトランジスタ領域を露出するレジストパタ
ーン５９１ｂが形成される。このレジストパターン５９
１ｂとゲート電極５２９と側壁酸化膜５３３とをマスク
としてｎ型不純物が注入される。この注入により、ｐ -
ウェル領域の表面に比較的高濃度のｎ+ 不純物領域５２
５ｂが形成される。このｎ- 不純物領域５２５ａとｎ+
不純物領域５２５ｂとによりＬＤＤ構造を有するｎ型ソ
ース／ドレイン領域５２５が構成される。これによりｎ
ＭＯＳトランジスタ５３０が形成される。この後、レジ
ストパターン５９１ｂが除去される。
スト５９１ｂが塗布され、露光・現像される。これによ
り、ｎＭＯＳトランジスタ領域を露出するレジストパタ
ーン５９１ｂが形成される。このレジストパターン５９
１ｂとゲート電極５２９と側壁酸化膜５３３とをマスク
としてｎ型不純物が注入される。この注入により、ｐ -
ウェル領域の表面に比較的高濃度のｎ+ 不純物領域５２
５ｂが形成される。このｎ- 不純物領域５２５ａとｎ+
不純物領域５２５ｂとによりＬＤＤ構造を有するｎ型ソ
ース／ドレイン領域５２５が構成される。これによりｎ
ＭＯＳトランジスタ５３０が形成される。この後、レジ
ストパターン５９１ｂが除去される。
【００３２】図７４を参照して、表面全面にフォトレジ
スト５９１ｃが塗布され、露光・現像される。これによ
り、ｐＭＯＳトランジスタ領域とバイポーラトランジス
タの所定領域を露出するレジストパターン５９１ｃが形
成される。このレジストパターン５９１ｃをマスクとし
てｎ- ウェル領域５４３とｎ- エピタキシャル成長層５
０５とにｐ型不純物が注入される。この注入により、ｐ
ＭＯＳトランジスタ領域においてはｐ+ ソース／ドレイ
ン領域５４５が形成され、バイポーラトランジスタ領域
においてはｐ+ 外部ベース領域５１１が形成される。こ
れによりｐＭＯＳトランジスタ５５０が形成される。こ
の後、レジストパターン５９１ｃが除去される。
スト５９１ｃが塗布され、露光・現像される。これによ
り、ｐＭＯＳトランジスタ領域とバイポーラトランジス
タの所定領域を露出するレジストパターン５９１ｃが形
成される。このレジストパターン５９１ｃをマスクとし
てｎ- ウェル領域５４３とｎ- エピタキシャル成長層５
０５とにｐ型不純物が注入される。この注入により、ｐ
ＭＯＳトランジスタ領域においてはｐ+ ソース／ドレイ
ン領域５４５が形成され、バイポーラトランジスタ領域
においてはｐ+ 外部ベース領域５１１が形成される。こ
れによりｐＭＯＳトランジスタ５５０が形成される。こ
の後、レジストパターン５９１ｃが除去される。
【００３３】図７５を参照して、表面全面にフォトレジ
スト５９１ｄが塗布され、露光・現像される。これによ
りバイポーラトランジスタ領域の所定部分を露出するレ
ジストパターン５９１ｄが形成される。このレジストパ
ターン５９１ｄをマスクとしてｐ型不純物がｎ- エピタ
キシャル成長層５０５に注入される。この注入などによ
りｐ+ 外部ベース領域５１１に隣接するｐ- ベース領域
５０７が形成される。この後、レジストパターン５９１
ｄが除去される。
スト５９１ｄが塗布され、露光・現像される。これによ
りバイポーラトランジスタ領域の所定部分を露出するレ
ジストパターン５９１ｄが形成される。このレジストパ
ターン５９１ｄをマスクとしてｐ型不純物がｎ- エピタ
キシャル成長層５０５に注入される。この注入などによ
りｐ+ 外部ベース領域５１１に隣接するｐ- ベース領域
５０７が形成される。この後、レジストパターン５９１
ｄが除去される。
【００３４】図７６を参照して、表面全面にたとえばシ
リコン酸化膜などよりなる第１の層間絶縁膜５６３が形
成される。この第１の層間絶縁膜５６３の表面には、下
層の段差を反映した凹凸が形成される。
リコン酸化膜などよりなる第１の層間絶縁膜５６３が形
成される。この第１の層間絶縁膜５６３の表面には、下
層の段差を反映した凹凸が形成される。
【００３５】図７７を参照して、表面全面にフォトレジ
スト５９１ｅが塗布され、露光・現像される。これによ
り、所望形状を有するレジストパターン５９１ｅが形成
される。このレジストパターン５９１ｅをマスクとして
第１の層間絶縁膜５６３にたとえばＲＩＥ（Reactive I
on Etching）が施される。これにより、第１の層間絶縁
膜５６３には、ｐ- ベース領域５０７の一部表面を露出
するエミッタ孔５６３ａが形成され、またｎ型ソース／
ドレイン領域５２５を露出する開口５６３ｂが形成され
る。この後、レジストパターン５９１ｅが除去される。
スト５９１ｅが塗布され、露光・現像される。これによ
り、所望形状を有するレジストパターン５９１ｅが形成
される。このレジストパターン５９１ｅをマスクとして
第１の層間絶縁膜５６３にたとえばＲＩＥ（Reactive I
on Etching）が施される。これにより、第１の層間絶縁
膜５６３には、ｐ- ベース領域５０７の一部表面を露出
するエミッタ孔５６３ａが形成され、またｎ型ソース／
ドレイン領域５２５を露出する開口５６３ｂが形成され
る。この後、レジストパターン５９１ｅが除去される。
【００３６】図７８を参照して、表面全面にＬＰＣＶＤ
法により多結晶シリコン膜５１５ａが第１の層間絶縁膜
５６３上に形成される。
法により多結晶シリコン膜５１５ａが第１の層間絶縁膜
５６３上に形成される。
【００３７】図７９を参照して、多結晶シリコン膜５１
５ａの全面に砒素が注入される。この後、たとえばＲＴ
Ａ（Rapid Thermal Annealing ）による温度１０５０
℃、時間３０秒程度などの高温の熱処理が加えられる。
これにより、砒素がドープト多結晶シリコン膜５１５ｂ
内に均一に拡散し、かつｎ- エピタキシャル成長層５０
５内にも拡散することにより、ｎ+ エミッタ領域５０９
が形成される。
５ａの全面に砒素が注入される。この後、たとえばＲＴ
Ａ（Rapid Thermal Annealing ）による温度１０５０
℃、時間３０秒程度などの高温の熱処理が加えられる。
これにより、砒素がドープト多結晶シリコン膜５１５ｂ
内に均一に拡散し、かつｎ- エピタキシャル成長層５０
５内にも拡散することにより、ｎ+ エミッタ領域５０９
が形成される。
【００３８】図８０を参照して、ドープト多結晶シリコ
ン膜５１５ｂが写真製版技術およびエッチング技術によ
り所望の形状にパターニングされる。これにより、エミ
ッタ孔５６３ａを通じてｎ+ エミッタ領域５０９に接続
されるエミッタ電極５１５と、開口５６３ｂを通じてｎ
型ソース／ドレイン領域５２５に接続される配線層５３
５とが形成される。
ン膜５１５ｂが写真製版技術およびエッチング技術によ
り所望の形状にパターニングされる。これにより、エミ
ッタ孔５６３ａを通じてｎ+ エミッタ領域５０９に接続
されるエミッタ電極５１５と、開口５６３ｂを通じてｎ
型ソース／ドレイン領域５２５に接続される配線層５３
５とが形成される。
【００３９】図８１を参照して、このエミッタ電極５１
５と配線層５３５とを被覆するように第１の層間絶縁膜
５６３の表面全面に第２の層間絶縁膜５６５が形成され
る。この第２の層間絶縁膜５６５の表面全面にフォトレ
ジスト５９１ｆが塗布され、露光・現像される。これに
より形成された所望の形状を有するレジストパターン５
９１ｆをマスクとして異方性エッチングが施される。こ
のエッチングにより、コンタクトホール５６５ａ、５６
５ｂ、５６５ｃ、５６５ｄ、５６５ｅ、５６５ｆが形成
される。この後、レジストパターン５９１ｆが除去され
る。
５と配線層５３５とを被覆するように第１の層間絶縁膜
５６３の表面全面に第２の層間絶縁膜５６５が形成され
る。この第２の層間絶縁膜５６５の表面全面にフォトレ
ジスト５９１ｆが塗布され、露光・現像される。これに
より形成された所望の形状を有するレジストパターン５
９１ｆをマスクとして異方性エッチングが施される。こ
のエッチングにより、コンタクトホール５６５ａ、５６
５ｂ、５６５ｃ、５６５ｄ、５６５ｅ、５６５ｆが形成
される。この後、レジストパターン５９１ｆが除去され
る。
【００４０】図８２を参照して、各コンタクトホール５
６５ａ、５６５ｂ、５６５ｃ、５６５ｄ、５６５ｅ、５
６５ｆを通じて、各々底面において露出する導電領域等
に接するように導電層５７１ａ、５７１ｂ、５７１ｃ、
５７１ｄ、５７１ｅ、５７１ｆが形成される。
６５ａ、５６５ｂ、５６５ｃ、５６５ｄ、５６５ｅ、５
６５ｆを通じて、各々底面において露出する導電領域等
に接するように導電層５７１ａ、５７１ｂ、５７１ｃ、
５７１ｄ、５７１ｅ、５７１ｆが形成される。
【００４１】このような従来の半導体装置の製造方法で
は、図７９に示すプロセスでＲＴＡによる熱処理を加え
る必要がある。このＲＴＡは、ランプ加熱によりウェハ
のみ高温で熱処理する方法である。このＲＴＡによる熱
処理が必要な理由は以下のように説明される。
は、図７９に示すプロセスでＲＴＡによる熱処理を加え
る必要がある。このＲＴＡは、ランプ加熱によりウェハ
のみ高温で熱処理する方法である。このＲＴＡによる熱
処理が必要な理由は以下のように説明される。
【００４２】従来の半導体装置の製造方法では、図６２
に示すエミッタ電極５１５と配線層５３５とは、不純物
がイオン注入された多結晶シリコン膜をパターニングす
ることにより形成されていた。
に示すエミッタ電極５１５と配線層５３５とは、不純物
がイオン注入された多結晶シリコン膜をパターニングす
ることにより形成されていた。
【００４３】具体的には、まず図７８、７９に示すプロ
セスで多結晶シリコン膜５１５ａに不純物がイオン注入
される。しかし、この不純物は基板上方から基板に対し
て垂直に入射される。このため、図７９の領域Ｓ1 ，Ｓ
2 に示すドープト多結晶シリコン膜５１５ｂの開口５６
３ｂとエミッタ孔５６３ａとの側壁に沿う部分には、不
純物が注入されていない未注入領域が生じる。
セスで多結晶シリコン膜５１５ａに不純物がイオン注入
される。しかし、この不純物は基板上方から基板に対し
て垂直に入射される。このため、図７９の領域Ｓ1 ，Ｓ
2 に示すドープト多結晶シリコン膜５１５ｂの開口５６
３ｂとエミッタ孔５６３ａとの側壁に沿う部分には、不
純物が注入されていない未注入領域が生じる。
【００４４】図８３は、未注入領域が生じることを説明
するための図７９の領域Ｓ1 を拡大して示す部分断面図
である。図８３を参照して、開口５６３ｂの側壁部は、
ｐ-ウェル領域５２３表面から高さＨ2 を有している。
この高さＨ2 は、ドープト多結晶シリコン膜５１５ａの
厚みＴp に比較して極めて大きい。このため、この側壁
部に沿う部分に不純物をイオン注入することは非常に困
難である。
するための図７９の領域Ｓ1 を拡大して示す部分断面図
である。図８３を参照して、開口５６３ｂの側壁部は、
ｐ-ウェル領域５２３表面から高さＨ2 を有している。
この高さＨ2 は、ドープト多結晶シリコン膜５１５ａの
厚みＴp に比較して極めて大きい。このため、この側壁
部に沿う部分に不純物をイオン注入することは非常に困
難である。
【００４５】特にＭＯＳトランジスタ領域は、基板上に
ゲート部を形成する必要がある。このため、ゲート部
（ゲート酸化膜５２７とゲート電極５２９と絶縁膜５３
１）の高さＨ1 分だけ、第１の層間絶縁膜５６３の側壁
高さＨ2 は高くなる。これに対して、ゲート電極が不要
なバイポーラトランジスタ領域では、ゲート電極が不要
である。このため、この領域に形成されるエミッタ孔の
側壁部の高さ（図７９の領域Ｓ2 ）に比較しても、ＭＯ
Ｓトランジスタ領域に形成される開口５６３ｂの側壁部
の高さＨ2 は高くなる。このように特に側壁部の高さの
高い開口５６３ｂでは、多結晶シリコン膜５１５ａの側
壁部に沿う部分には不純物はほとんど注入されない。
ゲート部を形成する必要がある。このため、ゲート部
（ゲート酸化膜５２７とゲート電極５２９と絶縁膜５３
１）の高さＨ1 分だけ、第１の層間絶縁膜５６３の側壁
高さＨ2 は高くなる。これに対して、ゲート電極が不要
なバイポーラトランジスタ領域では、ゲート電極が不要
である。このため、この領域に形成されるエミッタ孔の
側壁部の高さ（図７９の領域Ｓ2 ）に比較しても、ＭＯ
Ｓトランジスタ領域に形成される開口５６３ｂの側壁部
の高さＨ2 は高くなる。このように特に側壁部の高さの
高い開口５６３ｂでは、多結晶シリコン膜５１５ａの側
壁部に沿う部分には不純物はほとんど注入されない。
【００４６】側壁部に未注入領域を有する場合に、ＲＴ
Ａのように高温での熱処理を加えないと、図８４に示す
ようにドープト多結晶シリコン膜５６３ｂの側壁部に不
純物が拡散しない領域、いわゆる未拡散領域５１５ａが
生じてしまう。
Ａのように高温での熱処理を加えないと、図８４に示す
ようにドープト多結晶シリコン膜５６３ｂの側壁部に不
純物が拡散しない領域、いわゆる未拡散領域５１５ａが
生じてしまう。
【００４７】一般に配線層５１５ｂの配線抵抗は図８５
に示すようになる。すなわち、この配線抵抗は、開口５
６３ｂ内以外の部分の抵抗（以下、平坦部の抵抗とす
る）＋開口５６３ｂの側壁部の抵抗＋開口５６３ｂとソ
ース／ドレイン領域５２５との接触部（界面）の抵抗
で、示される。このため、未拡散領域５１５ａが生じた
場合、側壁部の抵抗が高くなり、配線層５１５ｂの配線
抵抗が局部的に高くなってしまう。
に示すようになる。すなわち、この配線抵抗は、開口５
６３ｂ内以外の部分の抵抗（以下、平坦部の抵抗とす
る）＋開口５６３ｂの側壁部の抵抗＋開口５６３ｂとソ
ース／ドレイン領域５２５との接触部（界面）の抵抗
で、示される。このため、未拡散領域５１５ａが生じた
場合、側壁部の抵抗が高くなり、配線層５１５ｂの配線
抵抗が局部的に高くなってしまう。
【００４８】この配線抵抗の増加を防止するためにも、
不純物を均一に拡散させ、未拡散領域が生じないように
する必要がある。したがって図８４に示すようにこの開
口５６３ｂの側壁部にまで均一に不純物を拡散させるべ
くＲＴＡによる高温での熱処理が必要となる。
不純物を均一に拡散させ、未拡散領域が生じないように
する必要がある。したがって図８４に示すようにこの開
口５６３ｂの側壁部にまで均一に不純物を拡散させるべ
くＲＴＡによる高温での熱処理が必要となる。
【００４９】
【発明が解決しようとする課題】従来の半導体装置の製
造方法においては、上述のようにＲＴＡによる熱処理が
必要である。
造方法においては、上述のようにＲＴＡによる熱処理が
必要である。
【００５０】ＲＴＡによる熱処理を加えるため、従来の
半導体装置およびその製造方法には、集積度の向上を
図ることができない、エミッタ電極などの配線抵抗の
低減を図ることができない、という問題点がある。以
下、その問題点を詳細に説明する。
半導体装置およびその製造方法には、集積度の向上を
図ることができない、エミッタ電極などの配線抵抗の
低減を図ることができない、という問題点がある。以
下、その問題点を詳細に説明する。
【００５１】集積度の向上について 従来の半導体装置からスケーリング則にしたがって集積
度の向上および性能の向上を図るためには、熱処理の削
減が必須である。特にＭＯＳトランジスタにおいてはそ
れが顕著である。
度の向上および性能の向上を図るためには、熱処理の削
減が必須である。特にＭＯＳトランジスタにおいてはそ
れが顕著である。
【００５２】図８６を参照して、上述したように、ＲＴ
Ａによる熱処理は、ドープト多結晶シリコン膜５１５ｂ
内に均一に不純物を拡散させるために行なわれる。しか
し、このような高温での熱処理を加えると、ｎ+ 不純物
領域５２５ｂが深さ方向（矢印Ｊ1 方向）や幅方向（矢
印Ｊ2 方向）に広がってしまう。すなわち、いわゆる浅
い接合を形成することができなくなる。
Ａによる熱処理は、ドープト多結晶シリコン膜５１５ｂ
内に均一に不純物を拡散させるために行なわれる。しか
し、このような高温での熱処理を加えると、ｎ+ 不純物
領域５２５ｂが深さ方向（矢印Ｊ1 方向）や幅方向（矢
印Ｊ2 方向）に広がってしまう。すなわち、いわゆる浅
い接合を形成することができなくなる。
【００５３】このような場合、ｎ+ ソース／ドレイン領
域５２５ｂが図中点線で示すように広がるため、パンチ
スルーが生じやすくなる。また、ｎ- 不純物領域５２５
ａがｎ+ 不純物領域５２５ｂ内に取り込まれてしまうた
め、ホットエレクトロン効果を低減しがたくなる。
域５２５ｂが図中点線で示すように広がるため、パンチ
スルーが生じやすくなる。また、ｎ- 不純物領域５２５
ａがｎ+ 不純物領域５２５ｂ内に取り込まれてしまうた
め、ホットエレクトロン効果を低減しがたくなる。
【００５４】高集積化を図るべく、ゲート電極５２９の
ゲート長ＬG1を小さくすると、隣り合うｎ+ ソース／ド
レイン領域５２５ｂ間の距離が小さくなる。ゆえに、Ｒ
ＴＡによる熱処理を加えると、上記のパンチスルーや耐
ホットエレクトロン特性の劣化といった弊害が助長され
てしまう。それゆえゲート電極５２９のゲート長ＬG1を
小さくできず、その分だけ高集積化を図ることが困難と
なる。このように従来の半導体装置の製造方法では、Ｒ
ＴＡのような高温での熱処理を必要とするため集積度の
向上を図りがたいという問題点があった。
ゲート長ＬG1を小さくすると、隣り合うｎ+ ソース／ド
レイン領域５２５ｂ間の距離が小さくなる。ゆえに、Ｒ
ＴＡによる熱処理を加えると、上記のパンチスルーや耐
ホットエレクトロン特性の劣化といった弊害が助長され
てしまう。それゆえゲート電極５２９のゲート長ＬG1を
小さくできず、その分だけ高集積化を図ることが困難と
なる。このように従来の半導体装置の製造方法では、Ｒ
ＴＡのような高温での熱処理を必要とするため集積度の
向上を図りがたいという問題点があった。
【００５５】エミッタ電極などの配線抵抗の低減につ
いて 一般に、多結晶シリコンに砒素、リンを導入した場合、
砒素はリンに比較して多結晶シリコンの粒界に偏折（Se
gregation ）しやすい。このため、多結晶シリコン中に
同一濃度で砒素とリンとを各々導入した場合、砒素のキ
ャリア（粒内の活性化した不純物）の濃度は、リンが粒
界に偏折する分だけリンに比較して低くなる。
いて 一般に、多結晶シリコンに砒素、リンを導入した場合、
砒素はリンに比較して多結晶シリコンの粒界に偏折（Se
gregation ）しやすい。このため、多結晶シリコン中に
同一濃度で砒素とリンとを各々導入した場合、砒素のキ
ャリア（粒内の活性化した不純物）の濃度は、リンが粒
界に偏折する分だけリンに比較して低くなる。
【００５６】図８７は、砒素とリンとを各々多結晶シリ
コンに２×１０19ｃｍ-3の濃度でドーピングした場合の
アニール温度とキャリア濃度との関係を示す図である。
図８７より、同一濃度となるように砒素とリンとを各々
注入した場合、アニール温度に関わらず、リンの方が砒
素よりもキャリアの濃度が高くなることがわかる。この
ため同一濃度を導入した場合、リンの方が低抵抗とな
る。従って、低抵抗という観点からみれば、配線層とし
ては、砒素よりもリンを導入した多結晶シリコンの方が
適しているといえる。
コンに２×１０19ｃｍ-3の濃度でドーピングした場合の
アニール温度とキャリア濃度との関係を示す図である。
図８７より、同一濃度となるように砒素とリンとを各々
注入した場合、アニール温度に関わらず、リンの方が砒
素よりもキャリアの濃度が高くなることがわかる。この
ため同一濃度を導入した場合、リンの方が低抵抗とな
る。従って、低抵抗という観点からみれば、配線層とし
ては、砒素よりもリンを導入した多結晶シリコンの方が
適しているといえる。
【００５７】また図８８は、リンと砒素とを各々多結晶
シリコンにドーピングした場合の不純物濃度と抵抗率と
の関係を示す図である。図８８より、砒素の場合、その
濃度が２×１０20ｃｍ-3以上になると抵抗率は飽和して
それ以上低くならない。これに対して、リンの場合、さ
らに高濃度に導入しても抵抗は低下している。この結果
からも低抵抗という観点からみれば、配線層として用い
るのは砒素よりもリンを導入した多結晶シリコンの方が
適しているといえる。
シリコンにドーピングした場合の不純物濃度と抵抗率と
の関係を示す図である。図８８より、砒素の場合、その
濃度が２×１０20ｃｍ-3以上になると抵抗率は飽和して
それ以上低くならない。これに対して、リンの場合、さ
らに高濃度に導入しても抵抗は低下している。この結果
からも低抵抗という観点からみれば、配線層として用い
るのは砒素よりもリンを導入した多結晶シリコンの方が
適しているといえる。
【００５８】しかし、リンは砒素に比較して拡散が早
い。このため、従来の製造方法の図７９で、多結晶シリ
コン５１５ｂにリンをドーピングし、この後、図８０で
エミッタ領域５０９を形成すべくＲＴＡを施すと、エミ
ッタ領域５０９が大きく広がり、所望のベース幅が得ら
れない場合が生じる。
い。このため、従来の製造方法の図７９で、多結晶シリ
コン５１５ｂにリンをドーピングし、この後、図８０で
エミッタ領域５０９を形成すべくＲＴＡを施すと、エミ
ッタ領域５０９が大きく広がり、所望のベース幅が得ら
れない場合が生じる。
【００５９】図８９は、多結晶シリコンにリンをドーピ
ングした場合に所望のベース幅が得られなくなることを
説明するための図である。図８９を参照して、リンは高
温熱処理によってエミッタ電極５１５から容易にｐ- ベ
ース領域５０７へ矢印Ｊ方向に拡散する。これによりｎ
+ エミッタ領域５０９が深く形成されてしまい、ｎ+エ
ミッタ領域５０９直下のｐ- ベース領域５０７の幅Ｗ2
が小さくなる。このようにｐ- ベース領域５０７の幅Ｗ
2 が小さくなった場合、ｎｐｎバイポーラトランジスタ
のコレクタ・エミッタ間耐圧が低下してしまう。
ングした場合に所望のベース幅が得られなくなることを
説明するための図である。図８９を参照して、リンは高
温熱処理によってエミッタ電極５１５から容易にｐ- ベ
ース領域５０７へ矢印Ｊ方向に拡散する。これによりｎ
+ エミッタ領域５０９が深く形成されてしまい、ｎ+エ
ミッタ領域５０９直下のｐ- ベース領域５０７の幅Ｗ2
が小さくなる。このようにｐ- ベース領域５０７の幅Ｗ
2 が小さくなった場合、ｎｐｎバイポーラトランジスタ
のコレクタ・エミッタ間耐圧が低下してしまう。
【００６０】上記の耐圧の低下を考慮すると、エミッタ
電極５１５内に高濃度にリンを導入することは困難であ
った。それゆえ、従来の半導体装置では、エミッタ電極
５１５にリンを導入した場合、リン濃度は１×１０20ｃ
ｍ-3よりも小さくならざるを得なかった。このように配
線抵抗の観点からみればリンを導入することが好ましい
が、以上の理由によりリン濃度を低くせざるをえないた
め、従来例におけるエミッタ電極５１５の配線抵抗を低
減することはできなかった。
電極５１５内に高濃度にリンを導入することは困難であ
った。それゆえ、従来の半導体装置では、エミッタ電極
５１５にリンを導入した場合、リン濃度は１×１０20ｃ
ｍ-3よりも小さくならざるを得なかった。このように配
線抵抗の観点からみればリンを導入することが好ましい
が、以上の理由によりリン濃度を低くせざるをえないた
め、従来例におけるエミッタ電極５１５の配線抵抗を低
減することはできなかった。
【００６１】結果として、従来の半導体装置およびその
製造方法では、良好な耐圧特性を維持したまま、エミッ
タ電極の全体的な配線抵抗をより一層低減させることは
困難であるという問題点があった。
製造方法では、良好な耐圧特性を維持したまま、エミッ
タ電極の全体的な配線抵抗をより一層低減させることは
困難であるという問題点があった。
【００６２】それゆえ、本発明の１の目的は、容易に集
積度の向上を図ることのできる半導体装置の製造方法を
提供することである。
積度の向上を図ることのできる半導体装置の製造方法を
提供することである。
【００６３】また本発明の他の目的は、エミッタ電極な
どの配線抵抗の低減された半導体装置およびその製造方
法を提供することである。
どの配線抵抗の低減された半導体装置およびその製造方
法を提供することである。
【００６４】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、以下の工程を備えている。
造方法は、以下の工程を備えている。
【００６５】まず半導体基板の主表面に第１導電型のコ
レクタ不純物領域が形成される。そしてコレクタ不純物
領域内で半導体基板の主表面に第２導電型のベース不純
物領域が形成される。そしてベース不純物領域内で半導
体基板の主表面に第１導電型のエミッタ不純物領域が形
成される。そしてエミッタ不純物領域に接するように、
リンが導入された多結晶シリコンを含む導電層が気相成
長法で形成される。
レクタ不純物領域が形成される。そしてコレクタ不純物
領域内で半導体基板の主表面に第２導電型のベース不純
物領域が形成される。そしてベース不純物領域内で半導
体基板の主表面に第１導電型のエミッタ不純物領域が形
成される。そしてエミッタ不純物領域に接するように、
リンが導入された多結晶シリコンを含む導電層が気相成
長法で形成される。
【００６６】本発明の半導体装置の製造方法の好ましい
局面では、エミッタ不純物領域を形成する工程は、ベー
ス不純物領域に第１導電型の不純物をイオン注入する工
程を含む。
局面では、エミッタ不純物領域を形成する工程は、ベー
ス不純物領域に第１導電型の不純物をイオン注入する工
程を含む。
【００６７】本発明の半導体装置は、半導体基板と、第
１導電型のコレクタ不純物領域と、第２導電型のベース
不純物領域と、第１導電型のエミッタ不純物領域と、導
電層とを備えている。半導体基板は主表面を有してい
る。第１導電型のコレクタ不純物領域は半導体基板の主
表面に形成されている。第２導電型のベース不純物領域
はコレクタ不純物領域内で半導体基板の主表面に形成さ
れている。第１導電型のエミッタ不純物領域はベース不
純物領域内で半導体基板の主表面に形成されている。導
電層はエミッタ不純物領域に接している。この導電層は
リンが導入された多結晶シリコンを含み、そのリンは１
×１０20ｃｍ-3以上の濃度で多結晶シリコンに導入され
ている。
１導電型のコレクタ不純物領域と、第２導電型のベース
不純物領域と、第１導電型のエミッタ不純物領域と、導
電層とを備えている。半導体基板は主表面を有してい
る。第１導電型のコレクタ不純物領域は半導体基板の主
表面に形成されている。第２導電型のベース不純物領域
はコレクタ不純物領域内で半導体基板の主表面に形成さ
れている。第１導電型のエミッタ不純物領域はベース不
純物領域内で半導体基板の主表面に形成されている。導
電層はエミッタ不純物領域に接している。この導電層は
リンが導入された多結晶シリコンを含み、そのリンは１
×１０20ｃｍ-3以上の濃度で多結晶シリコンに導入され
ている。
【００６８】本発明の半導体装置の好ましい１の局面で
は、導電層はリンが導入された多結晶シリコン層よりな
り、リンは６×１０20ｃｍ-3以下の濃度で多結晶シリコ
ン層に導入されている。
は、導電層はリンが導入された多結晶シリコン層よりな
り、リンは６×１０20ｃｍ-3以下の濃度で多結晶シリコ
ン層に導入されている。
【００６９】本発明の半導体装置の好ましい他の局面で
は、導電層はリンが導入された多結晶シリコン層と、多
結晶シリコン層上に形成されたシリサイド層とを有し、
リンは１×１０21ｃｍ-3以下の濃度で多結晶シリコン層
に導入されている。
は、導電層はリンが導入された多結晶シリコン層と、多
結晶シリコン層上に形成されたシリサイド層とを有し、
リンは１×１０21ｃｍ-3以下の濃度で多結晶シリコン層
に導入されている。
【００７０】
【作用】本発明の半導体装置の製造方法では、リンが導
入された多結晶シリコンを含む導電層が気相成長法によ
り形成される。すなわち、気相成長法で形成すると同時
に、多結晶シリコン中にリンが導入される。この方法に
よれば、リンは多結晶シリコン中に均一に導入される。
このため、不純物を多結晶シリコン中に均一に拡散させ
るためのＲＴＡによる高温での熱処理を削除することが
できる。このＲＴＡによる熱処理を削除できるため、特
にＭＯＳトランジスタにおいて、ＬＤＤ構造を構成する
ｎ+ 不純物領域の広がりを防止することができる。よっ
て、ＭＯＳトランジスタにおけるパンチスルーや耐ホッ
トエレクトロン特性の劣化といった弊害を防止すること
ができる。したがって、ＭＯＳトランジスタのゲート長
の寸法など各部の寸法を縮小化することが可能となり、
集積度を容易に向上することができる。
入された多結晶シリコンを含む導電層が気相成長法によ
り形成される。すなわち、気相成長法で形成すると同時
に、多結晶シリコン中にリンが導入される。この方法に
よれば、リンは多結晶シリコン中に均一に導入される。
このため、不純物を多結晶シリコン中に均一に拡散させ
るためのＲＴＡによる高温での熱処理を削除することが
できる。このＲＴＡによる熱処理を削除できるため、特
にＭＯＳトランジスタにおいて、ＬＤＤ構造を構成する
ｎ+ 不純物領域の広がりを防止することができる。よっ
て、ＭＯＳトランジスタにおけるパンチスルーや耐ホッ
トエレクトロン特性の劣化といった弊害を防止すること
ができる。したがって、ＭＯＳトランジスタのゲート長
の寸法など各部の寸法を縮小化することが可能となり、
集積度を容易に向上することができる。
【００７１】また、ＲＴＡによる熱処理を削除できるた
め、このＲＴＡによる熱処理時にエミッタ電極中から不
純物がベース不純物領域内に拡散することはない。この
拡散によって、ベース不純物領域内にエミッタ不純物領
域が深く形成され、それによりベース不純物領域の幅が
小さくなることもない。それゆえ、エミッタ電極中のリ
ンの濃度を大きくしても、バイポーラトランジスタのコ
レクタ・エミッタ間耐圧が劣化することはなく、良好な
耐圧特性を維持することができる。したがって、良好な
耐圧特性を維持したまま、エミッタ電極の配線抵抗を低
減することができる。
め、このＲＴＡによる熱処理時にエミッタ電極中から不
純物がベース不純物領域内に拡散することはない。この
拡散によって、ベース不純物領域内にエミッタ不純物領
域が深く形成され、それによりベース不純物領域の幅が
小さくなることもない。それゆえ、エミッタ電極中のリ
ンの濃度を大きくしても、バイポーラトランジスタのコ
レクタ・エミッタ間耐圧が劣化することはなく、良好な
耐圧特性を維持することができる。したがって、良好な
耐圧特性を維持したまま、エミッタ電極の配線抵抗を低
減することができる。
【００７２】上記の方法により製造される本発明の半導
体装置では、リンの濃度を大きくすることができる。し
たがって、エミッタ電極中に実質的に均一に導入される
リンの濃度を従来にない１×１０20ｃｍ-3以上にするこ
とができ、エミッタ電極の配線抵抗を低減することがで
きる。
体装置では、リンの濃度を大きくすることができる。し
たがって、エミッタ電極中に実質的に均一に導入される
リンの濃度を従来にない１×１０20ｃｍ-3以上にするこ
とができ、エミッタ電極の配線抵抗を低減することがで
きる。
【００７３】
【実施例】以下、本発明の実施例について図に基づいて
説明する。実施例１ 図１は、本発明の第１の実施例における半導体装置の構
成を概略的に示す断面図である。図１を参照して、Ｂｉ
−ＣＭＯＳ構造は、同一半導体基板上にバイポーラトラ
ンジスタ領域１０と、ｎＭＯＳトランジスタ領域２０
と、ｐＭＯＳトランジスタ領域４０とを有している。
説明する。実施例１ 図１は、本発明の第１の実施例における半導体装置の構
成を概略的に示す断面図である。図１を参照して、Ｂｉ
−ＣＭＯＳ構造は、同一半導体基板上にバイポーラトラ
ンジスタ領域１０と、ｎＭＯＳトランジスタ領域２０
と、ｐＭＯＳトランジスタ領域４０とを有している。
【００７４】まずバイポーラトランジスタ領域１０にお
いて、不純物が導入されたシリコンよりなるｐ- 半導体
基板１の表面上にはｎ+ 埋込層３が形成されている。こ
のｐ - 半導体基板１は、１×１０15〜５×１０15ｃｍ-3
の濃度でｐ型不純物が導入されている。またｎ+ 埋込層
３には、５×１０20ｃｍ-3程度の濃度でｎ型不純物が導
入されている。このｎ+ 埋込層３の表面上には、ｎ- エ
ピタキシャル成長層５とコレクタ引出用のｎ+ 拡散層１
３とが形成されている。このｎ- エピタキシャル成長層
５には、１×１０16ｃｍ-3程度の濃度で、ｎ+ 拡散層１
３には、５×１０20〜１×１０21ｃｍ-3の濃度で各々ｎ
型不純物が導入されている。
いて、不純物が導入されたシリコンよりなるｐ- 半導体
基板１の表面上にはｎ+ 埋込層３が形成されている。こ
のｐ - 半導体基板１は、１×１０15〜５×１０15ｃｍ-3
の濃度でｐ型不純物が導入されている。またｎ+ 埋込層
３には、５×１０20ｃｍ-3程度の濃度でｎ型不純物が導
入されている。このｎ+ 埋込層３の表面上には、ｎ- エ
ピタキシャル成長層５とコレクタ引出用のｎ+ 拡散層１
３とが形成されている。このｎ- エピタキシャル成長層
５には、１×１０16ｃｍ-3程度の濃度で、ｎ+ 拡散層１
３には、５×１０20〜１×１０21ｃｍ-3の濃度で各々ｎ
型不純物が導入されている。
【００７５】ｎ- エピタキシャル成長層５の表面には、
ｐ- ベース領域７とｐ+ 外部ベース領域１１とが隣接す
るように形成されている。このｐ- ベース領域７には、
１×１０17〜１×１０18ｃｍ-3の濃度で、ｐ+ 外部ベー
ス領域１１には５×１０20〜１×１０21ｃｍ-3の濃度で
各々ｐ型不純物が導入されている。このｐ- ベース領域
７内の表面にはｎ+ エミッタ領域９が形成されている。
このｎ+ エミッタ領域９には、５×１０20〜１×１０21
ｃｍ-3の濃度でｎ型不純物が導入されている。
ｐ- ベース領域７とｐ+ 外部ベース領域１１とが隣接す
るように形成されている。このｐ- ベース領域７には、
１×１０17〜１×１０18ｃｍ-3の濃度で、ｐ+ 外部ベー
ス領域１１には５×１０20〜１×１０21ｃｍ-3の濃度で
各々ｐ型不純物が導入されている。このｐ- ベース領域
７内の表面にはｎ+ エミッタ領域９が形成されている。
このｎ+ エミッタ領域９には、５×１０20〜１×１０21
ｃｍ-3の濃度でｎ型不純物が導入されている。
【００７６】このバイポーラトランジスタ領域１０の表
面を覆うように、その上部表面が平坦化された第１の層
間絶縁膜６３が形成されている。この第１の層間絶縁膜
６３には、ｎ+ エミッタ領域９に達するエミッタ孔６３
ａが形成されている。このエミッタ孔６３ａを通じてｎ
+ エミッタ領域９と接するように第１の層間絶縁膜６３
上にエミッタ電極１５が形成されている。
面を覆うように、その上部表面が平坦化された第１の層
間絶縁膜６３が形成されている。この第１の層間絶縁膜
６３には、ｎ+ エミッタ領域９に達するエミッタ孔６３
ａが形成されている。このエミッタ孔６３ａを通じてｎ
+ エミッタ領域９と接するように第１の層間絶縁膜６３
上にエミッタ電極１５が形成されている。
【００７７】このエミッタ電極１５は、リンが導入され
た多結晶シリコンよりなっている。また、多結晶シリコ
ン内に導入されるリンの濃度は１×１０20ｃｍ-3以上６
×１０20ｃｍ-3以下である。
た多結晶シリコンよりなっている。また、多結晶シリコ
ン内に導入されるリンの濃度は１×１０20ｃｍ-3以上６
×１０20ｃｍ-3以下である。
【００７８】このエミッタ電極１５を覆うように第１の
層間絶縁膜６３上には第２の層間絶縁膜６５が形成され
ている。この第２の層間絶縁膜６５には、エミッタ電極
１５に達するコンタクトホール６５ａが形成されてい
る。このコンタクトホール６５ａを通じてエミッタ電極
１５と接するように第２の層間絶縁膜６５上には導電層
７１ａが形成されている。
層間絶縁膜６３上には第２の層間絶縁膜６５が形成され
ている。この第２の層間絶縁膜６５には、エミッタ電極
１５に達するコンタクトホール６５ａが形成されてい
る。このコンタクトホール６５ａを通じてエミッタ電極
１５と接するように第２の層間絶縁膜６５上には導電層
７１ａが形成されている。
【００７９】また第１および第２の層間絶縁膜６３、６
５には、ｐ+ 外部ベース領域１１とｎ+ 拡散層１３とに
達するコンタクトホール６５ｂと６５ｃとが各々形成さ
れている。この各コンタクトホール６５ｂと６５ｃとを
通じて、各々ｐ+ 外部ベース領域１１、ｎ+ 拡散層１３
に接するように導電層７１ｂと７１ｃとが形成されてい
る。
５には、ｐ+ 外部ベース領域１１とｎ+ 拡散層１３とに
達するコンタクトホール６５ｂと６５ｃとが各々形成さ
れている。この各コンタクトホール６５ｂと６５ｃとを
通じて、各々ｐ+ 外部ベース領域１１、ｎ+ 拡散層１３
に接するように導電層７１ｂと７１ｃとが形成されてい
る。
【００８０】次にｎＭＯＳトランジスタ領域２０におい
て、ｐ- 半導体基板１の表面上には、ｐ- ウェル領域２
３が形成されている。このｐ- ウェル領域２３には、１
×１０16ｃｍ-3程度の濃度でｐ型不純物が導入されてい
る。このｐ- ウェル領域２３の表面には、ｎＭＯＳトラ
ンジスタ３０が形成されている。
て、ｐ- 半導体基板１の表面上には、ｐ- ウェル領域２
３が形成されている。このｐ- ウェル領域２３には、１
×１０16ｃｍ-3程度の濃度でｐ型不純物が導入されてい
る。このｐ- ウェル領域２３の表面には、ｎＭＯＳトラ
ンジスタ３０が形成されている。
【００８１】ｎＭＯＳトランジスタ３０は、１対のｎ型
ソース／ドレイン領域２５と、ゲート酸化膜２７と、ゲ
ート電極２９とを有している。
ソース／ドレイン領域２５と、ゲート酸化膜２７と、ゲ
ート電極２９とを有している。
【００８２】１対のｎ型ソース／ドレイン領域領域２５
は、比較的低濃度のｎ- 不純物領域２５ａと比較的高濃
度のｎ+ 不純物領域２５ｂとの２層構造よりなるＬＤＤ
構造を有している。このｎ- 不純物領域２５ａには、１
×１０18ｃｍ-3程度の濃度でｎ型不純物が導入されてい
る。またｎ+ 不純物領域２５ｂには、５×１０20〜１×
１０21ｃｍ-3の濃度でｎ型不純物が導入されている。こ
の１対のｎ型ソース／ドレイン領域２５に挟まれる領域
上には、ゲート酸化膜２７を介在してゲート電極２９が
形成されている。
は、比較的低濃度のｎ- 不純物領域２５ａと比較的高濃
度のｎ+ 不純物領域２５ｂとの２層構造よりなるＬＤＤ
構造を有している。このｎ- 不純物領域２５ａには、１
×１０18ｃｍ-3程度の濃度でｎ型不純物が導入されてい
る。またｎ+ 不純物領域２５ｂには、５×１０20〜１×
１０21ｃｍ-3の濃度でｎ型不純物が導入されている。こ
の１対のｎ型ソース／ドレイン領域２５に挟まれる領域
上には、ゲート酸化膜２７を介在してゲート電極２９が
形成されている。
【００８３】このゲート電極２９の表面上にはシリコン
酸化膜よりなる絶縁膜３１が形成されている。またゲー
ト電極２９の側壁を覆うように側壁酸化膜３３が形成さ
れている。
酸化膜よりなる絶縁膜３１が形成されている。またゲー
ト電極２９の側壁を覆うように側壁酸化膜３３が形成さ
れている。
【００８４】このｎＭＯＳトランジスタ領域２０を覆う
ように、その上部表面が平坦化された第１の層間絶縁膜
６３が形成されている。この第１の層間絶縁膜６３に
は、１対のｎ型ソース／ドレイン領域２５のいずれか一
方に達する開口６３ｂが形成されている。この開口６３
ｂを通じてｎ型ソース／ドレイン領域領域２５と接する
ように第１の層間絶縁膜６３の上には配線層３５が形成
されている。
ように、その上部表面が平坦化された第１の層間絶縁膜
６３が形成されている。この第１の層間絶縁膜６３に
は、１対のｎ型ソース／ドレイン領域２５のいずれか一
方に達する開口６３ｂが形成されている。この開口６３
ｂを通じてｎ型ソース／ドレイン領域領域２５と接する
ように第１の層間絶縁膜６３の上には配線層３５が形成
されている。
【００８５】配線層３５は、リンが導入された多結晶シ
リコンよりなっている。また、多結晶シリコンに導入さ
れたリンの濃度は、１×１０20ｃｍ-3以上６×１０20ｃ
ｍ-3以下である。
リコンよりなっている。また、多結晶シリコンに導入さ
れたリンの濃度は、１×１０20ｃｍ-3以上６×１０20ｃ
ｍ-3以下である。
【００８６】この配線層３５の表面を覆うように第１の
層間絶縁膜６３の表面上には第２の層間絶縁膜６５が形
成されている。この第２の層間絶縁膜６５には、配線層
３５の一部表面に達するコンタクトホール６５ｄが形成
されている。このコンタクトホール６５ｄを通じて配線
層３５と接するように導電層７１ｄが形成されている。
層間絶縁膜６３の表面上には第２の層間絶縁膜６５が形
成されている。この第２の層間絶縁膜６５には、配線層
３５の一部表面に達するコンタクトホール６５ｄが形成
されている。このコンタクトホール６５ｄを通じて配線
層３５と接するように導電層７１ｄが形成されている。
【００８７】また、第１および第２の層間絶縁膜６３、
６５には、１対のｎ型ソース／ドレイン領域２５のいず
れか他方に達するコンタクトホール６５ｅが形成されて
いる。このコンタクトホール６５ｅを通じてｎ型ソース
／ドレイン領域２５に接するように導電層７１ｅが形成
されている。
６５には、１対のｎ型ソース／ドレイン領域２５のいず
れか他方に達するコンタクトホール６５ｅが形成されて
いる。このコンタクトホール６５ｅを通じてｎ型ソース
／ドレイン領域２５に接するように導電層７１ｅが形成
されている。
【００８８】次に、ｐＭＯＳトランジスタ領域４０にお
いて、ｐ- シリコン基板１の表面上には、ｎ+ 埋込層４
１が形成されている。このｎ+ 埋込層４１には、５×１
０20ｃｍ-3程度の濃度でｎ型不純物が導入されている。
このｎ+ 埋込層４１の表面上にはｎ- ウェル領域４３が
形成されている。このｎ- ウェル領域４３には、１×１
０16ｃｍ-3程度の濃度でｎ型不純物が導入されている。
このｎ- ウェル領域の表面には、ｐＭＯＳトランジスタ
５０が形成されている。
いて、ｐ- シリコン基板１の表面上には、ｎ+ 埋込層４
１が形成されている。このｎ+ 埋込層４１には、５×１
０20ｃｍ-3程度の濃度でｎ型不純物が導入されている。
このｎ+ 埋込層４１の表面上にはｎ- ウェル領域４３が
形成されている。このｎ- ウェル領域４３には、１×１
０16ｃｍ-3程度の濃度でｎ型不純物が導入されている。
このｎ- ウェル領域の表面には、ｐＭＯＳトランジスタ
５０が形成されている。
【００８９】ｐＭＯＳトランジスタ５０は、１対のｐ+
ソース／ドレイン領域４５と、ゲート酸化膜４７と、ゲ
ート電極４９とを有している。
ソース／ドレイン領域４５と、ゲート酸化膜４７と、ゲ
ート電極４９とを有している。
【００９０】１対のｐ+ ソース／ドレイン領域４５は、
ｎ- ウェル領域４３の表面に所定の距離を隔てて形成さ
れている。このｐ+ ソース／ドレイン領域４５には、５
×１０20〜１×１０21ｃｍ-3の濃度でｐ型不純物が導入
されている。１対のｐ+ ソース／ドレイン領域４５に挟
まれる領域上には、ゲート酸化膜４７を介在してゲート
電極４９が形成されている。
ｎ- ウェル領域４３の表面に所定の距離を隔てて形成さ
れている。このｐ+ ソース／ドレイン領域４５には、５
×１０20〜１×１０21ｃｍ-3の濃度でｐ型不純物が導入
されている。１対のｐ+ ソース／ドレイン領域４５に挟
まれる領域上には、ゲート酸化膜４７を介在してゲート
電極４９が形成されている。
【００９１】このゲート電極４９の表面上にはシリコン
酸化膜よりなる絶縁膜５１が形成されている。またゲー
ト電極４９の側壁を覆うように側壁酸化膜５３が形成さ
れている。
酸化膜よりなる絶縁膜５１が形成されている。またゲー
ト電極４９の側壁を覆うように側壁酸化膜５３が形成さ
れている。
【００９２】ｐＭＯＳトランジスタ領域４０の表面を覆
うように、その上部表面が平坦化された第１の層間絶縁
膜６３が形成されている。この第１の層間絶縁膜６３の
表面上には第２の層間絶縁膜６５が形成されている。こ
の第１および第２の層間絶縁膜６３、６５には、１対の
ｐ+ ソース／ドレイン領域４５に達するコンタクトホー
ル６５ｆが形成されている。この各コンタクトホール６
５ｆを通じてｐ+ ソース／ドレイン領域４５と接するよ
うに各々導電層７１ｆが形成されている。
うように、その上部表面が平坦化された第１の層間絶縁
膜６３が形成されている。この第１の層間絶縁膜６３の
表面上には第２の層間絶縁膜６５が形成されている。こ
の第１および第２の層間絶縁膜６３、６５には、１対の
ｐ+ ソース／ドレイン領域４５に達するコンタクトホー
ル６５ｆが形成されている。この各コンタクトホール６
５ｆを通じてｐ+ ソース／ドレイン領域４５と接するよ
うに各々導電層７１ｆが形成されている。
【００９３】なお、各領域１０、２０、４０などを電気
的に分離するために素子分離酸化膜６１が設けられてい
る。
的に分離するために素子分離酸化膜６１が設けられてい
る。
【００９４】次に、本発明の第１の実施例における半導
体装置の製造方法について説明する。
体装置の製造方法について説明する。
【００９５】図２〜図１６は、本発明の第１の実施例に
おける半導体装置の製造方法を工程順に示す概略断面図
である。まず図２を参照して、ここまでの工程は、図６
９に示す従来の製造方法とほぼ同様であるためその説明
は省略する。図３を参照して、表面全面にフォトレジス
ト９１ａが塗布され、露光・現像される。これにより、
ｎＭＯＳトランジスタ領域を露出するレジストパターン
９１ａが形成される。このレジストパターン９１ａをマ
スクとして、たとえばリンが約５０ｋｅＶ、約２．０×
１０13ｃｍ-2で注入される。この注入などにより、ｐ -
ウェル領域２３の表面にはｎ- 不純物領域２５ａが形成
される。この後、レジストパターン９１ａが除去され
る。
おける半導体装置の製造方法を工程順に示す概略断面図
である。まず図２を参照して、ここまでの工程は、図６
９に示す従来の製造方法とほぼ同様であるためその説明
は省略する。図３を参照して、表面全面にフォトレジス
ト９１ａが塗布され、露光・現像される。これにより、
ｎＭＯＳトランジスタ領域を露出するレジストパターン
９１ａが形成される。このレジストパターン９１ａをマ
スクとして、たとえばリンが約５０ｋｅＶ、約２．０×
１０13ｃｍ-2で注入される。この注入などにより、ｐ -
ウェル領域２３の表面にはｎ- 不純物領域２５ａが形成
される。この後、レジストパターン９１ａが除去され
る。
【００９６】図４を参照して、表面全面にＬＰＣＶＤ法
により約１５００Åの厚みでシリコン酸化膜が形成され
る。このシリコン酸化膜３３ａにたとえばＲＩＥが施さ
れる。
により約１５００Åの厚みでシリコン酸化膜が形成され
る。このシリコン酸化膜３３ａにたとえばＲＩＥが施さ
れる。
【００９７】図５を参照して、これにより、ゲート電極
２９の側壁を覆う側壁酸化膜３３が形成される。なお、
上記のＲＩＥによって、下層の薄いシリコン酸化膜２７
ａも同時にエッチング除去され、ゲート酸化膜２７、４
７が形成される。
２９の側壁を覆う側壁酸化膜３３が形成される。なお、
上記のＲＩＥによって、下層の薄いシリコン酸化膜２７
ａも同時にエッチング除去され、ゲート酸化膜２７、４
７が形成される。
【００９８】図６を参照して、表面全面にフォトレジス
ト９１ｂが塗布され、露光・現像される。これにより、
ｎＭＯＳトランジスタ領域を露出するレジストパターン
９１ｂが形成される。このレジストパターン９１ｂとゲ
ート電極２９と側壁酸化膜３３とをマスクとして、ｐ-
ウェル領域２３にたとえば砒素が約５０ｋｅＶ、４．０
×１０15ｃｍ-2で注入される。この注入により、ｎ+ 不
純物領域２５ｂが形成される。このｎ+ 不純物領域２５
ａとｎ+ 不純物領域２５ｂとによりＬＤＤ構造を有する
ｎ型ソース／ドレイン領域２５が形成される。このｎ型
ソース／ドレイン領域２５とゲート酸化膜２７とゲート
電極２９とによりｎＭＯＳトランジスタ３０が構成され
る。この後、レジストパターン９１ｂが除去される。
ト９１ｂが塗布され、露光・現像される。これにより、
ｎＭＯＳトランジスタ領域を露出するレジストパターン
９１ｂが形成される。このレジストパターン９１ｂとゲ
ート電極２９と側壁酸化膜３３とをマスクとして、ｐ-
ウェル領域２３にたとえば砒素が約５０ｋｅＶ、４．０
×１０15ｃｍ-2で注入される。この注入により、ｎ+ 不
純物領域２５ｂが形成される。このｎ+ 不純物領域２５
ａとｎ+ 不純物領域２５ｂとによりＬＤＤ構造を有する
ｎ型ソース／ドレイン領域２５が形成される。このｎ型
ソース／ドレイン領域２５とゲート酸化膜２７とゲート
電極２９とによりｎＭＯＳトランジスタ３０が構成され
る。この後、レジストパターン９１ｂが除去される。
【００９９】図７を参照して、表面全面にフォトレジス
ト９１ｃが塗布され、露光・現像される。これにより、
ｐＭＯＳトランジスタ領域とバイポーラトランジスタ領
域との所定部分を露出するレジストパターン９１ｃが形
成される。このレジストパターン９１ｃとゲート電極４
９と側壁酸化膜５３とをマスクとして、たとえばフッ化
ボロン（ＢＦ2 ）が約２０ｋｅＶ、４．０×１０15ｃｍ
-2で注入される。この注入などにより、ｎ- ウェル領域
４３の表面に１対のｐ+ ソース／ドレイン領域４５が、
ｎ+ エピタキシャル成長層５の表面にｐ+ 外部ベース領
域１１が各々形成される。このｐ+ ソース／ドレイン領
域４５とゲート酸化膜４７とゲート電極４９とによりｐ
ＭＯＳトランジスタ５０が構成される。この後、レジス
トパターン９１ｃが除去される。この後、たとえば８５
０℃で約３０分程度の熱処理を施すことにより、注入さ
れた不純物の活性化が行なわれる。
ト９１ｃが塗布され、露光・現像される。これにより、
ｐＭＯＳトランジスタ領域とバイポーラトランジスタ領
域との所定部分を露出するレジストパターン９１ｃが形
成される。このレジストパターン９１ｃとゲート電極４
９と側壁酸化膜５３とをマスクとして、たとえばフッ化
ボロン（ＢＦ2 ）が約２０ｋｅＶ、４．０×１０15ｃｍ
-2で注入される。この注入などにより、ｎ- ウェル領域
４３の表面に１対のｐ+ ソース／ドレイン領域４５が、
ｎ+ エピタキシャル成長層５の表面にｐ+ 外部ベース領
域１１が各々形成される。このｐ+ ソース／ドレイン領
域４５とゲート酸化膜４７とゲート電極４９とによりｐ
ＭＯＳトランジスタ５０が構成される。この後、レジス
トパターン９１ｃが除去される。この後、たとえば８５
０℃で約３０分程度の熱処理を施すことにより、注入さ
れた不純物の活性化が行なわれる。
【０１００】図８を参照して、表面全面にフォトレジス
ト９１ｄが塗布され、露光・現像される。これにより、
バイポーラトランジスタ領域の所定部分を露出するレジ
ストパターン９１ｄが形成される。このレジストパター
ン９１ｄをマスクとして、たとえばフッ化ボロンが約５
０ｋｅＶ、１．０×１０14ｃｍ-2で注入される。この注
入などによりｎ+ エピタキシャル成長層５の表面にｐ+
外部ベース領域１１と隣接するようにｐ- ベース領域７
が形成される。この後、レジストパターン９１ｄが除去
される。
ト９１ｄが塗布され、露光・現像される。これにより、
バイポーラトランジスタ領域の所定部分を露出するレジ
ストパターン９１ｄが形成される。このレジストパター
ン９１ｄをマスクとして、たとえばフッ化ボロンが約５
０ｋｅＶ、１．０×１０14ｃｍ-2で注入される。この注
入などによりｎ+ エピタキシャル成長層５の表面にｐ+
外部ベース領域１１と隣接するようにｐ- ベース領域７
が形成される。この後、レジストパターン９１ｄが除去
される。
【０１０１】図９を参照して、表面全面にＬＰＣＶＤ法
により約６０００〜１２０００Åの厚みを有するシリコ
ン酸化膜６３ａ0 が形成される。このシリコン酸化膜６
３ａ 0 の表面全面にたとえばＳＯＧ（Spin On Glass ）
膜６７が塗布される。このＳＯＧ膜６７の塗布時におい
て、ＳＯＧ膜６７は液体であるため、下地に段差を生じ
ていると、段差の凹部にたまりやすくなる。このため、
段差凹部では膜厚が厚くなるようにＳＯＧ膜６７が形成
される。すなわち、ＳＯＧ膜６７の上部表面は実質的に
平坦な表面となる。この後、一点鎖線で示す位置までＳ
ＯＧ膜６７とシリコン酸化膜６３ａ0 とがＲＩＥ法によ
りエッチングされる。このエッチングの条件は、ＳＯＧ
膜６７とシリコン酸化膜６３ａ0 とのエッチングレート
が等しくなるような条件が選ばれる。
により約６０００〜１２０００Åの厚みを有するシリコ
ン酸化膜６３ａ0 が形成される。このシリコン酸化膜６
３ａ 0 の表面全面にたとえばＳＯＧ（Spin On Glass ）
膜６７が塗布される。このＳＯＧ膜６７の塗布時におい
て、ＳＯＧ膜６７は液体であるため、下地に段差を生じ
ていると、段差の凹部にたまりやすくなる。このため、
段差凹部では膜厚が厚くなるようにＳＯＧ膜６７が形成
される。すなわち、ＳＯＧ膜６７の上部表面は実質的に
平坦な表面となる。この後、一点鎖線で示す位置までＳ
ＯＧ膜６７とシリコン酸化膜６３ａ0 とがＲＩＥ法によ
りエッチングされる。このエッチングの条件は、ＳＯＧ
膜６７とシリコン酸化膜６３ａ0 とのエッチングレート
が等しくなるような条件が選ばれる。
【０１０２】図１０を参照して、このエッチングにより
ゲート部上の厚みＡ1 が５００〜３０００Å程度であ
り、かつその上部表面が実質的に平坦な第１の層間絶縁
膜６３が形成される。
ゲート部上の厚みＡ1 が５００〜３０００Å程度であ
り、かつその上部表面が実質的に平坦な第１の層間絶縁
膜６３が形成される。
【０１０３】図１１を参照して、この第１の層間絶縁膜
６３ｂの表面上に所定の形状にパターニングされたレジ
ストパターン９１ｅが形成される。このレジストパター
ン９１ｅをマスクとしてたとえばＲＩＥが施される。こ
れにより、ｐ- ベース領域７の一部表面を露出するエミ
ッタ孔６３ａと、ｎ型ソース／ドレイン領域２５の一部
表面を露出する開孔６３ｂとが第１の層間絶縁膜６３に
形成される。
６３ｂの表面上に所定の形状にパターニングされたレジ
ストパターン９１ｅが形成される。このレジストパター
ン９１ｅをマスクとしてたとえばＲＩＥが施される。こ
れにより、ｐ- ベース領域７の一部表面を露出するエミ
ッタ孔６３ａと、ｎ型ソース／ドレイン領域２５の一部
表面を露出する開孔６３ｂとが第１の層間絶縁膜６３に
形成される。
【０１０４】図１２を参照して、レジストパターン９１
ｅを残した状態で、たとえば砒素が約６０ｋｅＶ、１．
０×１０15ｃｍ-2で注入される。この注入などにより、
エミッタ孔６３ａの底部であってｐ- ベース領域７内の
表面にｎ+ エミッタ領域９が形成される。この後、レジ
ストパターン９１ｅが除去される。
ｅを残した状態で、たとえば砒素が約６０ｋｅＶ、１．
０×１０15ｃｍ-2で注入される。この注入などにより、
エミッタ孔６３ａの底部であってｐ- ベース領域７内の
表面にｎ+ エミッタ領域９が形成される。この後、レジ
ストパターン９１ｅが除去される。
【０１０５】図１３を参照して、温度：５９０℃、圧
力：０．３〜０．５Ｔｏｒｒ、ガス：シラン（Ｓｉ
Ｈ4 ），ホスフィン（ＰＨ3 ）の条件下でＬＰＣＶＤが
行なわれる。これにより表面全面にリンが導入された多
結晶シリコン膜が約１０００〜３０００Å程度の厚みで
形成される。この多結晶シリコン膜１５ｂ内のリンの濃
度は約１．０×１０20〜６．０×１０20程度である。こ
の後、リンドープト多結晶シリコン膜１５ｂが写真製版
技術およびエッチング技術により所望の形状にパターニ
ングされる。
力：０．３〜０．５Ｔｏｒｒ、ガス：シラン（Ｓｉ
Ｈ4 ），ホスフィン（ＰＨ3 ）の条件下でＬＰＣＶＤが
行なわれる。これにより表面全面にリンが導入された多
結晶シリコン膜が約１０００〜３０００Å程度の厚みで
形成される。この多結晶シリコン膜１５ｂ内のリンの濃
度は約１．０×１０20〜６．０×１０20程度である。こ
の後、リンドープト多結晶シリコン膜１５ｂが写真製版
技術およびエッチング技術により所望の形状にパターニ
ングされる。
【０１０６】図１４を参照して、このパターニングによ
り、エミッタ孔６３ａを通じてｎ+エミッタ領域９に接
するエミッタ電極１５と、開孔６３ｂを通じてｎ型ソー
ス／ドレイン領域２５に接する配線層３５とが各々形成
される。
り、エミッタ孔６３ａを通じてｎ+エミッタ領域９に接
するエミッタ電極１５と、開孔６３ｂを通じてｎ型ソー
ス／ドレイン領域２５に接する配線層３５とが各々形成
される。
【０１０７】図１５を参照して、このエミッタ電極１５
と配線層３５とを覆うように第１の層間絶縁膜６３上に
第２の層間絶縁膜６５が形成される。この第２の層間絶
縁膜６５の表面上に所望の形状にパターニングされたレ
ジストパターン９１ｆが形成される。このレジストパタ
ーン９１ｆをマスクとして第１および第２の層間絶縁膜
６３、６５に異方性エッチングが施される。これによ
り、各導電層または各導電領域に達するコンタクトホー
ル６５ａ、６５ｂ、６５ｃ、６５ｄ、６５ｅ、６５ｆが
形成される。この後、レジストパターン９１ｆが除去さ
れる。
と配線層３５とを覆うように第１の層間絶縁膜６３上に
第２の層間絶縁膜６５が形成される。この第２の層間絶
縁膜６５の表面上に所望の形状にパターニングされたレ
ジストパターン９１ｆが形成される。このレジストパタ
ーン９１ｆをマスクとして第１および第２の層間絶縁膜
６３、６５に異方性エッチングが施される。これによ
り、各導電層または各導電領域に達するコンタクトホー
ル６５ａ、６５ｂ、６５ｃ、６５ｄ、６５ｅ、６５ｆが
形成される。この後、レジストパターン９１ｆが除去さ
れる。
【０１０８】図１６を参照して、この後、各コンタクト
ホール６５ａ、６５ｂ、６５ｃ、６５ｄ、６５ｅ、６５
ｆを通じて各下層の導電領域等に接するように導電層７
１ａ、７１ｂ、７１ｃ、７１ｄ、７１ｅ、７１ｆが各々
形成される。
ホール６５ａ、６５ｂ、６５ｃ、６５ｄ、６５ｅ、６５
ｆを通じて各下層の導電領域等に接するように導電層７
１ａ、７１ｂ、７１ｃ、７１ｄ、７１ｅ、７１ｆが各々
形成される。
【０１０９】なお、本実施例においては、図１に示すよ
うにエミッタ電極１５と配線層３５とは、リンが導入さ
れた多結晶シリコン単層よりなっている。しかし、本発
明のエミッタ電極１５と配線層３５とは、これに限られ
るものではない。具体的には、エミッタ電極と配線層と
は図１７に示すようにポリサイド構造を有していてもよ
い。
うにエミッタ電極１５と配線層３５とは、リンが導入さ
れた多結晶シリコン単層よりなっている。しかし、本発
明のエミッタ電極１５と配線層３５とは、これに限られ
るものではない。具体的には、エミッタ電極と配線層と
は図１７に示すようにポリサイド構造を有していてもよ
い。
【０１１０】図１７を参照して、エミッタ電極１５ａ
は、リンが導入された多結晶シリコン膜１５ｂとその上
に形成されるシリサイド層とからなっている。また、配
線層３５ａも、リンが導入された多結晶シリコン膜３５
ｂとその表面上に形成されたシリサイド層３５ｃとから
なっている。この多結晶シリコン膜１５ｂと３５ｂとに
は、各々リンが１×１０20ｃｍ-3以上１×１０21ｃｍ-3
以下の濃度で導入されている。
は、リンが導入された多結晶シリコン膜１５ｂとその上
に形成されるシリサイド層とからなっている。また、配
線層３５ａも、リンが導入された多結晶シリコン膜３５
ｂとその表面上に形成されたシリサイド層３５ｃとから
なっている。この多結晶シリコン膜１５ｂと３５ｂとに
は、各々リンが１×１０20ｃｍ-3以上１×１０21ｃｍ-3
以下の濃度で導入されている。
【０１１１】また、シリサイド層１５ｃと３５ｃとは、
具体的にはＷＳｉ2 （タングステンシリサイド）、Ｔｉ
Ｓｉ2 （チタンシリサイド）などの材質よりなってい
る。
具体的にはＷＳｉ2 （タングステンシリサイド）、Ｔｉ
Ｓｉ2 （チタンシリサイド）などの材質よりなってい
る。
【０１１２】なお、これ以外の構成については図１に示
す構成とほぼ同様であるためその説明は省略する。
す構成とほぼ同様であるためその説明は省略する。
【０１１３】本実施例では、図１に示すエミッタ電極１
５と配線層３５とは、リンが注入された多結晶シリコン
膜１５ｂをパターニングすることにより得られる。この
多結晶シリコン膜１５ｂは、ＬＰＣＶＤ法により成膜す
ると同時にリンを含むように形成される。また、この方
法により形成される多結晶シリコン膜１５ｂ内にはリン
が全体的に均一に分布する。このため、不純物を多結晶
シリコン中に均一に拡散させるためのＲＴＡによる高温
での熱処理は不要となる。
５と配線層３５とは、リンが注入された多結晶シリコン
膜１５ｂをパターニングすることにより得られる。この
多結晶シリコン膜１５ｂは、ＬＰＣＶＤ法により成膜す
ると同時にリンを含むように形成される。また、この方
法により形成される多結晶シリコン膜１５ｂ内にはリン
が全体的に均一に分布する。このため、不純物を多結晶
シリコン中に均一に拡散させるためのＲＴＡによる高温
での熱処理は不要となる。
【０１１４】このＲＴＡによる高温での熱処理を削除で
きるため、特にｎＭＯＳトランジスタ３０において、Ｌ
ＤＤ構造を構成するｎ+ 不純物領域２５ｂの広がりを防
止できる。このため、ｎＭＯＳトランジスタ３０などに
おけるパンチスルーや耐ホットエレクトロン特性の劣化
といった弊害を防止することができる。それゆえ、ｎＭ
ＯＳトランジスタ３０のゲート長寸法などの各部の寸法
を縮小化することが可能となり、集積度を向上させるこ
とが容易となる。
きるため、特にｎＭＯＳトランジスタ３０において、Ｌ
ＤＤ構造を構成するｎ+ 不純物領域２５ｂの広がりを防
止できる。このため、ｎＭＯＳトランジスタ３０などに
おけるパンチスルーや耐ホットエレクトロン特性の劣化
といった弊害を防止することができる。それゆえ、ｎＭ
ＯＳトランジスタ３０のゲート長寸法などの各部の寸法
を縮小化することが可能となり、集積度を向上させるこ
とが容易となる。
【０１１５】また、ＲＴＡによる熱処理を削除できるた
め、このＲＴＡによる熱処理時にエミッタ電極１５中か
ら不純物がｐ- ベース領域７に拡散することはない。こ
のため、この拡散によってｐ- ベース領域７内にｎ+ エ
ミッタ領域９が深く形成され、ｐ- ベース領域７の幅が
小さくなることもない。それゆえ、エミッタ電極１５中
のリンの濃度を大きくしても、バイポーラトランジスタ
のコレクタ・エミッタ間の耐圧が劣化することはなく、
良好な耐圧特性を維持することができる。したがって、
エミッタ電極１５中のリン濃度を高くすることが可能と
なり、ゆえに良好な耐圧特性を維持したままエミッタ電
極１５の配線抵抗を低減することが可能となる。
め、このＲＴＡによる熱処理時にエミッタ電極１５中か
ら不純物がｐ- ベース領域７に拡散することはない。こ
のため、この拡散によってｐ- ベース領域７内にｎ+ エ
ミッタ領域９が深く形成され、ｐ- ベース領域７の幅が
小さくなることもない。それゆえ、エミッタ電極１５中
のリンの濃度を大きくしても、バイポーラトランジスタ
のコレクタ・エミッタ間の耐圧が劣化することはなく、
良好な耐圧特性を維持することができる。したがって、
エミッタ電極１５中のリン濃度を高くすることが可能と
なり、ゆえに良好な耐圧特性を維持したままエミッタ電
極１５の配線抵抗を低減することが可能となる。
【０１１６】上記より、本実施例の製造方法により形成
される半導体装置では、図１に示すエミッタ電極１５と
配線層３５とに含まれるリンの濃度を大きくすることが
できる。このため、エミッタ電極１５と配線層３５とに
含まれるリンの濃度を従来にない１×１０20ｃｍ-3以上
にすることが可能となる。
される半導体装置では、図１に示すエミッタ電極１５と
配線層３５とに含まれるリンの濃度を大きくすることが
できる。このため、エミッタ電極１５と配線層３５とに
含まれるリンの濃度を従来にない１×１０20ｃｍ-3以上
にすることが可能となる。
【０１１７】このようにエミッタ電極１５と配線層３５
とをなす多結晶シリコン中のリンの濃度を１×１０20ｃ
ｍ-3以上にできるため、たとえば以下の場合に顕著な効
果を有する。
とをなす多結晶シリコン中のリンの濃度を１×１０20ｃ
ｍ-3以上にできるため、たとえば以下の場合に顕著な効
果を有する。
【０１１８】図１に示すｎＭＯＳトランジスタ３０をた
とえばＳＲＡＭ（Static Random Access Memory)のドラ
イバトランジスタに用い、配線層３５をＳＲＡＭのメモ
リセルに接続された接地線として用いた場合について説
明する。
とえばＳＲＡＭ（Static Random Access Memory)のドラ
イバトランジスタに用い、配線層３５をＳＲＡＭのメモ
リセルに接続された接地線として用いた場合について説
明する。
【０１１９】図１８は、ＳＲＡＭのメモリセルアレイ内
の等価回路の一部を示す図である。また図１９はＳＲＡ
Ｍのメモリセル内の構成を示す図である。図１８と図１
９とを参照して、ワード線ＷＬが活性化（Ｈｉｇｈ、つ
まり選択）されるとアクセストランジスタＡ１とＡ２と
がＯＮする。アクセストランジスタＡ１のソース／ドレ
インは各々記憶ノードの“Ｌ”とビット線負荷を経由し
てＶｃｃ（Ｈｉｇｈ）とに接続されている。この記憶ノ
ードの“Ｌ”とＶｃｃとは電位差が大きいため図中矢印
で示す方向へいわゆるコラム電流が流れる。
の等価回路の一部を示す図である。また図１９はＳＲＡ
Ｍのメモリセル内の構成を示す図である。図１８と図１
９とを参照して、ワード線ＷＬが活性化（Ｈｉｇｈ、つ
まり選択）されるとアクセストランジスタＡ１とＡ２と
がＯＮする。アクセストランジスタＡ１のソース／ドレ
インは各々記憶ノードの“Ｌ”とビット線負荷を経由し
てＶｃｃ（Ｈｉｇｈ）とに接続されている。この記憶ノ
ードの“Ｌ”とＶｃｃとは電位差が大きいため図中矢印
で示す方向へいわゆるコラム電流が流れる。
【０１２０】一方、アクセストランジスタＡ２もＯＮす
るがソース／ドレインは各々記憶ノードの“Ｈ”および
Ｖｃｃ（Ｈｉｇｈ）に接続されており、双方の電位差が
小さい。このためアクセストランジスタＡ２側にはコラ
ム電流はほとんど流れない。
るがソース／ドレインは各々記憶ノードの“Ｈ”および
Ｖｃｃ（Ｈｉｇｈ）に接続されており、双方の電位差が
小さい。このためアクセストランジスタＡ２側にはコラ
ム電流はほとんど流れない。
【０１２１】このようにコラム電流Ｉは、ワード線ＷＬ
が活性化したとき、Ｖｃｃ→ビット線負荷→ビット線→
メモリセルのアクセストランジスタＡ１→記憶ノード
“Ｌ”→メモリセルのドライバトランジスタＤ１→Ｎ１
→Ｎ０→ＧＮＤという経路で流れる。
が活性化したとき、Ｖｃｃ→ビット線負荷→ビット線→
メモリセルのアクセストランジスタＡ１→記憶ノード
“Ｌ”→メモリセルのドライバトランジスタＤ１→Ｎ１
→Ｎ０→ＧＮＤという経路で流れる。
【０１２２】このような経路でコラム電流Ｉが流れる
と、Ｎ０とＮ１との間に配線抵抗があった場合、記憶ノ
ードの“Ｌ”の電位が上昇する。すなわち、ＧＮＤ電位
に対してＮ０とＮ１間の配線抵抗×コラム電流Ｉだけ記
憶ノードの電位が上昇する。この記憶ノードの電位上昇
が大きくなると、“Ｌ”の記憶ノードが“Ｈ”に近づく
ことになる。
と、Ｎ０とＮ１との間に配線抵抗があった場合、記憶ノ
ードの“Ｌ”の電位が上昇する。すなわち、ＧＮＤ電位
に対してＮ０とＮ１間の配線抵抗×コラム電流Ｉだけ記
憶ノードの電位が上昇する。この記憶ノードの電位上昇
が大きくなると、“Ｌ”の記憶ノードが“Ｈ”に近づく
ことになる。
【０１２３】ＳＲＡＭのメモリセルは一方の記憶ノード
を“Ｌ”とし、他方の記憶ノードを“Ｈ”とすることで
データがストアされる。しかし、この一方の記憶ノード
が“Ｌ”から“Ｈ”に近づくと、双方の記憶ノードが
“Ｈ”とみなされるおそれが生じる。このような場合に
はストアされたデータが破壊されてしまう。このため、
記憶ノードの“Ｌ”の電位上昇を抑えなければならず、
ゆえにＮ０とＮ１間の配線抵抗を低減させる必要があ
る。
を“Ｌ”とし、他方の記憶ノードを“Ｈ”とすることで
データがストアされる。しかし、この一方の記憶ノード
が“Ｌ”から“Ｈ”に近づくと、双方の記憶ノードが
“Ｈ”とみなされるおそれが生じる。このような場合に
はストアされたデータが破壊されてしまう。このため、
記憶ノードの“Ｌ”の電位上昇を抑えなければならず、
ゆえにＮ０とＮ１間の配線抵抗を低減させる必要があ
る。
【０１２４】具体的には、コラム電流Ｉがたとえば約２
００μＡ、またＮ１での電位上昇を約０．２０Ｖ以下に
抑える必要があるとすると、Ｎ０からＮ１までの抵抗を
１０００Ω以下に抑えなければならない。したがって、
たとえば配線長が約１０μｍ、幅が約１μｍ程度のもの
（１０シート）を用いた場合、シート抵抗値にして少な
くとも約１００Ω／□以下のものが必要である。
００μＡ、またＮ１での電位上昇を約０．２０Ｖ以下に
抑える必要があるとすると、Ｎ０からＮ１までの抵抗を
１０００Ω以下に抑えなければならない。したがって、
たとえば配線長が約１０μｍ、幅が約１μｍ程度のもの
（１０シート）を用いた場合、シート抵抗値にして少な
くとも約１００Ω／□以下のものが必要である。
【０１２５】図２０は、２０００Åの膜厚を有する多結
晶シリコンにリンを導入した場合のリン濃度とシート抵
抗との関係を示す図である。この図２０よりシート抵抗
値が少なくとも約１００Ω／□以下が必要であるため、
リン濃度としては少なくとも約１×１０20ｃｍ-3以上が
必要であると言える。
晶シリコンにリンを導入した場合のリン濃度とシート抵
抗との関係を示す図である。この図２０よりシート抵抗
値が少なくとも約１００Ω／□以下が必要であるため、
リン濃度としては少なくとも約１×１０20ｃｍ-3以上が
必要であると言える。
【０１２６】再び図１を参照して、本実施例において
は、ｎＭＯＳトランジスタ３０に接続される配線層３５
は、１×１０20ｃｍ-3以上のリン濃度を有している。こ
のため、上述したＳＲＡＭにｎＭＯＳトランジスタ３０
を適用した場合でも、ＳＲＡＭのメモリセルにストアさ
れたデータが破壊されることは防止される。
は、ｎＭＯＳトランジスタ３０に接続される配線層３５
は、１×１０20ｃｍ-3以上のリン濃度を有している。こ
のため、上述したＳＲＡＭにｎＭＯＳトランジスタ３０
を適用した場合でも、ＳＲＡＭのメモリセルにストアさ
れたデータが破壊されることは防止される。
【０１２７】また本実施例においては、エミッタ電極１
５をなす多結晶シリコンにリンが６×１０20ｃｍ-3以下
の濃度で導入されている。それゆえ、良好なコレクタ・
エミッタ間耐圧ＢＶCEO を確保することができる。その
理由は、以下のように説明される。
５をなす多結晶シリコンにリンが６×１０20ｃｍ-3以下
の濃度で導入されている。それゆえ、良好なコレクタ・
エミッタ間耐圧ＢＶCEO を確保することができる。その
理由は、以下のように説明される。
【０１２８】コレクタ・エミッタ間耐圧ＢＶCEO とは、
バイポーラトランジスタの重要な電気的パラメータの１
つであり、もしこの耐圧ＢＶCEO がコレクタ・エミッタ
間印加電圧より低いと、バイポーラトランジスタとして
動作しなくなる。
バイポーラトランジスタの重要な電気的パラメータの１
つであり、もしこの耐圧ＢＶCEO がコレクタ・エミッタ
間印加電圧より低いと、バイポーラトランジスタとして
動作しなくなる。
【０１２９】図２１は、図１のバイポーラトランジスタ
領域を拡大して示す部分断面図である。図２１を参照し
て、コレクタ・エミッタ間耐圧ＢＶCEO は、ベース幅Ｗ
1 が広い場合はコレクタ５とベース７との間のｐｎ接合
耐圧に基づく電圧で決定される。しかし、ベース幅Ｗ1
が狭くなると、コレクタ・エミッタ間耐圧ＢＶCEO はコ
レクタ５とエミッタ９間のパンチスルー耐圧で決定され
るようになる。なおコレクタ・エミッタ間のパンチスル
ー耐圧とは、コレクタ５とベース７との間の空乏層がエ
ミッタ９とベース５との間の空乏層とつながり、コレク
タ電界がエミッタ５とベース７との間の拡散電位を低下
させてしまうため大電流が流れるが、このときの電圧を
指している。
領域を拡大して示す部分断面図である。図２１を参照し
て、コレクタ・エミッタ間耐圧ＢＶCEO は、ベース幅Ｗ
1 が広い場合はコレクタ５とベース７との間のｐｎ接合
耐圧に基づく電圧で決定される。しかし、ベース幅Ｗ1
が狭くなると、コレクタ・エミッタ間耐圧ＢＶCEO はコ
レクタ５とエミッタ９間のパンチスルー耐圧で決定され
るようになる。なおコレクタ・エミッタ間のパンチスル
ー耐圧とは、コレクタ５とベース７との間の空乏層がエ
ミッタ９とベース５との間の空乏層とつながり、コレク
タ電界がエミッタ５とベース７との間の拡散電位を低下
させてしまうため大電流が流れるが、このときの電圧を
指している。
【０１３０】図２２は、多結晶シリコンにリンを導入し
た場合のリン濃度とコレクタ・エミッタ間耐圧ＢＶCEO
の関係を示す図である。図２２を参照して、リン濃度が
６×１０20ｃｍ-3以下であれば、エミッタ電極から基板
へのリンの拡散量は比較的少ない。それゆえコレクタ・
エミッタ間耐圧ＢＶCEO は約７Ｖに維持される。しか
し、リン濃度が６×１０20ｃｍ-3以上になると、エミッ
タ電極から基板へのリン拡散量が比較的多くなる。この
ためエミッタ領域が深くなり、それに伴ってベース幅が
狭くなる。よって、コレクタ・エミッタ間耐圧ＢＶCEO
は７Ｖ以下に低下してしまう。以上より、多結晶シリコ
ンに含まれるリン濃度は６×１０20ｃｍ-3以下にしなけ
ればならない。
た場合のリン濃度とコレクタ・エミッタ間耐圧ＢＶCEO
の関係を示す図である。図２２を参照して、リン濃度が
６×１０20ｃｍ-3以下であれば、エミッタ電極から基板
へのリンの拡散量は比較的少ない。それゆえコレクタ・
エミッタ間耐圧ＢＶCEO は約７Ｖに維持される。しか
し、リン濃度が６×１０20ｃｍ-3以上になると、エミッ
タ電極から基板へのリン拡散量が比較的多くなる。この
ためエミッタ領域が深くなり、それに伴ってベース幅が
狭くなる。よって、コレクタ・エミッタ間耐圧ＢＶCEO
は７Ｖ以下に低下してしまう。以上より、多結晶シリコ
ンに含まれるリン濃度は６×１０20ｃｍ-3以下にしなけ
ればならない。
【０１３１】なお、コレクタ・エミッタ間耐圧ＢＶCEO
の基準を７Ｖとしているが、これは現在の半導体装置に
用いられる電源電圧が一般に５Ｖであることを考慮した
ものである。すなわち、少なくとも５Ｖ以上の耐圧が必
要とされ、かつそのマージンをもたせて、７Ｖが基準と
されている。
の基準を７Ｖとしているが、これは現在の半導体装置に
用いられる電源電圧が一般に５Ｖであることを考慮した
ものである。すなわち、少なくとも５Ｖ以上の耐圧が必
要とされ、かつそのマージンをもたせて、７Ｖが基準と
されている。
【０１３２】また、図１７に示すようにエミッタ電極１
５ａと配線層３５ａとがポリサイド構造よりなっている
場合について以下に説明する。
５ａと配線層３５ａとがポリサイド構造よりなっている
場合について以下に説明する。
【０１３３】図１７に示すポリサイド構造を構成する多
結晶シリコン膜１５ｂと３５ｂとについても、本実施例
の製造方法で形成することができる。このため、この多
結晶シリコン膜１５ｂと３５ｂとに各々リンを１×１０
20ｃｍ-3以上の濃度で導入することが可能となる。これ
により、図１７に示す構成でも図１の構成と同様、ＳＲ
ＡＭにストアされたデータの破壊を防止できるという顕
著な効果を有する。
結晶シリコン膜１５ｂと３５ｂとについても、本実施例
の製造方法で形成することができる。このため、この多
結晶シリコン膜１５ｂと３５ｂとに各々リンを１×１０
20ｃｍ-3以上の濃度で導入することが可能となる。これ
により、図１７に示す構成でも図１の構成と同様、ＳＲ
ＡＭにストアされたデータの破壊を防止できるという顕
著な効果を有する。
【０１３４】ただし、ポリサイド構造を構成するシリサ
イドに金属シリサイドを用いた場合、金属シリサイド層
の抵抗値が低い。このため、ポリサイド構造を構成する
多結晶シリコン中のリン濃度とポリサイド構造のシート
抵抗との関係は図２３に示すようになる。
イドに金属シリサイドを用いた場合、金属シリサイド層
の抵抗値が低い。このため、ポリサイド構造を構成する
多結晶シリコン中のリン濃度とポリサイド構造のシート
抵抗との関係は図２３に示すようになる。
【０１３５】なお、図２３はポリサイド構造を構成する
多結晶シリコンの膜厚を１０００Å、ＷＳｉ2 の膜厚を
１０００Åとした場合を示している。
多結晶シリコンの膜厚を１０００Å、ＷＳｉ2 の膜厚を
１０００Åとした場合を示している。
【０１３６】図２３を参照して、ポリサイドのシート抵
抗はリン濃度にかかわらず、３０Ω／□以下であり、上
述した約１０００Ω／□以下よりも低い。このため、ポ
リサイド構造の配線抵抗のみ考慮すればポリサイド構造
を構成する多結晶シリコン中のリン濃度はほとんど問題
にならない。
抗はリン濃度にかかわらず、３０Ω／□以下であり、上
述した約１０００Ω／□以下よりも低い。このため、ポ
リサイド構造の配線抵抗のみ考慮すればポリサイド構造
を構成する多結晶シリコン中のリン濃度はほとんど問題
にならない。
【０１３７】しかし、一般にポリサイド構造において
は、金属シリサイドが多結晶シリコン中のドーパントを
吸収しやすいという性質を有している。このため、図１
８、１９でのＮ１への直接コンタクト部（図１１におけ
るエミッタ電極３５ａとｎ型ソース／ドレイン領域２５
との接触部）の抵抗が極めて高くなる。具体的には、図
２４に示すように直接コンタクト抵抗は、リン濃度が１
×１０19ｃｍ-3以下になると著しく増加し、１０００Ω
以上になってしまう。
は、金属シリサイドが多結晶シリコン中のドーパントを
吸収しやすいという性質を有している。このため、図１
８、１９でのＮ１への直接コンタクト部（図１１におけ
るエミッタ電極３５ａとｎ型ソース／ドレイン領域２５
との接触部）の抵抗が極めて高くなる。具体的には、図
２４に示すように直接コンタクト抵抗は、リン濃度が１
×１０19ｃｍ-3以下になると著しく増加し、１０００Ω
以上になってしまう。
【０１３８】図１８、１９を用いて説明した一例ではＮ
０とＮ１間の抵抗は約１０００Ω以下に抑えられなけれ
ばならない。ところが、ポリサイド構造を採用し、リン
濃度が１×１０19ｃｍ-3以下の場合、直接コンタクト抵
抗だけでその抵抗値が１０００Ωを超えてしまう。
０とＮ１間の抵抗は約１０００Ω以下に抑えられなけれ
ばならない。ところが、ポリサイド構造を採用し、リン
濃度が１×１０19ｃｍ-3以下の場合、直接コンタクト抵
抗だけでその抵抗値が１０００Ωを超えてしまう。
【０１３９】この直接コンタクト抵抗を１０００Ω以下
にするには、多結晶シリコン中のリン濃度を１×１０19
ｃｍ-3以上にしなければならない。また、直接コンタク
ト抵抗だけでなくポリサイドの配線抵抗をも考慮する必
要がある。これらのことを考慮すると、ＳＲＡＭのメモ
リセルにストアされたデータの破壊を防止するには、ポ
リサイド構造を構成する多結晶シリコン中のリン濃度は
１×１０20ｃｍ-3以上が必要であると言える。
にするには、多結晶シリコン中のリン濃度を１×１０19
ｃｍ-3以上にしなければならない。また、直接コンタク
ト抵抗だけでなくポリサイドの配線抵抗をも考慮する必
要がある。これらのことを考慮すると、ＳＲＡＭのメモ
リセルにストアされたデータの破壊を防止するには、ポ
リサイド構造を構成する多結晶シリコン中のリン濃度は
１×１０20ｃｍ-3以上が必要であると言える。
【０１４０】この点において、本実施例では、ポリサイ
ド構造を構成する多結晶シリコン中のリン濃度が１×１
０20ｃｍ-3以上である。このため、図１７に示す構成
は、ＳＲＡＭのメモリセルにストアされたデータの破壊
が防止されるという顕著な効果を有していると言える。
ド構造を構成する多結晶シリコン中のリン濃度が１×１
０20ｃｍ-3以上である。このため、図１７に示す構成
は、ＳＲＡＭのメモリセルにストアされたデータの破壊
が防止されるという顕著な効果を有していると言える。
【０１４１】また、図１７に示すようにエミッタ電極１
５ａと配線層３５ａとにポリサイド構造を用いた場合、
ポリサイドを構成する多結晶シリコン中のリン濃度の上
限値は１×１０21ｃｍ-3である。
５ａと配線層３５ａとにポリサイド構造を用いた場合、
ポリサイドを構成する多結晶シリコン中のリン濃度の上
限値は１×１０21ｃｍ-3である。
【０１４２】この理由は、図１の構成で説明した上限値
の理由とほぼ同様の理由である。ただし、前述したよう
にポリサイド構造では、金属シリサイドが多結晶シリコ
ン中のドーパントを吸収しやすいという性質を有してい
る。このため、図１の構成と比較して、ポリサイド構造
では、ドーパントが吸収される分だけ、エミッタ電極か
ら基板へのリン拡散量は少なくなる。
の理由とほぼ同様の理由である。ただし、前述したよう
にポリサイド構造では、金属シリサイドが多結晶シリコ
ン中のドーパントを吸収しやすいという性質を有してい
る。このため、図１の構成と比較して、ポリサイド構造
では、ドーパントが吸収される分だけ、エミッタ電極か
ら基板へのリン拡散量は少なくなる。
【０１４３】このため、図２５に示すようにポリサイド
構造を構成する多結晶シリコン中のリン濃度が１×１０
21ｃｍ-3を越えるまで、コレクタ・エミッタ間耐圧ＢＶ
CEOが７Ｖより低下することはない。それゆえ、この多
結晶シリコン中には、１×１０21ｃｍ-3までリンを導入
することができる。
構造を構成する多結晶シリコン中のリン濃度が１×１０
21ｃｍ-3を越えるまで、コレクタ・エミッタ間耐圧ＢＶ
CEOが７Ｖより低下することはない。それゆえ、この多
結晶シリコン中には、１×１０21ｃｍ-3までリンを導入
することができる。
【０１４４】以上より、ポリサイド構造を構成する多結
晶シリコン中のリン濃度の上限値は１×１０21ｃｍ-3以
下である。
晶シリコン中のリン濃度の上限値は１×１０21ｃｍ-3以
下である。
【０１４５】実施例２ 図２６は、本発明の第２の実施例における半導体装置の
構成を概略的に示す断面図である。図２６を参照して、
本実施例の半導体装置の構成は、図１に示す第１の実施
例の構成にシリコン酸化膜１０１とシリコン窒化膜１０
３とが付加されている。
構成を概略的に示す断面図である。図２６を参照して、
本実施例の半導体装置の構成は、図１に示す第１の実施
例の構成にシリコン酸化膜１０１とシリコン窒化膜１０
３とが付加されている。
【０１４６】シリコン酸化膜１０１は、バイポーラトラ
ンジスタとｎＭＯＳトランジスタ３０とｐＭＯＳトラン
ジスタ５０とが形成された基板の表面全面に３００Å程
度の厚みで形成されている。またシリコン窒化膜１０３
は、シリコン酸化膜１０１の表面全面に５００〜１００
０Å程度の厚みで形成されている。なお、これ以外の構
成については第１の実施例の半導体装置の構成とほぼ同
様であるためその説明は省略する。
ンジスタとｎＭＯＳトランジスタ３０とｐＭＯＳトラン
ジスタ５０とが形成された基板の表面全面に３００Å程
度の厚みで形成されている。またシリコン窒化膜１０３
は、シリコン酸化膜１０１の表面全面に５００〜１００
０Å程度の厚みで形成されている。なお、これ以外の構
成については第１の実施例の半導体装置の構成とほぼ同
様であるためその説明は省略する。
【０１４７】次に、本発明の第２の実施例における半導
体装置の製造方法について説明する。
体装置の製造方法について説明する。
【０１４８】図２７〜図３４は、本発明の第２の実施例
における半導体装置の製造方法を工程順に示す概略断面
図である。本実施例の製造方法は、まず第１の実施例の
図２〜図８に示す工程を経る。この後、表面全面にＬＰ
ＣＶＤ法によりシリコン酸化膜１０１とシリコン窒化膜
１０３とが各々３００Å、５００〜１０００Å程度の厚
みで順に積層して形成される。このシリコン窒化膜１０
３の表面全面に６０００〜１２０００Å程度の厚みでシ
リコン酸化膜６３ａ0 がＬＰＣＶＤ法により形成され
る。このシリコン酸化膜６３ａ0 の表面全面に、たとえ
ばＳＯＧ膜６７が塗布され、その上部表面が実質的に平
坦とされることにより図２７に示す状態となる。
における半導体装置の製造方法を工程順に示す概略断面
図である。本実施例の製造方法は、まず第１の実施例の
図２〜図８に示す工程を経る。この後、表面全面にＬＰ
ＣＶＤ法によりシリコン酸化膜１０１とシリコン窒化膜
１０３とが各々３００Å、５００〜１０００Å程度の厚
みで順に積層して形成される。このシリコン窒化膜１０
３の表面全面に６０００〜１２０００Å程度の厚みでシ
リコン酸化膜６３ａ0 がＬＰＣＶＤ法により形成され
る。このシリコン酸化膜６３ａ0 の表面全面に、たとえ
ばＳＯＧ膜６７が塗布され、その上部表面が実質的に平
坦とされることにより図２７に示す状態となる。
【０１４９】図２７を参照して、ＳＯＧ膜６７とシリコ
ン酸化膜６３ａ0 とのエッチングレートが等しくなるよ
うな条件下でＳＯＧ膜６７とシリコン酸化膜６３ａ0 と
にたとえばＲＩＥ法によりエッチングが施される。
ン酸化膜６３ａ0 とのエッチングレートが等しくなるよ
うな条件下でＳＯＧ膜６７とシリコン酸化膜６３ａ0 と
にたとえばＲＩＥ法によりエッチングが施される。
【０１５０】図２８を参照して、このエッチングによ
り、ゲート部上の厚みＡ2 が約５００〜３０００Åとな
るように、かつその上部表面が実質的に平坦となるよう
に第１の層間絶縁膜６３が形成される。
り、ゲート部上の厚みＡ2 が約５００〜３０００Åとな
るように、かつその上部表面が実質的に平坦となるよう
に第１の層間絶縁膜６３が形成される。
【０１５１】図２９を参照して、この第１の層間絶縁膜
６３の表面全面にフォトレジスト９１ｅが塗布され、露
光・現像される。これにより、所定形状にパターニング
されたレジストパターン９１ｅが形成される。このレジ
ストパターン９１ｅをマスクとして、第１の層間絶縁膜
６３がＲＩＥによりエッチングされる。このエッチング
は、たとえばシリコン窒化膜１０３に対してエッチング
選択比の高い条件で行なわれる。このエッチングにより
所定領域にシリコン窒化膜１０３の表面に達する開孔が
形成される。この後、開孔の底部において露出するシリ
コン窒化膜１０３がシリコン酸化膜に対してエッチング
選択比の高い条件でＲＩＥによりエッチングされる。さ
らにこの後、開孔１６３ｂ1 ，１６３ａ1 の底部におい
て露出するシリコン酸化膜１０１が、シリコンに対して
エッチング選択比の高い条件により基板表面が露出する
までＲＩＥによりエッチングされる。
６３の表面全面にフォトレジスト９１ｅが塗布され、露
光・現像される。これにより、所定形状にパターニング
されたレジストパターン９１ｅが形成される。このレジ
ストパターン９１ｅをマスクとして、第１の層間絶縁膜
６３がＲＩＥによりエッチングされる。このエッチング
は、たとえばシリコン窒化膜１０３に対してエッチング
選択比の高い条件で行なわれる。このエッチングにより
所定領域にシリコン窒化膜１０３の表面に達する開孔が
形成される。この後、開孔の底部において露出するシリ
コン窒化膜１０３がシリコン酸化膜に対してエッチング
選択比の高い条件でＲＩＥによりエッチングされる。さ
らにこの後、開孔１６３ｂ1 ，１６３ａ1 の底部におい
て露出するシリコン酸化膜１０１が、シリコンに対して
エッチング選択比の高い条件により基板表面が露出する
までＲＩＥによりエッチングされる。
【０１５２】図３０を参照して、これにより、ｎ+ エミ
ッタ領域９の表面を露出するエミッタ孔１６３ａとｎ型
ソース／ドレイン領域２５の一部表面を露出する開孔１
６３ｂとが形成される。この後、たとえば砒素が約６０
ｋｅＶ、１．０×１０15ｃｍ -2で注入される。この注入
などにより、ｐ- ベース領域７の領域内にｎ+ エミッタ
領域９が形成される。この後、レジストパターン９１ｅ
が除去される。
ッタ領域９の表面を露出するエミッタ孔１６３ａとｎ型
ソース／ドレイン領域２５の一部表面を露出する開孔１
６３ｂとが形成される。この後、たとえば砒素が約６０
ｋｅＶ、１．０×１０15ｃｍ -2で注入される。この注入
などにより、ｐ- ベース領域７の領域内にｎ+ エミッタ
領域９が形成される。この後、レジストパターン９１ｅ
が除去される。
【０１５３】図３１を参照して、温度：５９０℃、圧
力：０．３〜０．５Ｔｏｒｒ、ガス：シラン，ホスフィ
ンの条件下でＬＰＣＶＤが行なわれる。これにより、リ
ンが導入された多結晶シリコン膜１５ｂが表面全面に形
成される。この多結晶シリコン膜１５ｂ中には、リンが
１．０×１０20ｃｍ-3以上６．０×１０20ｃｍ-3以下の
濃度で実質的に均一に導入される。この後、多結晶シリ
コン膜１５ｂが所定の形状となるようにパターニングさ
れる。
力：０．３〜０．５Ｔｏｒｒ、ガス：シラン，ホスフィ
ンの条件下でＬＰＣＶＤが行なわれる。これにより、リ
ンが導入された多結晶シリコン膜１５ｂが表面全面に形
成される。この多結晶シリコン膜１５ｂ中には、リンが
１．０×１０20ｃｍ-3以上６．０×１０20ｃｍ-3以下の
濃度で実質的に均一に導入される。この後、多結晶シリ
コン膜１５ｂが所定の形状となるようにパターニングさ
れる。
【０１５４】図３２を参照して、このパターニングによ
り、エミッタ孔１６３ａを通じてｎ + エミッタ領域に接
するエミッタ電極１５と、開孔１６３ｂを通じてｎ型ソ
ース／ドレイン領域２５と接する配線層３５とが形成さ
れる。
り、エミッタ孔１６３ａを通じてｎ + エミッタ領域に接
するエミッタ電極１５と、開孔１６３ｂを通じてｎ型ソ
ース／ドレイン領域２５と接する配線層３５とが形成さ
れる。
【０１５５】図３３を参照して、エミッタ電極１５と配
線層３５とを覆うように第１の層間絶縁膜６３の表面全
面に第２の層間絶縁膜６５が形成される。この第２の層
間絶縁膜６５の表面上に所望の形状にパターニングされ
たレジストパターン９１ｆが形成される。このレジスト
パターン９１ｆをマスクとして第１および第２の層間絶
縁膜６３、６５に順次エッチングが施される。このエッ
チングにより、下層の導電層もしくは導電領域に達する
コンタクトホール６５ａ、６５ｂ、６５ｃ、６５ｄ、６
５ｅ、６５ｆが各々形成される。この後、レジストパタ
ーン９１ｆが除去される。
線層３５とを覆うように第１の層間絶縁膜６３の表面全
面に第２の層間絶縁膜６５が形成される。この第２の層
間絶縁膜６５の表面上に所望の形状にパターニングされ
たレジストパターン９１ｆが形成される。このレジスト
パターン９１ｆをマスクとして第１および第２の層間絶
縁膜６３、６５に順次エッチングが施される。このエッ
チングにより、下層の導電層もしくは導電領域に達する
コンタクトホール６５ａ、６５ｂ、６５ｃ、６５ｄ、６
５ｅ、６５ｆが各々形成される。この後、レジストパタ
ーン９１ｆが除去される。
【０１５６】図３４を参照して、コンタクトホール６５
ａ、６５ｂ、６５ｃ、６５ｄ、６５ｅ、６５ｆの各々を
通じて下層の導電層もしくは導電領域に接するように各
々導電層７１ａ、７１ｂ、７１ｃ、７１ｄ、７１ｅ、７
１ｆが形成される。
ａ、６５ｂ、６５ｃ、６５ｄ、６５ｅ、６５ｆの各々を
通じて下層の導電層もしくは導電領域に接するように各
々導電層７１ａ、７１ｂ、７１ｃ、７１ｄ、７１ｅ、７
１ｆが形成される。
【０１５７】なお、本実施例においては、エミッタ電極
１５と配線層３５とが、リンの導入された多結晶シリコ
ン膜単層よりなる場合について説明したが、これに限ら
れるものではない。具体的には、エミッタ電極１５と配
線層３５とは図３５に示すようにポリサイド構造を有し
ていてもよい。
１５と配線層３５とが、リンの導入された多結晶シリコ
ン膜単層よりなる場合について説明したが、これに限ら
れるものではない。具体的には、エミッタ電極１５と配
線層３５とは図３５に示すようにポリサイド構造を有し
ていてもよい。
【０１５８】図３５を参照して、エミッタ電極１５ａと
配線層３５ａとはポリサイド構造を有している。すなわ
ち、エミッタ電極１５ａと配線層３５ａとは、リンが導
入された多結晶シリコン膜１５ｂ、３５ｂとその上に形
成されたシリサイド層１５ｃ、３５ｃとを有している。
配線層３５ａとはポリサイド構造を有している。すなわ
ち、エミッタ電極１５ａと配線層３５ａとは、リンが導
入された多結晶シリコン膜１５ｂ、３５ｂとその上に形
成されたシリサイド層１５ｃ、３５ｃとを有している。
【０１５９】多結晶シリコン膜１５ｂ、３５ｂには、リ
ンが１．０×１０20ｃｍ-3以上１．０×１０21ｃｍ-3以
下の濃度で導入されている。またシリサイド層１５ｃ、
３５ｃは、たとえばＴｉＳｉ2 （チタンシリサイド）、
ＷＳｉ2 （タングステンシリサイド）、ＣｏＳｉ2 （コ
バルトシリサイド）などよりなっている。
ンが１．０×１０20ｃｍ-3以上１．０×１０21ｃｍ-3以
下の濃度で導入されている。またシリサイド層１５ｃ、
３５ｃは、たとえばＴｉＳｉ2 （チタンシリサイド）、
ＷＳｉ2 （タングステンシリサイド）、ＣｏＳｉ2 （コ
バルトシリサイド）などよりなっている。
【０１６０】本実施例の製造方法においても、第１の実
施例と同様、図２６に示すエミッタ電極１５をなす多結
晶シリコン膜がＬＰＣＶＤ法によりリンを含むように形
成される。このため、ＲＴＡによる高温での熱処理が不
要となり、集積度の向上を図ることが容易となる。
施例と同様、図２６に示すエミッタ電極１５をなす多結
晶シリコン膜がＬＰＣＶＤ法によりリンを含むように形
成される。このため、ＲＴＡによる高温での熱処理が不
要となり、集積度の向上を図ることが容易となる。
【０１６１】また、ＲＴＡによる熱処理を削除できるた
め、エミッタ電極１５をなす多結晶シリコン中のリン濃
度を大きくすることができ、配線抵抗の低減を図ること
ができる。
め、エミッタ電極１５をなす多結晶シリコン中のリン濃
度を大きくすることができ、配線抵抗の低減を図ること
ができる。
【０１６２】それゆえ、本実施例の製造方法により製造
されるＢｉ−ＣＭＯＳ構造では、エミッタ電極１５と配
線層３５とをなす多結晶シリコン中のリン濃度を１×１
０20ｃｍ-3以上にすることができる。このため、第１の
実施例と同様、たとえばＳＲＡＭメモリセルにストアさ
れたデータの破壊を防止できるなどの顕著な効果を有す
る。
されるＢｉ−ＣＭＯＳ構造では、エミッタ電極１５と配
線層３５とをなす多結晶シリコン中のリン濃度を１×１
０20ｃｍ-3以上にすることができる。このため、第１の
実施例と同様、たとえばＳＲＡＭメモリセルにストアさ
れたデータの破壊を防止できるなどの顕著な効果を有す
る。
【０１６３】さらに、本実施例のＢｉ−ＣＭＯＳ構造で
は、エミッタ電極１５と配線層３５とが多結晶シリコン
単層よりなる場合（図２６参照）は、その多結晶シリコ
ン膜のリン濃度が６×１０20ｃｍ-3以下である。またエ
ミッタ電極１５ａと配線層３５ａとがポリサイド構造よ
りなる場合（図３５参照）は、ポリサイド構造を構成す
る多結晶シリコン中のリン濃度が１×１０21ｃｍ-3以下
である。このため、第１の実施例と同様、良好なコレク
タ・エミッタ間耐圧を維持することができる。
は、エミッタ電極１５と配線層３５とが多結晶シリコン
単層よりなる場合（図２６参照）は、その多結晶シリコ
ン膜のリン濃度が６×１０20ｃｍ-3以下である。またエ
ミッタ電極１５ａと配線層３５ａとがポリサイド構造よ
りなる場合（図３５参照）は、ポリサイド構造を構成す
る多結晶シリコン中のリン濃度が１×１０21ｃｍ-3以下
である。このため、第１の実施例と同様、良好なコレク
タ・エミッタ間耐圧を維持することができる。
【０１６４】加えて本実施例では、シリコン酸化膜１０
１とシリコン窒化膜１０３とが設けられている。これに
より、（ｉ）良好なコレクタ・エミッタ間耐圧の維持、
（ｉｉ）集積度向上の容易化、を図ることができる。以
下、そのことについて説明する。
１とシリコン窒化膜１０３とが設けられている。これに
より、（ｉ）良好なコレクタ・エミッタ間耐圧の維持、
（ｉｉ）集積度向上の容易化、を図ることができる。以
下、そのことについて説明する。
【０１６５】（ｉ） コレクタ・エミッタ間耐圧の維持 図３６、図３７は、第１の実施例におけるｎ+ エミッタ
領域９の形成工程を示す部分断面図である。まず図３６
を参照して、開孔１６３ａを形成するには、マスクを用
いて第１の層間絶縁膜６３にエッチングが施される。第
１の層間絶縁膜６３には膜厚Ｔ21のばらつきがあるた
め、第１の層間絶縁膜６３は、一般にその膜厚の約１０
％オーバエッチングされる。このため、このオーバエッ
チングによりｐ- ベース領域７表面もエッチングされて
しまい、ｐ- ベース領域７表面に深さＴ22の溝が形成さ
れてしまう。
領域９の形成工程を示す部分断面図である。まず図３６
を参照して、開孔１６３ａを形成するには、マスクを用
いて第１の層間絶縁膜６３にエッチングが施される。第
１の層間絶縁膜６３には膜厚Ｔ21のばらつきがあるた
め、第１の層間絶縁膜６３は、一般にその膜厚の約１０
％オーバエッチングされる。このため、このオーバエッ
チングによりｐ- ベース領域７表面もエッチングされて
しまい、ｐ- ベース領域７表面に深さＴ22の溝が形成さ
れてしまう。
【０１６６】図３７を参照して、この溝が形成された状
態でｎ+ エミッタ領域９が形成される。このｎ+ エミッ
タ領域９の形成は所定の注入エネルギーでイオン注入な
どされることによりなされる。このため、ｎ+ エミッタ
領域９は溝の深さＴ22だけ深く形成されることとなり、
その分だけｐ- ベース領域７のベース幅Ｗ20が小さくな
る。それゆえ、第１の実施例では良好なコレクタ・エミ
ッタ間耐圧の得られない恐れがある。
態でｎ+ エミッタ領域９が形成される。このｎ+ エミッ
タ領域９の形成は所定の注入エネルギーでイオン注入な
どされることによりなされる。このため、ｎ+ エミッタ
領域９は溝の深さＴ22だけ深く形成されることとなり、
その分だけｐ- ベース領域７のベース幅Ｗ20が小さくな
る。それゆえ、第１の実施例では良好なコレクタ・エミ
ッタ間耐圧の得られない恐れがある。
【０１６７】図３８、図３９は、本実施例におけるｎ+
エミッタ領域９の形成工程を示す部分断面図である。ま
ず図３８を参照して、本実施例では、シリコン酸化膜１
０１とシリコン窒化膜１０３とが設けられている。この
シリコン窒化膜１０３は第１の層間絶縁膜６３のエッチ
ングにおいてエッチングストッパの役割をなし、シリコ
ン酸化膜１０１は、シリコン窒化膜１０３のエッチング
時においてエッチングストッパの役割をなす。
エミッタ領域９の形成工程を示す部分断面図である。ま
ず図３８を参照して、本実施例では、シリコン酸化膜１
０１とシリコン窒化膜１０３とが設けられている。この
シリコン窒化膜１０３は第１の層間絶縁膜６３のエッチ
ングにおいてエッチングストッパの役割をなし、シリコ
ン酸化膜１０１は、シリコン窒化膜１０３のエッチング
時においてエッチングストッパの役割をなす。
【０１６８】開孔１６３ａは、シリコン酸化膜１０１を
エッチングすることによりｐ- ベース領域７の表面に達
することとなる。シリコン酸化膜１０１の膜厚Ｔ11は、
図３６に示す第１の層間絶縁膜６３の膜厚Ｔ21より極め
て小さくなるように設定されている。
エッチングすることによりｐ- ベース領域７の表面に達
することとなる。シリコン酸化膜１０１の膜厚Ｔ11は、
図３６に示す第１の層間絶縁膜６３の膜厚Ｔ21より極め
て小さくなるように設定されている。
【０１６９】具体的には、第１の層間絶縁膜６３の膜厚
Ｔ21が４５００〜７０００Åであるのに対し、シリコン
酸化膜１０１の膜厚Ｔ11は３００Åである。このため、
シリコン酸化膜１０１に１０％のオーバエッチングが施
されても、ｐ- ベース領域７の表面に形成される溝の深
さＴ12は、第１の実施例で形成される溝の深さＴ22に比
較して極めて浅くなる。
Ｔ21が４５００〜７０００Åであるのに対し、シリコン
酸化膜１０１の膜厚Ｔ11は３００Åである。このため、
シリコン酸化膜１０１に１０％のオーバエッチングが施
されても、ｐ- ベース領域７の表面に形成される溝の深
さＴ12は、第１の実施例で形成される溝の深さＴ22に比
較して極めて浅くなる。
【０１７０】それゆえ、図３９に示すように、ｎ+ エミ
ッタ領域９もそれほど深い位置に形成されることはな
く、所望のベース幅Ｗ10を得ることが容易となる。した
がって、良好なコレクタ・エミッタ間耐圧を容易に維持
することが可能となる。
ッタ領域９もそれほど深い位置に形成されることはな
く、所望のベース幅Ｗ10を得ることが容易となる。した
がって、良好なコレクタ・エミッタ間耐圧を容易に維持
することが可能となる。
【０１７１】（ｉｉ） 集積度の向上 本実施例では、シリコン酸化膜１０１とシリコン窒化膜
１０３とを設けたため、たとえば図２６に示す開孔１６
３ｂをセルフアラインで形成することも可能となる。
１０３とを設けたため、たとえば図２６に示す開孔１６
３ｂをセルフアラインで形成することも可能となる。
【０１７２】図４０〜図４２は、開孔をセルフアライン
で形成する様子を工程順に示す部分断面図である。まず
図４０を参照して、第１の層間絶縁膜６３に写真製版技
術およびエッチング技術を用いて第１の開孔１６３ｃ1
が形成される。このエッチングの際に、シリコン窒化膜
１０３はエッチングストッパの役割をなす。この後、シ
リコン窒化膜１０３とシリコン酸化膜１０１とに順次ウ
ェットエッチングが施される。
で形成する様子を工程順に示す部分断面図である。まず
図４０を参照して、第１の層間絶縁膜６３に写真製版技
術およびエッチング技術を用いて第１の開孔１６３ｃ1
が形成される。このエッチングの際に、シリコン窒化膜
１０３はエッチングストッパの役割をなす。この後、シ
リコン窒化膜１０３とシリコン酸化膜１０１とに順次ウ
ェットエッチングが施される。
【０１７３】図４１を参照して、このウェットエッチン
グによりｎ型ソース／ドレイン領域２５の表面を露出す
る開孔１６３ｃが形成される。
グによりｎ型ソース／ドレイン領域２５の表面を露出す
る開孔１６３ｃが形成される。
【０１７４】図４２を参照して、開孔１６３ｃを通じて
ｎ型ソース／ドレイン領域２５の露出表面に接するよう
に配線層３５ｅが形成される。
ｎ型ソース／ドレイン領域２５の露出表面に接するよう
に配線層３５ｅが形成される。
【０１７５】上記のように開孔１６３ｃをセルフアライ
ンで形成した場合、ゲート電極２９と配線層３５ｅとの
距離ＬP2をマスクの重ね合わせずれよりも小さい寸法に
することができる。
ンで形成した場合、ゲート電極２９と配線層３５ｅとの
距離ＬP2をマスクの重ね合わせずれよりも小さい寸法に
することができる。
【０１７６】これに対して図２６に示す開孔１６３ｂで
は、図２９、３０のプロセスで、マスクの重ね合わせず
れにより開孔１６３ｂの側壁にゲート電極２９の側面が
露出する恐れがある。この場合、図３１のプロセスで多
結晶シリコン膜１５ｂが形成されると、ゲート電極２９
と多結晶シリコン膜１５ｂとがショートしてしまう。
は、図２９、３０のプロセスで、マスクの重ね合わせず
れにより開孔１６３ｂの側壁にゲート電極２９の側面が
露出する恐れがある。この場合、図３１のプロセスで多
結晶シリコン膜１５ｂが形成されると、ゲート電極２９
と多結晶シリコン膜１５ｂとがショートしてしまう。
【０１７７】このショートを防止すべく、図２６に示す
ゲート電極２９と配線層３５との距離ＬP1を少なくとも
マスクの重ね合わせずれ（約０．１〜０．２μｍ）より
も大きく確保する必要がある。一方、開孔６３ｂの開孔
径ＬC1は写真製版技術の限界から、所定の寸法（約０．
４〜０．５μｍ）以下にできない。このため、ゲート電
極２９と配線層３５との距離Ｌp1が大きくなると、必然
的にゲート電極２９間の距離ＬW1が大きくなる。結果と
して、図２６に示す開孔６３ｂでは高集積化に対応し難
い。
ゲート電極２９と配線層３５との距離ＬP1を少なくとも
マスクの重ね合わせずれ（約０．１〜０．２μｍ）より
も大きく確保する必要がある。一方、開孔６３ｂの開孔
径ＬC1は写真製版技術の限界から、所定の寸法（約０．
４〜０．５μｍ）以下にできない。このため、ゲート電
極２９と配線層３５との距離Ｌp1が大きくなると、必然
的にゲート電極２９間の距離ＬW1が大きくなる。結果と
して、図２６に示す開孔６３ｂでは高集積化に対応し難
い。
【０１７８】これに対して、上述のセルフアラインで
は、シリコン窒化膜とシリコン酸化膜１０１とをエッチ
ングする際に、マスクを必要としない。このため、マス
クの重ね合わせずれを考慮する必要はない。ゆえに図４
２に示すように、ゲート電極２９と配線層３５ｅ間の距
離ＬP2をマスクの重ね合わせずれよりも小さい寸法にす
ることができる。したがって、距離ＬP2を小さくできる
分だけゲート電極２９間の距離ＬW2を小さくでき、高集
積化に対応することが容易となる。
は、シリコン窒化膜とシリコン酸化膜１０１とをエッチ
ングする際に、マスクを必要としない。このため、マス
クの重ね合わせずれを考慮する必要はない。ゆえに図４
２に示すように、ゲート電極２９と配線層３５ｅ間の距
離ＬP2をマスクの重ね合わせずれよりも小さい寸法にす
ることができる。したがって、距離ＬP2を小さくできる
分だけゲート電極２９間の距離ＬW2を小さくでき、高集
積化に対応することが容易となる。
【０１７９】実施例３ 図４３は、本発明の第３の実施例における半導体装置の
構成を概略的に示す断面図である。図４３を参照して、
Ｂｉ−ＣＭＯＳ構造は、同一半導体基板上にバイポーラ
トランジスタ領域２１０と、ｎＭＯＳトランジスタ領域
２２０と、ｐＭＯＳトランジスタ領域２４０とを有して
いる。
構成を概略的に示す断面図である。図４３を参照して、
Ｂｉ−ＣＭＯＳ構造は、同一半導体基板上にバイポーラ
トランジスタ領域２１０と、ｎＭＯＳトランジスタ領域
２２０と、ｐＭＯＳトランジスタ領域２４０とを有して
いる。
【０１８０】本実施例におけるＢｉ−ＣＭＯＳ構造は、
第２の実施例と比較してバイポーラトランジスタ領域２
１０の構成が異なる。
第２の実施例と比較してバイポーラトランジスタ領域２
１０の構成が異なる。
【０１８１】バイポーラトランジスタ領域２１０におい
て、不純物が導入されたシリコンよりなるｐ- 半導体基
板１の表面上には、ｎ+ 埋込み層３が形成されている。
このｎ+ 埋込み層３の表面上には、ｎ- エピタキシャル
成長層５とコレクタ引出し用のｎ+ 拡散層１３とが形成
されている。
て、不純物が導入されたシリコンよりなるｐ- 半導体基
板１の表面上には、ｎ+ 埋込み層３が形成されている。
このｎ+ 埋込み層３の表面上には、ｎ- エピタキシャル
成長層５とコレクタ引出し用のｎ+ 拡散層１３とが形成
されている。
【０１８２】ｎ- エピタキシャル成長層５の表面には、
ｐ- ベース領域２０７とｐ+ 外部ベース領域２１１とが
各々隣接するように形成されている。またｐ+ ベース領
域２０７の領域内には、ｎ+ エミッタ領域２０９が形成
されている。このバイポーラトランジスタ領域２１０を
覆うように第１の層間絶縁膜６３が形成されている。こ
の第１の層間絶縁膜６３には、ｐ- ベース領域２０７
と、ｎ+ エミッタ領域２０９と、ｐ+ 外部ベース領域２
１１とに通じる開孔２６３ｄが形成されている。
ｐ- ベース領域２０７とｐ+ 外部ベース領域２１１とが
各々隣接するように形成されている。またｐ+ ベース領
域２０７の領域内には、ｎ+ エミッタ領域２０９が形成
されている。このバイポーラトランジスタ領域２１０を
覆うように第１の層間絶縁膜６３が形成されている。こ
の第１の層間絶縁膜６３には、ｐ- ベース領域２０７
と、ｎ+ エミッタ領域２０９と、ｐ+ 外部ベース領域２
１１とに通じる開孔２６３ｄが形成されている。
【０１８３】開孔２６３ｄを通じてｐ+ 外部ベース領域
２１１と接するように、第１の層間絶縁膜６３の表面上
にはベース引出し電極２１７が形成されている。またこ
のベース電極２１７上にはシリコン酸化膜２１８が形成
されており、ベース引出し電極２１７の端面（側面）を
覆うように側壁酸化膜２１９が形成されている。ベース
孔２６３ｄ内には、側壁酸化膜２１９によって形状が規
定され、かつｎ+ エミッタ領域２０９の表面に達するエ
ミッタ孔２１９ａが形成されている。
２１１と接するように、第１の層間絶縁膜６３の表面上
にはベース引出し電極２１７が形成されている。またこ
のベース電極２１７上にはシリコン酸化膜２１８が形成
されており、ベース引出し電極２１７の端面（側面）を
覆うように側壁酸化膜２１９が形成されている。ベース
孔２６３ｄ内には、側壁酸化膜２１９によって形状が規
定され、かつｎ+ エミッタ領域２０９の表面に達するエ
ミッタ孔２１９ａが形成されている。
【０１８４】このエミッタ孔２１９ａを通じてｎ+ エミ
ッタ領域２０９に接するようにエミッタ電極２１５が形
成されている。このエミッタ電極２１５は、リンが導入
された多結晶シリコンよりなり、その多結晶シリコン中
のリン濃度は１×１０20ｃｍ -3以上６×１０20ｃｍ-3以
下である。
ッタ領域２０９に接するようにエミッタ電極２１５が形
成されている。このエミッタ電極２１５は、リンが導入
された多結晶シリコンよりなり、その多結晶シリコン中
のリン濃度は１×１０20ｃｍ -3以上６×１０20ｃｍ-3以
下である。
【０１８５】エミッタ電極２１５とベース電極２１７と
を覆うように第１の層間絶縁膜６３の表面上には第２の
層間絶縁膜６５が形成されている。第２の層間絶縁膜６
５には、エミッタ電極２１５とベース電極２１７とに達
するコンタクトホール６５ａと６５ｂとが各々形成され
ている。このコンタクトホール６５ａと６５ｂとを通じ
て各々エミッタ電極２１５とベース電極２１７とに接す
るように導電層７１ａと７１ｂとが形成されている。
を覆うように第１の層間絶縁膜６３の表面上には第２の
層間絶縁膜６５が形成されている。第２の層間絶縁膜６
５には、エミッタ電極２１５とベース電極２１７とに達
するコンタクトホール６５ａと６５ｂとが各々形成され
ている。このコンタクトホール６５ａと６５ｂとを通じ
て各々エミッタ電極２１５とベース電極２１７とに接す
るように導電層７１ａと７１ｂとが形成されている。
【０１８６】また第１および第２の層間絶縁膜６３、６
５には、ｎ+ 拡散層１３に達するコンタクトホール６５
ｃが形成されている。このコンタクトホール６５ｃを通
じてｎ+ 拡散層１３と接するように導電層７１ｃが形成
されている。
５には、ｎ+ 拡散層１３に達するコンタクトホール６５
ｃが形成されている。このコンタクトホール６５ｃを通
じてｎ+ 拡散層１３と接するように導電層７１ｃが形成
されている。
【０１８７】バイポーラトランジスタ領域２１０以外の
構成については第２の実施例の構成とほぼ同様であるた
めその説明は省略する。
構成については第２の実施例の構成とほぼ同様であるた
めその説明は省略する。
【０１８８】次に、本発明の第３の実施例における半導
体装置の製造方法について説明する。
体装置の製造方法について説明する。
【０１８９】図４４〜図５８は、本発明の第３の実施例
における半導体装置の製造方法を工程順に示す概略断面
図である。まず図４４を参照して、ここまでの工程は、
図６に示す第１の実施例における製造方法とほぼ同様で
あるためその説明は省略する。
における半導体装置の製造方法を工程順に示す概略断面
図である。まず図４４を参照して、ここまでの工程は、
図６に示す第１の実施例における製造方法とほぼ同様で
あるためその説明は省略する。
【０１９０】図４５を参照して、表面全面にフォトレジ
ストが塗布され、露光・現像される。これにより、ｐＭ
ＯＳトランジスタ領域を露出するレジストパターン２９
１ｃが形成される。このレジストパターン２９１ｃをマ
スクとしてたとえばＢＦ2 が約２０ｋｅＶ、４．０×１
０15ｃｍ-2で注入される。これにより、ｎ- ウェル領域
４３の表面に１対のｐ+ ソース／ドレイン領域４５が形
成される。この１対のソース／ドレイン領域４５とゲー
ト酸化膜４７とゲート電極４９とによりｐＭＯＳトラン
ジスタ５０が構成される。この後、レジストパターン２
９１ｃが除去される。
ストが塗布され、露光・現像される。これにより、ｐＭ
ＯＳトランジスタ領域を露出するレジストパターン２９
１ｃが形成される。このレジストパターン２９１ｃをマ
スクとしてたとえばＢＦ2 が約２０ｋｅＶ、４．０×１
０15ｃｍ-2で注入される。これにより、ｎ- ウェル領域
４３の表面に１対のｐ+ ソース／ドレイン領域４５が形
成される。この１対のソース／ドレイン領域４５とゲー
ト酸化膜４７とゲート電極４９とによりｐＭＯＳトラン
ジスタ５０が構成される。この後、レジストパターン２
９１ｃが除去される。
【０１９１】図４６を参照して、表面全面にシリコン酸
化膜１０１とシリコン窒化膜１０３とがＬＰＣＶＤ法に
より各々３００Å、５００〜１０００Å程度の厚みで形
成される。このシリコン窒化膜１０３の表面全面にＬＰ
ＣＶＤ法によりシリコン酸化膜６３ａ0 が６０００〜１
２０００Å程度の厚みで形成される。このシリコン酸化
膜６３ａの表面上に、たとえばＳＯＧ膜６７が塗布され
る。このＳＯＧ膜６７は液体であるため、下地に段差が
生じていると段差の凹部に溜まりやすい。このため、段
差凹部ではＳＯＧ膜６７の膜厚が厚くなり、その上部表
面は実質的に平坦な表面となる。この後、ＳＯＧ膜６７
とシリコン酸化膜６３ａとのエッチングレートが等しく
なるような条件下で、ＳＯＧ膜６７とシリコン酸化膜６
３ａとに、たとえばＲＩＥ法を用いて一点鎖線で示す位
置までエッチングが施される。図４７を参照して、この
エッチングにより、その上部表面が実質的に平坦で、か
つゲート部上の厚みＡ3 が５００〜３０００Å程度とな
る第１の層間絶縁膜６３が形成される。
化膜１０１とシリコン窒化膜１０３とがＬＰＣＶＤ法に
より各々３００Å、５００〜１０００Å程度の厚みで形
成される。このシリコン窒化膜１０３の表面全面にＬＰ
ＣＶＤ法によりシリコン酸化膜６３ａ0 が６０００〜１
２０００Å程度の厚みで形成される。このシリコン酸化
膜６３ａの表面上に、たとえばＳＯＧ膜６７が塗布され
る。このＳＯＧ膜６７は液体であるため、下地に段差が
生じていると段差の凹部に溜まりやすい。このため、段
差凹部ではＳＯＧ膜６７の膜厚が厚くなり、その上部表
面は実質的に平坦な表面となる。この後、ＳＯＧ膜６７
とシリコン酸化膜６３ａとのエッチングレートが等しく
なるような条件下で、ＳＯＧ膜６７とシリコン酸化膜６
３ａとに、たとえばＲＩＥ法を用いて一点鎖線で示す位
置までエッチングが施される。図４７を参照して、この
エッチングにより、その上部表面が実質的に平坦で、か
つゲート部上の厚みＡ3 が５００〜３０００Å程度とな
る第１の層間絶縁膜６３が形成される。
【０１９２】図４８を参照して、第１の層間絶縁膜６３
の表面全面にフォトレジストが塗布され、露光・現像さ
れる。これにより、バイポーラトランジスタ領域の所定
部分の上方にホールパターンを有するレジストパターン
２９１ｇが形成される。このレジストパターン２９１ｇ
をマスクとして、第１の層間絶縁膜６３にシリコン窒化
膜１０３の上部表面が露出するまで、ＲＩＥ法によるエ
ッチングが施される。このエッチングは、たとえばシリ
コン窒化膜１０３に対してエッチング選択比の高い条件
で行なわれる。次にシリコン酸化膜１０１に対してエッ
チング選択比の高い条件で、シリコン窒化膜１０３にシ
リコン酸化膜１０１の上部表面が露出するまで、ＲＩＥ
によるエッチングが施される。さらにシリコンに対して
エッチング選択比の高い条件でシリコン酸化膜１０１
を、ｎ+ エピタキシャル成長層５の表面が露出するまで
ＲＩＥによりエッチングが施される。これにより、ｎ+
エピタキシャル成長層５の一部表面を露出するベース孔
２６３ｄが形成される。この後、レジストパターン２９
１ｇが除去される。
の表面全面にフォトレジストが塗布され、露光・現像さ
れる。これにより、バイポーラトランジスタ領域の所定
部分の上方にホールパターンを有するレジストパターン
２９１ｇが形成される。このレジストパターン２９１ｇ
をマスクとして、第１の層間絶縁膜６３にシリコン窒化
膜１０３の上部表面が露出するまで、ＲＩＥ法によるエ
ッチングが施される。このエッチングは、たとえばシリ
コン窒化膜１０３に対してエッチング選択比の高い条件
で行なわれる。次にシリコン酸化膜１０１に対してエッ
チング選択比の高い条件で、シリコン窒化膜１０３にシ
リコン酸化膜１０１の上部表面が露出するまで、ＲＩＥ
によるエッチングが施される。さらにシリコンに対して
エッチング選択比の高い条件でシリコン酸化膜１０１
を、ｎ+ エピタキシャル成長層５の表面が露出するまで
ＲＩＥによりエッチングが施される。これにより、ｎ+
エピタキシャル成長層５の一部表面を露出するベース孔
２６３ｄが形成される。この後、レジストパターン２９
１ｇが除去される。
【０１９３】図４９を参照して、表面全面にＬＰＣＶＤ
法により２０００Å程度の厚みで多結晶シリコン膜２１
７ａが形成される。この多結晶シリコン膜２１７ａの全
面に、たとえばＢＦ2 が約４０ｋｅＶ、約４．０×１０
15ｃｍ-2で注入される。この多結晶シリコン膜２１７ａ
の表面全面にＬＰＣＶＤ法により２０００Å程度の厚み
でシリコン酸化膜２１８ａが形成される。
法により２０００Å程度の厚みで多結晶シリコン膜２１
７ａが形成される。この多結晶シリコン膜２１７ａの全
面に、たとえばＢＦ2 が約４０ｋｅＶ、約４．０×１０
15ｃｍ-2で注入される。この多結晶シリコン膜２１７ａ
の表面全面にＬＰＣＶＤ法により２０００Å程度の厚み
でシリコン酸化膜２１８ａが形成される。
【０１９４】図５０を参照して、シリコン酸化膜２１８
ａの所定領域上に所望の形状を有するレジストパターン
２９１ｈが形成される。このレジストパターン２９１ｈ
をマスクとしてシリコン酸化膜２１８ａと多結晶シリコ
ン膜２１７ａに順次エッチングが施される。このエッチ
ングにより、ベース孔２６３ｄを通じてｎ+ エピタキシ
ャル成長層５の表面に接するベース電極２１７が形成さ
れる。なお、このベース電極２１７の形成とともにエミ
ッタ孔を開孔していることになる。この後、所定の熱処
理を加えることにより、ベース電極２１７中のボロンが
ｎ+ エピタキシャル成長層５内に拡散され、ｐ+ 外部ベ
ース領域２１１が形成される。
ａの所定領域上に所望の形状を有するレジストパターン
２９１ｈが形成される。このレジストパターン２９１ｈ
をマスクとしてシリコン酸化膜２１８ａと多結晶シリコ
ン膜２１７ａに順次エッチングが施される。このエッチ
ングにより、ベース孔２６３ｄを通じてｎ+ エピタキシ
ャル成長層５の表面に接するベース電極２１７が形成さ
れる。なお、このベース電極２１７の形成とともにエミ
ッタ孔を開孔していることになる。この後、所定の熱処
理を加えることにより、ベース電極２１７中のボロンが
ｎ+ エピタキシャル成長層５内に拡散され、ｐ+ 外部ベ
ース領域２１１が形成される。
【０１９５】図５１を参照して、たとえばＢＦ2 が約５
０ｋｅＶ、１．０×１０14ｃｍ-2で注入される。この注
入などにより、ｐ+ 外部ベース領域２１１に隣接するよ
うにｎ+ エピタキシャル成長層５の表面にｐ- ベース領
域２０７が形成される。この後、レジストパターン２９
１ｈが除去される。
０ｋｅＶ、１．０×１０14ｃｍ-2で注入される。この注
入などにより、ｐ+ 外部ベース領域２１１に隣接するよ
うにｎ+ エピタキシャル成長層５の表面にｐ- ベース領
域２０７が形成される。この後、レジストパターン２９
１ｈが除去される。
【０１９６】図５２を参照して、表面全面にＬＰＣＶＤ
法により約２０００Å程度の厚みでシリコン酸化膜（図
示せず）を形成した後、たとえばＲＩＥによりこのシリ
コン酸化膜の全面がエッチングされる。このエッチング
により、ベース電極２１７の端面（側面）を覆うように
側壁酸化膜２１９が形成される。なお、この側壁酸化膜
２１９の表面によって、その形状が規定されるエミッタ
孔２１９ａが形成される。
法により約２０００Å程度の厚みでシリコン酸化膜（図
示せず）を形成した後、たとえばＲＩＥによりこのシリ
コン酸化膜の全面がエッチングされる。このエッチング
により、ベース電極２１７の端面（側面）を覆うように
側壁酸化膜２１９が形成される。なお、この側壁酸化膜
２１９の表面によって、その形状が規定されるエミッタ
孔２１９ａが形成される。
【０１９７】図５３を参照して、側壁酸化膜２１９など
をマスクとして、たとえば砒素が約６０ｋｅＶ、１．０
×１０15ｃｍ-2で注入される。この注入などにより、ｐ
- ベース領域２０７内の表面にｎ+ エミッタ領域２０９
が形成される。
をマスクとして、たとえば砒素が約６０ｋｅＶ、１．０
×１０15ｃｍ-2で注入される。この注入などにより、ｐ
- ベース領域２０７内の表面にｎ+ エミッタ領域２０９
が形成される。
【０１９８】図５４を参照して、表面全面にフォトレジ
ストが塗布され、露光・現像される。これにより、所望
の形状を有するレジストパターン２９１ｅが形成され
る。このレジストパターン２９１ｅをマスクとして第１
の層間絶縁膜６３とシリコン窒化膜１０３とシリコン酸
化膜１０１とに順次、たとえばＲＩＥによるエッチング
が施される。このエッチングにより、ｎ型不純物領域２
５の一部表面を露出する開孔１６３ｂが形成される。こ
の後、レジストパターン２９１ｅが除去される。
ストが塗布され、露光・現像される。これにより、所望
の形状を有するレジストパターン２９１ｅが形成され
る。このレジストパターン２９１ｅをマスクとして第１
の層間絶縁膜６３とシリコン窒化膜１０３とシリコン酸
化膜１０１とに順次、たとえばＲＩＥによるエッチング
が施される。このエッチングにより、ｎ型不純物領域２
５の一部表面を露出する開孔１６３ｂが形成される。こ
の後、レジストパターン２９１ｅが除去される。
【０１９９】図５５を参照して、表面全面に、たとえば
温度：５９０℃、圧力：０．３〜０．５Ｔｏｒｒ、ガ
ス：シラン、ホスフィンの条件下でＬＰＣＶＤが行なわ
れる。これにより、リンが導入された多結晶シリコン膜
１５ｂが２０００Å程度の厚みで形成される。この多結
晶シリコン膜１５ｂ中のリン濃度は１．０×１０20ｃｍ
-3以上６．０×１０20ｃｍ-3以下の濃度となる。この多
結晶シリコン膜１５ｂが写真製版技術およびエッチング
技術によりパターニングされる。
温度：５９０℃、圧力：０．３〜０．５Ｔｏｒｒ、ガ
ス：シラン、ホスフィンの条件下でＬＰＣＶＤが行なわ
れる。これにより、リンが導入された多結晶シリコン膜
１５ｂが２０００Å程度の厚みで形成される。この多結
晶シリコン膜１５ｂ中のリン濃度は１．０×１０20ｃｍ
-3以上６．０×１０20ｃｍ-3以下の濃度となる。この多
結晶シリコン膜１５ｂが写真製版技術およびエッチング
技術によりパターニングされる。
【０２００】図５６を参照して、このパターニングによ
り、エミッタ孔２１９ａを通じてｎ + エミッタ領域２０
９に接するエミッタ電極２１５と、開孔１６３ｂを通じ
てｎ型ソース／ドレイン領域２５に接する配線層３５と
が各々形成される。
り、エミッタ孔２１９ａを通じてｎ + エミッタ領域２０
９に接するエミッタ電極２１５と、開孔１６３ｂを通じ
てｎ型ソース／ドレイン領域２５に接する配線層３５と
が各々形成される。
【０２０１】図５７を参照して、このエミッタ電極２１
５と配線層３５とを覆うように第１の層間絶縁膜６３の
表面全面に第２の層間絶縁膜６５が形成される。この第
２の層間絶縁膜６５上に所定の形状を有するレジストパ
ターン２９１ｆが形成される。このレジストパターン２
９１ｆをマスクとして第１および第２の層間絶縁膜６
３、６５にたとえばＲＩＥによるエッチングが施され
る。これにより、第１および第２の層間絶縁膜にコンタ
クトホール６５ａ、６５ｂ、６５ｃ、６５ｄ、６５ｅ、
６５ｆが形成される。この後、レジストパターン２９１
ｆが除去される。
５と配線層３５とを覆うように第１の層間絶縁膜６３の
表面全面に第２の層間絶縁膜６５が形成される。この第
２の層間絶縁膜６５上に所定の形状を有するレジストパ
ターン２９１ｆが形成される。このレジストパターン２
９１ｆをマスクとして第１および第２の層間絶縁膜６
３、６５にたとえばＲＩＥによるエッチングが施され
る。これにより、第１および第２の層間絶縁膜にコンタ
クトホール６５ａ、６５ｂ、６５ｃ、６５ｄ、６５ｅ、
６５ｆが形成される。この後、レジストパターン２９１
ｆが除去される。
【０２０２】図５８を参照して、各コンタクトホール６
５ａ、６５ｂ、６５ｃ、６５ｄ、６５ｅ、６５ｆを通じ
て各下層の導電層もしくは導電領域に接するように導電
層７１ａ、７１ｂ、７１ｃ、７１ｄ、７１ｅ、７１ｆが
形成される。
５ａ、６５ｂ、６５ｃ、６５ｄ、６５ｅ、６５ｆを通じ
て各下層の導電層もしくは導電領域に接するように導電
層７１ａ、７１ｂ、７１ｃ、７１ｄ、７１ｅ、７１ｆが
形成される。
【０２０３】なお、本実施例においては、エミッタ電極
１５と配線層３５とは、リンが導入された多結晶シリコ
ン膜単層よりなっているが、これに限定されるものでは
ない。具体的には、エミッタ電極と配線層とは図５９に
示すようにポリサイド構造を有していてもよい。
１５と配線層３５とは、リンが導入された多結晶シリコ
ン膜単層よりなっているが、これに限定されるものでは
ない。具体的には、エミッタ電極と配線層とは図５９に
示すようにポリサイド構造を有していてもよい。
【０２０４】図５９は、エミッタ電極と配線層とがポリ
サイド構造よりなっている場合の概略断面図である。図
５９を参照して、エミッタ電極２１５ａは、ポリサイド
構造を有しており、多結晶シリコン膜２１５ｂとその上
に形成された金属シリサイド層２１５ｃとを有してい
る。この多結晶シリコン膜２１５ｂには、リンが導入さ
れており、そのリン濃度は１×１０20ｃｍ-3以上１×１
０21ｃｍ-3以下である。
サイド構造よりなっている場合の概略断面図である。図
５９を参照して、エミッタ電極２１５ａは、ポリサイド
構造を有しており、多結晶シリコン膜２１５ｂとその上
に形成された金属シリサイド層２１５ｃとを有してい
る。この多結晶シリコン膜２１５ｂには、リンが導入さ
れており、そのリン濃度は１×１０20ｃｍ-3以上１×１
０21ｃｍ-3以下である。
【０２０５】また、配線層３５ａもポリサイド構造を有
しており、多結晶シリコン膜３５ｂとその上に形成され
る金属シリサイド層３５ｃとを有している。この多結晶
シリコン膜３５ｂには、リンが導入されており、そのリ
ンの濃度は１．０×１０20ｃｍ-3以上１．０×１０21ｃ
ｍ-3以下である。
しており、多結晶シリコン膜３５ｂとその上に形成され
る金属シリサイド層３５ｃとを有している。この多結晶
シリコン膜３５ｂには、リンが導入されており、そのリ
ンの濃度は１．０×１０20ｃｍ-3以上１．０×１０21ｃ
ｍ-3以下である。
【０２０６】本実施例の製造方法においても、第１の実
施例と同様、ｐ- ベース領域２０７内にｎ+ エミッタ領
域２０９が形成された後に、エミッタ電極２１５と配線
層３５とをなす多結晶シリコン膜がＬＰＣＶＤ法により
リンを含むように形成される。このため、ＲＴＡによる
高温での熱処理が不要となり、集積度の向上を図ること
が容易となる。また、ＲＴＡによる熱処理を削除できる
ため、エミッタ電極２１５と配線層３５とをなす多結晶
シリコン中のリン濃度を大きくすることができ、配線抵
抗の低減を図ることができる。
施例と同様、ｐ- ベース領域２０７内にｎ+ エミッタ領
域２０９が形成された後に、エミッタ電極２１５と配線
層３５とをなす多結晶シリコン膜がＬＰＣＶＤ法により
リンを含むように形成される。このため、ＲＴＡによる
高温での熱処理が不要となり、集積度の向上を図ること
が容易となる。また、ＲＴＡによる熱処理を削除できる
ため、エミッタ電極２１５と配線層３５とをなす多結晶
シリコン中のリン濃度を大きくすることができ、配線抵
抗の低減を図ることができる。
【０２０７】それゆえ、本実施例の製造方法により製造
されるＢｉ−ＣＭＯＳ構造では、エミッタ電極２１５と
配線層３５とをなす多結晶シリコン中のリン濃度を１×
１０ 20ｃｍ-3以上にすることができる。このため、第１
の実施例と同様、たとえばＳＲＡＭメモリセルにストア
されたデータの破壊を防止できるなどの顕著な効果を有
する。
されるＢｉ−ＣＭＯＳ構造では、エミッタ電極２１５と
配線層３５とをなす多結晶シリコン中のリン濃度を１×
１０ 20ｃｍ-3以上にすることができる。このため、第１
の実施例と同様、たとえばＳＲＡＭメモリセルにストア
されたデータの破壊を防止できるなどの顕著な効果を有
する。
【０２０８】また、エミッタ電極２１５と配線層３５と
が多結晶シリコン膜単層よりなる場合（図４３参照）
は、その多結晶シリコン膜中のリン濃度が６×１０20ｃ
ｍ-3以下である。またエミッタ電極２１５ａと配線層３
５ａとがポリサイド構造よりなる場合（図５９参照）
は、ポリサイド構造を構成する多結晶シリコン中のリン
濃度が１×１０21ｃｍ-3以下である。このため、第１の
実施例と同様、良好なコレクタ・エミッタ間耐圧を維持
することができる。
が多結晶シリコン膜単層よりなる場合（図４３参照）
は、その多結晶シリコン膜中のリン濃度が６×１０20ｃ
ｍ-3以下である。またエミッタ電極２１５ａと配線層３
５ａとがポリサイド構造よりなる場合（図５９参照）
は、ポリサイド構造を構成する多結晶シリコン中のリン
濃度が１×１０21ｃｍ-3以下である。このため、第１の
実施例と同様、良好なコレクタ・エミッタ間耐圧を維持
することができる。
【０２０９】さらに本実施例では、シリコン酸化膜１０
１とシリコン窒化膜１０３とが設けられている。これに
より、第２の実施例と同様、良好なコレクタ・エミッタ
間耐圧の維持と集積度の向上の容易化とを図ることがで
きる。
１とシリコン窒化膜１０３とが設けられている。これに
より、第２の実施例と同様、良好なコレクタ・エミッタ
間耐圧の維持と集積度の向上の容易化とを図ることがで
きる。
【０２１０】加えて本実施例では、側壁酸化膜２１９ａ
を設けたため、ベース抵抗の低減とさらなる集積度の向
上を図ることができる。
を設けたため、ベース抵抗の低減とさらなる集積度の向
上を図ることができる。
【０２１１】図６０は、側壁酸化膜を設けずに写真製版
技術によりベース電極上の絶縁膜にエミッタ孔を形成し
た様子を示す部分断面図である。図６０を参照して、写
真製版技術でエミッタ孔２１８ｂを形成する場合は、マ
スクの重ね合わせずれを考慮しなければならない。仮に
マスクの重ね合わせずれが生じると、エミッタ孔２１８
ｂが所定の位置に形成されず、その位置にずれが生じて
しまう。この位置ずれが生じると、エミッタ孔２１８ｂ
の側壁部において、ベース電極２１７の端面（側面）２
１７ｅが露出する恐れがある。ベース電極２１７の端面
（側面）２１７ｅが露出した状態でエミッタ電極が形成
されると、ベース電極２１７とエミッタ電極とがショー
トしてしまう。
技術によりベース電極上の絶縁膜にエミッタ孔を形成し
た様子を示す部分断面図である。図６０を参照して、写
真製版技術でエミッタ孔２１８ｂを形成する場合は、マ
スクの重ね合わせずれを考慮しなければならない。仮に
マスクの重ね合わせずれが生じると、エミッタ孔２１８
ｂが所定の位置に形成されず、その位置にずれが生じて
しまう。この位置ずれが生じると、エミッタ孔２１８ｂ
の側壁部において、ベース電極２１７の端面（側面）２
１７ｅが露出する恐れがある。ベース電極２１７の端面
（側面）２１７ｅが露出した状態でエミッタ電極が形成
されると、ベース電極２１７とエミッタ電極とがショー
トしてしまう。
【０２１２】このショートを防止するためには、ベース
電極２１７とエミッタ孔２１８ｂ間の距離ＬM2をマスク
の重ね合わせずれよりも大きい寸法にしなければならな
い。ところが、この距離ＬM2を大きくするとｐ+ 外部ベ
ース領域２１１とｎ+ エミッタ領域２０９間の距離が大
きくなり、この間に生じる寄生容量ｒ1 が大きくなって
しまうという弊害が生じる。
電極２１７とエミッタ孔２１８ｂ間の距離ＬM2をマスク
の重ね合わせずれよりも大きい寸法にしなければならな
い。ところが、この距離ＬM2を大きくするとｐ+ 外部ベ
ース領域２１１とｎ+ エミッタ領域２０９間の距離が大
きくなり、この間に生じる寄生容量ｒ1 が大きくなって
しまうという弊害が生じる。
【０２１３】これに対して、本実施例では、図６１に示
すように、側壁酸化膜２１９によりベース電極２１７の
端面（側面）２１７ｅが覆われている。この側壁酸化膜
２１９の形成時には図５２のプロセスで説明したように
マスクは不要であるため、マスクの重ね合わせずれを考
慮する必要がない。このため、ベース電極２１７とエミ
ッタ孔２１９ａ間の距離ＬM1をマスクの重ね合わせずれ
よりも小さい寸法にすることができる。
すように、側壁酸化膜２１９によりベース電極２１７の
端面（側面）２１７ｅが覆われている。この側壁酸化膜
２１９の形成時には図５２のプロセスで説明したように
マスクは不要であるため、マスクの重ね合わせずれを考
慮する必要がない。このため、ベース電極２１７とエミ
ッタ孔２１９ａ間の距離ＬM1をマスクの重ね合わせずれ
よりも小さい寸法にすることができる。
【０２１４】ｎ+ エミッタ領域２０９は、この側壁酸化
膜２１９をマスクとして形成されるため、距離ＬM1が小
さくなるとｐ+ 外部ベース領域２１１とｎ+ エミッタ領
域２０９間の距離も小さくなる。それゆえ、このｐ+ 外
部ベース領域２１１とｎ+ エミッタ領域２０９間に生じ
る寄生抵抗（ベース抵抗）を小さくすることができる。
膜２１９をマスクとして形成されるため、距離ＬM1が小
さくなるとｐ+ 外部ベース領域２１１とｎ+ エミッタ領
域２０９間の距離も小さくなる。それゆえ、このｐ+ 外
部ベース領域２１１とｎ+ エミッタ領域２０９間に生じ
る寄生抵抗（ベース抵抗）を小さくすることができる。
【０２１５】また、ｐ+ 外部ベース領域２１１とｎ+ エ
ミッタ領域２０９間の距離ＬM1の寸法を小さくできるた
め、その寸法を小さくした分だけ集積度の向上を図るこ
ともできる。
ミッタ領域２０９間の距離ＬM1の寸法を小さくできるた
め、その寸法を小さくした分だけ集積度の向上を図るこ
ともできる。
【０２１６】上記の第１、第２および第３の実施例にお
いては、エミッタ電極１５、２１５と配線層３５とは、
リンが導入された多結晶シリコン膜単層もしくはそれを
含むポリサイド構造よりなっている場合について説明し
たが、これに限られるものではない。すなわち、エミッ
タ電極２１５と配線層１５とは所定の濃度でリンが導入
された多結晶シリコン膜を含んでいればよい。
いては、エミッタ電極１５、２１５と配線層３５とは、
リンが導入された多結晶シリコン膜単層もしくはそれを
含むポリサイド構造よりなっている場合について説明し
たが、これに限られるものではない。すなわち、エミッ
タ電極２１５と配線層１５とは所定の濃度でリンが導入
された多結晶シリコン膜を含んでいればよい。
【０２１７】また第１、第２および第３の実施例におい
ては、ｎ+ エミッタ領域９、２０９は、イオン注入によ
り不純物をｐ- ベース領域７内に導入することにより形
成されているが、これに限定されるものではない。すな
わち、ｎ+ エミッタ領域９、２０９は、エミッタ電極１
５、２１５が形成される前に形成されていれば、いかな
る方法により形成されてもよい。
ては、ｎ+ エミッタ領域９、２０９は、イオン注入によ
り不純物をｐ- ベース領域７内に導入することにより形
成されているが、これに限定されるものではない。すな
わち、ｎ+ エミッタ領域９、２０９は、エミッタ電極１
５、２１５が形成される前に形成されていれば、いかな
る方法により形成されてもよい。
【０２１８】さらに第１、第２および第３の実施例にお
いては、Ｂｉ−ＣＭＯＳ構造について説明したが、これ
に限定されるものではない。すなわち、バイポーラトラ
ンジスタを搭載した半導体装置であればいかなるものに
も適用することができる。
いては、Ｂｉ−ＣＭＯＳ構造について説明したが、これ
に限定されるものではない。すなわち、バイポーラトラ
ンジスタを搭載した半導体装置であればいかなるものに
も適用することができる。
【０２１９】
【発明の効果】本発明の半導体装置の製造方法では、リ
ンが導入された多結晶シリコンを含む導電層が気相成長
法により形成される。すなわち、気相成長法で多結晶シ
リコンを形成すると同時に、その多結晶シリコン中にリ
ンが導入される。この方法によれば、リンは多結晶シリ
コン中に均一に導入されるため、ＲＴＡによる高温での
熱処理を省略することができる。このため、たとえばＭ
ＯＳトランジスタにおけるパンチスルーや耐ホットエレ
クトロン特性の劣化といった弊害を防止することができ
る。したがって、ＭＯＳトランジスタのゲート長の寸法
など、各部の寸法を縮小化することが可能となり、集積
度を容易に向上することができる。
ンが導入された多結晶シリコンを含む導電層が気相成長
法により形成される。すなわち、気相成長法で多結晶シ
リコンを形成すると同時に、その多結晶シリコン中にリ
ンが導入される。この方法によれば、リンは多結晶シリ
コン中に均一に導入されるため、ＲＴＡによる高温での
熱処理を省略することができる。このため、たとえばＭ
ＯＳトランジスタにおけるパンチスルーや耐ホットエレ
クトロン特性の劣化といった弊害を防止することができ
る。したがって、ＭＯＳトランジスタのゲート長の寸法
など、各部の寸法を縮小化することが可能となり、集積
度を容易に向上することができる。
【０２２０】また、ＲＴＡによる熱処理を省略できるた
め、この熱処理によってエミッタ不純物領域がベース不
純物領域内に深く形成されることにより、ベース不純物
領域の幅が小さくなることもない。したがって、良好な
耐圧特性を維持したままエミッタ電極の配線抵抗を低減
することができる。
め、この熱処理によってエミッタ不純物領域がベース不
純物領域内に深く形成されることにより、ベース不純物
領域の幅が小さくなることもない。したがって、良好な
耐圧特性を維持したままエミッタ電極の配線抵抗を低減
することができる。
【０２２１】上記の方法より製造される本発明の半導体
装置では、多結晶シリコン膜中のリン濃度を大きくする
ことができる。したがって、エミッタ電極中のリン濃度
を従来にない１×１０-20 ｃｍ-3以上にすることがで
き、エミッタ電極の配線抵抗を低減することができる。
装置では、多結晶シリコン膜中のリン濃度を大きくする
ことができる。したがって、エミッタ電極中のリン濃度
を従来にない１×１０-20 ｃｍ-3以上にすることがで
き、エミッタ電極の配線抵抗を低減することができる。
【図１】本発明の第１の実施例における半導体装置の構
成を概略的に示す断面図である。
成を概略的に示す断面図である。
【図２】本発明の第１の実施例における半導体装置の製
造方法の第１工程を示す概略断面図である。
造方法の第１工程を示す概略断面図である。
【図３】本発明の第１の実施例における半導体装置の製
造方法の第２工程を示す概略断面図である。
造方法の第２工程を示す概略断面図である。
【図４】本発明の第１の実施例における半導体装置の製
造方法の第３工程を示す概略断面図である。
造方法の第３工程を示す概略断面図である。
【図５】本発明の第１の実施例における半導体装置の製
造方法の第４工程を示す概略断面図である。
造方法の第４工程を示す概略断面図である。
【図６】本発明の第１の実施例における半導体装置の製
造方法の第５工程を示す概略断面図である。
造方法の第５工程を示す概略断面図である。
【図７】本発明の第１の実施例における半導体装置の製
造方法の第６工程を示す概略断面図である。
造方法の第６工程を示す概略断面図である。
【図８】本発明の第１の実施例における半導体装置の製
造方法の第７工程を示す概略断面図である。
造方法の第７工程を示す概略断面図である。
【図９】本発明の第１の実施例における半導体装置の製
造方法の第８工程を示す概略断面図である。
造方法の第８工程を示す概略断面図である。
【図１０】本発明の第１の実施例における半導体装置の
製造方法の第９工程を示す概略断面図である。
製造方法の第９工程を示す概略断面図である。
【図１１】本発明の第１の実施例における半導体装置の
製造方法の第１０工程を示す概略断面図である。
製造方法の第１０工程を示す概略断面図である。
【図１２】本発明の第１の実施例における半導体装置の
製造方法の第１１工程を示す概略断面図である。
製造方法の第１１工程を示す概略断面図である。
【図１３】本発明の第１の実施例における半導体装置の
製造方法の第１２工程を示す概略断面図である。
製造方法の第１２工程を示す概略断面図である。
【図１４】本発明の第１の実施例における半導体装置の
製造方法の第１３工程を示す概略断面図である。
製造方法の第１３工程を示す概略断面図である。
【図１５】本発明の第１の実施例における半導体装置の
製造方法の第１４工程を示す概略断面図である。
製造方法の第１４工程を示す概略断面図である。
【図１６】本発明の第１の実施例における半導体装置の
製造方法の第１５工程を示す概略断面図である。
製造方法の第１５工程を示す概略断面図である。
【図１７】本発明の第１の実施例においてエミッタ電極
と配線層とがポリサイド構造を有する場合の構成を示す
概略断面図である。
と配線層とがポリサイド構造を有する場合の構成を示す
概略断面図である。
【図１８】ＳＲＡＭのメモリセルアレイ内の一部分の構
成を示す等価回路図である。
成を示す等価回路図である。
【図１９】ＳＲＡＭのメモリセルの構成を示す図であ
る。
る。
【図２０】エミッタ電極と配線層とが、リンの導入され
た多結晶シリコン膜単層からなる場合のリン濃度とシー
ト抵抗との関係を示す図である。
た多結晶シリコン膜単層からなる場合のリン濃度とシー
ト抵抗との関係を示す図である。
【図２１】コレクタ・エミッタ間耐圧の低下を説明する
ための概略断面図である。
ための概略断面図である。
【図２２】エミッタ電極と配線層とが、リンの導入され
た多結晶シリコン膜単層からなる場合のリン濃度とコレ
クタ・エミッタ間耐圧との関係を示す図である。
た多結晶シリコン膜単層からなる場合のリン濃度とコレ
クタ・エミッタ間耐圧との関係を示す図である。
【図２３】エミッタ電極と配線層とがポリサイド構造を
有する場合のリン濃度とシート抵抗との関係を示す図で
ある。
有する場合のリン濃度とシート抵抗との関係を示す図で
ある。
【図２４】エミッタ電極と配線層とがポリサイド構造を
有する場合のリン濃度と直接コンタクト抵抗との関係を
示す図である。
有する場合のリン濃度と直接コンタクト抵抗との関係を
示す図である。
【図２５】エミッタ電極と配線層とがポリサイド構造を
有する場合のリン濃度とコレクタ・エミッタ間耐圧との
関係を示す図である。
有する場合のリン濃度とコレクタ・エミッタ間耐圧との
関係を示す図である。
【図２６】本発明の第２の実施例における半導体装置の
構成を概略的に示す断面図である。
構成を概略的に示す断面図である。
【図２７】本発明の第２の実施例における半導体装置の
製造方法の第１工程を示す概略断面図である。
製造方法の第１工程を示す概略断面図である。
【図２８】本発明の第２の実施例における半導体装置の
製造方法の第２工程を示す概略断面図である。
製造方法の第２工程を示す概略断面図である。
【図２９】本発明の第２の実施例における半導体装置の
製造方法の第３工程を示す概略断面図である。
製造方法の第３工程を示す概略断面図である。
【図３０】本発明の第２の実施例における半導体装置の
製造方法の第４工程を示す概略断面図である。
製造方法の第４工程を示す概略断面図である。
【図３１】本発明の第２の実施例における半導体装置の
製造方法の第５工程を示す概略断面図である。
製造方法の第５工程を示す概略断面図である。
【図３２】本発明の第２の実施例における半導体装置の
製造方法の第６工程を示す概略断面図である。
製造方法の第６工程を示す概略断面図である。
【図３３】本発明の第２の実施例における半導体装置の
製造方法の第７工程を示す概略断面図である。
製造方法の第７工程を示す概略断面図である。
【図３４】本発明の第２の実施例における半導体装置の
製造方法の第８工程を示す概略断面図である。
製造方法の第８工程を示す概略断面図である。
【図３５】本発明の第２の実施例においてエミッタ電極
と配線層とがポリサイド構造を有する場合の構成を示す
概略断面図である。
と配線層とがポリサイド構造を有する場合の構成を示す
概略断面図である。
【図３６】本発明の第１の実施例においてｎ+ エミッタ
領域が形成される様子を示す第１工程図である。
領域が形成される様子を示す第１工程図である。
【図３７】本発明の第１の実施例においてｎ+ エミッタ
領域が形成される様子を示す第２工程図である。
領域が形成される様子を示す第２工程図である。
【図３８】本発明の第２の実施例においてｎ+ エミッタ
領域が形成される様子を示す第１工程図である。
領域が形成される様子を示す第１工程図である。
【図３９】本発明の第２の実施例においてｎ+ エミッタ
領域が形成される様子を示す第２工程図である。
領域が形成される様子を示す第２工程図である。
【図４０】本発明の第２の実施例において開孔がセルフ
アラインで形成される様子を示す第１工程図である。
アラインで形成される様子を示す第１工程図である。
【図４１】本発明の第２の実施例において開孔がセルフ
アラインで形成される様子を示す第２工程図である。
アラインで形成される様子を示す第２工程図である。
【図４２】本発明の第２の実施例において開孔がセルフ
アラインで形成される様子を示す第３工程図である。
アラインで形成される様子を示す第３工程図である。
【図４３】本発明の第３の実施例における半導体装置の
構成を概略的に示す断面図である。
構成を概略的に示す断面図である。
【図４４】本発明の第３の実施例における半導体装置の
製造方法の第１工程を示す概略断面図である。
製造方法の第１工程を示す概略断面図である。
【図４５】本発明の第３の実施例における半導体装置の
製造方法の第２工程を示す概略断面図である。
製造方法の第２工程を示す概略断面図である。
【図４６】本発明の第３の実施例における半導体装置の
製造方法の第３工程を示す概略断面図である。
製造方法の第３工程を示す概略断面図である。
【図４７】本発明の第３の実施例における半導体装置の
製造方法の第４工程を示す概略断面図である。
製造方法の第４工程を示す概略断面図である。
【図４８】本発明の第３の実施例における半導体装置の
製造方法の第５工程を示す概略断面図である。
製造方法の第５工程を示す概略断面図である。
【図４９】本発明の第３の実施例における半導体装置の
製造方法の第６工程を示す概略断面図である。
製造方法の第６工程を示す概略断面図である。
【図５０】本発明の第３の実施例における半導体装置の
製造方法の第７工程を示す概略断面図である。
製造方法の第７工程を示す概略断面図である。
【図５１】本発明の第３の実施例における半導体装置の
製造方法の第８工程を示す概略断面図である。
製造方法の第８工程を示す概略断面図である。
【図５２】本発明の第３の実施例における半導体装置の
製造方法の第９工程を示す概略断面図である。
製造方法の第９工程を示す概略断面図である。
【図５３】本発明の第３の実施例における半導体装置の
製造方法の第１０工程を示す概略断面図である。
製造方法の第１０工程を示す概略断面図である。
【図５４】本発明の第３の実施例における半導体装置の
製造方法の第１１工程を示す概略断面図である。
製造方法の第１１工程を示す概略断面図である。
【図５５】本発明の第３の実施例における半導体装置の
製造方法の第１２工程を示す概略断面図である。
製造方法の第１２工程を示す概略断面図である。
【図５６】本発明の第３の実施例における半導体装置の
製造方法の第１３工程を示す概略断面図である。
製造方法の第１３工程を示す概略断面図である。
【図５７】本発明の第３の実施例における半導体装置の
製造方法の第１４工程を示す概略断面図である。
製造方法の第１４工程を示す概略断面図である。
【図５８】本発明の第３の実施例における半導体装置の
製造方法の第１５工程を示す概略断面図である。
製造方法の第１５工程を示す概略断面図である。
【図５９】本発明の第３の実施例においてエミッタ電極
と配線層とがポリサイド構造を有する場合の構成を概略
的に示す断面図である。
と配線層とがポリサイド構造を有する場合の構成を概略
的に示す断面図である。
【図６０】側壁酸化膜を設けずに写真製版技術によりベ
ース電極上の絶縁膜にエミッタ孔を形成する様子を示す
概略断面図である。
ース電極上の絶縁膜にエミッタ孔を形成する様子を示す
概略断面図である。
【図６１】本発明の第３の実施例において側壁酸化膜が
形成される様子を示す概略断面図である。
形成される様子を示す概略断面図である。
【図６２】従来の半導体装置の構成を概略的に示す断面
図である。
図である。
【図６３】従来の半導体装置の製造方法の第１工程を示
す概略断面図である。
す概略断面図である。
【図６４】従来の半導体装置の製造方法の第２工程を示
す概略断面図である。
す概略断面図である。
【図６５】従来の半導体装置の製造方法の第３工程を示
す概略断面図である。
す概略断面図である。
【図６６】従来の半導体装置の製造方法の第４工程を示
す概略断面図である。
す概略断面図である。
【図６７】従来の半導体装置の製造方法の第５工程を示
す概略断面図である。
す概略断面図である。
【図６８】従来の半導体装置の製造方法の第６工程を示
す概略断面図である。
す概略断面図である。
【図６９】従来の半導体装置の製造方法の第７工程を示
す概略断面図である。
す概略断面図である。
【図７０】従来の半導体装置の製造方法の第８工程を示
す概略断面図である。
す概略断面図である。
【図７１】従来の半導体装置の製造方法の第９工程を示
す概略断面図である。
す概略断面図である。
【図７２】従来の半導体装置の製造方法の第１０工程を
示す概略断面図である。
示す概略断面図である。
【図７３】従来の半導体装置の製造方法の第１１工程を
示す概略断面図である。
示す概略断面図である。
【図７４】従来の半導体装置の製造方法の第１２工程を
示す概略断面図である。
示す概略断面図である。
【図７５】従来の半導体装置の製造方法の第１３工程を
示す概略断面図である。
示す概略断面図である。
【図７６】従来の半導体装置の製造方法の第１４工程を
示す概略断面図である。
示す概略断面図である。
【図７７】従来の半導体装置の製造方法の第１５工程を
示す概略断面図である。
示す概略断面図である。
【図７８】従来の半導体装置の製造方法の第１６工程を
示す概略断面図である。
示す概略断面図である。
【図７９】従来の半導体装置の製造方法の第１７工程を
示す概略断面図である。
示す概略断面図である。
【図８０】従来の半導体装置の製造方法の第１８工程を
示す概略断面図である。
示す概略断面図である。
【図８１】従来の半導体装置の製造方法の第１９工程を
示す概略断面図である。
示す概略断面図である。
【図８２】従来の半導体装置の製造方法の第２０工程を
示す概略断面図である。
示す概略断面図である。
【図８３】未注入領域が生じることを説明するための図
７９の領域Ｓ1 を拡大して示す部分断面図である。
７９の領域Ｓ1 を拡大して示す部分断面図である。
【図８４】未拡散領域が生じることを説明するための図
７９の領域Ｓ1 を拡大して示す部分断面図である。
７９の領域Ｓ1 を拡大して示す部分断面図である。
【図８５】リンが導入された多結晶シリコン膜によって
生じる各部の抵抗を模式的に示す図である。
生じる各部の抵抗を模式的に示す図である。
【図８６】ＲＴＡによる弊害を説明するための概略断面
図である。
図である。
【図８７】砒素とリンとを各々多結晶シリコンに２×１
０19ｃｍ-3の濃度でドーピングした場合のアニール温度
とキャリア濃度との関係を示す図である。
０19ｃｍ-3の濃度でドーピングした場合のアニール温度
とキャリア濃度との関係を示す図である。
【図８８】リンと砒素とを各々多結晶シリコン膜にドー
ピングした場合の不純物濃度と抵抗率との関係を示す図
である。
ピングした場合の不純物濃度と抵抗率との関係を示す図
である。
【図８９】ベース領域のベース幅が小さくなることを説
明するための部分断面図である。
明するための部分断面図である。
１ ｐ- 半導体基板 ３ ｎ+ 埋込み層 ５ ｎ- エピタキシャル成長層 ７、２０７ ｐ- ベース領域 ９、２０９ ｎ+ エミッタ領域 １１、２１１ ｐ+ 外部ベース領域 １３ ｎ+ 拡散層 １５、２１５ エミッタ電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 (72)発明者 石田 雅宏 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内
Claims (5)
- 【請求項１】 半導体基板の主表面に第１導電型のコレ
クタ不純物領域を形成する工程と、 前記コレクタ不純物領域内で前記半導体基板の主表面に
第２導電型のベース不純物領域を形成する工程と、 前記ベース不純物領域内で前記半導体基板の主表面に第
１導電型のエミッタ不純物領域を形成する工程と、 前記エミッタ不純物領域に接するように、リンが導入さ
れた多結晶シリコンを含む導電層を気相成長法で形成す
る工程とを備えた、半導体装置の製造方法。 - 【請求項２】 前記エミッタ不純物領域を形成する工程
は、前記ベース不純物領域に第１導電型の不純物をイオ
ン注入する工程を含む、請求項１に記載の半導体装置の
製造方法。 - 【請求項３】 主表面を有する半導体基板と、 前記半導体基板の主表面に形成された第１導電型のコレ
クタ不純物領域と、 前記コレクタ不純物領域内で前記半導体基板の主表面に
形成された第２導電型のベース不純物領域と、 前記ベース不純物領域内で前記半導体基板の主表面に形
成された第１導電型のエミッタ不純物領域と、 前記エミッタ不純物領域に接する導電層とを備え、 前記導電層はリンが実質的に均一に導入された多結晶シ
リコン層を含み、 前記リンは１×１０20ｃｍ-3以上の濃度で多結晶シリコ
ン層に導入されている、半導体装置。 - 【請求項４】 前記導電層は、リンが導入された多結晶
シリコン層よりなり、 前記リンは６×１０20ｃｍ-3以下の濃度で多結晶シリコ
ン層に導入されている、請求項３に記載の半導体装置。 - 【請求項５】 前記導電層は、リンが導入された多結晶
シリコン層と、前記多結晶シリコン層上に形成されたシ
リサイド層とを有し、 前記リンは１×１０21ｃｍ-3以下の濃度で多結晶シリコ
ン層に導入されている、請求項３に記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5248355A JPH07106452A (ja) | 1993-10-04 | 1993-10-04 | 半導体装置およびその製造方法 |
| DE69408248T DE69408248T2 (de) | 1993-10-04 | 1994-09-20 | Bipolares Halbleiterbauelement und Herstellungsverfahren |
| EP94114761A EP0646952B1 (en) | 1993-10-04 | 1994-09-20 | Semiconductor bipolar device and method of manufacturing the same |
| US08/310,526 US5471085A (en) | 1993-10-04 | 1994-09-22 | Semiconductor device with polycrystalline silicon emitter conductive layer |
| KR1019940025164A KR0172985B1 (ko) | 1993-10-04 | 1994-09-30 | 반도체 장치와 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5248355A JPH07106452A (ja) | 1993-10-04 | 1993-10-04 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106452A true JPH07106452A (ja) | 1995-04-21 |
Family
ID=17176874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5248355A Pending JPH07106452A (ja) | 1993-10-04 | 1993-10-04 | 半導体装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5471085A (ja) |
| EP (1) | EP0646952B1 (ja) |
| JP (1) | JPH07106452A (ja) |
| KR (1) | KR0172985B1 (ja) |
| DE (1) | DE69408248T2 (ja) |
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