KR100630110B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 면적이 작고 리크전류가 적으며 프로세스 제어성이 좋은 반도체 장치 및 그 제조방법을 제공하는 것이다.
Si기판(100)의 얕은 트렌치(103) 사이의 영역에 콜렉터층(102)을 형성하고, 기판 상에 제 1 퇴적산화막(108)을 퇴적시키며, 얕은 트렌치의 일부에 걸치는 콜렉터 개구부(110)를 형성한다. 콜렉터 개구부(110)에서의 기판 상에 Si/Si1-xGex층을 에피택셜 성장시킨다. 기판 상에 제 2 퇴적산화막(112)을 퇴적시키고 Si/Si1-xGex층의 중앙부 위에 베이스 개구부(118)를, 단부에 베이스 접합용 개구부(114)를 형성한다. 베이스 접합용 개구부(114)로부터 기판 내로 불순물 이온을 주입하여 외부 베이스와 같은 도전형의 접합 리크 방지층(113)을 형성한다. 활성영역 폭(W2)보다 콜렉터 개구부 폭(W3)을 넓게 하여 점유 면적을 저감시키면서 접합 리크를 억제한다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
도 1은 본 발명의 제 1 실시예의 반도체 장치 중 바이폴라 트랜지스터의 구성을 도시한 단면도.
도 2의 (a)와 (b)는 제 1 실시예의 반도체 장치의 제조공정 중 콜렉터 개구부에 Si/Si1-xGex층을 형성하는 공정을 도시한 단면도.
도 3의 (a)와 (b)는 제 1 실시예의 반도체 장치의 제조공정 중 P+ 폴리실리콘층에 베이스 개구부를 형성하는 공정을 도시한 단면도.
도 4의 (a)와 (b)는 제 1 실시예의 반도체 장치의 제조공정 중 베이스 개구부에 N+ 폴리실리콘층을 형성하는 공정을 도시한 단면도.
도 5의 (a)와 (b)는 제 1 실시예의 반도체 장치의 제조공정 중 P+ 폴리실리콘의 단부를 패터닝하는 공정을 도시한 단면도.
도 6은 본 발명의 제 2 실시예의 반도체 장치인 SiGe-BiCMOS 디바이스의 구성을 도시한 단면도.
도 7의 (a)와 (b)는 제 2 실시예의 반도체 장치의 제조공정 중 MISFET 게이트 전극 등을 형성하는 공정을 도시한 단면도.
도 8의 (a)와 (b)는 제 2 실시예의 반도체 장치의 제조공정 중 제 1 퇴적 절연막과 폴리실리콘층 및 Si/Si1-xGex층을 형성하는 공정을 도시한 단면도.
도 9의 (a)와 (b)는 제 2 실시예의 반도체 장치의 제조공정 중 P+ 폴리실리콘층에 베이스 개구부를 형성하는 공정을 도시한 단면도.
도 10의 (a)와 (b)는 제 2 실시예의 반도체 장치의 제조공정 중 베이스 개구부에 N+ 폴리실리콘층을 형성하는 공정을 도시한 단면도.
도 11의 (a)와 (b)는 제 2 실시예의 반도체 장치의 제조공정 중 P+ 폴리실리콘의 단부를 패터닝하는 공정을 도시한 단면도.
도 12는 종래 바이폴라 트랜지스터의 구성을 도시한 단면도.
도 13의 (a)와 (b)는 종래 반도체 장치의 제조공정 중 콜렉터 개구부에 Si/Si1-xGex층을 형성하는 공정을 도시한 단면도.
도 14의 (a)와 (b)는 종래 반도체 장치의 제조공정 중 P+ 폴리실리콘층에 베이스 개구부를 형성하는 공정을 도시한 단면도.
도 15의 (a)와 (b)는 종래 반도체 장치의 제조공정 중 P+ 폴리실리콘층을 패터닝하고, 베이스 개구부에 N+ 폴리실리콘층을 형성하는 공정을 도시한 단면도.
도 16은 종래 반도체 장치의 제조공정 중 각 폴리실리콘층 단부에 측벽을 형성하는 공정을 도시한 단면도.
도 17의 (a)∼(c)는 종래 바이폴라의 제조공정에서의 SiGe 아일랜드 발생을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : (001)결정면 Si기판 101, 151 : 역행 웰
102 : 콜렉터층 103 : 얕은 트렌치
104 : 깊은 트렌치 105 : 비도프 폴리실리콘막
106 : 실리콘 산화막 107 : N+ 콜렉터 인출층
108 : 제 1 퇴적산화막 110 : 콜렉터 개구부
111 : Si/Si1-xGex층 112 : 제 2 퇴적산화막
113 : 접합 리크 방지층 114 : 베이스 접합용 개구부
115 : P+ 폴리실리콘층 116 : 외부 베이스
117 : 제 3 퇴적산화막 118 : 베이스 개구부
119 : 내부 베이스 120 : 제 4 퇴적산화막
121, 123, 154 : 측벽 124 : Ti 실리사이드층
125 : 층간 절연막 126 : W 플러그
127 : 금속 배선 129 : N+ 폴리실리콘층
152 : 게이트 절연막 153 : 게이트 전극
155 : 소스·드레인 영역 Rai : 활성영역·분리 접합부
본 발명은 반도체 장치 및 그 제조방법에 관하여, 특히 헤테로 바이폴라 트랜지스터와 이를 포함하는 Bi-CMOS 디바이스 및 이들의 제조방법에 관한 것이다.
최근 실리콘 기판 상에 형성되는 바이폴라 트랜지스터에 Si/SiGe, Si/SiC 등의 헤테로 접합 구조를 포함시킴으로써 더 한층 우수한 전도 특성을 부여하여 더욱 높은 고주파 영역의 동작을 실현시키는 헤테로 바이폴라 트랜지스터(HBT)의 개발이 급속히 진행되고 있다. 이 HBT는 Si기판 상에 SiGe층을 에피택셜 성장시켜 이 Si/SiGe 헤테로 접합 구조를 이용하는 것으로서, 지금까지 GaAs 등의 화합물 반도체 기판을 이용한 트랜지스터가 아니면 동작시킬 수 없었던 고주파수 영역에서도 동작하는 트랜지스터를 실현시킬 수 있다. 이 HBT는 Si기판, SiGe층이라는 범용 실리콘 프로세스와 친화성이 좋은 재료로 구성되므로 고집적도나 저원가라는 큰 이점을 갖는다. 특히 HBT와 MOS 트랜지스터(MOSFET)를 공통의 Si기판 상에 형성하여 집적화 함으로써 고성능의 BiCMOS 디바이스를 구성할 수 있어, 이 BiCMOS 디바이스는 통신관계에 이용 가능한 시스템 LSI로서 유망하다.
여기서 BiCMOS 디바이스 중의 바이폴라 트랜지스터로서 지금까지 Si/Si1-xGex나 Si/Si1-yCy 등의 헤테로 접합 구조를 포함하는 HBT가 제안되어 시험 제작되고 있다. 그 중에서도 Si/Si1-xGex형 HBT는 Si와 Ge가 거의 전체 비율로 고용(全率 固溶) 가능하다는 성질과 응력변형(strain)의 인가에 따른 밴드 갭의 변화를 이용하여 밴드 갭을 연속적으로 조정할 수 있는 등의 점에서 유망하게 보고 있다. 이 때문에 Si층만을 갖는 MOSFET와 Si/Si1-xGex형 HBT를 공통의 Si기판에 설치한 SiGe-BiCMOS 디바이스에 대한 제안이 많이 나오고 있다.
이 경우 종래는 SiGe-BiCMOS 디바이스 중의 MOSFET와 HBT를 동시에 형성하는 것이 일반적이었다. 즉 MOSFET의 게이트 절연막을 HBT의 콜렉터 개구부를 규정하는 부재로서도 이용하거나, MOSFET의 게이트 전극과 HBT의 베이스 전극을 공통의 폴리실리콘막을 패터닝함으로써 형성하는 등 공정의 간소화를 도모해 왔다.
그러나 MOSFET의 고성능화에는 고온의 열처리가 필요함에도 불구하고 MOSFET와 HBT를 동시에 형성하는 경우에는 HBT의 성능이 열화되지 않도록 열처리 온도를 제한할 필요가 있다. 그 때문에 설계 기준이 같다는 조건하에서 일반적인 CMOS 디바이스 중의 MOSFET와 SiGe-BiCMOS 디바이스 중의 MOSFET를 그 성능면에서 비교하면 SiGe-BiCMOS 디바이스 중의 MOSFET의 성능이 일반적인 CMOS 디바이스 중의 MOSFET보다 떨어진다.
그래서 고성능의 SiGe-BiCMOS 디바이스를 형성하기 위해서는 우선, 열처리 온도가 높은 MOSFET를 먼저 형성하고 그 후, HBT를 형성하는 것이 유리한 것으로 생각되고 있다. 또 표준 CMOS 디바이스 제조 라인에 있어 Ge는 오염물질이므로 MOSFET 제조공정과는 분리시켜 HBT를 형성하는 것이 MOSFET 중으로의 Ge 혼입을 방지하기에 바람직하다. 특히 SiGe-BiCMOS 디바이스 전용 라인을 갖고 있지 않은 경우에는 양자의 제조공정을 명확하게 분리해야만 한다. 이 때문에 SiGe-BiCMOS 디바이스의 제조공정에서 MOSFET와 HBT를 동시에 형성하지 않고 MOSFET를 먼저 형성하고 그 후 HBT를 형성한다는 순서가 유리하다고 생각되기에 이르렀다.
도 12는 종래의 SiGe-BiCMOS 디바이스 제조공정을, 먼저 MOSFET를 형성하고 나서 HBT를 형성하는 순서로 실행한 경우의 HBT를 도시한 단면도이다. 도 12에 도시한 바와 같이 (001)결정면을 주면으로 하는 Si기판(500) 상부는 에피택셜 성장법, 이온 주입법 등에 의하여 도입된 인 등의 N형 불순물을 포함하는 깊이 1㎛의 역행 웰(retrograde well)(501)로 되어 있다. Si기판(500)의 표면 부근 영역에서의 N형 불순물 농도는 1×1017atoms·㎝-3 정도로 조정되어 있다. 또한 소자 분리로서 산화 실리콘이 매입된 얕은 트렌치(503)와 비도프 폴리실리콘막(505) 및 이를 둘러싸는 실리콘 산화막(506)으로 구성되는 깊은 트렌치(504)가 설치되어 있다. 각 트렌치(503, 504)의 깊이는 각각 0.35㎛, 2㎛ 정도이다.
또 Si기판(500) 내에서 얕은 트렌치(503) 사이의 영역에는 콜렉터층(502)이 설치되어 있고, Si기판(500) 내의 콜렉터층(502)과 얕은 트렌치(503)에 의해 분리된 영역에는 콜렉터 전극과 접속하기 위한 N+ 콜렉터 인출층(507)이 설치되어 있다.
또한 Si기판(500) 상에는 콜렉터 개구부(510)를 갖는 두께 약 30㎚의 제 1 퇴적산화막(508)이 설치되어 있고 Si기판(500)의 상면 중 콜렉터 개구부(510)에 노출되는 부분 위에는 P형 불순물이 도프된 두께 약 60㎚의 Si1-xGex층과 두께 약 10㎚의 Si막이 적층되어 이루어지는 Si/Si1-xGex층(511a)이 설치되어 있다. 그리고 Si/Si1-xGex층(511a) 중의 중앙부(후술하는 베이스 개구부(518)의 하방 영역)의 하부가 내부 베이스(519)로서 기능한다. 또 Si/Si1-xGex층 중앙부의 상부가 에미터층으 로서 기능한다.
Si/Si1-xGex층(511a) 및 제 1 퇴적산화막(508) 상에는 두께 약 30㎚의 에치 스토퍼용 제 2 퇴적산화막(512)이 설치되어 있고, 제 2 퇴적산화막(512)에는 베이스 접합용 개구부(514) 및 베이스 개구부(518)가 형성되어 있다. 그리고 베이스 접합용 개구부(514)를 메우며 제 2 퇴적산화막(512) 상으로 퍼지는, 두께 약 150㎚의 P+ 폴리실리콘층(515)과 제 3 퇴적산화막(517)이 설치되어 있다. 상기 Si/Si1-xGex층(511a) 중 베이스 개구부(518)의 하방 영역을 제외한 부분과 P+ 폴리실리콘층(515)에 의하여 외부 베이스(516)가 구성되어 있다.
또 P+ 폴리실리콘층(515) 및 제 3 퇴적산화막(517) 중 제 2 퇴적산화막(512)의 베이스 개구부(518) 상방에 위치하는 부분은 개구되어 있고, P+ 폴리실리콘층(515) 측면에는 두께 약 30㎚의 제 4 퇴적산화막(520)이 형성되어 있고, 또 제 4 퇴적산화막(520) 상에 두께 약 100㎚의 폴리실리콘으로 이루어지는 측벽(521)이 설치되어 있다. 그리고 베이스 개구부(518)를 메우며 제 3 퇴적산화막(517) 상으로 퍼지는 N+ 폴리실리콘층(529)이 설치되어 있고, 이 N+ 폴리실리콘층(529)은 에미터 인출 전극으로서 기능한다. 상기 제 4 퇴적산화막(520)에 의하여 P+ 폴리실리콘층(515)과 N+ 폴리실리콘층(529)이 전기적으로 절연됨과 동시에 P+ 폴리실리콘층(515)으로부터 N+ 폴리실리콘층(529)으로의 불순물 확산이 저지된다. 또 제 3 퇴적산화막(517)에 의하여 P+ 폴리실리콘층(515)의 상면과 N+ 폴리실리콘층(529)이 절연된다.
그리고 N+ 콜렉터 인출층(507)과 P+ 폴리실리콘층(515) 및 N+ 폴리실리콘층(529)의 표면에는 각각 Ti 실리사이드층(524)이 형성되고, N+ 폴리실리콘층(529)과 P+ 폴리실리콘층(515)의 외측면은 측벽(523)으로 피복되어 있다. 또 기판 전체는 층간 절연막(525)으로 피복되어 있으며 층간 절연막(525)을 관통하여 N+ 콜렉터 인출층(507), 외부 베이스의 일부인 P+ 폴리실리콘층(515) 및 에미터 인출 전극인 N+ 폴리실리콘층(529) 상의 Ti 실리사이드층(524)에 도달하는 접속공이 각각 형성되어 있다. 그리고 이 각 접속공을 메우는 W플러그(526)와, 각 W플러그(526)에 접속되고 층간 절연막(525) 상으로 늘어지는 금속배선(527)이 설치되어 있다.
여기서 베이스 개구부(518)의 폭(W1)은 후술하는 제 2 퇴적산화막(512)의 습식 에칭(wet etching) 양에 의하여 규정된다. 또 내부 베이스(519) 및 외부 베이스(516) 중 콜렉터층(502)과 PN 접합을 형성하는 실질적인 베이스 부분은 Si/Si1-xGex층(511a)의 콜렉터층(502)에 접하는 부분이며, 이 실질적인 베이스 부분의 폭은 제 1 퇴적산화막(508)의 콜렉터 개구부(510) 폭(W3)에 의하여 규정되어 있다.
또한 Si1-xGex층의 대부분은 붕소(B) 등의 P형 불순물에 의하여 2×1018atoms·㎝-3 정도로 도핑되어 있고, Si층은 N+ 폴리실리콘층(529)으로부터의 인(P) 등의 N형 불순물 확산에 의하여 기판의 깊이 방향으로 1×1020atoms·㎝-3에서 1×1017atoms·㎝-3 정도까지의 분포로 도핑되어 있다. Si1-xGex층과 연속적으로 Si층을 형성하는 것은 상방의 N+ 폴리실리콘층(529) 하면을 PN 접합부로부터 멀리 함으로써 N+ 폴리실리콘층(529) 중에 다량 존재하는 계면준위나 결함에 따른 캐리어의 재결합을 방지하기 위해서이다.
한편 활성영역 폭(W2)은 두 얕은 트렌치(503)간의 간격에 의하여 규정되어 있으며, 활성영역·분리 접합부(Rai)(활성영역과 소자분리의 접합부)는 실리콘과 산화실리콘이라는 이종(異種)재료의 접합부이기 때문에 계면준위를 통해 흐르는 리크전류가 발생하기 쉬우므로 콜렉터 개구부(510)의 폭(W3)보다 활성영역 폭(W2)을 크게 하여 활성영역·분리 접합부(Rai)가 외측으로 되도록 설계하여 리크전류의 영향을 되도록 적게 하고 있다.
또 제 1 퇴적산화막(508) 상에는 SiGe 아일랜드(511b)가 형성되어 있지만 이것은 의도적으로 형성한 것이 아니라, 후술하는 바와 같이 Si/Si1-xGex층(511a)을 UHV-CVD(Ultra High Vacuum Chemical Vapor Deposition)에 따라 형성할 때, 제 1 퇴적산화막(508) 상에 부착된 Si, Ge 원자가 응집한 것이다.
이하 도 12에 도시한 HBT의 제조공정에 대하여 도 13의 (a)∼도 16을 참조하면서 설명하기로 한다. 도 13의 (a)∼도 16은 종래의 기술에 의한 HBT 제조방법을 도시한 단면도이다.
우선 도 13의 (a)에 도시한 공정에서, (001)면을 주면으로 하는 Si기판(500) 상부에 N형 불순물을 도프하면서 Si 단결정층을 에피택셜 성장시키거나 또는 에피 택셜 성장 후에 고 에너지의 이온을 주입함으로써, 깊이 약 1㎛의 N형 역행 웰(501)을 형성한다. 단 에피택셜 성장을 하지 않고 Si기판(500)의 일부에 이온을 주입함으로써 역행 웰(501)을 형성하는 것도 가능하다. 이 때 Si기판(500)의 표면 부근 영역은 HBT의 콜렉터층으로 되기 위하여 N형 불순물 농도를 1×1017atoms·㎝-3 정도로 조정하여 둔다.
다음, 소자분리로서 산화실리콘이 매입된 얕은 트렌치(503)와, 비도프 폴리실리콘막(505) 및 이를 둘러싸는 실리콘 산화막(506)으로 구성되는 깊은 트렌치(504)를 형성한다. 각 트렌치(503, 504)의 깊이는 각각 0.35㎛, 2㎛ 정도로 해 둔다. Si기판(500) 내에서의 얕은 트렌치(503) 사이의 영역이 콜렉터층(502)으로 된다. 또 Si기판(500) 내의 콜렉터층(502)과 얕은 트렌치(503)에 의해 분리된 영역에 콜렉터 전극과 접속하기 위한 N+ 콜렉터 인출층(507)을 형성한다. 이 때 얕은 트렌치(503) 사이의 거리가 활성영역의 폭(W2)을 규정한다.
그 후, 도시되지는 않았지만 일반적인 제조방법에 의하여 CMOS 디바이스의 각 MOSFET의 기본구조인 게이트 절연막, 게이트 전극, 소스-드레인 영역 등을 형성한다.
다음으로 도 13의 (b)에 도시한 공정에서 테트라에톡시실란(TEOS)과 산소를 이용한 화학기상 성장법(CVD)을 처리온도 680℃에서 실시하여 웨이퍼 상에 두께 약 30㎚의 제 1 퇴적산화막(508)을 형성한 후, 불산 등의 습성에칭에 의하여 제 1 퇴적산화막(508)에 활성영역 폭(W2)보다 좁은 폭(W3)을 갖는 콜렉터 개구부(510)를 형성한다. 콜렉터 개구부(510) 폭(W3)을 활성영역 폭(W2)보다 좁게 한 이유는 이미 설명한 대로이다. 다음으로 Si기판(500)의 콜렉터 개구부(510)에 노출된 부분을 암모니아수와 과산화수소수의 혼합액으로 처리하고 그 부분에 두께 1㎚ 정도의 보호 산화막을 형성한 상태에서, 웨이퍼를 UHV-CVD 장치의 챔버 내로 도입한다. 그리고 도입 후, 수소 분위기 중에서 열처리를 함으로써 보호 산화막을 제거한 후, 550℃로 가열하면서 디실란(Si2H6)과 게르만(GeH4)에 도핑용 디보란(B2H6)을 함유하는 가스를 챔버 내로 도입하여 Si기판(500)의 콜렉터 개구부(510)에 노출된 표면 상에 두께 약 60㎚의 Si1-xGex층을 에피택셜 성장시킨다. 그리고 Si1-xGe x층을 형성한 후 연속하여 챔버 내로 공급할 가스를 디실란으로 바꿈으로써 Si1-xGex층상에 두께 약 10㎚의 Si층을 에피택셜 성장시킨다. 이 Si1-xGex층과 Si층에 의하여 Si/Si 1-xGex층(511a)이 형성된다. 여기서 Si1-xGex층은 붕소(B)가 도입되어 P형으로 되었고 붕소의 농도는 2×1018atoms·㎝-3이다. 이 때 Si층에는 불순물을 도입하지 않는다. 한편 Si1-xGex층을 형성할 때 제 1 퇴적산화막(508) 상에도 디실란, 게르만 및 디보란이 공급되지만 결정으로 적층되지 않고 Si, Ge원자가 응집하여 SiGe 아일랜드(511b)가 형성된다.
다음으로 도 14의 (a)에 도시한 공정에서, 웨이퍼 상에 에치 스토퍼가 되는 막 두께 30㎚의 제 2 퇴적산화막(512)을 형성한 후, 제 2 퇴적산화막(512)을 건식 에칭에 의하여 패터닝하여 베이스 접합용 개구부(514)를 형성한다. 이 때 Si/Si1-xGex층(511a)의 중앙부는 제 2 퇴적산화막으로 피복되어 있고 베이스 접합용 개구부(514)에는 Si/Si1-xGex층(511a) 주변부와 제 1 퇴적산화막(508)의 일부가 노출된다. 또 제 1 퇴적산화막(508) 상에 SiGe 아일랜드(511b)가 형성된 것을 반영하여 제 2 퇴적산화막(512)은 요철이 큰 형상으로 되어 있다.
다음으로 도 14의 (b)에 도시한 공정에서, CVD에 의하여 웨이퍼 상에 1×1020atoms·㎝-3 이상의 고농도로 도프된 두께 약 150㎚의 P+ 폴리실리콘층(515)을 퇴적시키고, 이어서 두께 약 100㎚의 제 3 퇴적산화막(517)을 퇴적시킨다. 다음으로 건식 에칭에 의하여 제 3 퇴적산화막(517)과 P+ 폴리실리콘층(515)을 패터닝하여 제 3 퇴적산화막(517)과 P+ 폴리실리콘층(515)의 중앙부에 제 2 퇴적산화막(512)까지 달하는 베이스 개구부(518)를 형성한다. 이 베이스 개구부(518)는 제 2 퇴적산화막(512)의 중앙부보다 작고, 베이스 개구부(518)가 베이스 접합용 개구부(514)에 걸쳐지는 일은 없다. 이 공정에 의하여 P+ 폴리실리콘층(515)과 Si/ Si1-xGex층(511a)의 중앙부를 제외한 부분으로 구성되는 외부 베이스(516)가 형성된다. 통상, 이 때에 도면 중의 제 3 퇴적산화막(517)과 P+ 폴리실리콘층(515)의 양 단부도 에칭에 의하여 제거해 둔다. 여기서 P+ 폴리실리콘층(515) 중 도면의 좌측 부분은 나중에 베이스 접속을 할 필요가 있으므로, 도면의 우측 부분보다 넓게 해둔다.
그 다음 도 15의 (a)에 도시한 공정에서, CVD에 의하여 웨이퍼 전면 상에 두께 약 300㎚의 제 4 퇴적산화막(520)과 두께 약 150㎚의 폴리실리콘막을 퇴적시킨다. 그리고 이방성 건식 에칭으로 폴리실리콘막을 에치 백(etch back)하여, P+ 폴리실리콘층(515) 및 제 3 퇴적산화막(517)의 측면 상에 제 4 퇴적산화막(520)을 끼고 폴리실리콘으로 이루어지는 측벽(521)을 형성한다. 다음으로 불산 등에 의한 습식 에칭으로 제 2 퇴적산화막(512) 및 제 4 퇴적산화막(520) 중 노출된 부분을 제거한다. 이 때 베이스 개구부(518)에서는 Si/Si1-xGex층(511a) 상부의 Si층이 노출된다. 또 습식 에칭은 등방성이기 때문에 제 2 퇴적산화막(512) 및 제 4 퇴적산화막(520)이 횡방향으로도 에칭되어 베이스 개구부(518)의 크기가 확대된다. 즉 이 때의 습식 에칭 양에 따라 베이스 개구부 폭(W1)이 결정된다. 또 이 습식 에칭 시, 제 1 퇴적산화막(508) 중 SiGe 아일랜드(511b)가 부착되지 않은 부분도 동시에 에칭되므로 Si기판(500) 중 N+ 콜렉터 인출층(507) 등의 표면이 노출된다.
다음으로, 도 15의 (b)에 도시한 공정에서, 두께 약 250㎚의 N+ 폴리실리콘층(529)을 퇴적시킨 후, 건식 에칭에 의하여 N+ 폴리실리콘층(529)을 패터닝함으로써 에미터 인출 전극을 형성한다. 이 때 P+ 폴리실리콘층(515)의 측방에도 폴리실리콘막이 측벽으로서 잔존한다. 그리고 도 15의 (a)에 도시한 공정에서 노출된 N+ 콜렉터 인출층(507) 등의 표면은 N+ 폴리실리콘층(529)의 오버 에칭에 의하여 에칭되므로 Si기판(500) 표면에 요철이 형성된다.
다음으로 도 16에 도시한 공정에서, 웨이퍼 상에 두께 약 120㎚의 퇴적산화 막을 형성한 후, 건식 에칭을 행하여 N+ 폴리실리콘층(529)과 P+ 폴리실리콘층(515)의 측면에 측벽(523)을 형성한다. 이 때의 건식 에칭에 의하여 N+ 폴리실리콘층(529)과 P+ 폴리실리콘층(515) 및 N+ 콜렉터 인출층(507)의 표면을 노출시킨다.
그리고 도 12에 도시한 구조를 얻기 위하여 이하의 처리를 행한다. 우선, 스퍼터링에 의하여 웨이퍼 전면 상에 두께 약 40㎚의 Ti막을 퇴적시킨 후, 675℃, 30sec의 RTA(단시간 열처리)를 함으로써 N+ 폴리실리콘층(529)과 P+ 폴리실리콘층(515) 및 N+ 콜렉터 인출층(507)의 노출된 표면에 Ti 실리사이드층(524)을 형성한다. 그 후 Ti막의 미반응 부분만을 선택적으로 제거한 뒤 Ti 실리사이드층(524)의 결정구조를 변화시키기 위한 열처리를 한다.
다음으로 웨이퍼 전면 상에 층간 절연막(525)을 형성하고 층간 절연막(525)을 관통하여 N+ 폴리실리콘층(529)과 P+ 폴리실리콘층(515) 및 N+ 콜렉터 인출층(507) 상의 Ti 실리사이드층(524)까지 도달하는 접속공을 형성한다. 그리고 각 접속공 내에 W막을 매입시켜 W플러그(526)를 형성한 다음, 웨이퍼 전면 상에 알루미늄 합금막을 퇴적시키고 이것을 패터닝하여, 각 W플러그(526)에 접속되고 층간 절연막(525) 상으로 늘어지는 금속배선(527)을 형성한다.
이상의 공정에 의하여 도 12에 도시한 구조를 갖는 HBT, 즉 N형 Si로 구성되는 콜렉터와, P+형 Si1-xGex로 구성되는 베이스와, N+형 Si로 구성되는 에미터를 구비한 HBT가 형성된다. 여기서 Si/Si1-xGex층(511a) 중 Si층에는 N+ 폴리실리콘층(529)으로부터 고농도의 N형 불순물(As 등)이 확산되어 N+형 Si층으로 된다.
그러나 상기 종래의 HBT 또는 SiGe-BiCMOS에서는 다음과 같은 문제가 있다.
첫째로, 얕은 트렌치(503) 끝 부분의 스트레스에 의한 영향을 막기 위하여 활성영역의 폭(W2)을 콜렉터 개구부(518)의 폭(W3)보다 크게 하고 있다. 그런데 콜렉터 개구부(518)의 폭(W3)은 외부 베이스(516)로서 기능하는 P+ 폴리실리콘층(515)과 Si/Si1-xGex층(511a)이 접속되는 영역의 면적을 규정하기 때문에, 이 폭(W3)을 작게 하는 데는 한계가 있다. 또 활성영역·분리 접합부(Rai)는 이종재료의 접합부분이므로 이 부분에는 큰 스트레스가 인가되어 활성영역·분리 접합부(Rai)가 외부 베이스(516)에 가까워지면 스트레스에 기인하는 리크전류 등에 의하여 HBT의 전기적 특성에 나쁜 영향을 끼칠 우려가 있다.
둘째로, 도 13의 (b)에 도시한 공정에서, 제 1 퇴적산화막(508) 상에 Si/Si1-xGex층(511a)을 적층시킬 때 제 1 퇴적산화막(508) 상에 SiGe 아일랜드(511b)가 형성되는 것 때문에, 그 후 제 2 퇴적산화막(512)의 평탄도가 악화되거나 N+ 콜렉터 인출층(507) 등의 표면에 요철이 발생하는 등, 프로세스 제어상 각종 문제가 발생한다.
여기서, 도 17의 (a)∼(c)는 SiGe 아일랜드가 형성되는 과정을 설명하기 위한 단면도이다.
우선 도 17의 (a)에 도시한 바와 같이 Si기판(500) 상에 콜렉터 개구부(510)를 갖는 제 1 퇴적산화막(508)이 형성된 상태에서, CVD에 의하여 Si1-xGex층의 선택성장을 개시하면 일정한 압력, 조성, 유량의 가스와 성장온도 하에서 일정 시간(Incubation Time)까지는, Si기판(500)의 콜렉터 개구부(510) 상에 Si1-xGex층이 선택성장될 뿐, 제 1 퇴적산화막(508) 상에는 Si, Ge 원자가 부착되지 않는다.
그러나 인큐베이션 타임이 종료하면 도 17의 (b)에 도시한 바와 같이 제 1 퇴적산화막(508) 상에 Si, Ge 원자가 부착되기 시작하고 SiGe 아일랜드(511b)가 형성된다. 그 후 Si1-xGex층 상에 Si층을 에피택셜 성장시켜서 Si/Si1-xGe x층(511a)을 형성하면 SiGe 아일랜드(511b)는 그대로 남는다.
여기서 CVD 시의 조건에 따라서는 도 17의 (c)에 도시한 바와 같이 SiGe 아일랜드(511b)가 성장하여 폴리SiGe층(511c)이 된다.
즉 인큐베이션 타임까지 Si1-xGex층의 선택성장을 끝내면 제 1 퇴적산화막(508) 상에 SiGe 아일랜드(511b)를 발생시키는 일없이, Si/Si1-xGex층(511a)을 형성할 수 있지만, 일반적으로 인큐베이션 타임은 가스의 압력, 유량, 성장온도 등의 조건에 밀접하게 관련되어 있기 때문에 Si기판(500) 상에만 소정의 두께를 갖는 Si1-xGex층을 선택성장시킬 수 있는 조건은 매우 까다롭고, 이를 실현하기 위해서는 제조공정 상 미세한 제어를 요한다. 그 때문에 실제로는 이와 같은 Si1-xGex층의 선택성장을 안정되게 하기가 어렵다.
셋째로, 부수적인 문제로서, 상기 종래의 HBT 제조공정에서는, 도 14의 (b)에 도시한 공정에서 외부 베이스(516)의 일부인 P+ 폴리실리콘층(515)을 패터닝한 후에 도 15의 (b)에 도시한 공정에서 에미터 인출 전극으로 기능하는 N+ 폴리실리콘층(529)의 패터닝을 행하는데, 이 때 단차부에 N+ 폴리실리콘이 측벽으로서 남게 되는 외에 오버에칭에 의하여 N+ 콜렉터 인출층(507) 등에 손상을 끼칠 우려가 있다. 이와 같은 현상은 프로세스 제어성을 저하시키는 외에 리크전류의 원인도 되며, 특히 BiCMOS 디바이스 제조공정에서는 기판 상에 CMOS 디바이스를 혼합 탑재시키므로 CMOS 부분에 손상을 끼칠 우려가 있다.
본 발명의 목적은 트랜지스터의 면적이 작고 리크전류가 적으며 프로세스 제어성이 좋은 HBT나 SiGe-BiCMOS 디바이스로서 기능하는 반도체 장치 및 그 제조방법을 제공하는 데 있다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
본 발명의 반도체 장치는 반도체 기판의 활성영역에 설치되고 바이폴라 트랜지스터로서 기능하는 반도체 장치로서, 상기 반도체 기판의 일부에 설치된 활성영역을 둘러싸는 소자분리 영역과, 상기 반도체 기판 내의 상기 소자분리 영역 사이에 끼이는 영역에 설치된 제 1 도전형 콜렉터층과, 상기 반도체 기판 상에 설치되고 상기 콜렉터층 및 소자분리 영역의 일부에 걸치는 콜렉터 개구부를 갖는 절연층과, 상기 콜렉터 개구부에서의 상기 반도체 기판 및 상기 절연층 상에 설치되고 내 부 베이스와 이 내부 베이스를 둘러싸는 외부 베이스를 포함하는 제 2 도전형 베이스층과, 상기 내부 베이스 상에 설치된 제 1 도전형 에미터층을 구비한다.
이로써 활성영역이 콜렉터 개구부보다 축소됨으로써 트랜지스터의 점유면적의 저감을 도모할 수 있다.
상기 반도체 기판 내의 상기 외부 베이스 바로 아래에서 상기 소자분리에 인접하는 영역에 설치되고 제 2 도전형 불순물이 도입된 접합 리크 방지층을 추가로 구비함으로써 PN 접합부가 활성영역과 소자분리 영역의 접합부로부터 멀어지므로 활성영역과 소자분리 영역의 접합부의 스트레스에 기인하는 계면준위나 격자 결함을 통해 흐르는 리크전류의 발생을 억제할 수 있다.
본 발명의 제 1 반도체 장치의 제조방법은 반도체 기판의 활성영역에 설치되고, 에미터층, 베이스층 및 콜렉터층을 갖는 바이폴라 트랜지스터로서 기능하는 반도체 장치의 제조방법으로서, 상기 반도체 기판의 일부에 활성영역을 둘러싸는 소자분리 영역을 형성하는 공정(a)과, 상기 공정(a) 전 또는 후에, 상기 반도체 기판 내의 상기 소자분리 영역에 끼이는 영역에 제 1 도전형 콜렉터층을 형성하는 공정(b)과, 상기 공정(a) 및 공정(b) 후에 상기 반도체 기판 상에 제 1 절연층을 퇴적시킨 후, 상기 제 1 절연층에 상기 콜렉터층 및 소자분리 영역의 일부에 걸치는 콜렉터 개구부를 형성하는 공정(c)과, 상기 콜렉터 개구부에서의 상기 반도체 기판 상에 적어도 내부 베이스와 이 내부 베이스를 둘러싸는 외부 베이스를 구성하기 위한 제 2 도전형 반도체층을 에피택셜 성장시키는 공정(d)을 포함한다.
이 방법으로써 점유면적이 작은 바이폴라 트랜지스터를 쉽게 제조할 수 있 다.
상기 공정(d) 후, 기판 상에 제 2 절연층을 형성한 다음, 마스크 부재를 이용한 에칭으로써 이 제 2 절연층 중 상기 반도체층의 중앙부 상방에 위치하는 부분을 남기고 상기 반도체층의 단부 상방에 위치하는 부분으로부터 상기 소자분리 영역의 내측 단부의 상방에 위치하는 부분에 이르는 영역을 제거하여 베이스 접합용 개구부를 형성하는 공정(e)과, 상기 마스크 부재를 이용한 이온 주입에 따라 상기 반도체 기판 내의 상기 베이스 접합용 개구부 하방에 위치하는 영역에 제 2 도전형 불순물을 도입하여 리크 접합 방지층을 형성하는 공정(f)을 추가로 포함함으로써 활성영역과 소자분리 영역의 접합부에 인가되는 스트레스에 기인하는 리크전류의 발생이 적은 반도체 장치를 형성할 수 있다.
상기 공정(d) 후, 기판 상에 제 2 절연층을 형성한 다음 마스크 부재를 이용한 에칭으로써 이 제 2 절연층 중 상기 반도체층의 중앙부 상방에 위치하는 부분을 남기고 상기 반도체층 단부 상방에 위치하는 부분을 제거하여 베이스 접합용 개구부를 형성하는 공정(e)과, 기판 상에 제 1 도체층 및 제 3 절연층을 적층시킨 후, 상기 제 1 도체층 및 제 3 절연층에 상기 제 2 절연층의 내부 베이스 상방에 잔존하는 부분까지 도달하는 베이스 개구부를 형성하는 공정(f)과, 상기 제 1 도체막의 상기 베이스 개구부에 노출된 측면을 피복하는 제 4 절연층을 형성하는 공정(g)과, 에칭으로써 상기 제 2 절연층의 상기 반도체층 내부 베이스 상방에 잔존하는 부분 중 상기 베이스 개구부에 노출된 부분을 제거하여 상기 베이스 개구부 저부에 상기 반도체층의 일부를 노출시키는 공정(h)과, 상기 공정(h) 후에 상기 베이스 개구부 를 메우는 제 2 도체층을 형성하는 공정(i)과, 상기 공정(i) 후에 에칭으로써 상기 제 1 도체층 및 제 3 절연층의 단부를 제거하여 상기 반도체 기판 중 콜렉터 인출층으로 될 부분을 노출시키는 공정(j)을 추가로 포함함으로써, 제 2 도체층을 형성할 때 제 2 도체층을 구성하는 재료가 제 1 도체층 단부에 측벽으로서 남는 것에 기인하는 리크전류의 발생 등이 없는 반도체 장치를 형성할 수 있다.
본 발명의 제 2 반도체 장치의 제조방법은 반도체 기판 상에 적어도 에미터층과 베이스층 및 콜렉터층을 갖는 바이폴라 트랜지스터와, 적어도 게이트 절연막과 게이트 전극 및 소스-드레인 영역을 갖는 MISFET를 구비한 반도체 장치의 제조방법으로서, 바이폴라 트랜지스터 형성영역에 상기 바이폴라 트랜지스터의 콜렉터층을 형성함과 동시에 MISFET 형성영역에 상기 MISFET의 게이트 절연막과 게이트 전극 및 소스-드레인 영역을 형성하는 공정(a)과, 기판 상에 제 1 절연층과 환원성막을 적층시킨 후 상기 제 1 절연층 및 환원성막 중 상기 바이폴라 트랜지스터 형성영역에서의 상기 콜렉터층 상방에 위치하는 부분을 제거하여 콜렉터 개구부를 형성하는 공정(b)과, 상기 콜렉터 개구부에서의 상기 반도체 기판 및 상기 환원성막 상에 적어도 내부 베이스와 이 내부 베이스를 둘러싸는 외부 베이스를 구성하기 위한 제 2 도전형 반도체층을 형성하는 공정(c)을 포함하며, 상기 공정 (b)에서는, 상기 콜렉터 개구부에서 상기 제 1 절연층 및 상기 환원성 막의 단면을 상기 콜렉터층의 주위의 소자분리영역 상에 형성한다.
이 방법으로써 반도체층의 에피택셜 성장 조건이 선택 에피택셜 조건인지 비선택 에피택셜 조건인지와 상관없이 제 1 절연층 상의 환원성막 상에 반도체막이 거의 균일하게 성장한다. 따라서 반도체막의 아일랜드 형성에 기인하는 문제를 해소할 수 있다.
상기 공정(c)에서는 Si1-xGex(0≤x≤1), Si1-x-yGexCy(0≤x＋y≤1) 및 Si1-yCy(0≤y≤1) 중 적어도 어느 하나를 포함하도록 상기 반도체층을 형성함으로써 특히 고주파 특성 등이 우수하며 실리콘 디바이스와 제조공정을 공유화할 수 있는 헤테로 바이폴라 트랜지스터를 형성할 수 있다.
상기 공정(b)에서는 상기 환원성막을 폴리실리콘과 어모르퍼스 실리콘 및 질화실리콘 중에서 선택되는 어느 하나의 재료가 포함되도록 형성하는 것이 바람직하다.
상기 공정(c) 후, 기판 상에 제 2 절연층을 형성한 다음, 이 제 2 절연층 중 상기 반도체층 중앙부의 상방에 위치하는 부분을 남기고 상기 반도체층의 단부 상방에 위치하는 부분을 제거하여 베이스 접합용 개구부를 형성하는 공정(d)과, 기판 상에 제 1 도체층 및 제 3 절연층을 적층시킨 후, 상기 제 1 도체층 및 제 3 절연층 중 상기 제 2 절연층의 내부 베이스 상방에 잔존하는 부분까지 도달하는 베이스 개구부를 형성하는 공정(e)과, 상기 제 1 도체막의 상기 베이스 개구부에 노출된 측면을 피복하는 전극간 절연층을 형성하는 공정(f)과, 에칭으로써 상기 제 2 절연층의 상기 반도체층의 내부 베이스 상방에 잔존하는 부분 중 상기 베이스 개구부에 노출된 부분을 제거하여 상기 베이스 개구부 저부에 상기 반도체층의 일부를 노출시키는 공정(g)과, 상기 공정(g) 후에 상기 베이스 개구부를 메우는 에미터 인출 전극으로 될 제 2 도체층을 형성하는 공정(h)과, 상기 바이폴라 트랜지스터 형성영역에서의 상기 제 3 절연층, 제 1 도체층, 반도체층, 환원성막의 일부와 상기 MISFET 형성영역에서의 상기 제 3 절연층, 제 1 도체층, 반도체층, 환원성막 전체를 제거하는 공정(i)과, 상기 공정(i) 후에 기판 상에 절연막을 퇴적시켜 이 절연막을 에치 백 함으로써 상기 바이폴라 트랜지스터 형성영역에서의 상기 제 1 도체층, 반도체층, 환원성막의 측면과 상기 게이트 전극의 측면에 측벽을 형성하는 공정(j)과, 상기 제 1 절연층을 제거하여 상기 반도체 기판 중 바이폴라 트랜지스터 형성영역에서의 콜렉터 인출층이 될 부분과 상기 MISFET 형성영역에서의 소스-드레인 영역을 노출시키는 공정(k)을 추가로 포함함으로써 Ge 등에 따른 MISFET 영역 등의 오염을 확실하게 방지할 수 있다.
상기 공정(j) 및 상기 공정(k)을 동시에 행하는 것이 바람직하다.
상기 각 절연층 중 적어도 하나를, 700℃ 이하의 온도에서 형성되는 실리콘 산화막에 의하여 형성함으로써 반도체 장치 각부의 불순물 농도 프로파일의 악화를 억제할 수 있다.
상기 공정(c)에서는 Si1-xGex(0≤x≤1), Si1-x-yGexCy(0≤x＋y≤1) 및 Si1-yCy(0≤y≤1) 중 어느 하나와 Si층을 순차 적층시키도록 상기 반도체층을 형성하고, 상기 공정(c) 후 기판 상에 제 2 절연층을 형성한 다음, 이 제 2 절연층 중 상기 반도체층의 중앙부 상방에 위치하는 부분을 남기고 상기 반도체층의 단부 상방에 위치하는 부분을 제거하여 베이스 접합 개구부를 형성하는 공정(d)과, 기판 상에 제 1 도체층 및 제 3 절연층을 적층시킨 후, 상기 제 1 도체층 및 제 3 절연층 중 상기 제 2 절연층의 내부 베이스 상방에 잔존하는 부분에 도달하는 베이스 개구부를 형성하는 공정(e)과, 상기 제 1 도체막의 상기 베이스 개구부에 노출된 측면을 피복하는 전극간 절연층을 형성하는 공정(f)과, 에칭으로써 상기 제 2 절연층의 상기 반도체층의 내부 베이스 상방에 잔존하는 부분 중 상기 베이스 개구부에 노출된 부분을 제거하여 상기 베이스 개구부 저부에 상기 반도체층의 일부를 노출시키는 공정(g)과, 상기 공정(g) 후에 상기 베이스 개구부를 메우는 에미터 인출 전극으로 될 제 1 도전형 불순물을 포함하는 제 2 도체층을 형성하는 공정(h)과, 상기 제 2 도체층으로부터 상기 Si층의 일부에 제 1 도전형 불순물을 확산시켜 상기 Si층 내에 에미터층을 형성하는 공정(i)을 추가로 포함함으로써 고농도의 제 1 도전형 불순물을 포함하는 에미터층을 확실하게 형성할 수 있다.
(제 1 실시예)
도 1은 본 발명 제 1 실시예의 반도체 장치의 단면도로서, SiGe-BiCMOS 디바이스 제조공정을, 먼저 MISFET를 형성한 다음 HBT를 형성하는 순서로 실시한 경우의 HBT 단면도이다.
도 1에 도시한 바와 같이 (001)결정면을 주면으로 하는 Si기판(100) 상부는 에피택셜 성장법, 이온 주입법 등에 의하여 도입된 인 등의 N형 불순물을 포함하는 깊이 1㎛의 역행 웰(101)로 된다. Si기판(100)의 표면부근 영역에서의 N형 불순물 농도는 1×1017atoms·㎝-3 정도로 조정된다. 또 소자분리로서 산화실리콘이 매입된 얕은 트렌치(103)와 비도프 폴리실리콘막(105) 및 이를 둘러싸는 실리콘 산화막(106)으로 구성되는 깊은 트렌치(104)가 설치된다. 각 트렌치(103, 104)의 깊이는 각각 0.35㎛, 2㎛ 정도이다.
또 Si기판(100) 내에서의 두 트렌치(103) 사이의 영역에는 콜렉터층(102)이 설치되며, Si기판(100) 내의 콜렉터층(102)과 얕은 트렌치(103)에 의하여 분리된 영역에는 콜렉터 전극과 접속하기 위한 N+ 콜렉터 인출층(107)이 설치된다.
또한 Si기판(100) 상에는 콜렉터 개구부(110)를 갖는 두께 약 30㎚의 제 1 퇴적 산화막(108)이 설치되며, Si기판(100) 상면 중 콜렉터 개구부(110)에 노출되는 부분 상에는 P형 불순물이 도프된 두께 약 60㎚의 Si1-xGex층과 두께 약 10㎚의 Si막이 적층되어 이루어지는 Si/Si1-xGex층(111)이 설치된다. 이 Si/Si1-xGe x층(111)은 선택성장에 의하여 Si기판(100) 중 콜렉터 개구부(110)에 노출된 분분 위에만 형성된다. 그리고 Si/Si1-xGex층(111) 중의 중앙부(후술하는 베이스 개구부(118)의 하방영역) 하부가 내부 베이스(119)로서 기능한다. 또 Si/Si1-xGex층(111) 중앙부의 상부가 에미터층으로서 기능한다. 그리고 Si1-xGex층의 대부분은 붕소(B) 등의 P형 불순물에 의하여 2×1018atoms·㎝-3 정도로 도핑되고, Si층과 N+ 폴리실리콘층(129)으로부터의 인(P) 등 N형 불순물의 확산에 의하여 기판의 깊이 방향으로 1×1020atoms·㎝-3에서 1×1017atoms·㎝-3 정도까지의 분포로 도핑된다. Si1-xGex층과 연속적으로 Si층을 형성하는 것은 상방의 N+ 폴리실리콘층(129) 하면을 PN 접합부로부터 멀리 함으로써 N+ 폴리실리콘층(129) 중에 다량 존재하는 계면 준위나 결 함에 따른 캐리어의 재결합을 방지하기 위함이다.
본 실시예에서도 베이스 개구부(118) 폭(W1)은, 후술하는 제 2 퇴적 산화막(112)의 습식 에칭 양에 따라 규정된다. 또한 내부 베이스(119) 및 외부 베이스(116) 중 콜렉터층(102)과 PN 접합을 형성하는 실질적인 베이스 부분은 Si/Si1-xGex층(111)의 콜렉터층(102)에 접하는 부분이고 이 실질적인 베이스 부분의 폭은 제 1 퇴적산화막(108)의 콜렉터 개구부(110) 폭(W3)에 의하여 규정된다.
여기서 본 실시예에서는 콜렉터 개구부(110)의 끝보다 얕은 트렌치(103)의 끝이 내측으로 되도록 배치되고, 활성영역의 폭(W2)이 콜렉터 개구부의 폭(W3)보다 적을 점이 특징이다. 이로써 얕은 트렌치(103)가 안쪽으로 배치되므로 HBT의 총면적을 저감시킬 수 있다. 한편 활성영역·분리 접합부(Rai)가 HBT의 캐리어 이동영역으로 진입함으로써 스트레스로 인한 결함 발생 등의 영향이 우려되는데, 이를 회피하기 위하여 콜렉터 개구부(110)에 대하여 자기 정합적으로 P형 불순물을 이온 주입하여 이루어지는 P형 접합 리크 방지층(113)을 활성영역·분리 접합부(Rai) 부근에 설치한다. 이 P형 접합 리크 방지층(113)에서의 기판 표면 부근의 불순물 농도는 3×1017atoms·㎝-3 정도가 바람직하다.
Si/Si1-xGex층(111) 및 제 1 퇴적산화막(108) 상에는 두께 약 30㎚의 에치 스토퍼용 제 2 퇴적산화막(112)이 설치되고, 제 2 퇴적산화막(112)에는 베이스 접합용 개구부(114) 및 베이스 개구부(118)가 형성된다. 그리고 베이스 접합용 개구부(114)를 메우며 제 2 퇴적산화막(112) 상으로 퍼지는, 두께 약 150㎚의 P+ 폴리실리콘층(115)과 제 3 퇴적산화막(117)이 설치된다. 상기 Si/Si1-xGex층(111) 중 베이스 개구부(118)의 하방 영역을 제외한 부분과 P+ 폴리실리콘층(115)에 의하여 외부 베이스(116)가 구성된다.
또 P+ 폴리실리콘층(115) 및 제 3 퇴적산화막(117) 중 제 2 퇴적산화막(112)의 베이스 개구부(118) 상방에 위치하는 부분은 개구되고, P+ 폴리실리콘층(115) 측면에는 두께 약 30㎚의 제 4 퇴적산화막(120)이 형성되며, 또 제 4 퇴적산화막(120) 상에 두께 약 100㎚의 폴리실리콘으로 이루어지는 측벽(121)이 설치된다. 그리고 베이스 개구부(118)를 메우고 제 3 퇴적산화막(117) 상으로 퍼지는 N+ 폴리실리콘층(129)이 설치되고, 이 N+ 폴리실리콘층(129)은 에미터 인출 전극으로서 기능한다. 상기 제 4 퇴적산화막(120)에 의하여 P+ 폴리실리콘층(115)과 N+ 폴리실리콘층(129)이 전기적으로 절연됨과 동시에 P+ 폴리실리콘층(115)으로부터 N+ 폴리실리콘층(129)으로의 불순물 확산이 저지된다. 또 제 3 퇴적산화막(117)에 의하여 P+ 폴리실리콘층(115)의 상면과 N+ 폴리실리콘층(129)이 절연된다. 또한 N+ 폴리실리콘층(129)과 P+ 폴리실리콘층(115)의 외측면은 측벽(123)으로 피복된다.
그리고 콜렉터 인출층(107), P+ 폴리실리콘층(115) 및 N+ 폴리실리콘층(129)의 표면에는 각각 Ti 실리사이드층(124)이 형성된다. 특히 P+ 폴리실리콘층(115)의 외측면 구조는 도 12에 도시한 종래의 HBT 구조와 다른데, 이는 후술하는 바와 같이 P+ 폴리실리콘층(115)과 N+ 폴리실리콘층(129)의 패터닝 순서의 차이에 따른 것이다. 후술하는 바와 같이 본 실시예에서는 N+ 콜렉터 인출층(107) 등에 대한 손상 발생을 효과적으로 방지할 수 있다.
또 기판 전체는 층간 절연막(125)으로 피복되며, 층간 절연막(125)을 관통하여 N+ 콜렉터 인출층(107), 외부 베이스의 일부인 P+ 폴리실리콘층(115) 및 에미터 인출 전극인 N+ 폴리실리콘층(129) 상의 Ti 실리사이드층(124)에 도달하는 접속공이 각각 형성된다. 그리고 이 각 접속공을 메우는 W플러그(126)와, 각 W플러그(126)에 접속되고 층간 절연막(125) 상으로 늘어지는 금속배선(127)이 설치된다.
여기서 상술한 바와 같은 각 층의 두께는 전형적인 값을 나타내고, HBT의 종류나 용도에 맞추어 적당한 두께를 이용할 수 있다.
다음으로 도 1에 도시한 구조를 실현하기 위한 제조공정에 대하여 도 2의 (a)~도 5의 (b)를 참조하면서 설명하기로 한다. 도 2의 (a)~도 5의 (b)는 제 1 실시예의 SiGe-BiCMOS 디바이스의 제조방법을 도시한 단면도로서 HBT 부분만을 도시한 단면도이다.
우선 도 2의 (a)에 도시한 공정에서, (001)결정면을 주면으로 하는 Si기판(100) 상부에 N형 불순물을 도프하면서 Si 단결정층을 에피택셜 성장시키거나 또는 에피택셜 성장 후에 고 에너지 이온을 주입함으로써, 깊이 약 1㎛의 N형 역행 웰(101)을 형성한다. 단 에피택셜 성장을 하지 않고 Si기판(100)의 일부에 이온을 주입함으로써 역행 웰(101)을 형성하는 것도 가능하다. 이 때 Si기판(100)의 표면 부근 영역은 HBT의 콜렉터층으로 되기 위하여 N형 불순물 농도를 1×1017atoms·㎝-3 정도로 조정하여 둔다.
다음으로 소자분리로서, 산화실리콘이 매입된 얕은 트렌치(103)와, 비도프 폴리실리콘막(105) 및 이를 둘러싸는 실리콘 산화막(106)으로 구성되는 깊은 트렌치(104)를 형성한다. 각 트렌치(103, 104)의 깊이는 각각 0.35㎛, 2㎛ 정도이다. Si기판(100) 내에서의 얕은 트렌치(103) 사이에 끼이는 영역이 콜렉터층(102)으로 된다. 또 Si기판(100) 내의 콜렉터층(102)과 얕은 트렌치(103)에 의하여 분리된 영역에 콜렉터 전극과 접속하기 위한 N+ 콜렉터 인출층(107)을 형성한다. 이 때 두 얕은 트렌치(103) 간의 거리가 활성영역의 폭(W2)을 규정하는데, 본 실시예에서는 이 얕은 트렌치(103) 사이의 간격인 활성영역의 폭(W2)을 종래의 HBT보다 좁게 하여 둔다.
그 후, 도시되지는 않았지만 일반적인 제조방법에 의하여 CMOS 디바이스의 각 MISFET 기본구조인 게이트 절연막, 게이트 전극, 소스-드레인 영역 등을 형성한다.
다음으로 도 2의 (b)에 도시한 공정에서 테트라에톡시실란(TEOS)과 산소를 이용한 화학기상 성장법(CVD)을 처리온도 680℃로 실시하여 웨이퍼 상에 두께 약 30㎚의 제 1 퇴적산화막(108)을 형성한 후, 불산 등의 습식 에칭에 의하여 제 1 퇴적산화막(108)에 활성영역 폭(W2)보다 넓은 폭(W3)을 갖는 콜렉터 개구부(110)를 형성한다. 즉 얕은 트렌치(103)와 Si기판(100)의 표면부에서의 경계인 활성영역·분리 접합부(Rai)를 포함하도록 콜렉터 개구부(110)를 형성함으로써 콜렉터 개구부 의 폭(W3)을 활성영역의 폭(W2)보다 넓게 해 둔다. 콜렉터 개구부(110)의 폭 자체는 종래의 HBT에서의 폭과 거의 같은 정도이지만, 얕은 트렌치(103)간의 간격이 종래 HBT에서보다 좁게 된 결과, 콜렉터 개구부(110)의 폭(W3)이 활성영역 폭(W2)보다 넓어지는 것이다. 단, 이 대로라면 트렌치의 이종 재료간의 접합으로 인한 스트레스에 기인한 계면준위나 격자 결함을 통하여 베이스-콜렉터간의 리크전류가 커질 가능성이 있으므로 후술하는 바와 같이 접합 리크 방지층(113)을 형성할 필요가 있다.
다음으로 Si기판(100)의 콜렉터 개구부(110)에 노출된 부분을 암모니아수와 과산화수소수의 혼합액으로 처리하고, 그 부분에 두께 1㎚ 정도의 보호 산화막을 형성한 상태에서, 웨이퍼를 UHV-CVD 장치의 챔버 내로 도입한다. 그리고 도입 후, 수소 분위기 중에서 열처리 함으로써 보호 산화막을 제거한 후, 550℃로 가열하면서 디실란(Si2H6)과 게르만(GeH4)에 도핑용 디보란(B2H6)을 함유하는 가스를 챔버 내로 도입하여 Si기판(100)의 콜렉터 개구부(110)에 노출된 표면 상에 두께 약 60㎚의 Si1-xGex층을 에피택셜 성장시킨다. 그리고 Si1-xGex층을 형성한 후 연속하여 챔버 내로 공급할 가스를 디실란으로 바꿈으로써 Si1-xGex층상에 두께 약 10㎚의 Si층을 에피택셜 성장시킨다. 이 Si1-xGex층과 Si층에 의하여 Si/Si1-xGe x층(111)이 형성된다. 여기서 Si1-xGex층은 붕소(B)가 도입되어 P형으로 되었으며 붕소의 농도는 2×1018atoms·㎝-3이다. 이 때 Si층에는 불순물을 도입하지 않는다. 한편 본 실시 예에서도 Si1-xGex층을 형성할 때에 제 1 퇴적산화막(108) 상에 Si, Ge 원자가 응집하여 SiGe 아일랜드가 형성될 우려가 있지만 선택성장을 위한 제어를 엄밀하게 함으로써 SiGe 아일랜드의 형성을 회피한다.
다음으로 도 3의 (a)에 도시한 공정에서, 웨이퍼 상에 에치 스토퍼가 되는 막 두께 30㎚의 제 2 퇴적산화막(112)을 형성한 후, 제 2 퇴적산화막(112) 상에 설치한 레지스트 마스크(Re1)를 이용하여 제 2 퇴적산화막(112)을 건식 에칭으로 패터닝하여 베이스 접합용 개구부(114)를 형성한다. 이 때 Si/Si1-xGex층(111)의 중앙부는 제 2 퇴적산화막(112)으로 피복되고, 베이스 접합용 개구부(114)에는 Si/Si1-xGex층(111)의 주변부와 제 1 퇴적산화막(108)의 일부가 노출된다. 다음으로 활성영역·분리 접합부(Rai)에서의 스트레스 영향을 억제하기 위하여 베이스 접합용 개구부(114) 형성에 이용한 레지스트 마스크(Re1)를 이용하여 붕소(B) 등의 P형 불순물 이온을 주입하고 표면 부근의 농도가 3×1017atoms·㎝-3 정도인 접합 리크 방지층(113)을 형성한다.
다음으로 도 3의 (b)에 도시한 공정에서 CVD법에 의하여, 웨이퍼 상에 1×1020atoms·㎝-3 이상의 고농도로 도프된 두께 약 150㎚의 P+ 폴리실리콘층(115)을 퇴적시키고, 이어서 두께 약 100㎚의 제 3 퇴적산화막(117)을 퇴적시킨다. 다음으로 건식 에칭으로 제 3 퇴적산화막(117)과 P+ 폴리실리콘층(115)을 패터닝하여 제 3 퇴적산화막(117)과 P+ 폴리실리콘층(115)의 중앙부에 제 2 퇴적산화막(112)까 지 달하는 베이스 개구부(118)를 형성한다. 이 베이스 개구부(118)는 제 2 퇴적산화막(112)의 중앙부보다 작고, 베이스 개구부(118)가 베이스 접합용 개구부(114)에 걸쳐지는 일은 없다. 이 공정으로써 P+ 폴리실리콘층(115)과 Si/Si1-xGex층(111)의 중앙부를 제외한 부분으로 구성되는 외부 베이스(116)가 형성된다. 여기서 본 실시예에서는, 도 14의 (b)에 도시한 종래의 HBT 제조공정과는 달리, 이 때에 도면 중의 제 3 퇴적산화막(117)과 P+ 폴리실리콘층(115)의 양 단부를 에칭하지 않고 남겨 둔다. 이로써 에칭한 측벽에 잔류물이 부착하는 것을 최대한 억제할 수 있다.
그 다음 도 4의 (a)에 도시한 공정에서 CVD에 의하여, 웨이퍼 전면 상에 두께 약 300㎚의 제 4 퇴적산화막(120)과 두께 약 150㎚의 폴리실리콘막을 퇴적시킨다. 그리고 이방성 건식 에칭으로 제 4 퇴적산화막(120) 및 폴리실리콘막을 에치 백(etch back)하고, P+ 폴리실리콘층(115) 및 제 3 퇴적산화막(117)의 측면 상에 제 4 퇴적산화막(120)을 끼고 폴리실리콘으로 이루어지는 측벽(121)을 형성한다. 다음으로 불산 등에 의한 습식 에칭을 하여 제 2 퇴적산화막(112) 및 제 4 퇴적산화막(120) 중 노출된 부분을 제거한다. 이 때 베이스 개구부(118)에서는 Si/Si1-xGex층(111) 상부의 Si층이 노출된다. 또 습식 에칭은 등방성이기 때문에 제 2 퇴적산화막(112) 및 제 4 퇴적산화막(120)이 횡방향으로도 에칭되어 베이스 개구부(118)의 크기가 확대된다. 즉 이 때의 습식 에칭 양에 따라 베이스 개구부 폭(W1)이 결정된다. 이 습식 에칭 시, 제 1 퇴적산화막(108) 중 SiGe 아일랜드(111)가 부착되었다 하더라도 Si기판(100) 중 N+ 콜렉터 인출층(107) 등은 P+ 폴리실리콘층(115) 등으로 피복되어 있으므로 Si기판(100)의 표면이 노출되는 일은 없다.
다음, 도 4의 (b)에 도시한 공정에서, 두께 약 250㎚의 N+ 폴리실리콘층(129)을 퇴적시킨 후, 건식 에칭에 의하여 N+ 폴리실리콘층(129)을 패터닝함으로써 에미터 인출 전극을 형성한다. 이 때 P+ 폴리실리콘층(115)의 외측은 패터닝되지 않으므로, 측방에 폴리실리콘으로 이루어지는 측벽이 형성되는 일은 없다. 또 N+ 콜렉터 인출층(107) 등의 표면이 N+ 폴리실리콘층(129)의 오버 에칭에 의하여 에칭되지 않으므로 Si기판(100) 표면에 요철이 형성되는 일도 없다.
다음으로 도 5의 (a)에 도시한 공정에서, 건식 에칭에 의하여 제 3 퇴적산화막(117)과 P+ 폴리실리콘층(115) 및 제 2 퇴적산화막(112)을 패터닝하여 외부 베이스(116)의 형상을 결정한다.
다음으로 도 5의 (b)에 도시한 공정에서, 웨이퍼 상에 두께 약 120㎚의 퇴적산화막을 형성한 후, 건식 에칭으로 N+ 폴리실리콘층(129)과 P+ 폴리실리콘층(115)의 측면에 측벽(123)을 형성한다. 이 때의 건식 에칭(오버 에칭)에 의하여 제 1 퇴적산화막(108)의 노출된 부분을 제거하고 N+ 폴리실리콘층(129)과 P+ 폴리실리콘층(115) 및 N+ 콜렉터 인출층(107)의 표면을 노출시킨다.
그리고 도 1에 도시한 구조를 얻기 위하여 이하의 처리를 행한다. 우선, 스퍼터링에 의하여 웨이퍼 전면 상에 두께 약 40㎚의 Ti막을 퇴적시킨 후, 675℃, 30sec의 RTA(단시간 열처리)를 함으로써, N+ 폴리실리콘층(129)과 P+ 폴리실리콘층(115) 및 N+ 콜렉터 인출층(107)의 노출된 표면에 Ti 실리사이드층(124)을 형성한다. 그 후 Ti막의 미반응 부분만을 선택적으로 제거한 후, Ti 실리사이드층(124)의 결정구조를 변화시키기 위한 열처리를 한다.
다음으로 웨이퍼 전면 상에 층간 절연막(125)을 형성하고, 층간 절연막(125)을 관통하여 N+ 폴리실리콘층(129)과 P+ 폴리실리콘층(115) 및 N+ 콜렉터 인출층(107) 상의 Ti 실리사이드층(124)까지 도달하는 접속공을 형성한다. 그리고 각 접속공 내에 W막을 매입시켜 W플러그(126)를 형성하고 나서, 웨이퍼 전면 상에 알루미늄 합금막을 퇴적시킨 후 이것을 패터닝하여, 각 W플러그(126)에 접속되고 층간 절연막(125) 상으로 늘어지는 금속배선(127)을 형성한다.
이상의 공정에 의하여 도 1에 도시한 구조를 갖는 HBT, 즉 N형 Si로 구성되는 콜렉터와, P+형 Si1-xGex로 구성되는 베이스와, N+형 Si로 구성되는 에미터를 구비한 HBT가 형성된다. 여기서 Si/Si1-xGex층(111) 중 Si층에는 N+ 폴리실리콘층(129)으로부터 고농도의 N형 불순물(인 등)이 확산되어 N+형 Si층으로 된다.
이상과 같은 공정을 이용함으로써 HBT의 면적을 저감시킴과 동시에 활성영역·분리 접합부(Rai)에서의 스트레스 요인인 리크전류와, 건식 에칭시에 P+ 폴리실리콘층(115)의 외측면에 폴리실리콘 측벽의 잔류에 기인하는 리크전류를 방지할 수 있다.
(제 2 실시예)
도 6은 본 발명의 제 2 실시예의 반도체 장치의 단면으로서, SiGe-BiCMOS 디 바이스 제조공정을, 먼저 MISFET를 형성하고 나서 HBT를 형성하는 순서로 한 경우의 SiGe-BiCMOS 디바이스 단면도이다. 본 실시예에서는 HBT 영역만이 아니고 CMOS 디바이스 영역 중의 하나인 MISFET 구조도 도시한다.
도 6에 도시한 바와 같이 본 실시예에서의 HBT 형성영역(Rbp)에 설치되는 HBT 구조는 상기 제 1 실시예에서의 HBT 구조와 거의 같지만, 제 1 퇴적산화막(108) 상의 구조만이 다르다. 이하 제 1 실시예와 같은 구조에 대해서는 설명을 생략하고 제 1 실시예와 다른 점만을 설명하기로 한다.
본 실시예에 있어서는 제 1 퇴적산화막(108) 상에 폴리실리콘층(109)이 설치되고, Si/Si1-xGex층(111)은 Si기판(100)의 콜렉터 개구부(110)에 노출된 표면 전체로부터 폴리실리콘층(109) 상까지 퍼져있다. 이 점이 본 실시예의 가장 중요한 특징이다. 그리고 Si/Si1-xGex층(111) 중 중앙부의 하부가 내부 베이스(119)로서 기능하고, Si/Si1-xGex층(111) 중 중앙부를 제외한 부분과 P+ 폴리실리콘층(115)이 외부 베이스(116)으로서 기능한다.
제 1 퇴적산화막(108) 상에서 Si/Si1-xGex층(111)의 바탕층으로서 폴리실리콘층(109)이 설치됨으로써, 후술하는 바와 같이 UHV-CVD 등에 의하여 Si/Si1-xGex층(111)을 형성할 때, 제 1 퇴적산화막(108) 상에 불균일한 분포를 갖는 SiGe 아일랜드가 형성되는 것을 방지할 수 있다. 또 폴리실리콘층(109) 대신에 실리콘 질화막을 이용해도 된다.
여기서 본 실시예에 있어서도 Si1-xGex층의 대부분은 붕소(B) 등의 P형 불순물에 의하여 2×1018atoms·㎝-3 정도로 도핑되고, Si층은 N+ 폴리실리콘층(129)으로부터의 인(P) 등의 N형 불순물의 확산에 의하여 기판의 깊이 방향으로 1×1020atoms·㎝-3에서 1×1017atoms·㎝-3 정도까지의 분포로 도핑된다. Si1-xGex층과 연속적으로 Si층을 형성하는 것은 상방의 N+ 폴리실리콘층(129)의 하면을 PN 접합부로부터 멀리 함으로써 N+ 폴리실리콘층(129) 중에 다량 존재하는 계면 준위나 결함에 따른 캐리어의 재결합을 방지하기 위함이다.
본 실시예에서도 HBT 형성영역(Rbp)에서는 콜렉터 개구부(110)의 끝보다 얕은 트렌치(103)의 끝이 안쪽으로 되도록 배치되고, 활성영역의 폭(W2)이 콜렉터 개구부의 폭(W3)보다 작아진 점은 제 1 실시예와 마찬가지이다. 이로써 얕은 트렌치(103)가 내측으로 배치되므로 HBT의 총면적을 저감시킬 수 있다. 또 콜렉터 개구부(110)에 대하여 자기 정합적으로 P형 불순물을 이온 주입하여 이루어지는 P형 접합 리크 방지층(113)이 활성영역·분리접합부(Rai) 부근에 설치된다. 이 P형 접합 리크 방지층(113)에서의 기판 표면 부근의 불순물 농도는 3×1017atoms·㎝-3 정도가 바람직하다.
한편 MISFET 형성영역(Rms)에는 고 에너지의 이온 주입에 의하여 형성된 역행 웰(151)과, Si기판(100)의 역행 웰(151) 상에 설치된 실리콘 산화막 또는 실리콘 질화막으로 이루어지는 게이트 절연막(152)과, 게이트 절연막(152) 상에 설치된 폴리실리콘으로 이루어지는 게이트 전극(153)과, 게이트 전극(153)의 측면 상에 설치된 실리콘 산화막으로 이루어지는 측벽(154)과, 측벽(154) 상에 남는 L자형 제 1 퇴적산화막(108) 및 측벽(123)과, Si기판(100)의 게이트 전극(153)의 양 측방에 위치하는 영역에 설치된 소스-드레인 영역(155)을 구비한 MISFET가 설치된다. 여기서 N 채널형 MISFET에 있어서는, 역행 웰(151)에는 P형 불순물(붕소 등)이 도입되고 소스-드레인 영역(155)에는 고농도 N형 불순물(비소, 인 등)이 도입된다. 또 게이트 전극(153) 및 소스-드레인 영역(155)의 표면상에는 Ti 실리사이드층(124)이 형성되며, 층간 절연막(125)을 관통하여 소스-드레인 영역(155)이나 게이트 전극(153)에 도달하는 접속공을 메우는 W플러그(126)와, W플러그(126)에 접속되고 층간 절연막(125) 상으로 늘어지는 금속배선(127)이 설치된다.
본 실시예에서는 상술한 제 1 실시예와 마찬가지 효과에 추가로, HBT 형성영역(Rbp)에서 제 1 퇴적산화막(108) 상에 거의 균일한 Si/Si1-xGex층(111)이 형성되고 SiGe 아일랜드가 형성되지 않으므로, 종래 SiGe-BiCMOS 디바이스에서 발생할 우려가 있던, SiGe 아일랜드에 기인하는 각종 문제를 해소할 수 있다.
다음으로 도 6에 도시한 구조를 실현하기 위한 제조공정에 대하여 도 7의 (a)∼도 11의 (b)를 참조하면서 설명하기로 한다. 도 7의 (a)∼도 11의 (b)는 제 2 실시예의 SiGe-BiCMOS 디바이스 제조방법을 도시한 단면도이다.
우선 도 7의 (a)에 도시한 공정에서, (001)결정면을 주면으로 하는 Si기판(100) 상부에 N형 불순물을 도프하면서 Si 단결정층을 에피택셜 성장시키거 나 또는 에피택셜 성장 후에 고 에너지의 이온을 주입함으로써, HBT 형성영역(Rbp)에 깊이 약 1㎛의 N형 역행 웰(101)을 형성한다. 단 에피택셜 성장을 하지 않고 Si기판(100)의 일부에 이온을 주입함으로써 역행 웰(101)을 형성하는 것도 가능하다. 이 때 HBT 형성영역(Rbp)에서의 Si기판(100) 표면 부근의 영역은 HBT 콜렉터층으로 되기 위하여 N형 불순물 농도를 1×1017atoms·㎝-3 정도로 조정하여 둔다. 한편 MISFET 형성영역에서는 이온 주입으로써 역행 웰(151)을 형성한다. 이 역행 웰(151)은 NMISFET를 형성하고자 하는 영역에서는 P형 웰이고, PMISFET를 형성하고자 하는 영역에서는 N형 웰이다.
다음으로 소자분리로서, 산화실리콘이 매입된 얕은 트렌치(103)와, 비도프 폴리실리콘막(105) 및 이를 둘러싸는 실리콘 산화막(106)으로 구성되는 깊은 트렌치(104)를 형성한다. 각 트렌치(103, 104)의 깊이는 각각 0.35㎛, 2㎛ 정도로 해 둔다. Si기판(100) 내에서의 얕은 트렌치(103) 사이에 끼이는 영역이 콜렉터층(102)으로 된다. 또 Si기판(100) 내의 콜렉터층(102)과 얕은 트렌치(103)에 의하여 분리된 영역에 콜렉터 전극과 접속하기 위한 N+ 콜렉터 인출층(107)을 형성한다. 이때 얕은 트렌치(103) 사이의 거리가 활성영역의 폭(W2)을 규정하는데, 본 실시예에서는 이 얕은 트렌치(103)간의 간격인 활성영역의 폭(W2)을 종래의 HBT보다 좁게 해 둔다. 이 때 MISFET 형성영역(Rms)에도 같은 깊이의 트렌치(103)를 형성한다.
다음, 도 7의 (b)에 도시한 공정에서 MISFET 형성영역(Rms)에 있어서, 기본 적인 제조방법에 의하여 CMOS 디바이스의 각 MISFET의 게이트 절연막(152), 게이트 전극(153), 산화막 측벽(154), 소스-드레인 영역(155) 등을 형성한다.
다음으로 도 8의 (a)에 도시한 공정에서 테트라에톡시실란(TEOS)과 산소를 이용한 화학기상 성장법(CVD)을 처리온도 680℃로 실시하여 웨이퍼 상에 두께 약 30㎚의 제 1 퇴적산화막(108)을 형성한 후, 두께 약 50㎚의 폴리실리콘층(109)을 순차 형성한다. 그 후 건식 에칭 등에 의하여 폴리실리콘층(109)을 패터닝한 후, 불산 등의 습식 에칭에 의하여 제 1 퇴적산화막(108)을 제거하고, HBT 형성영역(Rbp)에서 제 1 퇴적산화막(108) 및 폴리실리콘층(109)에 활성영역 폭(W2) 보다 넓은 폭(W3)을 갖는 콜렉터 개구부(110)를 형성한다. 즉 얕은 트렌치(103)와 Si기판(100)의 표면부에서의 경계인 활성영역·분리 접합부(Rai)를 포함하도록 콜렉터 개구부(110)를 형성함으로써 콜렉터 개구부의 폭(W3)을 활성영역의 폭(W2)보다 넓게 해 둔다. 콜렉터 개구부(110)의 폭 자체는 종래 HBT에서의 폭과 거의 같은 정도이지만, 얕은 트렌치(103)간의 간격이 종래 HBT에서보다 좁게 된 결과, 콜렉터 개구부(110)의 폭(W3)이 활성영역 폭(W2)보다 넓어지는 것이다. 단, 이 대로라면 트렌치 끝의 이종 재료간 접합에 따른 스트레스에 기인하여 베이스-콜렉터간의 리크전류가 커질 가능성이 있으므로, 후술하는 바와 같이 접합 리크 방지층(113)을 형성할 필요가 있다.
이 때 MISFET 형성영역(Rms)에서도 Si기판(100) 상으로부터 측벽(154) 및 게이트 전극(153) 상까지 제 1 퇴적산화막(108) 및 폴리실리콘층(109)이 형성되지만, MISFET 형성영역(Rms)에서의 제 1 퇴적산화막(108) 및 폴리실리콘층(109)은 패터닝 하지 않고 그대로 남겨 둔다.
다음으로 도 8의 (b)에 도시한 공정에서, Si기판(100)의 콜렉터 개구부(110)에 노출된 부분을 암모니아수와 과산화수소수의 혼합액으로 처리하고, 그 부분에 두께 1㎚ 정도의 보호 산화막을 형성한 상태에서, 웨이퍼를 UHV-CVD 장치의 챔버 내로 도입한다. 그리고 도입 후, 수소 분위기에서 열처리를 함으로써 보호 산화막을 제거한 후, 550℃로 가열하면서 디실란(Si2H6)과 게르만(GeH4)에 도핑용 디 보란(B2H6)을 함유하는 가스를 챔버 내로 도입하여 Si기판(100)의 콜렉터 개구부(110)에 노출된 표면으로부터 폴리실리콘층(109)에 걸쳐 두께 약 60㎚의 Si1-xGex층을 에피택셜 성장시킨다. 그리고 Si1-xGex층을 형성한 후 연속하여 챔버 내로 공급할 가스를 디실란으로 바꿈으로써 Si1-xGex층 상에 두께 약 10㎚의 Si층을 에피택셜 성장시킨다. 이 Si1-xGex층과 Si층에 의하여 Si/Si1-xGex층(111)이 형성된다. 이 때 MISFE 형성영역(Rms)에서도 Si/Si1-xGex층(111)이 형성된다. 여기서 Si1-xGex층은 붕소(B)가 도입되어 P형으로 되며 붕소의 농도는 2×1018atoms·㎝-3이다. 이 때 Si층에는 불순물을 도입하지 않는다.
여기서 UHV-CVD에 의하여 Si1-xGex층을 퇴적시킬 때 종래의 제조 기술에서는 제 1 퇴적산화막(508) 상으로 공급된 Si, Ge원자는 균일한 막을 형성할 수 없기 때문에 SiGe 아일랜드(511b)가 형성되었다(도 13의 (a) 및 도 17의 (b) 참조). 그러 나 본 실시예에서는 제 1 퇴적산화막(108) 상에 폴리실리콘층(109)이 형성되므로 선택성장을 위한 어려운 조건에서 벗어나더라도 SiGe 아일랜드가 형성되지 않는다. 즉 Si기판(100)의 콜렉터 개구부(110)에 노출된 부분 상에는 단결정의 Si1-xGex층이 형성되는 한편, HBT 형성영역(Rbp) 및 MISFET 형성영역(Rms)의 폴리실리콘층(109) 상에는 균일한 다결정 Si1-xGex층이 형성된다. 마찬가지로 Si1-xGex층 상에서 콜렉터 개구부(110)에는 단결정 Si층이 형성되고, HBT 형성영역(Rbp) 및 MISFET 형성영역(Rms)의 폴리실리콘층(109) 상방에는 다결정 Si층이 형성된다.
다음으로 도 9의 (a)에 도시한 공정에서, 웨이퍼 상에 에치 스토퍼가 될 막 두께 30㎚의 제 2 퇴적산화막(112)을 형성한 후, 제 2 퇴적산화막(112) 상에 설치한 레지스트 마스크(Re2)를 이용하여 HBT 형성영역(Rbp)에서, 제 2 퇴적산화막(112)을 건식 에칭으로 패터닝하여 베이스 접합용 개구부(114)를 형성한다. 이 때 Si/Si1-xGex층(111)의 중앙부는 제 2 퇴적산화막(112)으로 피복되고, 베이스 접합용 개구부(114)에는 Si/Si1-xGex층(111)의 일부가 노출된다. 다음으로 활성영역·분리 접합부(Rai)에서의 스트레스 영향을 억제하기 위하여, 베이스 접합용 개구부(114)의 형성에 이용한 레지스트 마스크(Re2)를 이용하여 HBT 형성영역(Rbp)에서, 붕소(B) 등의 P형 불순물의 이온 주입을 하고 표면 부근의 농도가 3×1017atoms·㎝-3 정도의 접합 리크 방지층(113)을 형성한다.
다음으로 도 9의 (b)에 도시한 공정에서, CVD에 의하여 웨이퍼 상에 1×1020atoms·㎝-3 이상의 고농도로 도프된 두께 약 150㎚의 P+ 폴리실리콘층(115)을 퇴적시키고, 이어서 두께 약 100㎚의 제 3 퇴적산화막(117)을 퇴적시킨다. 그 다음건식 에칭에 의하여, HBT 형성영역(Rbp)에서의 제 3 퇴적산화막(117)과 P+ 폴리실리콘층(115)을 패터닝하여 제 3 퇴적산화막(117)과 P+ 폴리실리콘층(115)의 중앙부에 제 2 퇴적산화막(112)까지 달하는 베이스 개구부(118)를 형성한다. 이 베이스 개구부(118)는 제 2 퇴적산화막(112)의 중앙부보다 작고, 베이스 개구부(118)가 베이스 접합용 개구부(114)로 걸치는 일은 없다. 이 공정으로써 P+ 폴리실리콘층(115)과 Si/Si1-xGex층(111)의 중앙부를 제외한 부분에 의하여 구성되는 외부 베이스(116)가 형성된다. 본 실시예에서도, 제 1 실시예와 마찬가지로 도 14의 (b)에 도시한 종래 HBT 제작 공정과는 달리, HBT 형성영역(Rbp)에서의 제 3 퇴적산화막(117)과 P+ 폴리실리콘층(115)과 Si/Si1-xGex층(111) 및 폴리실리콘층(109)의 도면 중의 양 단부를 에칭하지 않고 남겨 둔다. 이로써 제 1 실시예와 마찬가지로 나중에 측면에 N+ 폴리실리콘층의 일부가 남는 등의 불량을 방지할 수 있을 뿐만 아니라 측면에 Ge를 포함하는 Si1-xGex층이 노출됨에 기인하는, Ge에 의한 MISFET 형성영역 등의 오염을 확실하게 억제할 수 있다. 그리고 MISFET 형성영역(Rms)에서의 제 3 퇴적산화막(117)과 P+ 폴리실리콘층(115)은 모두 에칭하지 않고 남겨 둔다.
그 다음 도 10의 (a)에 도시한 공정에서, CVD에 의하여 웨이퍼 전면 상에 두께 약 300㎚의 제 4 퇴적산화막(120)과 두께 약 150㎚의 폴리실리콘막을 퇴적시킨 다. 그리고 이방성 건식 에칭으로, 폴리실리콘막을 에치 백하여, HBT 형성영역(Rbp)에서의 P+ 폴리실리콘층(115) 및 제 3 퇴적산화막(117)의 측면 상에 제 4 퇴적산화막(120)을 사이에 두고 폴리실리콘으로 이루어지는 측벽(121)을 형성한다. 이 때 MISFET 형성영역(Rms)에서의 제 4 퇴적산화막(120) 및 폴리실리콘막은 모두 제거된다. 그 다음 불산 등에 의한 습식 에칭으로 제 2 퇴적산화막(112) 및 제 4 퇴적산화막(120) 중 노출된 부분을 제거한다. 이 때 베이스 개구부(118)에서는 Si/Si1-xGex층(111) 상부의 Si층이 노출된다. 또 습식 에칭은 등방성이기 때문에 제 2 퇴적산화막(112) 및 제 4 퇴적산화막(120)이 횡방향으로도 에칭되어 베이스 개구부(118)의 크기가 확대된다. 즉 이 때의 습식 에칭 양에 따라 베이스 개구부 폭(W1)이 결정된다. 단 HBT 형성영역(Rbp)에서의 Si기판(100) 중 N+ 콜렉터 인출층(107) 등은 P+ 폴리실리콘층(115) 등으로 피복되어 있으므로 Si기판(100)의 표면이 노출되는 일은 없다.
다음으로 도 10의 (b)에 도시한 공정에서, 웨이퍼 상에 두께 약 250㎚의 N+ 폴리실리콘층(129)을 퇴적시킨 후, 건식 에칭에 의하여 N+ 폴리실리콘층(129) 및 제 3 퇴적산화막(117)을 패터닝함으로써 HBT 형성영역(Rbp)에만 에미터 인출 전극을 형성하고, MISFET 형성영역(Rms)에서의 N+ 폴리실리콘층(129) 및 제 3 퇴적산화막(117)은 모두 제거한다. 이 때 HBT 형성영역(Rbp)에서도 P+ 폴리실리콘층(115)의 외측은 패터닝되지 않으므로 측방에 폴리실리콘으로 이루어지는 측벽이 형성되는 일은 없다. 또 N+ 콜렉터 인출층(107) 등의 표면이 N+ 폴리실리콘층(129)의 오 버 에칭에 의하여 에칭되지 않으므로 Si기판(100) 표면에 요철이 형성되는 일도 없다.
다음으로 도 11의 (a)에 도시한 공정에서 건식 에칭에 의하여, P+ 폴리실리콘층(115)과 제 2 퇴적산화막(112)과 Si/Si1-xGex층(111) 및 폴리실리콘층(109)을 패터닝하여 외부 베이스(116)의 형상을 결정한다. 이 때 MISFET 형성영역(Rms)에서의 P+ 폴리실리콘층(115)과 제 2 퇴적산화막(112)과 Si/Si1-xGex층(111) 및 폴리실리콘층(109)도 모두 제거된다.
다음으로 도 11의 (b)에 도시한 공정에서, 웨이퍼 상에 두께 약 120㎚의 퇴적산화막을 형성한 후, 건식 에칭으로 HBT 형성영역(Rbp)에서의 N+ 폴리실리콘층(129)과 P+ 폴리실리콘층(115)의 측면에 측벽(123)을 형성한다. 또 MISFET 형성영역(Rms)에서는 게이트 전극(153) 측면 상의 측벽(154) 상에 L자형의 제 1 퇴적산화막(108)과 측벽(123)이 적층된다. 이 때의 건식 에칭(오버 에칭)에 의하여 제 1 퇴적산화막(108)의 노출된 부분을 제거하고, HBT 형성영역(Rbp)에서의 N+ 폴리실리콘층(129)과 P+ 폴리실리콘층(115) 및 N+ 콜렉터 인출층(107)의 표면과 MISFET 형성영역(Rms)에서의 게이트 전극(153)과 소스-드레인 영역(155)의 표면을 노출시킨다.
그리고 도 6에 도시한 구조를 얻기 위하여 이하의 처리를 행한다. 우선, 스퍼터링에 의하여 웨이퍼 전면 상에 두께 약 40㎚의 Ti막을 퇴적시킨 후, 675℃, 30sec의 RTA(단시간 열처리)를 함으로써, HBT 형성영역(Rbp)에서 N+ 폴리실리콘층(129)과 P+ 폴리실리콘층(115) 및 N+ 콜렉터 인출층(107)의 노출된 표면과 MISFET 형성영역(Rms)에서의 게이트 전극(153)과 소스-드레인 영역(155)의 노출된 표면에 Ti 실리사이드층(124)을 형성한다. 그 후 Ti막의 미반응 부분만을 선택적으로 제거한 후, Ti 실리사이드층(124)의 결정구조를 변화시키기 위한 열처리를 한다.
다음으로 웨이퍼 전면 상에 층간 절연막(125)을 형성하고, 층간 절연막(125)을 관통하여 MISFET 형성영역(Rms)의 N+ 폴리실리콘층(129)과 P+ 폴리실리콘층(115) 및 N+ 콜렉터 인출층(107)과, MISFET 형성영역(Rms)에서의 게이트 전극(153)과 소스-드레인 영역(155) 상의 각 Ti 실리사이드층(124)으로 도달하는 접속공을 형성한다. 그리고 각 접속공 내에 W막을 매입시켜 W플러그(126)를 형성하고 나서, 웨이퍼 전면 상에 알루미늄 합금막을 퇴적시킨 후 이것을 패터닝하여, 각 W플러그(126)에 접속되고 층간 절연막(125) 상으로 늘어지는 금속배선(127)을 형성한다.
이상의 공정에 의하여 도 6에 도시한 구조를 갖는 HBT와 MISFET, 즉 N형 Si로 구성되는 콜렉터와, P+형 Si1-xGex로 구성되는 베이스 및 N+형 Si로 구성되는 에미터를 구비한 HBT와 게이트 절연막과 폴리실리콘 게이트 전극 및 소스-드레인 영역을 구비한 MISFET가 형성된다. 여기서 HBT 영역(Rbp)에서의 Si/Si1-xGex층(111) 중 Si층에는, N+ 폴리실리콘층(129)으로부터 고농도의 N형 불순물(인 등)이 확산되어 N+형 Si층으로 된다.
본 실시예에서는 상술한 제 1 실시예의 효과에 추가로 다음과 같은 효과를 발휘할 수 있다.
종래의 SiGe-BiCMOS 제조방법에서는 HBT 형성영역(Rbp)의 콜렉터 개구부(110)에 노출된 기판면 상에 Si1-xGex층을 선택적으로 에피택셜 성장시키도록 하였다. 그러나 이 선택성장을 위한 조건이 까다롭기 때문에 실제 공정에 있어서 자주 제 1 퇴적산화막(108) 상에 SiGe 아일랜드가 출현하여 각종 문제를 초래하였다. 그에 반해 본 실시예의 제조방법에 의하면, 미리 제 1 퇴적산화막(108) 상에 폴리실리콘층(109)을 설치하여 두고 콜렉터 개구부(110)에 노출된 기판면 상에 Si1-xGex층을 에피택셜 성장시키고 있다. 즉 폴리실리콘층(109)이 존재함으로써 선택 에피택셜 성장조건에서도, 선택 에피택셜 성장조건에서 벗어나도, 폴리실리콘층(109) 상에는 확실하게 다결정의 Si1-xGex층이 거의 균일한 두께를 갖고 퇴적되게 된다. 따라서 SiGe 아일랜드가 형성될 염려 없이 기판 표면의 요철이나 제 2 퇴적산화막(112)의 요철의 발생은 확실하게 억제할 수 있다.
(기타 실시예)
상기 각 실시예에서의 Si1-xGex층에 대신하여 Si1-x-yGexCy층(0≤x＋y≤1) 또는 Si1-yCy층(0≤y≤1) 등의 Si를 포함하는, Si와는 다른 재료의 막을 이용할 수 있다. 또 Si1-xGex층, Si1-x-yGexCy층, Si1-yC y층 등 중에서 2개 이상을 적층시킨 막을 이용하여도 된다.
또한 상기 각 실시예에서의 바이폴라 트랜지스터는, 반드시 헤테로 바이폴라 트랜지스터에 한정되는 것은 아니다. 트랜지스터 면적의 저감, 접합 리크의 저감은 호모에피택셜 성장막인 Si층을 베이스로서 이용한 바이폴라에 있어서도 과제로 되어 있으며, 또 Si층의 선택 에피택셜 조건도 불안정하여 아일랜드가 발생하는 일이 있기 때문이다.
본 발명에서의 바이폴라 트랜지스터 제조방법의 순서는 상기 각 실시예에 개시한 구체적인 방법에 한정되는 것이 아니다. 예를 들어 Si 에미터층을 형성하는 방법으로는 Si/Si1-xGex층 대신에 Si1-xGex층만을 형성하여 두고, 그 후 베이스 개구부에 노출된 Si1-xGex층 상에 Si층을 에피택셜 성장시키는 방법 등이 있다. 또 제 4 퇴적산화막(120), 측벽(121)을 형성하는 방법도 각 실시예에 개시한 방법에 한정되는 것이 아니다. 그 밖의 요소를 형성하는 구체적인 방법에 대해서도 그 요소와 동등한 기능을 갖는 요소를 형성할 수 있는 다른 주지의 방법을 이용해도 좋음은 물론이다.
또 제 2 실시예에서의 제 1 퇴적산화막(108) 상에 형성한 폴리실리콘층(109) 대신에 Si1-xGex층이나 Si1-x-yGexCy층 또는 Si 1-yCy층을 선택성장시키는 기능을 갖는 다른 재료로 구성된 막을 형성할 수 있다. 선택성장막은 원료 가스를 환원하는 기능이 있는 바탕막에 우선적으로 형성되므로, 예를 들어 어모르퍼스 실리콘막, 실리콘 질화막 등의 환원 기능을 갖는 막이라면 폴리실리콘층 대신 이용할 수 있다.
또 상기 각 실시예에서의 산화막을 모두 700℃ 이하의 온도에서 성장되는 실 리콘 산화막으로 하는 것이 바람직하다. 이는 반도체 장치 각부의 불순물 농도 프로파일의 악화를 억제할 수 있기 때문이다.
본 발명의 반도체 장치 및 그 제조방법에 있어서, 활성영역·분리 접합부의 스트레스 요인에 의한 리크전류나, 건식 에칭 단면의 리크전류를 억제함과 동시에 선택 에피택셜 성장 조건에 제약되는 일 없이 종래보다 셀 면적이 작은 HBT를 실현할 수 있다.
또 콜렉터 개구부를 갖는 퇴적산화막 상에 폴리실리콘막 등의 환원성막을 형성하여 두고, 콜렉터 개구부에 노출된 기판면 상에 반도체층을 에피택셜 성장시키도록 하였으므로 반도체층의 아일랜드 발생을 확실하게 방지하고, 기판면이나 절연층에서의 요철 발생 등이 없는 BiCMOS 디바이스로서 기능하는 반도체 장치를 제조할 수 있다.

Claims (14)

  1. 반도체 기판의 활성영역에 설치되고 바이폴라 트랜지스터로서 기능하는 반도체 장치에 있어서,
    상기 반도체 기판의 일부에 설치된 활성영역을 둘러싸는 소자분리 영역과,
    상기 반도체 기판 내의 상기 소자분리 영역 사이에 끼이는 영역에 설치된 제 1 도전형 콜렉터층과,
    상기 반도체 기판 상에 설치되고 상기 콜렉터층 및 소자분리 영역의 일부에 걸치는 콜렉터 개구부를 갖는 절연층과,
    상기 콜렉터 개구부에서의 상기 반도체 기판 및 상기 절연층 상에 설치되고 내부 베이스와 이 내부 베이스를 둘러싸는 외부 베이스를 포함하는 제 2 도전형 베이스층과,
    상기 내부 베이스 상에 설치된 제 1 도전형 에미터층을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 기판 내의 상기 외부 베이스 바로 아래에서 상기 소자분리에 인접하는 영역에 설치되고 제 2 도전형 불순물이 도입된 접합 리크 방지층을 추가로 구비하는 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판의 활성영역에 설치되고, 에미터층, 베이스층 및 콜렉터층을 갖는 바이폴라 트랜지스터로서 기능하는 반도체 장치의 제조방법으로서,
    상기 반도체 기판의 일부에 활성영역을 둘러싸는 소자분리 영역을 형성하는 공정(a)과,
    상기 공정(a) 전 또는 후에, 상기 반도체 기판 내의 상기 소자분리 영역에 끼이는 영역에 제 1 도전형 콜렉터층을 형성하는 공정(b)과,
    상기 공정(a 및 b) 후에 상기 반도체 기판 상에 제 1 절연층을 퇴적시킨 후, 상기 제 1 절연층 일부를 제거하여, 상기 콜렉터층 및 소자분리 영역의 일부에 걸치며, 그 테두리가 소자분리영역 상에 있는 콜렉터 개구부를 형성하는 공정(c)과,
    상기 콜렉터 개구부에서의 상기 반도체 기판 상에, 적어도 내부 베이스와 이 내부 베이스를 둘러싸는 외부 베이스를 구성하기 위한 제 2 도전형 반도체층을 형성하는 공정(d)을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제 3항에 있어서,
    상기 공정(d) 후, 기판 상에 제 2 절연층을 형성한 후, 마스크 부재를 이용한 에칭으로써 이 제 2 절연층 중 상기 반도체층의 중앙부 상방에 위치하는 부분을 남기고 상기 반도체층의 단부 상방에 위치하는 부분으로부터 상기 소자분리 영역의 내측 단부 상방에 위치하는 부분에 이르는 영역을 제거하여 베이스 접합용 개구부를 형성하는 공정(e)과,
    상기 마스크 부재를 이용한 이온 주입에 따라 상기 반도체 기판 내의 상기 베이스 접합용 개구부 하방에 위치하는 영역에 제 2 도전형 불순물을 도입하여 리크 접합 방지층을 형성하는 공정(f)을 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제 3항에 있어서,
    상기 공정(d) 후, 기판 상에 제 2 절연층을 형성한 다음 마스크 부재를 이용한 에칭으로 이 제 2 절연층 중 상기 반도체층의 중앙부 상방에 위치하는 부분을 남기고 상기 반도체층의 단부 상방에 위치하는 부분을 제거하여 베이스 접합용 개구부를 형성하는 공정(e)과,
    기판 상에 제 1 도체층 및 제 3 절연층을 적층시킨 후, 상기 제 1 도체층 및 제 3 절연층에, 상기 제 2 절연층의 내부 베이스 상방에 잔존하는 부분까지 도달하는 베이스 개구부를 형성하는 공정(f)과,
    상기 제 1 도체막의 상기 베이스 개구부에 노출된 측면을 피복하는 제 4 절연층을 형성하는 공정(g)과,
    에칭으로써 상기 제 2 절연층의 상기 반도체층의 내부 베이스 상방에 잔존하는 부분 중 상기 베이스 개구부에 노출된 부분을 제거하여 상기 베이스 개구부 저부에 상기 반도체층의 일부를 노출시키는 공정(h)과,
    상기 공정(h) 후에 상기 베이스 개구부를 메우는 제 2 도체층을 형성하는 공정(i)과,
    상기 공정(i) 후에 에칭으로써 상기 제 1 도체층 및 제 3 절연층의 단부를 제거하여 상기 반도체 기판 중 콜렉터 인출층으로 될 부분을 노출시키는 공정(j)을 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 반도체 기판상에 적어도 에미터층과 베이스층 및 콜렉터층을 갖는 바이폴라 트랜지스터와, 적어도 게이트 절연막과 게이트 전극 및 소스-드레인 영역을 갖는 MISFET를 구비한 반도체 장치의 제조방법으로서,
    바이폴라 트랜지스터 형성영역에 상기 바이폴라 트랜지스터의 콜렉터층을 형성함과 동시에 MISFET 형성영역에 상기 MISFET의 게이트 절연막과 게이트 전극 및 소스-드레인 영역을 형성하는 공정(a)과,
    기판 상에, 상기 바이폴라 트랜지스터 형성영역 이외를 보호하기 위해 제 1 절연층과 환원성막을 적층시킨 후 상기 제 1 절연층 및 환원성막 중 상기 바이폴라 트랜지스터 형성영역에서의 상기 콜렉터층 상방에 위치하는 부분을 제거하여 콜렉터 개구부를 형성하는 공정(b)과,
    상기 콜렉터 개구부에서의 상기 반도체 기판 및 상기 환원성막 상에 적어도 내부 베이스와 이 내부 베이스를 둘러싸는 외부 베이스를 구성하기 위한 제 2 도전형 반도체 층을 에피택셜 성장시키는 공정(c)을 포함하며,
    상기 공정 (b)에서는, 상기 콜렉터 개구부에서 상기 제 1 절연층 및 상기 환원성 막의 단면을 상기 콜렉터층의 주위의 소자분리영역 상에 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제 6항에 있어서,
    상기 공정(c)에서는 Si1-xGex(0≤x≤1), Si1-x-yGexCy(0≤x＋y≤1) 및 Si1-yCy(0≤y≤1) 중 적어도 어느 하나를 포함하도록 상기 반도체층을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제 6항 또는 7항에 있어서,
    상기 공정(b)에서는 상기 환원성막을 폴리실리콘과 어모르퍼스 실리콘 및 질화실리콘 중에서 선택되는 어느 하나의 재료를 포함하도록 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제 6항 또는 7항에 있어서,
    상기 공정(c) 후, 기판 상에 제 2 절연층을 형성한 다음, 이 제 2 절연층 중 상기 반도체층의 중앙부 상방에 위치하는 부분을 남기고 상기 반도체층의 단부 상방에 위치하는 부분을 제거하여 베이스 접합용 개구부를 형성하는 공정(d)과,
    기판 상에 제 1 도체층 및 제 3 절연층을 적층시킨 후, 상기 제 1 도체층 및 제 3 절연층 중 상기 제 2 절연층의 내부 베이스 상방에 잔존하는 부분까지 도달하는 베이스 개구부를 형성하는 공정(e)과,
    상기 제 1 도체막의 상기 베이스 개구부에 노출된 측면을 피복하는 전극간 절연층을 형성하는 공정(f)과,
    에칭으로써 상기 제 2 절연층의 상기 반도체층의 내부 베이스 상방에 잔존하 는 부분 중 상기 베이스 개구부에 노출된 부분을 제거하여 상기 베이스 개구부 저부에 상기 반도체층의 일부를 노출시키는 공정(g)과,
    상기 공정(g) 후에 상기 베이스 개구부를 메우는 에미터 인출 전극으로 될 제 2 도체층을 형성하는 공정(h)과,
    상기 바이폴라 트랜지스터 형성영역에서의 상기 제 3 절연층, 제 1 도체층, 반도체층, 환원성막의 일부와 상기 MISFET 형성영역에서의 상기 제 3 절연층, 제 1 도체층, 반도체층, 환원성막 전체를 제거하는 공정(i)과,
    상기 공정(i) 후에 기판 상에 절연막을 퇴적시켜 이 절연막을 에치 백 함으로써 상기 바이폴라 트랜지스터 형성영역에서의 상기 제 1 도체층, 반도체층, 환원성막의 측면과 상기 게이트 전극의 측면에 측벽을 형성하는 공정(j)과,
    상기 제 1 절연층을 제거하여, 상기 반도체 기판 중 바이폴라 트랜지스터 형성영역에서의 콜렉터 인출층이 될 부분과 상기 MISFET 형성영역에서의 소스-드레인 영역을 노출시키는 공정(k)을 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제 9항에 있어서,
    상기 공정(j) 및 상기 공정(k)을 동시에 행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제 6항 또는 7항에 있어서,
    상기 각 절연층 중 적어도 하나는, 700℃ 이하의 온도에서 형성되는 실리콘 산화막에 의하여 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제 6항에 있어서,
    상기 공정(c)에서는 Si1-xGex(0≤x≤1), Si1-x-yGexCy(0≤x＋y≤1) 및 Si1-yCy(0≤y≤1) 중 어느 하나와 Si층을 순차 적층시키도록 상기 반도체층을 형성하고,
    상기 공정(c) 후 기판 상에 제 2 절연층을 형성한 다음, 이 제 2 절연층 중 상기 반도체층의 중앙부 상방에 위치하는 부분을 남기고 상기 반도체층 단부의 상방에 위치하는 부분을 제거하여 베이스 접합용 개구부를 형성하는 공정(d)과, 기판 상에 제 1 도체층 및 제 3 절연층을 적층시킨 후, 상기 제 1 도체층 및 제 3 절연층 중 상기 제 2 절연층의 내부 베이스 상방에 잔존하는 부분에 도달하는 베이스 개구부를 형성하는 공정(e)과,
    상기 제 1 도체막의 상기 베이스 개구부에 노출된 측면을 피복하는 전극간 절연층을 형성하는 공정(f)과,
    에칭으로써 상기 제 2 절연층의 상기 반도체층의 내부 베이스 상방에 잔존하는 부분 중 상기 베이스 개구부에 노출된 부분을 제거하여 상기 베이스 개구부 저부에 상기 반도체층의 일부를 노출시키는 공정(g)과,
    상기 공정(g) 후에 상기 베이스 개구부를 메우는 에미터 인출 전극으로 될 제 1 도전형 불순물을 포함하는 제 2 도체층을 형성하는 공정(h)과,
    상기 제 2 도체층으로부터 상기 Si층의 일부에 제 1 도전형 불순물을 확산시켜 상기 Si층 내에 에미터층을 형성하는 공정(i)을 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제 12항에 있어서,
    상기 바이폴라 트랜지스터 형성영역에서의 상기 제 3 절연층, 제 1 도체층, 반도체층, 환원성막의 일부와, 상기 MISFET 형성영역에서의 상기 제 3 절연층, 제 1 도체층, 반도체층, 환원성막 전체를 제거하는 공정(j)과,
    그 후, 기판 상에 절연막을 퇴적시키고 이 절연막을 에치 백함으로써, 상기 바이폴라 트랜지스터 형성영역에서의 상기 제 1 도체층, 반도체층, 환원성막의 측면과 상기 게이트 전극의 측면에 측벽을 형성하는 공정(k)과,
    상기 제 1 절연층을 제거하고 상기 반도체 기판 중 바이폴라 트랜지스터 형성영역에서의 콜렉터 인출층이 될 부분과 상기 MISFET 형성영역에서의 소스-드레인 영역을 노출시키는 공정(l)을 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제 13항에 있어서,
    상기 공정(k) 및 상기 공정(l)을 동시에 행하는 것을 특징으로 하는 반도체 장치의 제조방법.
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